JP2600988B2 - ロジカルくし形フィルタ - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ロジカルくし形フィルタに関し、特にテレ
ビジョン等の映像機器における主として輝度信号とクロ
マ信号を分離するためのロジカルくし形フィルタに関す
る。

〔従来の技術〕

一般に、この種のロジカルくし形フィルタは、一例を
第４図に示すように最大値回路および最小値回路を用い
て構成されている。

第４図を参照すると、まず、入力信号ａが通過する直
列接続された２つの遅延回路11,12がある。次に、遅延
回路11の入力側および出力側にそれぞれ接続された最大
値回路21および最小値回路31と、遅延回路12の入力側お
よび出力側にそれぞれ接続された最大値回路22および最
小値回路32とがある。さらに、前記２つの最大値回路2
1,22の出力側に接続された最小値回路33と、前記２つの
最小値回路31,32の出力側に接続された最大値回路23と
があり、最小値回路33と最大値回路23の出力を加算し出
力信号ｂを出力する加算回路41から構成されている。

ここで、最大値回路とは、２つの入力信号のうちレベ
ルの大きい方を出力するものであり、最小値回路とは、
２つの入力信号のうちレベルの小さい方を出力するもの
である。

以上の構成で、遅延回路11,12の遅延時間を映像信号
の１走査期間と等しくすることにより、ロジカルくし形
フィルタを実現できる。

第３図の構成において、入力信号ａとして複合映像信
号を入力することにより、出力信号ｂとして輝度信号が
得られる。

また、遅延回路11の出力信号極性を反転して最大値回
路21および最小値回路31に印加することにより、出力信
号ｂとしてクロマ信号が得られる。

第４図のロジカルくし形フィルタをアナログ回路で構
成する場合は、最大値回路、最小値回路ともトランジス
タ２石程度の簡単な回路で構成できる。

しかし、最近は、性能向上、無調整化、経年変化に対
する安定性等の要求やディジタル回路技術の進歩によ
り、ディジタル回路で構成する例が増加している。この
場合、最大値回路、最小値回路というものがないので、
NAND回路やNOR回路を組合せるか、比較回路とセレクタ
を用いて構成され、後者の方が一般的である。

比較回路とセレクタを用いて構成された、従来のロジ
カルくし形フィルタの一例を第５図に示す。

第５図に示すロジカルくし形フィルタは、複合映像信
号からクロマ信号を分離するためのものである。

第５図を参照すると、従来のロジカルくし形フィルタ
は、入力信号ａが通過するバンドパスフィルタ81と、直
列接続された２つの遅延回路11,12と、４つの比較回路5
1〜54と、６つのセレクタ61〜66と、加算回路41と、イ
ンバータ71,72とから構成されていた。

ここで、入力信号ａ、出力信号ｂとも２進数のディジ
タル符号である。

遅延回路11,12は、テレビジョン走査線の１ラインブ
ンの走査期間に等しい時間遅延させる機能を有するもの
である。

まず、入力信号ａはバンドパスフィルタ81を通過し、
遅延回路11,12を順次通過する。

バンドパスフイルタ81の出力信号、すなわち、入力信
号ｃは、比較回路51の＋側とセレクタ61の“L"側および
セレクタ62の“H"側に接続される。

遅延回路11の出力は、インバータ71に印加される。

インバータの出力信号、すなわち、主信号ｄは、比較
回路51の一側、比較回路52の＋側、セレクタ61,64の
“H"側およびセレクタ62,63の“L"側に接続される。

遅延回路12の出力信号、すなわち前信号ｅは、比較回
路52の−側、セレクタ63の“H"側およびセレクタ64の
“L"側に接続される。

比較回路51の出力信号はセレクタ61,62のセレクト制
御端子に接続され、また、比較回路52の出力信号はセレ
クタ63,64のセレクト制御端子に接続される。

セレクタ61の出力信号は、比較回路54の＋側、およ
び、セレクタ66の“H"側に接続され、また、セレクタ63
の出力信号は、比較回路54の−側、および、セレクタ66
の“L"側に接続される。

さらに、セレクタ62の出力信号は、比較回路53の＋
側、およびセレクタ65の“L"側に接続され、また、セレ
クタ64の出力信号は、比較回路53の−側、および、セレ
クタ65の“H"側に接続される。

セレクタ65,66の出力信号は、加算回路41に接続さ
れ、印加結果はインバータ72を通過した後出力信号ｂと
なる。

次に、第５図に示した従来例の動作について説明す
る。

まず、入力信号ａは、バンドパスフィルタ81により輝
度信号の高域成分とクロマ信号が抜出される。これは、
ロジカルくし形フィルタの動作を安定させるための予備
処理である。

予備処理後の入力信号ｃと主信号ｄは、比較回路51に
よりレベル比較される。この結果、入力信号ｃの方が大
きければ、比較回路51の出力は“H"となり、小さければ
“L"となる。

比較回路51の出力信号でセレクタ61,62を制御する。
このとき、セレクタ61は小さい方の信号を選び、セレク
タ62は大きい方の信号を選ぶように設定されている。こ
れは、第３図における最小値回路31と最大値回路21の機
能に相当する。

同様に、比較回路52とセレクタ63が、最小値回路32の
機能に相当し、また、比較回路52とセレクタ64が、最大
値回路32の機能に相当する。

次に、セレクタ61,63の出力は、比較回路54とセレク
タ66で構成される最大値回路33と等価の回路に入力さ
れ、セレクタ62,64の出力は、比較回路53とセレクタ65
で構成される最小値回路23と等価の回路に入力される。

それぞれの比較結果は、加算回路41で加算される。

加算回路の出力側に挿入されているインバータ72の機
能は、位相整合と利得補正用である。

また、遅延回路11の出力側のインバータも位相整合用
である。

〔発明が解決しようとする課題〕

上述した従来のロジカルくし形フィルタは、構成に必
要なトランジスタの個数が多いという欠点があった。

たとえば、ディジタル信号のビット長を、一般的な８
ビットとすると、比較回路60ゲート、セレクタ22ゲート
となり、加算回路も含め全体で432ゲート必要である。
これを、CMOSゲートにより構成すれば、トランジスタは
１ゲート当り４個、すなわち、1728個必要ということに
なる。

したがって、回路規模が大きくなるため、価格が高く
なるという欠点があった。

〔課題を解決するための手段〕

本発明のロジカルくし形フィルタは、複合映像信号を
第１の信号として入力し、前記複合映像信号の１走査期
間遅延させ第２の信号を出力する第１の遅延回路と、前
記第２の信号をさらに前記複合映像信号の１走査期間遅
延させ第３の信号を出力する第２の遅延回路と、前記第
1,第2,第３の信号のレベルを相互比較し、信号レベルの
大きさによって前記第1,第2,第３の信号の順序付けし、
前記順序付け結果の２番目の信号を加算信号として選択
する比較選択手段と、前記第２の信号と前記加算信号を
加算する加算回路とを備えるロジカルくし形フィルタに
おいて、 前記比較選択手段が、前記第１の信号と前記第２の信
号を比較して第１の比較結果信号を出力する第１の比較
回路と、 前記第２の信号と前記第３の信号を比較して第２の比
較結果信号を出力する第２の比較回路と、 前記第１の信号と前記第３の信号を比較して第３の比
較結果信号を出力する第３の比較回路と、 前記第１の比較結果信号と前記第３の比較結果信号と
の排他的論理和により制御される第１のセレクタと、 前記第１の比較結果信号と前記第２の比較結果信号と
の排他的論理和により制御される第２のセレクタとを備
えて構成される。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は、本発明の第一の実施例を示す回路図であ
る。

本実施例では、前述の従来例と同様、複合映像信号か
らクロマ信号を分離する回路をとりあげる。

第１図を参照すると、本発明のロジカルくし形フィル
タは、入力信号ａが通過するバンドパスフィルタ81と、
バンドパスフィルタ82が挿入されて直列接続された２つ
の遅延回路11,12と、３つの比較回路51,52,55と、２つ
のセレクタ67,68と、２つの排他的論理和回路91,92と、
加算回路41と、インバータ71、72とから構成されてい
る。

ここで従来例と同様、入力信号ａ、出力信号ｂとも２
進数のディジタル符号である。

遅延回路11,12は、テレビジョン走査線の１ラインブ
ンの走査期間に等しい時間遅延させる機能を有するもの
である。

入力信号ａは、バンドパスフィルタ81と遅延回路11に
印加される。

バンドパスフィルタ81の出力信号、すなわち、入力信
号ｃは、比較回路51,55の＋側およびセレクタ67の“H"
側に印加される。

遅延回路11の出力信号は、バンドパスフィルタ82を通
過して遅延回路12およびインバータ71にそれぞれ印加さ
れる。

インバータ71の出力信号、すなわち、主信号ｄ、比較
回路51の−側、比較回路52の＋側、セレクタ68の“L"側
および加算回路41の一方の入力Ｆに印加される。

遅延回路12の出力信号、すなわち、前信号ｅは、比較
回路52,55の−側およびセレクタ67の“L"側に印加され
る。

セレクタ67の出力信号は、セレクタ68の“H"側に印加
され、セレクタ68の出力信号は、加算回路41の他方の入
力Ｖに印加される。

加算回路41の出力は、インバータ72を経由して出力信
号ｂとなる。

また、比較回路51,55の出力信号は、排他的論理和回
路91に印加される。

排他的論理和回路91の出力信号は、セレクタ67のセレ
クト制御端子に印加される。

同様に、比較回路51,52の出力信号は、排他的論理和
路92に印加される。

排他的論理和回路92の出力信号は、セレクタ68のセレ
クト制御端子に印加される。

ここで、バンドパスフィルタ81,82が遅延回路11の前
後に挿入されている理由は、遅延回路11の出力を第１図
では省略されている輝度信号の処理回路でも使用するた
めである。

次に、本実施例の動作について説明する。

入力信号ｃ、主信号ｄ、前信号ｅの大小関係により、
以下の３つの場合がある。

まず第１番目は、主信号ｄ＞入力信号ｃ＞前信号ｅ、
または、前信号ｅ＞入力信号ｃ＞主信号ｄの場合であ
る。

この場合、比較回路51の出力信号が“L"で、比較回路
55の出力信号が“H"となるか、または、比較回路51の出
力信号が“H"で、比較回路55の出力信号が“L"となる。

どちらの場合も排他的論理和回路91の出力信号は“H"
となり、セレクタ67の出力には、“H"側、すなわち、入
力信号ｃが出力される。

また、比較回路51,52の出力信号も、それぞれ“L",
“H"または、“H",“L"となり、したがって、排他的論
理和回路92の出力信号は“H"となる。

この結果、セレクタ68の出力信号は、セレクタ67の出
力信号、すなわち、入力信号ｃとなる。結局、加算回路
41では、入力信号ｃと、主信号ｄが加算される。

第２番目は、主信号ｄ＞前信号ｅ＞入力信号ｃ、また
は、入力信号ｃ＞前信号ｅ＞主信号ｄの場合である。

この場合、比較回路51,55の出力信号は、どちらも
“L"か、どちらも“H"となり、したがって、排他的論理
和回路91の出力信号は、“L"となる。

排他的論理和回路92の出力信号は１番目の場合と同様
“H"となる。

その結果、セレクタ68の出力信号は、セレクタ67の
“L"側、すなわち、前信号ｅとなる。結局、加算回路41
では、前信号ｅと、主信号ｄが加算される。

第３番目は、入力信号ｃ＞主信号ｄ＞前信号ｅ、また
は、前信号ｅ＞主信号ｄ＞入力信号ｃの場合である。

この場合、比較回路51,52の出力信号は、どちらも
“H"か、どちらも“L"となり、したがって、排他的論理
和回路92の出力信号は、“L"となる。

その結果、セレクタ68の出力信号は“L"側、すなわ
ち、主信号ｄとなる。結局、加算回路41の両方の入力と
も主信号ｄとなる。

第３図は、以上説明した本実施例の動作を、前述の従
来例の動作と対比したものである。

第３図を参照すると、本実施例の比較回路51,52,55の
各出力信号の論理値と、入力信号c,主信号d,前信号ｅの
大小パターン、および、第５図に示す従来例の加算回路
41の入力信号を示している。

従来例の加算回路41の入力信号のうち、54→66の欄に
は、第４図の最小値回路33と等価である第５図の比較回
路54とセレクタ66からなる回路の出力信号を示す。

また、53→65の欄には、第４図の最大値回路23と等価
である第５図の比較回路53とセレクタ65からなる回路の
出力信号を示す。

加算回路41の入力信号に注目すると、どのパターンの
場合も、どちらか一方の入力信号が主信号ｄとなってい
る。

したがって、本実施例のように、加算回路41の一方の
入力Ｆの入力信号を主信号ｄに固定しても、第５図の従
来例と等価の動作をすることになる。

また、加算回路41の他方の入力Ｖは、入力信号c,主信
号d,前信号ｅのうちから信号の大小パターンにより選択
すればよいことになる。

次に、本発明の第二の実施例について説明する。

第２図は、本発明の第二の実施例を示す回路図であ
る。

以下、説明が重複しないよう第一の実施例との相違点
について重点的に説明する。

まず、バンドパスフィルタ81の出力側に遅延回路13
が、インバータ71の出力側に遅延回路14が、遅延回路12
の出力側に遅延回路15がそれぞれ挿入される。さらに、
遅延回路14の出力側に、遅延回路16が接続される。

遅延回路16の出力信号と、インバータ71の出力信号
は、加算回路42で加算され、インバータ73を経て、セレ
クタ68の“L"側に印加される。

新たに追加された遅延回路13,14,15,16は、いずれも
クロマ信号の位相を180度遅延させるためのもので、NTS
C信号の場合、遅延時間は約140nsとなる。

次に、本実施例の動作について説明する。

本実施例が、第１図の第一の実施例と動作が異なると
ころは、セレクタ68の出力が“L"側になる場合である。

この場合、第１図の回路では主信号ｄを選択していた
が、本実施例では主信号ｄの位相を180度進めた信号と1
80度遅れた信号の平均値を選択する。この平均値と主信
号ｄを加算回路41にて加算することは、バンドパスフィ
ルタ処理と等価の動作となる。

遅延回路11の出力側のバンドパスフィルタ82は、入力
信号ａから輝度信号の低域成分を除去することが目的で
あり、したがって、主信号ｄには、輝度信号の高域成分
は除去されずに含まれたままである。

セレクタ68が“L"側の場合、第１図の回路では主信号
ｄがそのまま出力信号ｂとなるので、出力信号に輝度成
分が含まれてしまう。

本実施例の場合は、セレクタ68が“L"側の場合に、バ
ンドパスフィルタが付加される構成となるので、出力信
号に漏洩する輝度信号成分を抑圧できる。

以上、本発明の実施例を説明したが、本発明は上記実
施例に限られることなく種々の変形が可能である。

〔発明の効果〕

以上説明したように本発明によれば、加算回路の一方
の入力信号を第２の信号に固定することにより、従来よ
りも少ないトランジスタ数で従来と同等の特性の回路を
構成できるという効果がある。

たとえば、ディジタル信号のビット長を一般的な８ビ
ットとし、論理回路の１ゲート当り４個のトランジスタ
とすると、前述の実施例によれば、比較回路１つとセレ
クタ４つを削減でき、計142ゲート、すなわち、568個の
トランジスタが削減できるという効果がある。

したがって、従来のロジカルくし形フィルタに比し価
格を低下できるという効果がある。

【図面の簡単な説明】

第１図は本発明の第一の実施例を示す回路図、第２図は
本発明の第二の実施例を示す回路図、第３図は第１図で
示した回路の動作を第５図に示す従来のロジカルくし形
フィルタの動作と対比して説明するための図、第４図は
一般的なロジカルくし形フィルタの構成を示すブロック
図、第５図は従来のロジカルくし形フィルタの一例を示
す回路図である。 11〜16……遅延回路、21〜23……最大値回路、31〜33…
…最小値回路、41,42……加算回路、51〜55……比較回
路、61〜68……セレクタ、71〜73……インバータ、81,8
2……バンドパスフィルタ、91,92……排他的論理和回
路。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】複合映像信号を第１の信号として入力し、
   前記複合映像信号の１走査期間遅延させ第２の信号を出
   力する第１の遅延回路と、前記第２の信号をさらに前記
   複合映像信号の１走査期間遅延させ第３の信号を出力す
   る第２の遅延回路と、前記第1,第2,第３の信号のレベル
   を相互比較し、信号レベルの大きさによって前記第1,第
   2,第３の信号の順序付けし、前記順序付け結果の２番目
   の信号を加算信号として選択する比較選択手段と、前記
   第２の信号と前記加算信号を加算する加算回路とを備え
   るロジカルくし形フィルタにおいて、 前記比較選択手段が、前記第１の信号と前記第２の信号
   を比較して第１の比較結果信号を出力する第１の比較回
   路と、 前記第２の信号と前記第３の信号を比較して第２の比較
   結果信号を出力する第２の比較回路と、 前記第１の信号と前記第３の信号を比較して第３の比較
   結果信号を出力する第３の比較回路と、 前記第１の比較結果信号と前記第３の比較結果信号との
   排他的論理和により制御される第１のセレクタと、 前記第１の比較結果信号と前記第２の比較結果信号との
   排他的論理和により制御される第２のセレクタとを備え
   ることを特徴とするロジカルくし形フィルタ。
2. 【請求項２】前記第１の信号をテレビジョンのクロマ信
   号の位相の180度相当分遅延させ第１の比較信号とする
   第３の遅延回路と、 前記第２の信号を前記テレビジョンのクロマ信号の位相
   の180度相当分遅延させ第２の比較信号とする第４の遅
   延回路と、 前記第３の信号を前記テレビジョンのクロマ信号の位相
   の180度相当分遅延させ第３の比較信号とする第５の遅
   延回路と、 前記第２の比較信号をさらに前記テレビジョンのクロマ
   信号の位相の180度相当分遅延させ第２の加算信号を出
   力する第６の遅延回路と、 前記第２の信号と前記第２の加算信号とを加算して前記
   比較選択手段に前記第２の信号に代えて印加する平均化
   第２の信号を出力する第２の加算回路とを備えることを
   特徴とする請求項１記載のロジカルくし形フィルタ。