JPH02159808A - フィルタ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はフィルタ回路に係り、特にくし形の周波数特性
をもつフィルタ回路に関する。

一般に、くし形フィルタと呼ばれるくし形の周波数特性
をもつフィルタ回路は、特に映像信号の信号処理系に用
いられる。すなわち、Ｎ　ｒｓｃ方式やＰＡＬ方式のテ
レビジョン方式に準拠した標準方式のカラー映像信号は
周知の如く、輝度信号（一般にＹ信号と呼ばれる）の高
周波数領域に搬送色信号（一般にＣ信号と呼ばれる）が
帯域共用多重化されて伝送されるため、輝度信号と搬送
色信号に別々に所定の信号処理（例えばＶＴＲにおける
記録処理、又はテレビジョン受像機における信号処理そ
の他）を行なう場合には、上記の標準方式カラー映像信
号から輝度信号と搬送色信号とを別々に分離Ｐ波するた
めのフィルタ回路が必要となる。

しかし、この場合に低域フィルタを用いて輝度信号を分
離したり（又はトラップ回路を用いて搬送色信号を除去
したり）、帯域フィルタ又は高域フィルタを用いて搬送
色信号を分離すると、分離された輝度信号中には搬送色
信号が帯域共用多重化されている高周波数領域の輝度信
号成分が失なわれるために解像度が低下し、またドツト
妨害が生じてしまい、他方、分離された搬送色信号中に
は輝度信号の高周波数成分が含まれるためにクロスカラ
ー妨害などが生じてしまう。

そこで、ｆＨ／２（ただし、ｆＨは水平走査周波数）の
偶数倍の周波数を通過域とし、かつ、ｆ　Ｈ／　２の奇
数倍の周波数を減衰域とする第１のくし形フィルタによ
り、標準方式カラー映像信号から輝度信号を前記高周波
数領域の信号成分も含めて分１ｆ！ｆｆＦ’渡し、他方
、ｆＨ／２．の奇数倍の周波数を通過域とし、かつ、ｆ
　Ｈ／２の偶数倍の周波数を減衰域とする第２のくし形
フィルタにより、標準方式カラー映像信号から搬送色信
号だけを分１１！ＩＰ波することが行なわれる。

かかる構成のくし形フィルタには、通過域や減衰域が同
じ周波数特性であっても、回路構成のタイプが異なるも
のがあり、これらのいずれのタイプでも回路構成共用部
分をできるだけ多くすることがシステムコスト削減にと
って必要とされる。

〔従来の技術〕

第６図は従来のフィルタ回路の・−例のブロック図を示
す。同図中、入力端子６１に入力された、例えばＮＴＳ
Ｃ方式のカラー映像信号は遅延器６２に供給されて１Ｈ
（ただし、Ｈは水平走査周期二以下同じ）遅延される・
一方、加算器６３及び減算器６４に夫々供給される。

加算器６３は上記の入力Ｎ　ｒｓｃ方式カラー映像信号
から遅延器６２の出力カラー映像（ｉ号とを夫々加算し
て、１日毎に色副搬送波の位相が反転する搬送色信号を
除去し、ｆＨの整、数倍の周波数成分からなる輝度信号
だけを出力する。

また、減衰器６４は入力ＮＴＳＣ方式カラー映像信号と
遅延器６２の出力カラー映像信号とを差し引いて、輝度
信号を除去して搬送色信号だけを出力する。

加算器６３より取り出された輝度信号はレベル調整器６
５により、その振幅を１／２倍にされて入力カラー映像
信号中の輝度信号と同じ振幅とされてから出力端子６６
へ出力される。一方、減算器６４より取り出された搬送
色信号も、同様にレベル調整器６７により、その振幅を
１／２倍にされて入力カラー映像信号中の搬送色信号と
同じ振幅とされてから出力端子６８へ出力され、る。

ここで、説明の便宜上、第６図に示すフィルタ回路がデ
ィジタル回路であるものとすると、入力端子６１より出
力端子６６へ到る回路部の伝達関数Ｔ＋ｖは ＴＩＹ＝・（１／２）・（Ｚ−ゝ＋１　’）　　　　　
　（１）となる。ここで、Ｎは遅延段数で、またクロッ
ク周波数をＴｃとすると遅延ＩＴ＋はＮＴｃで表わされ
、また前記２はｅｘｐ（ｊωＴｃ）で表わされる（ただ
し、ωは角周波数）。

従って、（１）式を書き改めると、 Ｔ＋　ｖ　Ｉ　”（１／２）・（ｅｘｐ　（−ｊ　（ｃ
）ＮＴｃ　）　＋１　）となる。

同様に、入力端子６１より出力端子６８へ到る回路部の
伝達関数Ｔｉｃは Ｔ＋　ｃ　＝（１／２）・　（Ｚ−Ｎ−１）　　　　　
　　（３）となるから ’ｒ＋　ｃ　Ｉ＝　　　　　　１−ｃｏｓωＮ　−ｒｅ
　）　（４）となる。

前記したように、遅延器６２によζ遅延ｍＴＨはＩＨ（
”；６３．５μｓｅｃ　）であるから、Ｎ−Ｔｃ＝１　
／　ｆ　Ｈである。またω＝２πｆであるから、ｆ’−
’（ｆ’＋／２）　・２ｍのときＣＯ３ωＮ’ｒｃ＝１ ｆ＝　（ｆ＋／２）　・（２ｍ＋１）（７）ときＣＯＳ
ωＮＴｃ＝−１ とな、る（ただし、ｍ−０，１，２，・・・）。

従って、遅延器６２．加算器６３及びレベル調整器６５
よりなる回路部は第７図に実線Ｉで丞す如く、ｆ　Ｈ／
　２の偶数倍の周波数を通過域とし、ｆ　Ｈ／　２の奇
数倍の周波数を減衰域とするくし形の周波数特性を有す
る第１のくし形フィルタ部を構成し、また遅延器６２．
減算器６４及びレベル調整器６７よりなる回路部は第７
図に破線■で示す如く、ｆ　）Ｉ　／　２の奇数倍の周
波数を通過域とし、ｆ　Ｈ／　２の偶数倍の周波数を減
衰域とするくし形の周波数特性を有する第２のくし形フ
ィルタ部を構成している。

第８図は従来のフィルタ回路の他の例のブロック図を示
す。同図中、入力端子７１に入力された例えばＮＴＳＣ
方式カラー映像信号は遅延器７２及び７３により夫々１
Ｈずつ遅延された後、レベル調整器７４でその振幅を１
／４倍にされてから加算器７７に供給される。

加算器７７はこのレベル調整器７４からの２日遅延カラ
ー映像信号と、レベル調整器７５により振幅が１７４倍
とされた非遅延入力カラー映像信号と、遅延器７２及び
レベル調整器７６を夫々通して１日遅延され、かつ、振
幅が−（１／２）倍とされたカラー映像信号との加算を
夫々行ない、得られた加算合成信号を出力端子７９へ出
力する一方、加算器７８へ供給する。

加算器７８は遅延器７２の出力１日遅延カラー映像信号
と加算器７７の出力加算合成信号とを夫々加算し、その
加算合成信号を出力端子８０へ出力する。

ここで、第８図に示すフィルタ回路がディジタル回路で
あるものとすると、入力端子７１より出力端子８０へ到
る回路部の伝達関数Ｔ２ＹはＴ２　Ｙ　＝（１／４）・
（Ｚ−’　＋　１　＞　２（５）となる。従って、 Ｔ２　ｖ　ｌ　＝（１／２）・（１＋ｃｏｓωＮＴｃ）
ｆ３）また、入力端子７１より出力端子７９へ到る回路
部の伝達関数Ｔｚｃは Ｔ２　ｃ　−（１／４）’　（Ｚ−Ｎ−１）　２（ｉ’
）となり、よって Ｔ２　ｃ　Ｉ　”（１／２）・（１−ｃｏｓωＮ−ｒｅ
）ｅとなる。

従って、入力端子７１より出力端子８０へ到る回路部の
周波数特性は６）式から第９図に実線■で示す如＜、ｆ
＋−＋／２の偶数倍の周波数を通過域とし、ｒ　１．Ｉ
　／　２の奇数倍の周波数を減衰域とするくし形層波数
特性を示すため、出力端子８０にはＮＴＳＣ方式カラー
映像信号中の輝度信号が分離出力されることになる。

他方、入力端子７１より出力端子７９へ到る回路部の周
波数特性は０式から第９図に示す破線■で示す如くにな
り、前記第２のくし形フィルタ部と同様の周波数特性を
示すため、出力端子７９にはＮＴＳＣ方式カラー映像信
号中の搬送色信号が分離出力されることになる。

〔発明が解決しようとする課題〕

このように、第６図に示すフィルタ回路（以下、これを
便宜上、１Ｈ形フィルタ回路という）と第８図に示すフ
ィルタ回路（ｇ、下、これを２Ｈ形フィルタ回路という
）は、いずれも入力カラー映他信号から輝度信号と搬送
色信号とを夫々別々に分離できるくし形の周波数特性を
有しているが、その周波数特性は第７図及び第９図を比
較するとわかるように、２目形フィルタ回路の周波数特
性の方が傾斜が急峻であるため、２目形フィルタ回路の
方が、分離出力される輝度信号又は搬送色信号中に含ま
れる他方の信号成分の割合をより少なくすることかでき
る。

しかし、その反面、１目形フィルタ回路に比べて２Ｈ形
フィルタ回路は遅延器の数が２倍必要で、また他の回路
部品点数も多いために高価である。

このため、従来は実現しようとするシステム全体と使用
するフィルタ回路のコストとの兼ね合いから、上記のタ
イプの異なる１Ｈ形フィルタ回路と２Ｈ形フィルタ回路
のいずれか一方を選択していた。

このため、従来、この種のフィルタ回路を集積回路（Ｉ
Ｃ）化する場合、システム構築時にこれらのフィルタ回
路をＩＣ化して選択するか、又は予めシステムに１合し
たタイプを決定しＩＣ化するかの何れかの方法をとって
いたが、いずれの場合も二種類のタイプのＩＣを作成し
なければならず、量産によるコスト低減効果の大きいＩ
Ｃ化のメリットが生かせないという欠点があった。

本発明は上記の点に鑑みてなされたもので、少なくとも
２種類のタイプのフィルタ回路のうち任意のタイプのフ
ィルタ回路を、共通の半導体集積回路を用いて選択構成
できるフィルタ回路を提供することを目的とする。

（課題を解決するための手段） 第１図は本発明の原理ブロック図を示す。同図中、１２
は遅延器で、第１の入力端子１１からの第１の入力信号
を一定時間遅延する。１３は加算器で、第１の入力信号
と遅延器１２の出力信号とを夫々加算する。

１５は第１の減算器で、第１の入力信号と遅延器１２の
出力信号とを夫々減算する。１７はスイッチで、第２の
入力端子１６からの第２の入力信号を通過させるか、又
は遮断する。

１８は第２の減算器で、第１の減算器１５の出力信号と
スイッチ１７の出力信号とを夫々減算する。また、１４
は第１の出力端子、１９は第２の出力端子である。

〔作用〕

スイッチ１７が第２の入力信号を遮断する場合は、第１
の減算器１５の出力信号は第２の減算器１８で減筒され
ることなく、そのまま第２の減算器１８を通過して出力
端子１９へ取り出される。

従って、このときは本発明は遅延器１２．加算器１３及
び第１の減算器１５だけで実質上構成されることとなり
、第６図に示した１目形フィルタ回路と同様の構成とな
る。

一方、本発明になるフィルタ回路を２回路縦続接続する
と共に、前段のフィルタ回路のスイッチ１７をオフとし
、模膜のフィルタ回路のスイッチ１７をオンとした場合
は、後述する如く、第８図に示した２目形フィルタ回路
と同様の構成にできる。

従って、２種類のタイプのフィルタ回路のいずれの場合
も、本発明回路だけで構成することができる。

〔実施例〕

第２図は本発明の一実施例のブロック図を示す。

同図中、第１図と同一構成部分には同一符号を付しであ
る。第２図において、２１はスイッチ１７の切り換え制
御信号入力端子、２２及び２３は夫々レベル調整器であ
る。レベル調整器２２及び２３は出力信号の振幅を入力
信号の振幅にレベル合わせするために設けられており、
本実施例のフィルタ回路がディジタル回路で構成される
場合はシフトレジスタ又は乗算器などで構成される。

本実施例の各回路ブロックの夫々は公知の構成であり、
ディジタル回路の場合は遅延器１２はメモリ及びその１
１１１２回路で構成でき、また加算器１３は例えば第３
図に示す如き並１列加算器で構成できる。

第３因において、３１．３２．３３及び３４は夫々全加
算器（ＦＡ）で、全加算器３４．３３及び３２の各けた
上げＣ−が次段に順送り接続された構成とされている。

全加算器３１は最上位デジット（ＭＳＤ）の全加算器で
、全加算器３４は最下位デジット（ＬＳＤ）の全加算器
である。

各全加算器３１〜３４は夫々入力符号Ｘ１〜Ｘ４　、　
”！／＋〜ｙ４と前段からのけた上げＣ′とが供給され
、そのデジットの加算出力５１−８４　と上位けたへの
けた上げＣ′とを夫々出力する構成とされている。

第４図は上記の全加算器の・−例の回路図で、入′力符
号ＸとＹとを半加算器４１で２を法とする加算（モジュ
ロ２の加算）をして得た出力とけた上げ入力Ｃとを夫々
半加算器４２へ供給し、ここでそれらのモジュロ２の加
算を行なって加算信号Ｓを出力端子４３へ出力する一方
、論叩積によるけた上げ出力Ｃ−を端子４４へ出力する
。すなわち、上記の各出力Ｓ及びＣ′は次式で表わされ
る。

Ｓ＝Ｘ■ＹΦＣ Ｃ′＝ＸＹ＋’ＸＣ＋ＹＣ 前記した第１の減算器１５及び第２の減算器１８も、全
減算器を用いた公知の回路構成とされる。

次に第２図に示す実施例の動作について説明する。スイ
ッチ１７は図示の如く、入力端子１６と切離され、第２
の入力信号を遮断する接続状態とされている。ここで、
入力端子１１に入力される第１の入力信号をＶで表わす
ものとすると、遅延器１２で一定時間遅延された。第１
の入力信号はＺ−ゝ・Ｖで表わされる。

従って、加算器１３の加算合成信号は（１＋Ｚ−９）・
Ｖとなり、これがレベル調整器２２で振幅を１ｚ２倍と
されて（１＋７−８）・Ｖ／２とされてから出力端子１
４へ出力される。従って、入力端子１１から出力端子１
４へ到る回路部の伝達関数Ｔｎは Ｔｕ　＝　（１４ｚ−’　）　・Ｖ／　（２Ｖ）・・（
１／２）・（Ｚ−ゝ→・１　）　　　　　　　（９）と
なる。この伝達関数Ｔｎは前記中成の伝達関数Ｔ＋ｖと
同一であり、この回路部により前記第７図に実線工で示
したくし形の周波数特性が得られる（ただし、遅延器１
２の遅延時間が１Ｈの場合）。

一方、第１の減算器１５からは（Ｚ−２−・１）・Ｖで
表わされる減梓信号が取り出され、これがレベル調整器
２３及び第２の減算器１８を夫々通して（Ｚ−Ｎ−１）
・Ｖ／２で表わされる信号として出力端子１９へ出力さ
れる。

従って、入力端子１１から出力端子１９へ到る回路部の
伝達ｇＪＪ数丁＋２は次式 ７式％（２） で表わされ、前記０式で示した伝達関数Ｔｉｃと同一と
なる。

以上より、本実施例によれば、遅延器１２の遅延ｖｆｆ
ｊｌが１Ｈの場合は、第６図に示した１目形フィルタ回
路を構成することがわかる。

第５図は本発明の他の実施例のブロック図を示す。本実
施例は第２図に示したフィルタ回路（これは１つのｔＣ
で構成されている）を２回路用意し、ツレら５１ａ、５
１ｂを縦続接続したもので、第２図と同一構成部分には
同一符号を付し、また前段のＩＣには添字ａを付し、後
段のＩＣには添字すを付しである。

第５図において、前段のＩＣ５１ａのスイッチ１７ａは
図示の如く入力端子１６ａと切離され、また後段のＩＣ
５１ｂのスイッチ１７ｂは入力端子１６ｂに接続された
状態に設定されている。

この状態において、入力端子１１ａに第１の入力信号を
供給した場合、第１の入力信号を前記と同様に■で表わ
すものとすると、ＩＣ５１ａは第２図に示した実施例構
成と同・−であるから、第１の出力端子１４ａへ出力さ
れる出力（Ｈ号Ｖｎは（１／２）・（ｌ−ゞ＋１）Ｖで
表わされ、また第２の出力端子１９ａへ出力される出力
（ＦＴ号Ｖｉｅは（１／２）・（Ｚ　　　−１）・■で
表わされる。

上記の信号Ｖｕは入力端子１１ｂに入力されるため、入
力端子１１ｂから出力端子１４ｂへ到る回路部により（
１／２）・＜Ｚ−Ｎ−１７）Ｖｎで表わされる信Ｎ　Ｖ
　２１とされる。ここで、信号Ｖｕは前記したように（
１／２）・（Ｚ−ゞ＋１）Ｖで表わされるから、出力端
子１４ｂへ出力される４１号Ｖ２１は次式で表わされる
ことになる。

Ｖ２＋＝（１／４）・（Ｚ−’＋１）２・ｖ　　　（１
１）従って、信号Ｖ２＋は前記０式で丞した伝達関数Ｔ
２Ｙのフィルタ回路を通して得られた信号と同一となる
。

他方、前記信号ＶＩ２は入力端子１６ｂ及びスイッチ１
７ｂを夫々通して減算器１８ｂに供給され、ここでレベ
ルｖａ整器２３ｂからの信号ｖａと減算される。ここで
、 Ｖａ−（１／２）−（Ｚ−Ｎ−１）　　・Ｖｎ　　　　
（１２）と表わされる。また、前記信号Ｖ＋ｒは前記し
たように（１／２）・（Ｚ−Ｎ−１）・Ｖで表わされる
から、減算器１８ｂの出力信号ｖ２２は次式で表わされ
る。

Ｖｚ２＝Ｖａ−Ｖ＋２ ＝Ｖａ−（１／２）・（Ｚ−Ｎ−１）　　−Ｖ　　（１
３）（１３）式に（１２）式を代入してＶａを消去し、
またＶｕを書き改めると Ｖ２２−（１／２）・（Ｚ−Ｎ−１）　・Ｖｎ−（１／
２）−（Ｚ−Ｎ−１）Ｖ ＝（１／２）・（Ｚ−Ｎ−１）・（１／２）・（Ｚ−ゝ
＋１）−Ｖ−（１／２）−（Ｚ−Ｎ−１）−Ｖ−（１／
４）−（Ｚ−２Ｎ−１−２２−’＋２＞−Ｖ＝（１／４
）−（Ｚ−Ｎ−１）２−Ｖ　　　　　（１４）となる。

従って、減算器１８ｂから出力端子１９ｂへ出力される
信号Ｖ２２は（１４）式かられかるように、前記の式で
示した伝達関数Ｔ２Ｃのフィルタ回路を通して得られた
信号と同・−となる。

従って、第５図に示した実施例回路は、遅延器１２ａ及
び１２ｂの各遅延時間が１Ｈの場合は、第８図に示した
２目形フィルタ回路と同一の周波数特性をもつくし形フ
ィルタを構成することができる。

以上より、第２図に示す実施例回路だけで、１Ｈ形フィ
ルタ回路と２［１形フィルタ回路のいずれも構成するこ
とができるーため、第２図に示す実施例回路だけをＩＣ
化すればよく、３産化によるコストダウンが可能となる
。

なお、本発明は上記の各実施例に限定されるものではな
く、アナログ回路で構成することもでき、また遅延器１
２．１２ａ及び１２ｋ）の遅延時間は２日その俵でもよ
く、更には入力信号は映像信号に限定されるものではな
い。

（発明の効果〕 上述の如く、本発明によれば、同じ構成の回路を１回路
の構成又は２回路縦続接続した構成とすることにより、
２種類のタイプのフィルタ回路のいずれの場合も、本発
明回路だけで構成できるため、ＩＣ化した場合は量産に
よるコスト低減効果を最大限に生かすことができる等の
特長を有するものである。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の一実施例のブロック図、第３図は加算
器の一例のブロック図、 第４図は全加尊器の一例の回路図、 第５図は本発明の他の実施例のブロック図、第６図は従
来の一例のブロック図、 第７図は第６図に示す回路の周波数特性を示す図、 第８図は従来の他の例のブロック図、 第９図は第８図に示す回路の周波数特性を示す図である
。 図において、 １１．１１ａ。 １２．１２ａ。 １３．１３ａ。 １４．１４ａ。 １５．１５ａ。 １６．１６ａ。 １７．１７ａ。 ｉａ、ｉｓａ。 １９．１９ａ。 を示す。 １ｂは第１の入力端子、 ２ｂは遅延器、 ３ｂは加部器、 ４ｂは第１の出力端子、 ５ｂは第１の減算器、 ６ｂは第２の入力端子、 ７ｂはスイッチ、 ８ｂは第２の減算器、 ９ｂは第２の出力端子 シ１堺へ〇 第 図 第２図 ７７１１　”Ｉｔ　Ｗ　Ｖ　−分Ｉ　Ｉ）７−１７”ｚ
ワ図第３図 金力Ｉｌｌ岩’ｐｔｙｔ−ｅ）Φ朗跨図第４閃

Claims (1)

1. 【特許請求の範囲】 第１の入力端子（１１）に入力される第１の入力信号を
   一定時間遅延する遅延器（１２）と、該遅延器（１２）
   の出力信号と前記第１の入力信号とを夫々加算して第１
   の出力端子（１４）へ出力する加算器（１３）と、 該遅延器（１２）の出力信号と前記第１の入力信号とを
   夫々減算する第１の減算器（１５）と、第２の入力端子
   （１６）に入力される第２の入力信号を通過又は遮断す
   るスイッチ（１７）と、前記第１の減算器（１５）の出
   力信号と該スイッチ（１７）の出力信号とを夫々減算し
   て第２の出力端子（１９）へ出力する第２の減算器（１
   ８）と、 より構成したことを特徴とするフィルタ回路。