JPH0744426B2 - デイジタル濾波回路 - Google Patents
デイジタル濾波回路Info
- Publication number
- JPH0744426B2 JPH0744426B2 JP62039642A JP3964287A JPH0744426B2 JP H0744426 B2 JPH0744426 B2 JP H0744426B2 JP 62039642 A JP62039642 A JP 62039642A JP 3964287 A JP3964287 A JP 3964287A JP H0744426 B2 JPH0744426 B2 JP H0744426B2
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- JP
- Japan
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- digital low
- digital
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、オーディオ／ビデオ回路や制御回路など各種
の信号処理回路で使用されるディジタル濾波回路に関す
るものである。
の信号処理回路で使用されるディジタル濾波回路に関す
るものである。
従来の技術 オーディオ／ビデオ回路や、制御回路など各種の信号処
理回路でディジタル濾波回路が使用されている。
理回路でディジタル濾波回路が使用されている。
オーディオ回路内などに設置される典型的なディジタル
低域通過濾波回路は、第５図に例示するように、ディジ
タル低域通過濾波器50と、その前段に配置されるアナロ
グ低域通過濾波器（LPF）51、サンプル・ホールド回路5
2及びA/D変換器53とで構成されている。サンプル・ホー
ルド回路52の前段に配置されるアナログ低域通過濾波器
51は、サンプリング周波数の半分よりも高い周波数の信
号成分を除去することによりA/D変換時のサンプリング
に伴うエリアシングを防止する。
低域通過濾波回路は、第５図に例示するように、ディジ
タル低域通過濾波器50と、その前段に配置されるアナロ
グ低域通過濾波器（LPF）51、サンプル・ホールド回路5
2及びA/D変換器53とで構成されている。サンプル・ホー
ルド回路52の前段に配置されるアナログ低域通過濾波器
51は、サンプリング周波数の半分よりも高い周波数の信
号成分を除去することによりA/D変換時のサンプリング
に伴うエリアシングを防止する。
一般にディジタル低域通過濾波回路では、第６図の
（Ａ）に例示するように、信号の通過帯域がサンプリン
グ周波数fsの整数倍の周波数領域に繰り返し出現する。
ただし、第６図中横軸は周波数（ｆ）、縦軸は減衰量
（Ｌ）である。
（Ａ）に例示するように、信号の通過帯域がサンプリン
グ周波数fsの整数倍の周波数領域に繰り返し出現する。
ただし、第６図中横軸は周波数（ｆ）、縦軸は減衰量
（Ｌ）である。
従って、本来はディジタル低域通過濾波器だけでは所望
の低域通過濾波特性を実現することができない。しかし
ながら、第５図の構成では、サンプル・ホールド回路52
の前段にエリアシング防止用としてアナログ低域通過濾
波器51がたまたま配置されているため、第６図（Ｂ）に
例示するような低域通過の濾波特性が重畳される。この
結果、総合の濾波特性として、第５図（Ｃ）に例示する
ような所望のものが得られる。
の低域通過濾波特性を実現することができない。しかし
ながら、第５図の構成では、サンプル・ホールド回路52
の前段にエリアシング防止用としてアナログ低域通過濾
波器51がたまたま配置されているため、第６図（Ｂ）に
例示するような低域通過の濾波特性が重畳される。この
結果、総合の濾波特性として、第５図（Ｃ）に例示する
ような所望のものが得られる。
発明が解決しようとする問題点 上述したオーディオ回路内などに設置されるディジタル
低域通過濾波回路では、サンプル・ホールド回路の前段
に設置されるエリアシング防止用のアナログ低域通過濾
波回路との組合せによって所望の特性が実現されてい
る。
低域通過濾波回路では、サンプル・ホールド回路の前段
に設置されるエリアシング防止用のアナログ低域通過濾
波回路との組合せによって所望の特性が実現されてい
る。
しかしながら、濾波対象の信号がロータリーエンコーダ
ーなどから供給される間歇的な信号の場合には、これが
サンプリング済みの疑似的なディジタル信号に該当する
ため、アナログ低域通過濾波回路にこれを通すことによ
って高域成分を予め除去しておく機会がない。このた
め、第６図の（Ａ）に示すように、高域側に通過帯域が
周期的に出現し、所望の低域通過濾波特性が実現されな
くなる。
ーなどから供給される間歇的な信号の場合には、これが
サンプリング済みの疑似的なディジタル信号に該当する
ため、アナログ低域通過濾波回路にこれを通すことによ
って高域成分を予め除去しておく機会がない。このた
め、第６図の（Ａ）に示すように、高域側に通過帯域が
周期的に出現し、所望の低域通過濾波特性が実現されな
くなる。
問題点を解決するための手段 本発明のディジタル濾波回路は、縦列接続された第1,第
２のチェビシェフ型ディジタル低域通過濾波器から構成
されている。
２のチェビシェフ型ディジタル低域通過濾波器から構成
されている。
上記第1,第２のチェビシェフ型ディジタル低域通過濾波
器のそれぞれは、濾波対象の信号に含まれる成分がほぼ
存在しなくなる程度の高域に相互の最小公倍数を存在さ
せるような異なる周波数のクロック信号で動作すると共
に、最隣接値の偶，奇の次数を有している。
器のそれぞれは、濾波対象の信号に含まれる成分がほぼ
存在しなくなる程度の高域に相互の最小公倍数を存在さ
せるような異なる周波数のクロック信号で動作すると共
に、最隣接値の偶，奇の次数を有している。
作用 すなわち、上記縦列接続による総合の濾波特性のうち帯
域外特性については、最低の不要通過帯域が第1,第２の
クロック周波数の最小公倍数の位置に出現することにな
る。従って、第1,第２のクロック周波数の相互関係の調
整により信号の高域成分がほぼ存在しなくなる程度の高
域まで上記第２の通過帯域が必要なだけ押上げられ、所
望の低域通過濾波特性が実現される。
域外特性については、最低の不要通過帯域が第1,第２の
クロック周波数の最小公倍数の位置に出現することにな
る。従って、第1,第２のクロック周波数の相互関係の調
整により信号の高域成分がほぼ存在しなくなる程度の高
域まで上記第２の通過帯域が必要なだけ押上げられ、所
望の低域通過濾波特性が実現される。
また、上記縦列接続による総合の濾波特性のうち帯域内
特性については、第1,第２のディジタル低域通過濾波器
が、最隣接値の偶，奇の次数を有するチェビシェフ型フ
ィルターで構成されることにより、最小リップル幅の良
好な帯域内特性が実現される。
特性については、第1,第２のディジタル低域通過濾波器
が、最隣接値の偶，奇の次数を有するチェビシェフ型フ
ィルターで構成されることにより、最小リップル幅の良
好な帯域内特性が実現される。
実施例 第１図は、本発明の一実施例のディジタル低域通過濾波
回路の構成を示すブロック図であり、入力端子Ｉと出力
端子Ｏとの間に縦列接続された第１のディジタル低域通
過濾波器11と、第２のディジタル低域通過濾波器12とか
ら構成されている。第１のディジタル低域通過濾波器11
は、周波数fC1のクロック信号で動作する２次のチェビ
シェフ・フィルターで構成されている。また、第２のデ
ィジタル低域通過濾波器12は、fC1とは異なる周波数fC2
のクロック信号で動作する３次のチェビシェフ・フィル
ターで構成されている。
回路の構成を示すブロック図であり、入力端子Ｉと出力
端子Ｏとの間に縦列接続された第１のディジタル低域通
過濾波器11と、第２のディジタル低域通過濾波器12とか
ら構成されている。第１のディジタル低域通過濾波器11
は、周波数fC1のクロック信号で動作する２次のチェビ
シェフ・フィルターで構成されている。また、第２のデ
ィジタル低域通過濾波器12は、fC1とは異なる周波数fC2
のクロック信号で動作する３次のチェビシェフ・フィル
ターで構成されている。
第１のディジタル低域通過濾波器11は、第２図のブロッ
ク図に例示するように、バッファメモリ21、１クロック
遅延回路22〜26、加算器27〜31及び係数器32〜34で構成
されている。
ク図に例示するように、バッファメモリ21、１クロック
遅延回路22〜26、加算器27〜31及び係数器32〜34で構成
されている。
第２図の入力端子I1上に間歇的に出現する低域通過濾波
対象のディジタル信号は、バッファメモリ21内に保持中
の直前のディジタル信号に代えて新たに保持される。こ
のバッファメモリ21に保持中のディジタル信号は、第１
のクロック周波数fC1の周期で繰り返し読出され、縦列
接続された５個の１クロック遅延回路22〜26、各遅延信
号を加算する加算器27〜29、これらの加算出力に係数を
乗ずる係数器32〜34及びこれら係数器の出力を加算する
加算器30,31で構成されるディジタル低域通過濾波部を
経て、低域成分となり出力端子O1から出力される。
対象のディジタル信号は、バッファメモリ21内に保持中
の直前のディジタル信号に代えて新たに保持される。こ
のバッファメモリ21に保持中のディジタル信号は、第１
のクロック周波数fC1の周期で繰り返し読出され、縦列
接続された５個の１クロック遅延回路22〜26、各遅延信
号を加算する加算器27〜29、これらの加算出力に係数を
乗ずる係数器32〜34及びこれら係数器の出力を加算する
加算器30,31で構成されるディジタル低域通過濾波部を
経て、低域成分となり出力端子O1から出力される。
第２のディジタル低域通過濾波器12も、バッファメモリ
からの信号読出し周期を決めるクロック周波数がfC1で
はなくて第２のクロック周波数fC2である点や、遅延回
路の段数や係数器の値などが相違し得る点を除くと、第
２図に示した第１のディジタル低域通過濾波器11と同様
の構成となっている。
からの信号読出し周期を決めるクロック周波数がfC1で
はなくて第２のクロック周波数fC2である点や、遅延回
路の段数や係数器の値などが相違し得る点を除くと、第
２図に示した第１のディジタル低域通過濾波器11と同様
の構成となっている。
第１のディジタル低域通過濾波器11による濾波特性は、
第３図の（Ａ）に例示するように、通過帯域が第１のク
ロック周波数fC1の整数倍の周波数領域に繰り返し出現
する。ただし、第３図において、横軸は周波数（ｆ）、
縦軸は減衰量（Ｌ）である。
第３図の（Ａ）に例示するように、通過帯域が第１のク
ロック周波数fC1の整数倍の周波数領域に繰り返し出現
する。ただし、第３図において、横軸は周波数（ｆ）、
縦軸は減衰量（Ｌ）である。
ここで、第２のディジタル低域通過濾波器12のクロック
周波数fC2を第１のディジタル低域通過濾波器11のクロ
ック周波数fC1の1.5倍の値に設定したものとすれば、第
２のディジタル低域通過濾波器12による濾波特性は、第
３図の（Ｂ）に例示するように、通過帯域が第２のクロ
ック周波数fC2の整数倍の周波数領域に繰り返し出現す
る。そして、第1,第２のディジタル低域通過濾波器11と
12を縦列接続した第１のディジタル低域通過濾波回路の
総合の濾波特性は、第３図の（Ｃ）に示すように、両濾
波器11と12の周波数特性を重ね合せたものとなる。
周波数fC2を第１のディジタル低域通過濾波器11のクロ
ック周波数fC1の1.5倍の値に設定したものとすれば、第
２のディジタル低域通過濾波器12による濾波特性は、第
３図の（Ｂ）に例示するように、通過帯域が第２のクロ
ック周波数fC2の整数倍の周波数領域に繰り返し出現す
る。そして、第1,第２のディジタル低域通過濾波器11と
12を縦列接続した第１のディジタル低域通過濾波回路の
総合の濾波特性は、第３図の（Ｃ）に示すように、両濾
波器11と12の周波数特性を重ね合せたものとなる。
すなわち、総合の濾波特性においては、直流分を含む第
１の通過帯域に次いで低い周波数の第２の通過帯域が各
クロック周波数の最小公倍数Fc（＝3fC1＝2fC2）の位置
に出現することになる。従って、第1,第２のクロック周
波数の相互関係を調整することによって上記第の２通過
帯域を濾波対象の信号の高域成分がほぼ存在しなくなる
高域まで必要なだけ押し上げることができる。すなわ
ち、総合の濾波特性を所望の低域通過濾波特性に必要な
だけ近付けることができる。
１の通過帯域に次いで低い周波数の第２の通過帯域が各
クロック周波数の最小公倍数Fc（＝3fC1＝2fC2）の位置
に出現することになる。従って、第1,第２のクロック周
波数の相互関係を調整することによって上記第の２通過
帯域を濾波対象の信号の高域成分がほぼ存在しなくなる
高域まで必要なだけ押し上げることができる。すなわ
ち、総合の濾波特性を所望の低域通過濾波特性に必要な
だけ近付けることができる。
例えば、第1,第２のクロック周波数をそれぞれ1KHzと1.
3KHzとすれば、上記第２の通過帯域を両者の最小公倍数
である13KHzまで押し上げることができ、所望の低域通
過濾波特性に十分接近させることができる。
3KHzとすれば、上記第２の通過帯域を両者の最小公倍数
である13KHzまで押し上げることができ、所望の低域通
過濾波特性に十分接近させることができる。
第1,第２のディジタル低域通過濾波器11,12を構成する
２次,3次のチェビシェフ・フィルターの帯域内濾波特性
は、それぞれ第４図の（Ａ），（Ｂ）に示すようなもの
となる。総合の濾波特性は、第４図の（Ｃ）に示すよう
に、２次と３次の濾波特性中に出現する減衰量のリップ
ルが互いに相殺し合うように重畳され、図中に点線で示
す５次のチェビシェフ・フィルターのものに近い最小の
リップル幅が実現されている。
２次,3次のチェビシェフ・フィルターの帯域内濾波特性
は、それぞれ第４図の（Ａ），（Ｂ）に示すようなもの
となる。総合の濾波特性は、第４図の（Ｃ）に示すよう
に、２次と３次の濾波特性中に出現する減衰量のリップ
ルが互いに相殺し合うように重畳され、図中に点線で示
す５次のチェビシェフ・フィルターのものに近い最小の
リップル幅が実現されている。
第1,第２のディジタル低域通過濾波器を構成するチェビ
シェフ・フィルターの次数は、それぞれの帯域内に出現
する減衰量のリップルを相殺的に重畳して総合の特性に
おける帯域内リップル幅を最小にするように、最隣接値
の偶，奇の次数の組合せが選択される。すなわち、総合
的に５次程度の特性を実現する場合には上述のような２
次と３次のチェビシェフ・フィルターの組合せが選択さ
れ、７次程度の特性を実現する場合には３次と４次のチ
ェビシェフ・フィルター組合せが選択される。また、８
次程度の特性を実現する場合には、４次と５次のチェビ
シェフ・フィルターの組合せにより次数が一つ高い９次
の特性が代替用として選択される。
シェフ・フィルターの次数は、それぞれの帯域内に出現
する減衰量のリップルを相殺的に重畳して総合の特性に
おける帯域内リップル幅を最小にするように、最隣接値
の偶，奇の次数の組合せが選択される。すなわち、総合
的に５次程度の特性を実現する場合には上述のような２
次と３次のチェビシェフ・フィルターの組合せが選択さ
れ、７次程度の特性を実現する場合には３次と４次のチ
ェビシェフ・フィルター組合せが選択される。また、８
次程度の特性を実現する場合には、４次と５次のチェビ
シェフ・フィルターの組合せにより次数が一つ高い９次
の特性が代替用として選択される。
発明の効果 以上詳細に説明したように、本発明のディジタル濾波回
路は、第1,第２のクロック信号の周波数を調整して両者
の最小公倍数で決まる高域まで最低不要通過帯域を押上
げることにより、ほぼ理想的な低域通過濾波特性を実現
できる。
路は、第1,第２のクロック信号の周波数を調整して両者
の最小公倍数で決まる高域まで最低不要通過帯域を押上
げることにより、ほぼ理想的な低域通過濾波特性を実現
できる。
また、縦列接続される第1,第２のディジタル低域通過濾
波器が、最隣接値の偶，奇の次数を有するチェビシェフ
型フィルターで構成されることにより、最小リップル幅
の良好な帯域内特性が実現される。
波器が、最隣接値の偶，奇の次数を有するチェビシェフ
型フィルターで構成されることにより、最小リップル幅
の良好な帯域内特性が実現される。
第１図は本発明の一実施例のディジタル低域濾波回路の
構成を示すブロック図、第２図は第１図の第１のディジ
タル低域通過濾波器11の構成を例示するブロック図、第
３図と第４図は第１図の回路の機能を説明するための濾
波特性図、第５図は従来の典型的なディジタル低域通過
濾波回路をアナログ低域通過濾波回路などの前段部分と
の関連において示すブロック図、第６図は第５図の回路
の機能を説明するための濾波特性図である。 11……第１のチェビシェフ型ディジタル低域通過濾波
器、12……第２のチェビシェフ型低域通過濾波器、fC1,
fC2……異なる周波数のクロック信号。
構成を示すブロック図、第２図は第１図の第１のディジ
タル低域通過濾波器11の構成を例示するブロック図、第
３図と第４図は第１図の回路の機能を説明するための濾
波特性図、第５図は従来の典型的なディジタル低域通過
濾波回路をアナログ低域通過濾波回路などの前段部分と
の関連において示すブロック図、第６図は第５図の回路
の機能を説明するための濾波特性図である。 11……第１のチェビシェフ型ディジタル低域通過濾波
器、12……第２のチェビシェフ型低域通過濾波器、fC1,
fC2……異なる周波数のクロック信号。
Claims (1)
- 【請求項１】縦列接続された第1,第２のチェビシェフ型
ディジタル低域通過濾波器から成り、 これら第1,第２のチェビシェフ型ディジタル低域通過濾
波器のそれぞれは、濾波対象の信号に含まれる成分がほ
ぼ存在しなくなる程度の高域に相互の最小公倍数を存在
させる異なる周波数のクロック信号で動作すると共に、
最隣接値の偶，奇の次数を有することを特徴とするディ
ジタル濾波回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62039642A JPH0744426B2 (ja) | 1987-02-23 | 1987-02-23 | デイジタル濾波回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62039642A JPH0744426B2 (ja) | 1987-02-23 | 1987-02-23 | デイジタル濾波回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63207212A JPS63207212A (ja) | 1988-08-26 |
| JPH0744426B2 true JPH0744426B2 (ja) | 1995-05-15 |
Family
ID=12558741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62039642A Expired - Lifetime JPH0744426B2 (ja) | 1987-02-23 | 1987-02-23 | デイジタル濾波回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0744426B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0341825A (ja) * | 1989-07-07 | 1991-02-22 | Mitsubishi Electric Corp | Ａ／ｄ変換装置及びｄ／ａ変換装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61100015A (ja) * | 1984-10-22 | 1986-05-19 | Nippon Precision Saakitsutsu Kk | 標本化周波数変換用デイジタルフイルタ |
-
1987
- 1987-02-23 JP JP62039642A patent/JPH0744426B2/ja not_active Expired - Lifetime
Non-Patent Citations (2)
| Title |
|---|
| 電子通信学会論文誌’８０／９Ｖｏｌ．Ｅ６３Ｎｏ．９Ｐ．６７８ |
| 電子通信学会論文誌’８０／９Ｖｏｌ．Ｊ６３−ＡＮｏ．９Ｐ．５７６−５８３ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63207212A (ja) | 1988-08-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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| EXPY | Cancellation because of completion of term |