JP2717111B2 - 送信ゲート直列マルチプレクサ - Google Patents
送信ゲート直列マルチプレクサInfo
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/04—Distributors combined with modulators or demodulators
- H04J3/047—Distributors with transistors or integrated circuits
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Description
【発明の詳細な説明】 背景技術 本発明は、デジタル論理回路の分野に関し、特に、改
良したマルチプレクサ回路に関する。
良したマルチプレクサ回路に関する。
一般に、マルチプレクサ回路は、“２入力の１出力”
すなわち２入力マルチプレクサ回路を２進系列で配置し
た構成となっている。上記マルチプレクサ回路の第１段
（入力段）は、Ｎ変数入力を達成するため、N/2個の２
入力マルチプレクサを並列に配置している。上記マルチ
プレクサの各段において信号の数は半減するので、上記
各段から見て前段の２入力マルチプレクサの数は倍とな
る。そして、最終段（出力段）のマルチプレクサは、残
った２つの信号の内の１つを出力信号として選択する。
すなわち２入力マルチプレクサ回路を２進系列で配置し
た構成となっている。上記マルチプレクサ回路の第１段
（入力段）は、Ｎ変数入力を達成するため、N/2個の２
入力マルチプレクサを並列に配置している。上記マルチ
プレクサの各段において信号の数は半減するので、上記
各段から見て前段の２入力マルチプレクサの数は倍とな
る。そして、最終段（出力段）のマルチプレクサは、残
った２つの信号の内の１つを出力信号として選択する。
図示の様に、８入力（すなわち８入力の１出力）のマ
ルチプレクサ回路は、入力変数信号を入力し４つの出力
信号を出力するために並列に配置された４つの２入力マ
ルチプレクサからなる入力段を有している。そして、そ
の第２段は、上記第１段（入力段）よりの４つの出力信
号を２つの出力信号にするために並列に配置された２つ
の２入力マルチプレクサからなっている。そして、最終
段は、２つの出力信号から１つの信号をマルチプレクサ
出力信号として選択する１つの２入力マルチプレクサか
ら成る。
ルチプレクサ回路は、入力変数信号を入力し４つの出力
信号を出力するために並列に配置された４つの２入力マ
ルチプレクサからなる入力段を有している。そして、そ
の第２段は、上記第１段（入力段）よりの４つの出力信
号を２つの出力信号にするために並列に配置された２つ
の２入力マルチプレクサからなっている。そして、最終
段は、２つの出力信号から１つの信号をマルチプレクサ
出力信号として選択する１つの２入力マルチプレクサか
ら成る。
従来では、各ステージにおけるすべてのマルチプレク
サが１つの対応する２進制御信号によって制御される様
になっていた。従って、従来のマルチプレクサ回路は、
多数の入力変数信号から１つを選択するため、log2段お
よびlog2制御（選択）入力を持っている。マルチプレク
サ回路の従来例としては、TC19G000マクロセルデータシ
ート（1986年）の１〜109ページ（mux ４ cell）およ
び１〜110ページ（mux ８ cell）に記載されている。
サが１つの対応する２進制御信号によって制御される様
になっていた。従って、従来のマルチプレクサ回路は、
多数の入力変数信号から１つを選択するため、log2段お
よびlog2制御（選択）入力を持っている。マルチプレク
サ回路の従来例としては、TC19G000マクロセルデータシ
ート（1986年）の１〜109ページ（mux ４ cell）およ
び１〜110ページ（mux ８ cell）に記載されている。
上述した従来のマルチプレクサ回路の欠点の１つは、
制御入力のかけ方（ロード）にある。すなわち、制御入
力は、１つの段のすべてのマルチプレクサ、例えば、第
１段では８から最大16のマルチプレクサを駆動しなけれ
ばならない構成となっていた。これは、回路の制御にお
いて多大な遅延をもたらす原因となっていた。
制御入力のかけ方（ロード）にある。すなわち、制御入
力は、１つの段のすべてのマルチプレクサ、例えば、第
１段では８から最大16のマルチプレクサを駆動しなけれ
ばならない構成となっていた。これは、回路の制御にお
いて多大な遅延をもたらす原因となっていた。
また、従来技術のやり方の限界は、log2の制御（選
択）線を使用していることである。これは、所望の選択
を行うために２進のコード化を必要とする。従って、上
記コード化を単純化するためには、多数の選択線を使用
することが望ましかった。
択）線を使用していることである。これは、所望の選択
を行うために２進のコード化を必要とする。従って、上
記コード化を単純化するためには、多数の選択線を使用
することが望ましかった。
発明の要旨 本発明の目的は、選択信号線における制御入力のロー
ドを最小にしながら多数の入力可変信号の１つを出力信
号としての選択をすること、即ちマルチプレクサの機能
を提供することである。
ドを最小にしながら多数の入力可変信号の１つを出力信
号としての選択をすること、即ちマルチプレクサの機能
を提供することである。
本発明の他の目的は、選択のためのコード化を容易に
するため、マルチプレクサ回路における選択線の数を増
加することである。
するため、マルチプレクサ回路における選択線の数を増
加することである。
さらに、本発明の他の目的は、マルチプレクサ回路の
レイアウトをさらにコンパクトにすることである。
レイアウトをさらにコンパクトにすることである。
本発明によれば、マルチプレクサ回路は、複数段が直
列に接続されることにより形成され、各段は、１つの２
入力マルチプレクサからなっている。上記各段は、好ま
しくは、２入力１出力のマルチプレクサとして配置され
た１対の送信ゲートからなっている。一般に、Ｎ入力１
出力のマルチプレクサ回路を形成するためには、Ｎ−１
の上述のような直列接続段が必要となる。
列に接続されることにより形成され、各段は、１つの２
入力マルチプレクサからなっている。上記各段は、好ま
しくは、２入力１出力のマルチプレクサとして配置され
た１対の送信ゲートからなっている。一般に、Ｎ入力１
出力のマルチプレクサ回路を形成するためには、Ｎ−１
の上述のような直列接続段が必要となる。
このような新規の直列マルチプレクサ回路は、各制御
信号入力のロードを制限し、単一のロードとする。上記
新規のマルチプレクサは非常に多数の制御入力を備え
る。すなわち、従来技術ではlog2制御入力であったのに
対し、ここではＮ−１制御入力が得られる。
信号入力のロードを制限し、単一のロードとする。上記
新規のマルチプレクサは非常に多数の制御入力を備え
る。すなわち、従来技術ではlog2制御入力であったのに
対し、ここではＮ−１制御入力が得られる。
上述した本発明の目的、特徴、および効果は、後述す
る図面を参照した実施例の詳細な説明により、さらに明
らかとなる。
る図面を参照した実施例の詳細な説明により、さらに明
らかとなる。
図面の簡単な説明 第１図は、従来の２入力マルチプレクサ回路の概要構
成図である。
成図である。
第２図は、本発明に従った３入力１出力マルチプレク
サ回路の概要構成図である。
サ回路の概要構成図である。
第３図は、本発明に従った４入力１出力マルチプレク
サ回路の概要構成図である。
サ回路の概要構成図である。
第４図は、本発明に従った５入力１出力マルチプレク
サ回路の概要構成図である。
サ回路の概要構成図である。
第５図は、本発明に従った６入力１出力マルチプレク
サ回路の概要構成図である。
サ回路の概要構成図である。
実施例の詳細な説明 第１図は、従来の２入力１出力マルチプレクサ回路の
概要構成図である。このマルチプレクサ回路は、２入力
マルチプレクサの略語としてM2で以後記載される。上記
M2回路は、１対の送信ゲート42、44を有している。上記
送信ゲートは、明瞭に記載するために単なるパストラン
ジスタとして記載される。これは、第３図〜第５図にお
いても同様である。実際に、各送信ゲートは、良く知ら
れている様に、１対のコンプリメンタリートランジスタ
からなっている。
概要構成図である。このマルチプレクサ回路は、２入力
マルチプレクサの略語としてM2で以後記載される。上記
M2回路は、１対の送信ゲート42、44を有している。上記
送信ゲートは、明瞭に記載するために単なるパストラン
ジスタとして記載される。これは、第３図〜第５図にお
いても同様である。実際に、各送信ゲートは、良く知ら
れている様に、１対のコンプリメンタリートランジスタ
からなっている。
上記送信ゲート２、44は、インバータ54、56を介して
入力端子と接続され、その入力端子のそれぞれに入力変
数I0、I1が入力される。上記送信ゲートは、制御入力S1
によって制御される。上記送信ゲートよりの出力50、52
は、１つの出力端子を形成するために互いに接続され
る。上記出力信号は、インバータ60を介し、出力信号Ｚ
となる。上記インバータ60は、正論理を備え、出力信号
を緩衝する。動作中において、上記制御入力S1の状態に
よって、入力変数I0、I1の１つが選択され出力信号Ｚと
なる。
入力端子と接続され、その入力端子のそれぞれに入力変
数I0、I1が入力される。上記送信ゲートは、制御入力S1
によって制御される。上記送信ゲートよりの出力50、52
は、１つの出力端子を形成するために互いに接続され
る。上記出力信号は、インバータ60を介し、出力信号Ｚ
となる。上記インバータ60は、正論理を備え、出力信号
を緩衝する。動作中において、上記制御入力S1の状態に
よって、入力変数I0、I1の１つが選択され出力信号Ｚと
なる。
上記制御入力S1の入力された１対の送信ゲート42、44
およびインバータ58によってTGM（送信ゲートマルチプ
レクサ）回路が形成される。上記TGM回路において、２
つの送信ゲート出力が互いに接続され、TGM出力端子が
形成される。
およびインバータ58によってTGM（送信ゲートマルチプ
レクサ）回路が形成される。上記TGM回路において、２
つの送信ゲート出力が互いに接続され、TGM出力端子が
形成される。
第２図は、本発明に従った３入力１出力直列マルチプ
レクサ回路M3の概要構成図である。ここでも、明瞭化す
るため送信ゲートはパストランジスタとして記載されて
いる。上記回路M3の第１（入力）段は、点線によって示
された第１のTGM回路80からなっている。上記TGM回路80
は、１対の送信ゲートを有し、インバータを介し入力変
数I0、I1を入力する。上記TGM回路80は、第１の２進制
御信号S1によって制御される。
レクサ回路M3の概要構成図である。ここでも、明瞭化す
るため送信ゲートはパストランジスタとして記載されて
いる。上記回路M3の第１（入力）段は、点線によって示
された第１のTGM回路80からなっている。上記TGM回路80
は、１対の送信ゲートを有し、インバータを介し入力変
数I0、I1を入力する。上記TGM回路80は、第１の２進制
御信号S1によって制御される。
上記TGM回路80の出力端子81は、第２の（出力）段TGM
回路70の信号入力に接続される。上記TGM回路70は、イ
ンバータ90を介して接続される他方の信号入力を有して
おり、ここに第３の入力変数I2が入力される。従って、
上記TGM回路80、70は、直列に接続されている。上記TGM
回路70は、第２の制御信号S2によって制御される。動作
中において、上記制御信号S1、S2の状態によって、上記
入力変数信号I0、I1、I2の１つが選択され、インバータ
／バッファ72を介して最終的な出力信号Ｚとなる。
回路70の信号入力に接続される。上記TGM回路70は、イ
ンバータ90を介して接続される他方の信号入力を有して
おり、ここに第３の入力変数I2が入力される。従って、
上記TGM回路80、70は、直列に接続されている。上記TGM
回路70は、第２の制御信号S2によって制御される。動作
中において、上記制御信号S1、S2の状態によって、上記
入力変数信号I0、I1、I2の１つが選択され、インバータ
／バッファ72を介して最終的な出力信号Ｚとなる。
第３図は、４入力１出力マルチプレクサ回路M4の概要
構成図である。上記回路M4は、入力段TGM回路120を有し
ている。上記TGM回路120への信号入力は、インバータ12
4、126を介して与えられ、入力変数I0、I1が、それぞれ
入力される。上記TGM回路120は、第２図で示したTGM回
路80と同様に第１の制御信号S1で制御される。
構成図である。上記回路M4は、入力段TGM回路120を有し
ている。上記TGM回路120への信号入力は、インバータ12
4、126を介して与えられ、入力変数I0、I1が、それぞれ
入力される。上記TGM回路120は、第２図で示したTGM回
路80と同様に第１の制御信号S1で制御される。
上記TGM回路120の出力端子121は、第２図と同様に、
第２段TGM回路110に対する１つの信号入力に接続され
る。上記TGM回路110は、インバータ112を介して他方の
信号入力が行われる様になっており、そこへ第３の入力
変数信号I2が入力される。上記TGM回路110は、第２の制
御入力S2によって制御される。
第２段TGM回路110に対する１つの信号入力に接続され
る。上記TGM回路110は、インバータ112を介して他方の
信号入力が行われる様になっており、そこへ第３の入力
変数信号I2が入力される。上記TGM回路110は、第２の制
御入力S2によって制御される。
上記TGM回路110の出力端子は、第３（出力）段TGM回
路100の入力へ接続されている。上記TGM回路100は、イ
ンバータ102を介して他方の信号入力が行われる様にな
っており、そこへ第４の入力変数信号I3が入力される。
上記TGM回路100は、第３の制御入力信号S3によって制御
される。動作中において、上記制御入力信号S1、S2、S3
の状態によって、入力変数信号I0〜I3の１つがインバー
タ／バッファ102を介して出力Ｚとして選択される。
路100の入力へ接続されている。上記TGM回路100は、イ
ンバータ102を介して他方の信号入力が行われる様にな
っており、そこへ第４の入力変数信号I3が入力される。
上記TGM回路100は、第３の制御入力信号S3によって制御
される。動作中において、上記制御入力信号S1、S2、S3
の状態によって、入力変数信号I0〜I3の１つがインバー
タ／バッファ102を介して出力Ｚとして選択される。
第４図は、５入力１出力マルチプレクサ回路M5の概要
構成図である。上記回路M5は、第１の３段TGM回路130、
140、150を有しており、これらは、第３図の回路M4と同
様に直列に配置されている。従って、上記第１段TGM回
路130には、入力変数信号I0、I1が入力され、第１の制
御信号S1によって制御される。上記各段140、150の１方
の入力は、前記TGM回路の出力端子に接続され、他方の
入力には、インバータを介して入力変数信号I2、I3の対
応する１つがそれぞれ入力されるようになっている。上
記TGM回路140、150は、それぞれ上記第２および第３の
制御入力信号S2、S3によって制御される。
構成図である。上記回路M5は、第１の３段TGM回路130、
140、150を有しており、これらは、第３図の回路M4と同
様に直列に配置されている。従って、上記第１段TGM回
路130には、入力変数信号I0、I1が入力され、第１の制
御信号S1によって制御される。上記各段140、150の１方
の入力は、前記TGM回路の出力端子に接続され、他方の
入力には、インバータを介して入力変数信号I2、I3の対
応する１つがそれぞれ入力されるようになっている。上
記TGM回路140、150は、それぞれ上記第２および第３の
制御入力信号S2、S3によって制御される。
第４（出力）TGM回路160の一方の入力は、上記TGM回
路150の出力端子151に接続されている。上記TGM回路160
は、インバータ162を介して信号入力される様になって
おり、そこへ入力変数信号I4が入力される。上記TGM回
路160は、第４の制御信号S4によって制御される。動作
中において、上記制御信号S1〜S4の状態によって、上記
TGM各段が制御され、入力変数信号I0〜I4の１つが選択
され、インバータ／バッファ170をして出力端子Ｚより
出力される。
路150の出力端子151に接続されている。上記TGM回路160
は、インバータ162を介して信号入力される様になって
おり、そこへ入力変数信号I4が入力される。上記TGM回
路160は、第４の制御信号S4によって制御される。動作
中において、上記制御信号S1〜S4の状態によって、上記
TGM各段が制御され、入力変数信号I0〜I4の１つが選択
され、インバータ／バッファ170をして出力端子Ｚより
出力される。
上記マルチプレクサ回路を形成するための第２図〜第
４図に示したTGM段の直列配列は、任意の段数へ適応可
能である。しかし、このためには必要に応じて信号利得
を回復するバッファ（緩衝）作用が必要となる。従っ
て、Ｎ入力１出力マルチプレクサ回路は、Ｎ−１段TGM
回路によって構成することが出来る。この場合、各段
は、対応するＮ−１制御入力信号のそれぞれによって制
御される。各TGM回路の一方の入力には、前段の出力が
入力され、他方の入力には入力変数の１つが入力され
る。
４図に示したTGM段の直列配列は、任意の段数へ適応可
能である。しかし、このためには必要に応じて信号利得
を回復するバッファ（緩衝）作用が必要となる。従っ
て、Ｎ入力１出力マルチプレクサ回路は、Ｎ−１段TGM
回路によって構成することが出来る。この場合、各段
は、対応するＮ−１制御入力信号のそれぞれによって制
御される。各TGM回路の一方の入力には、前段の出力が
入力され、他方の入力には入力変数の１つが入力され
る。
一般に、本発明に従った直列マルチプレクサ回路はＮ
−１段の連続した回路からなっている。ここで、上記Ｎ
は、入力変数（I0…Ｉ（Ｎ−１））の数であり、上記入
力変数の１つが出力信号として選択され出力端子Ｚより
出力される。上記各段は、対応する制御入力信号（S1…
Ｓ（Ｎ−１））によって制御される。
−１段の連続した回路からなっている。ここで、上記Ｎ
は、入力変数（I0…Ｉ（Ｎ−１））の数であり、上記入
力変数の１つが出力信号として選択され出力端子Ｚより
出力される。上記各段は、対応する制御入力信号（S1…
Ｓ（Ｎ−１））によって制御される。
上記各TGM回路の出力端子は、次の隣り合うTGM段の入
力に接続されている。ただし、最終段においては、その
出力端子は、マルチプレクサ回路の最終出力端子とな
る。上記各TGM段への他方の信号入力は、入力変数の１
つである。上記マルチプレクサ回路の出力は、インバー
タやバッファを介して行われるようになっており、これ
により正論理および／あるいは信号利得の回復が行われ
る。このようなバッファの必要の有無は、使用されるIC
プロセス如何による。通常、バッファは、4TGM段以上に
おいて必要とされる（第５図参照）。その様なバッファ
は、上記TGM直列段に沿ったどの場所に設けてもよく、
もしそのバッファがインバータである場合は、論理状態
によって決定される。このことは、種々のレイアウトを
可能とする。
力に接続されている。ただし、最終段においては、その
出力端子は、マルチプレクサ回路の最終出力端子とな
る。上記各TGM段への他方の信号入力は、入力変数の１
つである。上記マルチプレクサ回路の出力は、インバー
タやバッファを介して行われるようになっており、これ
により正論理および／あるいは信号利得の回復が行われ
る。このようなバッファの必要の有無は、使用されるIC
プロセス如何による。通常、バッファは、4TGM段以上に
おいて必要とされる（第５図参照）。その様なバッファ
は、上記TGM直列段に沿ったどの場所に設けてもよく、
もしそのバッファがインバータである場合は、論理状態
によって決定される。このことは、種々のレイアウトを
可能とする。
上記マルチプレクサ回路の動作は以下に示す通りであ
る。上記第１（入力）段TGM回路は、対応する制御信号S
1によって制御され、第１、第２の入力変数信号I0、I1
の１つが第１段TGM出力信号として選択される。後に続
く各TGM回路は、対応する制御信号によって制御され、
前記のTGM回路出力信号から入力変数信号（I2）かを出
力信号として選択する。そして、最終段TGM回路は、最
終出力信号として、前段のTGM出力信号かあるいは最後
の１つの入力変数信号INのいずれかを選択する。
る。上記第１（入力）段TGM回路は、対応する制御信号S
1によって制御され、第１、第２の入力変数信号I0、I1
の１つが第１段TGM出力信号として選択される。後に続
く各TGM回路は、対応する制御信号によって制御され、
前記のTGM回路出力信号から入力変数信号（I2）かを出
力信号として選択する。そして、最終段TGM回路は、最
終出力信号として、前段のTGM出力信号かあるいは最後
の１つの入力変数信号INのいずれかを選択する。
上記TGM回路にユニークな制御信号を備えたことによ
り、各制御信号のロードが１つのTGM回路に限定され
る。上記構成では、段数の増加により伝達遅延が発生す
ることとなるが、この遅延は従来装置の場合に比べて微
小である。これは、必要とされる段数が従来装置に比べ
て微小な増加で良いためであり、ロードも最小となり伝
達遅延も最小となるためである。
り、各制御信号のロードが１つのTGM回路に限定され
る。上記構成では、段数の増加により伝達遅延が発生す
ることとなるが、この遅延は従来装置の場合に比べて微
小である。これは、必要とされる段数が従来装置に比べ
て微小な増加で良いためであり、ロードも最小となり伝
達遅延も最小となるためである。
第５図は、本発明に従った６入力１出力マルチプレク
サ回路M6の概要構成図である。上記M6回路は、第４図に
示したM5回路と基本的には同様である。ただし、上記M6
回路は追加のTGM段を有しており、そのため、その回路
は６つの入力変数信号I0〜I5および５つの制御信号S1〜
S5を有する構成となっている。また、動作は上述した他
の実施例を同様である。この実施例の場合には、特に、
インバータ／バッファ200が、利得回復のために最終段
の入力側に備えられている。
サ回路M6の概要構成図である。上記M6回路は、第４図に
示したM5回路と基本的には同様である。ただし、上記M6
回路は追加のTGM段を有しており、そのため、その回路
は６つの入力変数信号I0〜I5および５つの制御信号S1〜
S5を有する構成となっている。また、動作は上述した他
の実施例を同様である。この実施例の場合には、特に、
インバータ／バッファ200が、利得回復のために最終段
の入力側に備えられている。
上記段マルチプレクサは、パスゲート、一対のコンプ
リメンタリートランジスタ、あるいはそれらを組み合わ
せたものによって構成されることが好ましい。上記段マ
ルチプレクサは、例えば、ブーレン論理ゲートのような
従来のマルチプレクサ論理回路を用いて構成することも
出来る。
リメンタリートランジスタ、あるいはそれらを組み合わ
せたものによって構成されることが好ましい。上記段マ
ルチプレクサは、例えば、ブーレン論理ゲートのような
従来のマルチプレクサ論理回路を用いて構成することも
出来る。
以上、本発明の原理について実施例を用いて説明して
きたが、当業者によれば上記原理に基づいて様々な変形
を加えることが出来ることは言うまでもない。次に、添
付した請求の範囲に属するすべての変形例について、権
利を求めるものである。
きたが、当業者によれば上記原理に基づいて様々な変形
を加えることが出来ることは言うまでもない。次に、添
付した請求の範囲に属するすべての変形例について、権
利を求めるものである。
Claims (16)
- 【請求項１】複数の入力信号のうちの１つを選択する直
列マルチプレクサ回路であって、 少なくとも２つ以上の直列接続された２入力１出力マル
チプレクサ回路からなり、各マルチプレクサ回路はそれ
ぞれ第１および第２の入力端子と出力端子と制御端子と
を有しており、 上記第１のマルチプレクサ回路の出力端子が、次に隣接
する第２のマルチプレクサ回路の入力端子の１つ接続さ
れ、上記第１のマルチプレクサ回路において選択された
１つの信号が上記第２のマルチプレクサ回路の入力端子
に入力信号として供給され、 上記第２のマルチプレクサの他の入力端子が入力信号の
１つを入力する様に接続され、それにより、直列に連続
して接続されたマルチプレクサ回路のそれぞれが、前段
のマルチプレクサ回路の出力か入力信号の１つかを選択
することを特徴とする直列マルチプレクサ回路。 - 【請求項２】Ｎ−１の２進制御信号の状態に応じて、Ｎ
（ここで、Ｎは３か３以上の整数）の入力変数信号の１
つを最終出力信号として選択する直列マルチプレクサ回
路であって、この直列マルチプレクサ回路は、 Ｎ−１の２入力１出力マルチプレクサ回路であって、各
マルチプレクサ回路は、１対の入力端子と制御端子と出
力端子とを有しており、 上記各制御端子は２進制御信号のそれぞれを入力する様
に接続され、 第１のマルチプレクサ回路の第１の入力端子を除く各第
１の入力端子は、前段のマルチプレクサの出力端子に接
続され、 各第２の入力端子は、それぞれ入力変数の１つを入力す
る様に接続され、 上記第１のマルチプレクサの第１の入力端子は、入力変
数の最初の１つを入力する様に接続され、それにより最
終のマルチプレクサの出力端子が、入力変数信号の内の
１つを選択された最終出力信号として出力することを特
徴とする直列マルチプレクサ回路。 - 【請求項３】マルチプレクサ回路であって、 第１および第２の信号入力端子と制御入力端子と出力端
子とを有する第１段マルチプレクサ回路と、 第１および第２の信号入力端子と制御入力端子と出力端
子とを有する第２段マルチプレクサ回路とを備え、 上記第１段マルチプレクサ回路の第１および第２の信号
入力端子が、それぞれ第１および第２の入力変数を入力
する様に接続され、 上記第１段マルチプレクサ回路の制御入力端子が、第１
の制御信号を入力する様に接続され、 上記第２段マルチプレクサ回路の入力端子の１つが、上
記第１段マルチプレクサ回路の出力端子に接続され、 上記第２段マルチプレクサ回路の他の入力端子が、第３
の入力変数を入力する様に接続され、 上記第２段マルチプレクサ回路の制御入力端子が、第２
の制御信号を入力する様に接続され、 これにより、３入力１出力直列マルチプレクサ回路が形
成されることを特徴とするマルチプレクサ回路。 - 【請求項４】さらに、第１および第２の信号入力端子と
制御入力端子と出力端子とを有する第３段マルチプレク
サ回路を備え、 上記第３段マルチプレクサ回路の信号入力端子の１つ
が、上記第２段マルチプレクサ回路の出力端子に接続さ
れ、 上記第３段マルチプレクサ回路の信号入力端子の他の１
つが、第４の入力変数を入力する様に接続され、 上記第３段マルチプレクサ回路の制御入力端子が、第３
の制御信号を入力する様に接続され、 これにより、４入力１出力直列マルチプレクサ回路が形
成されることを特徴とする請求の範囲第３項記載のマル
チプレクサ回路。 - 【請求項５】さらに、第１および第２の信号入力端子と
制御入力端子と出力端子とを有する第４段マルチプレク
サ回路を備え、 上記第４段マルチプレクサ回路の信号入力端子の１つ
が、第３段マルチプレクサ回路の出力端子に接続され、 上記第４段マルチプレクサ回路の入力端子の他の１つ
が、第５の入力変数を入力する様に接続され、 上記第４段マルチプレクサ回路の制御入力端子が、第４
の制御信号を入力する様に接続され、 これにより、５入力１出力の直列マルチプレクサ回路が
形成されることを特徴とする請求の範囲第４項記載のマ
ルチプレクサ回路。 - 【請求項６】上記各段のマルチプレクサ回路が、送信ゲ
ートマルチプレクサTGM回路を有していることを特徴と
する請求の範囲第１項、第２項、第３項、第４項、ある
いは第５項記載のマルチプレクサ回路。 - 【請求項７】上記各TGM回路が、１対の送信ゲートから
なることを特徴とする請求の範囲第６項記載のマルチプ
レクサ回路。 - 【請求項８】上記各送信ゲートが、パストランジスタか
らなることを特徴とする請求の範囲第７項記載のマルチ
プレクサ回路。 - 【請求項９】上記各送信ゲートが、１対のコンプリメン
タリートランジスタからなることを特徴とする請求の範
囲第７項記載のマルチプレクサ回路。 - 【請求項１０】さらに、上記信号入力端子の少なくとも
１つに接続されたバッファ回路を有することを特徴とす
る請求の範囲第６項記載のマルチプレクサ回路。 - 【請求項１１】上記マルチプレクサ回路の少なくとも１
つが、１対の送信ゲートを有しており、上記１つのマル
チプレクサ回路の制御端子が、上記１対の送信ゲートの
最初の１つに直接に接続されると共に、他の送信ゲート
にインバータを介して接続され、上記１対の送信ゲート
がコンプリメンタリー形式で制御されることを特徴とす
る請求の範囲第１項、第２項、第３項、第４項、あるい
は第５項記載のマルチプレクサ回路。 - 【請求項１２】上記マルチプレクサ回路が、２入力１出
力マルチプレクサであることを特徴とする請求の範囲第
３項〜第11項記載のマルチプレクサ回路。 - 【請求項１３】Ｎの入力変数信号の内から１つを最終出
力信号として選択する方法であって、 直列に接続されたＮ−１の２入力１出力マルチプレクサ
回路を設ける工程と、 上記複数のマルチプレクサ回路の第１段において、第１
および第２の入力変数信号の内の１つを第１段のマルチ
プレクサ回路の出力信号として選択する工程と、 上記連続する各マルチプレクサ回路において、前段のマ
ルチプレクサ回路の出力信号と対応入力変数信号の１つ
のいずれか１つをマルチプレクサ出力信号として選択す
る工程と、 上記最後のマルチプレクサ回路において、前段のマルチ
プレクサ回路の出力信号と入力変数信号の最後の１つの
いずれか１つを最終出力信号として選択する工程とを有
することを特徴とする方法。 - 【請求項１４】上記各マルチプレクサ回路がTGM回路を
有することを特徴とする請求の範囲第13項記載の方法。 - 【請求項１５】さらに、Ｎ−１の制御信号を備え、その
制御信号の対応する１つによって各TGM回路を制御し、
それにより、１つのTGM回路に対する各制御信号のロー
ドを制限することを特徴とする請求の範囲第14項記載の
方法。 - 【請求項１６】さらに、上記信号入力端子を緩衝するこ
とを特徴とする請求の範囲第14項記載の方法。
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Families Citing this family (43)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5250855A (en) * | 1992-03-20 | 1993-10-05 | Vlsi Technology, Inc. | Fast logic circuits |
| EP0564204A3 (en) * | 1992-03-30 | 1994-09-28 | Mitsubishi Electric Corp | Semiconductor device |
| US5323064A (en) * | 1993-04-26 | 1994-06-21 | Raytheon Company | Radio frequency signal frequency converter |
| US5815024A (en) * | 1993-06-11 | 1998-09-29 | Altera Corporation | Look-up table using multi-level decode |
| US5438295A (en) * | 1993-06-11 | 1995-08-01 | Altera Corporation | Look-up table using multi-level decode |
| US5376829A (en) * | 1993-09-10 | 1994-12-27 | Sun Microsystems, Inc. | High-speed complementary multiplexer |
| USRE38451E1 (en) * | 1993-11-12 | 2004-03-02 | Altera Corporation | Universal logic module with arithmetic capabilities |
| US5563532A (en) * | 1994-01-24 | 1996-10-08 | Advanced Micro Devices, Inc. | Double filtering glitch eater for elimination of noise from signals on a SCSI bus |
| US5708388A (en) * | 1994-12-15 | 1998-01-13 | International Business Machines Corporation | Single current source current generating circit for periodically activating and deactivating portions of an IC |
| US5548231A (en) * | 1995-06-02 | 1996-08-20 | Translogic Technology, Inc. | Serial differential pass gate logic design |
| EP0762653A3 (en) * | 1995-08-18 | 1998-03-18 | Chip Express (Israel) Ltd. | A cell forming part of a customizable logic array |
| JPH0993118A (ja) * | 1995-09-22 | 1997-04-04 | Kawasaki Steel Corp | パストランジスタ論理回路 |
| US6097221A (en) | 1995-12-11 | 2000-08-01 | Kawasaki Steel Corporation | Semiconductor integrated circuit capable of realizing logic functions |
| US5598114A (en) * | 1995-09-27 | 1997-01-28 | Intel Corporation | High speed reduced area multiplexer |
| US5646558A (en) * | 1995-09-27 | 1997-07-08 | Intel Corporation | Plurality of distinct multiplexers that operate as a single multiplexer |
| US5625303A (en) * | 1995-09-27 | 1997-04-29 | Intel Corporation | Multiplexer having a plurality of internal data paths that operate at different speeds |
| KR100202635B1 (ko) | 1995-10-13 | 1999-06-15 | 구본준 | 리서프 이디모스 트랜지스터와 이를 이용한 고전압 아날로그의 멀티플렉서회로 |
| US5955912A (en) * | 1995-10-25 | 1999-09-21 | Texas Instruments Incorporated | Multiplexer circuits |
| US5894227A (en) * | 1996-03-15 | 1999-04-13 | Translogic Technology, Inc. | Level restoration circuit for pass logic devices |
| US5796128A (en) * | 1996-07-25 | 1998-08-18 | Translogic Technology, Inc. | Gate array with fully wired multiplexer circuits |
| US5789966A (en) * | 1996-09-18 | 1998-08-04 | International Business Machines Corporation | Distributed multiplexer |
| US5978379A (en) * | 1997-01-23 | 1999-11-02 | Gadzoox Networks, Inc. | Fiber channel learning bridge, learning half bridge, and protocol |
| US5780883A (en) * | 1997-02-28 | 1998-07-14 | Translogic Technology, Inc. | Gate array architecture for multiplexer based circuits |
| US5872477A (en) * | 1997-06-13 | 1999-02-16 | Vtc Inc. | Multiplexer with CMOS break-before-make circuit |
| US6359466B1 (en) * | 1997-09-16 | 2002-03-19 | Vantis Corporation | Circuitry to provide fast carry |
| JP3701781B2 (ja) | 1997-11-28 | 2005-10-05 | 株式会社ルネサステクノロジ | 論理回路とその作成方法 |
| DE19821455C1 (de) * | 1998-05-13 | 1999-11-25 | Siemens Ag | Verzögerungsoptimierter Multiplexer |
| US7430171B2 (en) | 1998-11-19 | 2008-09-30 | Broadcom Corporation | Fibre channel arbitrated loop bufferless switch circuitry to increase bandwidth without significant increase in cost |
| US6480032B1 (en) * | 1999-03-04 | 2002-11-12 | Intel Corporation | Gate array architecture |
| JP3986036B2 (ja) | 1999-04-16 | 2007-10-03 | 株式会社日立製作所 | 半導体集積回路装置 |
| US6288593B1 (en) | 2000-01-04 | 2001-09-11 | Translogic Technology, Inc. | Digital electronic circuit for use in implementing digital logic functions |
| JP2001260358A (ja) * | 2000-03-17 | 2001-09-25 | Nec Corp | インクジェット記録ヘッドの駆動装置及びその方法 |
| US6993731B2 (en) * | 2001-06-15 | 2006-01-31 | Science & Technology Corporation @ Unm | Optimization of digital designs |
| US6829750B2 (en) * | 2001-06-15 | 2004-12-07 | Science & Technology Corporation @ Unm | Pass-transistor very large scale integration |
| KR100518226B1 (ko) * | 2003-04-23 | 2005-10-04 | 주식회사 하이닉스반도체 | Ｄｄｌ 장치의 클락 분주기 및 그 클락 분주 방법 |
| US7053691B2 (en) * | 2003-05-06 | 2006-05-30 | Hewlett-Packard Development Company, L.P. | Electrical circuit for selecting a desired power source |
| JP4473660B2 (ja) * | 2004-07-07 | 2010-06-02 | 株式会社アドバンテスト | 間引きフィルタ及び試験装置 |
| US7904761B1 (en) * | 2006-03-24 | 2011-03-08 | Xilinx, Inc. | Method and apparatus for a discrete power series generator |
| JP5098358B2 (ja) * | 2007-02-22 | 2012-12-12 | 富士通セミコンダクター株式会社 | プロセッシングエレメント及びそれを備えたリコンフィギャラブル回路 |
| US8352531B2 (en) * | 2008-07-22 | 2013-01-08 | International Business Machines Corporation | Efficient forcing of corner cases in a floating point rounder |
| US8543635B2 (en) * | 2009-01-27 | 2013-09-24 | Xilinx, Inc. | Digital signal processing block with preadder stage |
| US8479133B2 (en) | 2009-01-27 | 2013-07-02 | Xilinx, Inc. | Method of and circuit for implementing a filter in an integrated circuit |
| US10700888B2 (en) * | 2018-08-06 | 2020-06-30 | Macom Technology Solutions Holdings, Inc. | CMOS quarter-rate multiplexer for high-speed serial links |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3100294A (en) * | 1961-09-29 | 1963-08-06 | Nasa | Time-division multiplexer |
| JPS6022767B2 (ja) * | 1979-10-01 | 1985-06-04 | 株式会社東芝 | ２進乗算器細胞回路 |
| US4566064A (en) * | 1982-05-10 | 1986-01-21 | American Microsystems, Inc. | Combinational logic structure using PASS transistors |
| US4536855A (en) * | 1982-12-23 | 1985-08-20 | International Telephone And Telegraph Corporation | Impedance restoration for fast carry propagation |
| US4593390A (en) * | 1984-08-09 | 1986-06-03 | Honeywell, Inc. | Pipeline multiplexer |
| JPS62229440A (ja) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | 配列乗算器 |
| JPS62229439A (ja) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | 並列乗算器 |
| US4710649A (en) * | 1986-04-11 | 1987-12-01 | Raytheon Company | Transmission-gate structured logic circuits |
| JPS63107222A (ja) * | 1986-10-24 | 1988-05-12 | Hitachi Ltd | 信号選択出力回路 |
| JPS63241634A (ja) * | 1987-03-30 | 1988-10-06 | Toshiba Corp | 並列型加算回路 |
| US4817029A (en) * | 1987-05-11 | 1989-03-28 | United Technologies Corporation | Multiple-precision Booth's recode multiplier |
| US4926423A (en) * | 1988-09-30 | 1990-05-15 | The Trustees Of Columbia University In The City Of New York | Time-division-multiplexed data transmission system |
| US5015883A (en) * | 1989-10-10 | 1991-05-14 | Micron Technology, Inc. | Compact multifunction logic circuit |
| US5040139A (en) * | 1990-04-16 | 1991-08-13 | Tran Dzung J | Transmission gate multiplexer (TGM) logic circuits and multiplier architectures |
| US5012126A (en) * | 1990-06-04 | 1991-04-30 | Motorola, Inc. | High speed CMOS multiplexer having reduced propagation delay |
-
1991
- 1991-03-15 US US07/670,075 patent/US5162666A/en not_active Expired - Lifetime
-
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