JPS63107222A - 信号選択出力回路 - Google Patents
信号選択出力回路Info
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- JPS63107222A JPS63107222A JP25164986A JP25164986A JPS63107222A JP S63107222 A JPS63107222 A JP S63107222A JP 25164986 A JP25164986 A JP 25164986A JP 25164986 A JP25164986 A JP 25164986A JP S63107222 A JPS63107222 A JP S63107222A
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- transfer gate
- signal
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- gate circuits
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Links
- 230000005540 biological transmission Effects 0.000 claims description 39
- 230000000295 complement effect Effects 0.000 claims description 3
- 230000003071 parasitic effect Effects 0.000 abstract description 9
- 101150076349 PRRG1 gene Proteins 0.000 abstract description 7
- 102100028865 Transmembrane gamma-carboxyglutamic acid protein 1 Human genes 0.000 abstract description 7
- 238000006243 chemical reaction Methods 0.000 description 17
- AVKUERGKIZMTKX-NJBDSQKTSA-N ampicillin Chemical compound C1([C@@H](N)C(=O)N[C@H]2[C@H]3SC([C@@H](N3C2=O)C(O)=O)(C)C)=CC=CC=C1 AVKUERGKIZMTKX-NJBDSQKTSA-N 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 238000000034 method Methods 0.000 description 5
- 101100046479 Homo sapiens PRRG2 gene Proteins 0.000 description 2
- 102100028872 Transmembrane gamma-carboxyglutamic acid protein 2 Human genes 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 101710170230 Antimicrobial peptide 1 Proteins 0.000 description 1
- 101000648659 Homo sapiens Transmembrane gamma-carboxyglutamic acid protein 3 Proteins 0.000 description 1
- 102100028870 Transmembrane gamma-carboxyglutamic acid protein 3 Human genes 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 108010063993 lens intrinsic protein MP 64 Proteins 0.000 description 1
- 238000010187 selection method Methods 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、信号の選択出力技術さらにはその出力信号レ
ベルの高速確定化技術に関し、例えばアナログマルチプ
レクサに適用して有効な技術に関するものである。
ベルの高速確定化技術に関し、例えばアナログマルチプ
レクサに適用して有効な技術に関するものである。
原稿などに対する光学的な走査によって得られる光電変
換信号としてのアナログ信号を画像信号として処理する
ようなファクシミリなどの画像処理装置において、光電
変換素子がリニアに複数並設されて成るイメージセンサ
の各光電変換素子から出力されるアナログ信号を走査に
呼応して順次選択してシリアル化するためにアナログマ
ルチプレクサを用いることができる。アナログマルチプ
レクサは、複数のアナログ入力信号から１個のアナログ
入力信号を選択する回路であり、例えば昭和６０年１２
月２５日オーム社発行のｒマイクロコンピュータハンド
ブック」Ｐ８６に記載されるように、複数の入力端子と
１個の出力端子との間に、夫々選択信号によってスイッ
チ制御される複数の相補型ＭＯＳトランスミッションゲ
ート回路が介在されて構成される。斯るアナログマルチ
プレクサの入力端子は、個々の光電変換素子の出力信号
を１対１対応で増幅する増幅回路の出力端子に結合され
、各トランスミッションゲート回路は、原稿の走査にし
たがって順次光電変換信号を内部に取り込み得るように
スイッチ制御されるようになっており、それによって、
アナログマルチプレクサの出力端子からは１Ｍ稿の読み
取り情報としてのアナログ信号が原稿の走査に呼応して
シリアルに得られる。
換信号としてのアナログ信号を画像信号として処理する
ようなファクシミリなどの画像処理装置において、光電
変換素子がリニアに複数並設されて成るイメージセンサ
の各光電変換素子から出力されるアナログ信号を走査に
呼応して順次選択してシリアル化するためにアナログマ
ルチプレクサを用いることができる。アナログマルチプ
レクサは、複数のアナログ入力信号から１個のアナログ
入力信号を選択する回路であり、例えば昭和６０年１２
月２５日オーム社発行のｒマイクロコンピュータハンド
ブック」Ｐ８６に記載されるように、複数の入力端子と
１個の出力端子との間に、夫々選択信号によってスイッ
チ制御される複数の相補型ＭＯＳトランスミッションゲ
ート回路が介在されて構成される。斯るアナログマルチ
プレクサの入力端子は、個々の光電変換素子の出力信号
を１対１対応で増幅する増幅回路の出力端子に結合され
、各トランスミッションゲート回路は、原稿の走査にし
たがって順次光電変換信号を内部に取り込み得るように
スイッチ制御されるようになっており、それによって、
アナログマルチプレクサの出力端子からは１Ｍ稿の読み
取り情報としてのアナログ信号が原稿の走査に呼応して
シリアルに得られる。
ところで、各トランスミッションゲート回路を構成する
ＭＯＳＦＥＴは、それらトランスミッションゲート回路
と出力端子とを接続する信号線にとって不所望な容量を
構成し、その不所望な容量は、トランスミッションゲー
ト回路に接続されている増幅回路にとって負荷となる。
ＭＯＳＦＥＴは、それらトランスミッションゲート回路
と出力端子とを接続する信号線にとって不所望な容量を
構成し、その不所望な容量は、トランスミッションゲー
ト回路に接続されている増幅回路にとって負荷となる。
その場合に、各トランスミッションゲート回路は同時に
複数個がオン状態にされることはないので、選択的にオ
ン状態にされるトランスミッションゲート回路に接続さ
れている１つの増幅回路が全ての負荷を駆動しなければ
ならない、そのため、トランスミッションゲート回路の
数に比例して増幅回路の駆動能力を向上させなければ、
アナログマルチプレクサの出力確定時期が遅れ、それに
よって、原稿情報の読み取り速度が低下してしまう。
複数個がオン状態にされることはないので、選択的にオ
ン状態にされるトランスミッションゲート回路に接続さ
れている１つの増幅回路が全ての負荷を駆動しなければ
ならない、そのため、トランスミッションゲート回路の
数に比例して増幅回路の駆動能力を向上させなければ、
アナログマルチプレクサの出力確定時期が遅れ、それに
よって、原稿情報の読み取り速度が低下してしまう。
本発明の目的は、選択的にオン動作されるトランスファ
ゲート回路を介して駆動されるべき信号線に寄生するよ
うな負荷をトランスファゲート回路の総数に対して相対
的に低減させることができる信号選択出力回路を提供す
ることにある。
ゲート回路を介して駆動されるべき信号線に寄生するよ
うな負荷をトランスファゲート回路の総数に対して相対
的に低減させることができる信号選択出力回路を提供す
ることにある。
本発明の前記ならびにその他の目的と新規な特徴は本明
細書の記述及び添付図面から明らかになるであろう。
細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。
を簡単に説明すれば下記の通りである。
すなわち、入力端子に個別的に結合された第１トランス
ファゲート回路が複数の信号線の夫々に接続されると共
に、上記夫々の信号線が個別的に第２トランスファゲー
ト回路を介して出力端子に共通接続されて構成されるも
のである。
ファゲート回路が複数の信号線の夫々に接続されると共
に、上記夫々の信号線が個別的に第２トランスファゲー
ト回路を介して出力端子に共通接続されて構成されるも
のである。
上記した手段によれば、所定の第１トランスファゲート
回路がオン状態にスイッチ制御されるとき、その第１ト
ランスファゲート回路と共に所定の信号線を共有する第
２トランスファゲート回路がオン状態にスイッチ制御さ
れるようにして、複数の入力信号から所定の信号を選択
して出力することにより、所定の第１及び第２トランス
ファゲート回路が選択的にオン状態にされるとき、その
他のトランスファゲート回路のうちの一部だけが、斯る
オン状態にされる第１トランスファゲート回路を介して
駆動されるべき信号線に寄生するような負荷を構成する
ことになり、それによって、選択的にオン動作される第
１トランスファゲート回路を介して駆動されるべき信号
線に寄生するような負荷をトランスファゲート回路の総
数に対して相対的に低減させるものである。
回路がオン状態にスイッチ制御されるとき、その第１ト
ランスファゲート回路と共に所定の信号線を共有する第
２トランスファゲート回路がオン状態にスイッチ制御さ
れるようにして、複数の入力信号から所定の信号を選択
して出力することにより、所定の第１及び第２トランス
ファゲート回路が選択的にオン状態にされるとき、その
他のトランスファゲート回路のうちの一部だけが、斯る
オン状態にされる第１トランスファゲート回路を介して
駆動されるべき信号線に寄生するような負荷を構成する
ことになり、それによって、選択的にオン動作される第
１トランスファゲート回路を介して駆動されるべき信号
線に寄生するような負荷をトランスファゲート回路の総
数に対して相対的に低減させるものである。
第１図は本発明をアナログマルチプレクサに適用した場
合の１実施例を示す回路図である。同図に示されるアナ
ログマルチプレクサは、特に制限されないが、原稿など
に対する光学的な走査によって得られる光電変換信号と
してのアナログ信号を画像信号として処理するようなフ
ァクシミリにおいて、光電変換素子がリニアに複数並設
されて成るイメージセンサの各光電変換素子から出力さ
れるアナログ信号を走査に呼応して順次選択してシリア
ル化するための読み取り回路に適用されるもので、公知
のＭＯＳ集積回路製造技術によって形成されている。
合の１実施例を示す回路図である。同図に示されるアナ
ログマルチプレクサは、特に制限されないが、原稿など
に対する光学的な走査によって得られる光電変換信号と
してのアナログ信号を画像信号として処理するようなフ
ァクシミリにおいて、光電変換素子がリニアに複数並設
されて成るイメージセンサの各光電変換素子から出力さ
れるアナログ信号を走査に呼応して順次選択してシリア
ル化するための読み取り回路に適用されるもので、公知
のＭＯＳ集積回路製造技術によって形成されている。
第１図に示されるアナログマルチプレクサは、特に制限
されないが、図示しないイメージセンサの各光電変換素
子から出力される光電変換信号としてのアナログ信号が
個別的に供給される６４個の入力端子ＩＮＩ乃至ｌＮ６
４を有し、夫々の入力端子ＩＮＩ乃至ｌＮ６４は、特に
制限されないが、ボルテージフォロア回路によって構成
されるような増幅回路ＡＭＰＩ乃至ＡＭＰ６４の非反転
入力端子に結合されている。各増幅回路ＡＭＰＩ乃至Ａ
ＭＰ６４の出力端子は、順次第１トランスファゲート回
路としてのトランスミッションゲート回路ＴＭＧＩ乃至
ＴＭＧ６４の入力端子に結合されている。各トランスミ
ッションゲート回路ＴＭＧＩ乃至ＴＭＧ６４は、Ｎチャ
ンネル型ＭＯＳＦＥＴＱＩ及びＰチャンネル型ＭＯＳＦ
ＥＴＱ２が並列接続されると共に、ＭＯ５ＦＥＴＱＩの
ゲート電極がインバータ回路ＩＶＩを介してＭＯＳＦＷ
ＥＴＱ２のゲート電極に接続され、夫々のトランスミッ
ションゲート回路ＴＭＧ１乃至ＴＭＧ６４のゲート電極
には、選択制御信号Ｔ１乃至Ｔ６４が個別的に供給され
るようになっている。
されないが、図示しないイメージセンサの各光電変換素
子から出力される光電変換信号としてのアナログ信号が
個別的に供給される６４個の入力端子ＩＮＩ乃至ｌＮ６
４を有し、夫々の入力端子ＩＮＩ乃至ｌＮ６４は、特に
制限されないが、ボルテージフォロア回路によって構成
されるような増幅回路ＡＭＰＩ乃至ＡＭＰ６４の非反転
入力端子に結合されている。各増幅回路ＡＭＰＩ乃至Ａ
ＭＰ６４の出力端子は、順次第１トランスファゲート回
路としてのトランスミッションゲート回路ＴＭＧＩ乃至
ＴＭＧ６４の入力端子に結合されている。各トランスミ
ッションゲート回路ＴＭＧＩ乃至ＴＭＧ６４は、Ｎチャ
ンネル型ＭＯＳＦＥＴＱＩ及びＰチャンネル型ＭＯＳＦ
ＥＴＱ２が並列接続されると共に、ＭＯ５ＦＥＴＱＩの
ゲート電極がインバータ回路ＩＶＩを介してＭＯＳＦＷ
ＥＴＱ２のゲート電極に接続され、夫々のトランスミッ
ションゲート回路ＴＭＧ１乃至ＴＭＧ６４のゲート電極
には、選択制御信号Ｔ１乃至Ｔ６４が個別的に供給され
るようになっている。
上記トランスミッションゲート回路ＴＭＧ１乃至ＴＭＧ
６４の出力端子は、本実施例に従えば、順次１６個づつ
を１組として夫々異なる信号線ＳＬａ乃至ＳＬｄに結合
される。即ち、トランスミッションゲート回路ＴＭＧｌ
乃至ＴＭＧ１６の出力端子が信号線ＳＬａに結合され、
トランスミッションゲート回路ＴＭＧ１７乃至ＴＭＧ３
２の出力端子が信号線ＳＬｂに結合され、トランスミッ
ションゲート回路ＴＭＧ３３乃至ＴＭＧ４８の出力端子
が信号線ＳＬｃに結合され、トランスミッションゲート
回路７ＭＧ４９乃至ＴＭＧ６４の出力端子が信号線ＳＬ
ｄに結合される。各信号線ＳＬａ乃至ＳＬｄは、そわら
の一端部において第２トランスファゲート回路としての
トランスミッションゲート回路ＴＭＧａ乃至ＴＭＧｄを
介して１つの出力端子ＣＯＭに共通接続される。各トラ
ンスミッションゲート回路ＴＭＧａ乃至ＴＭＧｄは、Ｎ
チャンネル型ＭＯＳＦＥＴＱ３及びＰチャンネル型ＭＯ
ＳＦＥＴＱ４が並列接続されると共に。
６４の出力端子は、本実施例に従えば、順次１６個づつ
を１組として夫々異なる信号線ＳＬａ乃至ＳＬｄに結合
される。即ち、トランスミッションゲート回路ＴＭＧｌ
乃至ＴＭＧ１６の出力端子が信号線ＳＬａに結合され、
トランスミッションゲート回路ＴＭＧ１７乃至ＴＭＧ３
２の出力端子が信号線ＳＬｂに結合され、トランスミッ
ションゲート回路ＴＭＧ３３乃至ＴＭＧ４８の出力端子
が信号線ＳＬｃに結合され、トランスミッションゲート
回路７ＭＧ４９乃至ＴＭＧ６４の出力端子が信号線ＳＬ
ｄに結合される。各信号線ＳＬａ乃至ＳＬｄは、そわら
の一端部において第２トランスファゲート回路としての
トランスミッションゲート回路ＴＭＧａ乃至ＴＭＧｄを
介して１つの出力端子ＣＯＭに共通接続される。各トラ
ンスミッションゲート回路ＴＭＧａ乃至ＴＭＧｄは、Ｎ
チャンネル型ＭＯＳＦＥＴＱ３及びＰチャンネル型ＭＯ
ＳＦＥＴＱ４が並列接続されると共に。
ＭＯＳＦＥＴＱ３のゲート電極がインバータ回路ＩＶ２
を介してＭＯＳＦＥＴＱ４のゲート電極に接続され、夫
々のトランスミッションゲート回路ＴＭＧａ乃至ＴＭＧ
ｄのゲート電極には、選択制御信号φａ乃至φｄが個別
的に供給されるようになっている。
を介してＭＯＳＦＥＴＱ４のゲート電極に接続され、夫
々のトランスミッションゲート回路ＴＭＧａ乃至ＴＭＧ
ｄのゲート電極には、選択制御信号φａ乃至φｄが個別
的に供給されるようになっている。
上記選択制御信号Ｔ１乃至Ｔ６４と選択制御信号φａ乃
至φｄとは、図示しないタイミングジェネレータによっ
て形成される。即ち、選択制御信号Ｔ１乃至Ｔ６４は、
図示しないイメージセンサに含まれる光電変換素子によ
る原稿の順次走査のタイミングに呼応して得られる光電
変換信号を経時的に順次選択し得るようにトランスミッ
ションゲート回路ＴＭＧＩ乃至ＴＭＧ６４をスイッチ制
御し、例えば、第２図に示されるように、相前後するト
ランスミッションゲート回路を同じタイミングで順次閉
及び開制御するように順次パルス状にハイレベルにされ
る。このとき、トランスミッションゲート回路Ｔ Ｍ
Ｇ ａ乃至ＴＭＧｄは、それが個別的に結合されている
信号線を共有するトランスミッションゲート回路ＴＭＧ
１乃至ＴＭＧ ６４のオン動作中に常時オン状態を採る
ように制御されるもので、その為に、選択制御信号φａ
は、第２図に示されるように、選択制御信号Ｔ１がハイ
レベルに変化されるタイミングに同期してハイレベルに
され、その状態を、選択制御信号ＴＬ６がロウレベルに
変化されるまで維持する。同様に。
至φｄとは、図示しないタイミングジェネレータによっ
て形成される。即ち、選択制御信号Ｔ１乃至Ｔ６４は、
図示しないイメージセンサに含まれる光電変換素子によ
る原稿の順次走査のタイミングに呼応して得られる光電
変換信号を経時的に順次選択し得るようにトランスミッ
ションゲート回路ＴＭＧＩ乃至ＴＭＧ６４をスイッチ制
御し、例えば、第２図に示されるように、相前後するト
ランスミッションゲート回路を同じタイミングで順次閉
及び開制御するように順次パルス状にハイレベルにされ
る。このとき、トランスミッションゲート回路Ｔ Ｍ
Ｇ ａ乃至ＴＭＧｄは、それが個別的に結合されている
信号線を共有するトランスミッションゲート回路ＴＭＧ
１乃至ＴＭＧ ６４のオン動作中に常時オン状態を採る
ように制御されるもので、その為に、選択制御信号φａ
は、第２図に示されるように、選択制御信号Ｔ１がハイ
レベルに変化されるタイミングに同期してハイレベルに
され、その状態を、選択制御信号ＴＬ６がロウレベルに
変化されるまで維持する。同様に。
その他の選択制御信号φｂ（φＣ及びφｄ）も、第２図
に示されるように、選択制御信号Ｔ１７（Ｔ３３及びＴ
４９）がハイレベルに変化されるタイミングに同期して
ハイレベルにされ、その状態を、選択制御信号Ｔ３２（
Ｔ４８及びＴ６４）がロウレベルに変化されるまで維持
する。したがって１選択制御信号Ｔ１乃至Ｔｅ３が順次
ハイレベルにされると、そのとき、図示しないイメージ
センサに含まれる光電変換素子による原稿の順次走査の
タイミングに呼応して得られる光電変換信号は、経時的
にシリアルなアナログ信号として出力端子ＣＯＭから出
力される。
に示されるように、選択制御信号Ｔ１７（Ｔ３３及びＴ
４９）がハイレベルに変化されるタイミングに同期して
ハイレベルにされ、その状態を、選択制御信号Ｔ３２（
Ｔ４８及びＴ６４）がロウレベルに変化されるまで維持
する。したがって１選択制御信号Ｔ１乃至Ｔｅ３が順次
ハイレベルにされると、そのとき、図示しないイメージ
センサに含まれる光電変換素子による原稿の順次走査の
タイミングに呼応して得られる光電変換信号は、経時的
にシリアルなアナログ信号として出力端子ＣＯＭから出
力される。
ここで、例えば、選択制御信号Ｔ１に基づいてトランス
ミッションゲート回路ＴＭＧ１がオン状態を採ると共に
選択制御信号φａに基づいてトランスミッションゲート
回路Ｔ Ｍ Ｇ ａがオン状態にされるとき、斯るオン
状態を採るトランスミッションゲート回路ＴＭＧ１の入
力端子に結合されている１つの増幅回路ＡＭＰＩが駆動
すべき負荷は、信号線ＳＬａに結合されているオフ状態
のトランスミッションゲート回路ＴＭＧ２乃至ＴＭＧ
１６のＭＯＳＦＥＴＱ・１及びＱ２によって構成される
ような不所望な負荷と、オン状態のトランスミッション
ゲート回路Ｔ Ｍ Ｇ ａと出力端子ＣＯＭとの間に結
合されているオフ状態のトランスミッションゲート回路
ＴＭＧｂ乃至ＴＭＧｄのＭＯＳＦＥＴＱ３及びＱ４によ
って構成されるような不所望な負荷である。したがって
、当該増幅回路ＡＭＰ１は、そのときオフ状態にされて
いるその他のトランスミッションゲート回路ＴＭＧ１７
乃至ＴＭＧ６４のＭＯＳＦＥＴＱ１及びＱ２によって構
成される不所望な負荷を駆動する必要はない。その結果
として、第３図に示されるように、入力端子ＩＮＩに供
給される光電変換信号がロウレベルに変化され、それが
増幅回路ＡＭＰＩにより増幅されて出力された後に、出
力端子ＣＯＭに得られる出力がロウレベルに確定される
までの時間ｔ工は比較的短くされる。仮りに、全てのト
ランスミッションゲート回路ＴＭＧ１乃至ＴＭＧ６４が
１本の信号線に共通接続されているとするなら、当該増
幅回路ＡＭＰＩは、その他のトランスミッションゲート
回路ＴＭＧ２乃至ＴＭＧ６４に含まれるＭＯＳＦＥＴＱ
Ｉ及びＱ２によって構成されるような不所望な負荷を全
て駆動しなければならず、それによって、出力端子ＣＯ
Ｍに得られる出力がロウレベルに確定されるまでの時間
は、第３図の２点鎖線で示されるように上記確定時間ｔ
１よりも著しく長い時間ｔｉ１が必要とされる。尚、こ
の関係は、順次トランスミッションゲート回路ＴＭＧ１
乃至ＴＭＧ６４が１個づつ経時的にオン動作されるとき
、全てのトランスミッションゲート回路について言える
ことである。
ミッションゲート回路ＴＭＧ１がオン状態を採ると共に
選択制御信号φａに基づいてトランスミッションゲート
回路Ｔ Ｍ Ｇ ａがオン状態にされるとき、斯るオン
状態を採るトランスミッションゲート回路ＴＭＧ１の入
力端子に結合されている１つの増幅回路ＡＭＰＩが駆動
すべき負荷は、信号線ＳＬａに結合されているオフ状態
のトランスミッションゲート回路ＴＭＧ２乃至ＴＭＧ
１６のＭＯＳＦＥＴＱ・１及びＱ２によって構成される
ような不所望な負荷と、オン状態のトランスミッション
ゲート回路Ｔ Ｍ Ｇ ａと出力端子ＣＯＭとの間に結
合されているオフ状態のトランスミッションゲート回路
ＴＭＧｂ乃至ＴＭＧｄのＭＯＳＦＥＴＱ３及びＱ４によ
って構成されるような不所望な負荷である。したがって
、当該増幅回路ＡＭＰ１は、そのときオフ状態にされて
いるその他のトランスミッションゲート回路ＴＭＧ１７
乃至ＴＭＧ６４のＭＯＳＦＥＴＱ１及びＱ２によって構
成される不所望な負荷を駆動する必要はない。その結果
として、第３図に示されるように、入力端子ＩＮＩに供
給される光電変換信号がロウレベルに変化され、それが
増幅回路ＡＭＰＩにより増幅されて出力された後に、出
力端子ＣＯＭに得られる出力がロウレベルに確定される
までの時間ｔ工は比較的短くされる。仮りに、全てのト
ランスミッションゲート回路ＴＭＧ１乃至ＴＭＧ６４が
１本の信号線に共通接続されているとするなら、当該増
幅回路ＡＭＰＩは、その他のトランスミッションゲート
回路ＴＭＧ２乃至ＴＭＧ６４に含まれるＭＯＳＦＥＴＱ
Ｉ及びＱ２によって構成されるような不所望な負荷を全
て駆動しなければならず、それによって、出力端子ＣＯ
Ｍに得られる出力がロウレベルに確定されるまでの時間
は、第３図の２点鎖線で示されるように上記確定時間ｔ
１よりも著しく長い時間ｔｉ１が必要とされる。尚、こ
の関係は、順次トランスミッションゲート回路ＴＭＧ１
乃至ＴＭＧ６４が１個づつ経時的にオン動作されるとき
、全てのトランスミッションゲート回路について言える
ことである。
上記実施例によれば以下の作用効果を得るものである。
（１）所定の第１トランスファゲート回路がオン状態に
スイッチ制御されるとき、そ、の第１トランスファゲー
ト回路と共に所定の信号線を共有する第２トランスファ
ゲート回路がオン状態にスイッチ制御されるようにして
、複数の入力信号から所定の信号を選択して出力するこ
とにより、所定の第１及び第２トランスファゲート回路
が選択的にオン状態にされるとき、その他のトランスフ
ァゲート回路のうちの一部だけが、斯るオン状態にされ
る第１トランスファゲート回路を介して駆動されるべき
信号線に寄生するような不所望な負荷を構成することに
なり、それによって、選択的にオン動作される第１トラ
ンスファゲート回路を介して駆動されるべき信号線に寄
生するような不所望な負荷をトランスファゲート回路の
総数に対して相対的に低減させることができる。
スイッチ制御されるとき、そ、の第１トランスファゲー
ト回路と共に所定の信号線を共有する第２トランスファ
ゲート回路がオン状態にスイッチ制御されるようにして
、複数の入力信号から所定の信号を選択して出力するこ
とにより、所定の第１及び第２トランスファゲート回路
が選択的にオン状態にされるとき、その他のトランスフ
ァゲート回路のうちの一部だけが、斯るオン状態にされ
る第１トランスファゲート回路を介して駆動されるべき
信号線に寄生するような不所望な負荷を構成することに
なり、それによって、選択的にオン動作される第１トラ
ンスファゲート回路を介して駆動されるべき信号線に寄
生するような不所望な負荷をトランスファゲート回路の
総数に対して相対的に低減させることができる。
（２）上記作用効果より、１個の増幅回路が駆動すべき
不所望な負荷を低減させることができるから、増幅回路
の小型化或いはローパワー化を達成することができる。
不所望な負荷を低減させることができるから、増幅回路
の小型化或いはローパワー化を達成することができる。
（３）同様に、上記作用効果（１）より、増幅回路の駆
動能力に対する出力確定時間の大幅短縮を実現すること
ができる。
動能力に対する出力確定時間の大幅短縮を実現すること
ができる。
（４）上記作用効果（３）より、本発明をファクシミリ
のような装置に適用する場合、原稿情報などの高速読み
取りに寄与することができる。
のような装置に適用する場合、原稿情報などの高速読み
取りに寄与することができる。
以上本発明を実施例に基づいて具体的に説明したが、本
発明は上記実施例に限定されるものではなく、その要旨
を逸脱しない範囲において種々変更可能である。
発明は上記実施例に限定されるものではなく、その要旨
を逸脱しない範囲において種々変更可能である。
例えば、トランスミッションゲート回路によって構成さ
れるような第１トランスファゲート回路の組合せ分割数
は４組に限定されず、適宜の数に組合せ分割することが
できる。その場合に、分割数を増やすと、それに応じて
不所望な負荷となり得る第２トランスファゲート回路の
数も増大されるが、信号線のうちの少なくとも１本に複
数の第１トランスファゲート回路が結合されていれば、
１個の増幅回路によって駆動すべき不所望な負荷は、全
ての第１トランスフア′ゲート回路を１本の信号線に共
通接続する場合よりも低減される。ところで、第１トラ
ンスファゲート回路の組合せ分割数を増大すると、それ
にしたがって数を増大させるべき第２トランスファゲー
ト回路のスイッチ制御用選択制御信号も増やさなければ
ならないので、斯る選択制御信号を形成するための回路
規模の増大をスペースファクタの観点から考慮してその
組合せ分割数を決定する必要が有ることに注意しなけれ
ばならない。また、第１及び第２トランスアアゲート回
路は、相補型ＭＯＳ回路によって構成されるようなトラ
ンスミッションゲート回路に限定されるものではなく、
Ｎチャンネル型ＭＯＳＦＥＴ又はＰチャンネル型ＭＯＳ
ＦＥＴなどによって構成することができ、更に、入力端
子の数などは６４個に限定されず適宜変更することがで
きる。
れるような第１トランスファゲート回路の組合せ分割数
は４組に限定されず、適宜の数に組合せ分割することが
できる。その場合に、分割数を増やすと、それに応じて
不所望な負荷となり得る第２トランスファゲート回路の
数も増大されるが、信号線のうちの少なくとも１本に複
数の第１トランスファゲート回路が結合されていれば、
１個の増幅回路によって駆動すべき不所望な負荷は、全
ての第１トランスフア′ゲート回路を１本の信号線に共
通接続する場合よりも低減される。ところで、第１トラ
ンスファゲート回路の組合せ分割数を増大すると、それ
にしたがって数を増大させるべき第２トランスファゲー
ト回路のスイッチ制御用選択制御信号も増やさなければ
ならないので、斯る選択制御信号を形成するための回路
規模の増大をスペースファクタの観点から考慮してその
組合せ分割数を決定する必要が有ることに注意しなけれ
ばならない。また、第１及び第２トランスアアゲート回
路は、相補型ＭＯＳ回路によって構成されるようなトラ
ンスミッションゲート回路に限定されるものではなく、
Ｎチャンネル型ＭＯＳＦＥＴ又はＰチャンネル型ＭＯＳ
ＦＥＴなどによって構成することができ、更に、入力端
子の数などは６４個に限定されず適宜変更することがで
きる。
以上の説明では主として本発明者によってされた発明を
その背景となったファクシミリの原稿読み取り部におけ
るアナログマルチプレクサに利用した場合について説明
したが、本発明はそれに限定されるものではなく、光電
変換信号を処理するようなその他の画像処理装置やアナ
ログ・ディジタル変換回路の入力部などにも適用するこ
とができる。本発明は、少なくとも複数のトランスファ
ゲート回路のスイッチ制御によって選択された信号を共
通の出力端子から出力する条件のものに適用することが
できる。
その背景となったファクシミリの原稿読み取り部におけ
るアナログマルチプレクサに利用した場合について説明
したが、本発明はそれに限定されるものではなく、光電
変換信号を処理するようなその他の画像処理装置やアナ
ログ・ディジタル変換回路の入力部などにも適用するこ
とができる。本発明は、少なくとも複数のトランスファ
ゲート回路のスイッチ制御によって選択された信号を共
通の出力端子から出力する条件のものに適用することが
できる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。
て得られる効果を簡単に説明すれば下記の通りである。
すなわち、入力端子に個別的に結合された第１トランス
ファゲート回路が複数の信号線の夫々に接続されると共
に、上記夫々の信号線が個別的に第２トランスファゲー
ト回路を介して出力端子に共通接続され、所定の第１ト
ランスファゲート回路がオン状態にスイッチ制御される
とき、その第１トランスファゲート回路と′共に所定の
信号線を共有する第２トランスファゲート回路がオン状
態にスイッチ制御されるようにして、複数の入力信号か
ら所定の信号を選択して出力することにより、所定の第
１及び第２トランスファゲート回路が選択的にオン状態
にされるとき、その他のトランスファゲート回路のうち
の一部だけが、斯るオン状態にされる第１トランスファ
ゲート回路を介して駆動されるべき信号線に寄生するよ
うな負荷を構成することになり、それによって、選択的
にオン動作される第１トランスファゲート回路を介して
駆動されるべき負荷をトランスファゲート回路の総数に
対して相対的に低減させることができる。
ファゲート回路が複数の信号線の夫々に接続されると共
に、上記夫々の信号線が個別的に第２トランスファゲー
ト回路を介して出力端子に共通接続され、所定の第１ト
ランスファゲート回路がオン状態にスイッチ制御される
とき、その第１トランスファゲート回路と′共に所定の
信号線を共有する第２トランスファゲート回路がオン状
態にスイッチ制御されるようにして、複数の入力信号か
ら所定の信号を選択して出力することにより、所定の第
１及び第２トランスファゲート回路が選択的にオン状態
にされるとき、その他のトランスファゲート回路のうち
の一部だけが、斯るオン状態にされる第１トランスファ
ゲート回路を介して駆動されるべき信号線に寄生するよ
うな負荷を構成することになり、それによって、選択的
にオン動作される第１トランスファゲート回路を介して
駆動されるべき負荷をトランスファゲート回路の総数に
対して相対的に低減させることができる。
第１図は本発明をアナログマルチプレクサに適用した場
合の１実施例を示す回路図、 第２図は選択制御信号によるトランスミッションゲート
回路のスイッチ制御を説明するためのタイミングチャー
ト、 第３図は入力信号の選択から出力信号の確定に至るまで
の動作を説明するためのタイミングチャートである。 ＩＮＩ乃至ＩＮＩＩ；４・・・入力端子、ＡＭＰＩ乃至
ＡＭＰ６４・・・増幅回路、ＴＭＧｌ乃至ＴＭＧ ６４
・・・トランスミッションゲート回路、ＴＭＧａ乃至Ｔ
ＭＧｄ・・・トランスミッションゲート回路、Ｔ１乃至
Ｔ６４・・・選択制御信号、φａ乃至φｄ・・・選択制
御信号、ＣＯＭ・・・出力端子、ＳＬａ乃至ＳＬｄ・・
・信号線。 第 ２ 図 第 ３ 図
合の１実施例を示す回路図、 第２図は選択制御信号によるトランスミッションゲート
回路のスイッチ制御を説明するためのタイミングチャー
ト、 第３図は入力信号の選択から出力信号の確定に至るまで
の動作を説明するためのタイミングチャートである。 ＩＮＩ乃至ＩＮＩＩ；４・・・入力端子、ＡＭＰＩ乃至
ＡＭＰ６４・・・増幅回路、ＴＭＧｌ乃至ＴＭＧ ６４
・・・トランスミッションゲート回路、ＴＭＧａ乃至Ｔ
ＭＧｄ・・・トランスミッションゲート回路、Ｔ１乃至
Ｔ６４・・・選択制御信号、φａ乃至φｄ・・・選択制
御信号、ＣＯＭ・・・出力端子、ＳＬａ乃至ＳＬｄ・・
・信号線。 第 ２ 図 第 ３ 図
Claims (1)
- 【特許請求の範囲】 １、入力端子に個別的に結合された第１トランスファゲ
ート回路が複数の信号線の夫々に接続されると共に、上
記夫々の信号線が個別的に第２トランスファゲート回路
を介して出力端子に共通接続され、更に、所定の第１ト
ランスファゲート回路がオン状態にスイッチ制御される
とき、その第１トランスファゲート回路と共に所定の信
号線を共有する第２トランスファゲート回路がオン状態
にスイッチ制御されるようにして成ることを特徴とする
信号選択出力回路。 ２、上記第１トランスファゲート回路及び第２トランス
ファゲート回路は、相補型ＭＯＳ回路によって構成され
るトランスミッションゲート回路であることを特徴とす
る特許請求の範囲第１項記載の信号選択出力回路。 ３、上記第１トランスファゲート回路は、それが共有す
る信号線毎に所定の順番に従って順次オン・オフ動作さ
れることによって、夫々の入力端子から供給されるアナ
ログ信号を信号線にシリアルに供給し、信号線にシリア
ルに供給されたアナログ信号は、第１トランスファゲー
ト回路のスイッチ動作に呼応して時分割的にスイッチ制
御される第２トランスファゲート回路を介して出力端子
から出力されるようにされて成ることを特徴とする特許
請求の範囲第１項記載の信号選択出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25164986A JPS63107222A (ja) | 1986-10-24 | 1986-10-24 | 信号選択出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25164986A JPS63107222A (ja) | 1986-10-24 | 1986-10-24 | 信号選択出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63107222A true JPS63107222A (ja) | 1988-05-12 |
Family
ID=17225959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25164986A Pending JPS63107222A (ja) | 1986-10-24 | 1986-10-24 | 信号選択出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63107222A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0576595A1 (en) * | 1991-03-15 | 1994-01-05 | TransLogic Technology, Inc. | Transmission gate series multiplexer |
| WO2011158894A1 (ja) * | 2010-06-16 | 2011-12-22 | 株式会社オートネットワーク技術研究所 | 電源制御回路及び電源制御装置 |
-
1986
- 1986-10-24 JP JP25164986A patent/JPS63107222A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0576595A1 (en) * | 1991-03-15 | 1994-01-05 | TransLogic Technology, Inc. | Transmission gate series multiplexer |
| EP0576595A4 (en) * | 1991-03-15 | 1997-02-12 | Dzung J Tran | Transmission gate series multiplexer |
| WO2011158894A1 (ja) * | 2010-06-16 | 2011-12-22 | 株式会社オートネットワーク技術研究所 | 電源制御回路及び電源制御装置 |
| JPWO2011158894A1 (ja) * | 2010-06-16 | 2013-08-19 | 株式会社オートネットワーク技術研究所 | 電源制御回路及び電源制御装置 |
| JP5408352B2 (ja) * | 2010-06-16 | 2014-02-05 | 株式会社オートネットワーク技術研究所 | 電源制御回路及び電源制御装置 |
| US9280165B2 (en) | 2010-06-16 | 2016-03-08 | Autonetworks Technologies, Ltd. | Power supply control circuit using N-type and P-type FETs in parallel and power supply control device |
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