JPH06508965A - 送信ゲート直列マルチプレクサ - Google Patents
送信ゲート直列マルチプレクサInfo
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Abstract
(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。
Description
【発明の詳細な説明】
送信ゲート直列マルチプレクサ
背景技術
本発明は、デジタル論理回路の分野に関し、特に、改良したマルチプレクサ回路
に関する。
一般に、マルチプレクサ回路は、゛2人力の1出力”すなわち2人力マルチプレ
クサ回路を2進系列で配置した構成となっている。上記マルチプレクサ回路の第
1段(入力段)は、N変数入力を達成するため、N/2個の2人力マルチプレク
サを並列に配置している。上記マルチプレクサの各段において信号の数は半減す
るので、上記各段から見て前段の2人力マルチプレクサの数は倍となる。そして
、最終段(出力段)のマルチプレクサは、残った2つの信号の内の1つを出力信
号として選択する。
図示の様に、8人力(すなわち8人力の1出力)のマルチプレクサ回路は、入力
変数信号を入力し4つの出力信号を出力するために並列に配置された4つの2人
力マルチプレクサからなる入力段を有している。そして、その第2段は、上記第
1段(入力段)よりの4つの出力信号を2つの出力信号にするために並列に配置
された2つの2人力マルチプレクサからなっている。そして、最終段は、2つの
出力信号から1つの信号をマルチプレクサ出力信号として選択する1つの2人力
マルチプレクサから成る。
従来では、各ステージにおけるすべてのマルチプレクサが1つの対応する2進制
御信号によって制御される様になっていた。従って、従来のマルチプレクサ回路
は、多数の人力変数信号から1つを選択するため、log、段およびlogz制
御(選択)入力を持っている。マルチプレクサ回路の従来例としては、TC19
GOOOマクロセルデータシート(1986年)の1〜109ページ(mux
4 cell)および1〜110ページ(mux 8 cell)に記載されて
いる。
上述した従来のマルチプレクサ回路の欠点の1つは、制御入力のかけ方(ロード
)にある。すなわち、制御入力は、1つの段のすべてのマルチプレクサ、例えば
、第1段では8から最大16のマルチプレクサを駆動しなければならない構成と
なっていた。これは、回路の制御において多大な遅延をもたらす原因となってい
た。
また、従来技術のやり方の限界は、】0g2の制御(選択)線を使用しているこ
とである。これは、所望の選択を行うために2進のコード化を必要とする。従っ
て、上記コード化を単純化するためには、多数の選択線を使用することが望まし
かった。
発明の要旨
本発明の目的は、選択信号線における制御入力のロードを最小にしながら複数の
入力可変信号の1つを出力信号としての選択をすること、即ちマルチプレクサの
機能を提供することである。
本発明の他の目的は、選択のためのコード化を容易にするため、マルチプレクサ
回路における選択線の数を増加することである。
さらに、本発明の他の目的は、マルチプレクサ回路のレイアウトをさらにコンパ
クトにすることである。
本発明によれば、マルチプレクサ回路は、複数段が直列に接続される二嶋とより
形成され、各段は、1つの2人力マルチプレクサからなっている。上記各段は、
好ましくは、2人力1出力のマルチプレクサとして配置された1対の送信ゲート
からなっている。一般に、N入力1出力のマルチプレクサ回路を形成するために
は、N−1の上述のような直列接続段が必要となる。
このような新規の直列マルチプレクサ回路は、各制御信号入力のロードを制限し
、単一のロードとする。上記新規のマルチプレクサは非常に多数の制御入力を備
える。すなわち、従来技術ではlog、制御入力であったのに対し、ここではN
−1制御入力が得られる。
上述した本発明の目的、特徴、および効果は、後述する図面を参照した実施例の
詳細な説明により、さらに明らかとなる。
図面の簡単な説明
第1図は、従来の2人力マルチプレクサ回路の概要構成図である。
第2図は、本発明に従った3人力1出力マルチブレクサ回路の概要構成図である
。
第3図は、本発明に従った4人力l出力マルチプレクサ回路の概要構成図である
。
第4図は、本発明に従った5人力1出力マルチブレクサ回路の概要構成図である
。
第5図は、本発明に従った6人力1出力マルチプレクサ回路の概要溝実施例の詳
細な説明
第1図は、従来の2人力1出力マルチブレクサ回路の概要構成図である。このマ
ルチプレクサ回路は、2人力マルチプレクサの略語としてM2で以後記載される
。上記M2回路は、1対の送信ゲート42.44を有している。上記送信ゲート
は、明瞭に記載するために単なるパストランジスタとして記載される。これは、
第3図〜第5図においても同様である。実際に、各送信ゲートは、良く知られて
いる様に、1対のコンプリメンタリ−トランジスタからなっている。
上記送信ゲート42.44は、インバータ54.56を介して入力端子と接続さ
れ、その入力端子のそれぞれに入力変数IO1■1が入力される。上記送信ゲー
トは、制御入力Slによって制御される。上記送信ゲートよりの出力50.52
は、1つの出力端子を形成するために互いに接続される。上記出力信号は、イン
バータ6oを介し、出力信号Zとなる。上記インバータ60は、正論理を備え、
出力信号を緩衝する。動作中において、上記制御入力S1の状態によって、入力
変数IO1工1の1つが選択され出力信号Zとなる。
上記制御人力Slの入力された1対の送信ゲート42.44およびインバータ5
8によってTGM (送信ゲートマルチプレクサ)回路が形成される。上記TG
M回路において、2つの送信ゲート出力が互いに接続され、TGM出力端子が形
成される。
第2図は、本発明に従った3人力l出力直列マルチプレクサ回路M3の概要構成
図である。ここでも、明瞭化するため送信ゲートはパストランジスタとして記載
されている。上記回路M3の第1(入力)段は、点線によって示された第1のT
GM回路80からなっている。上記TGM回路80は、1対の送信ゲートを有し
、インバータを介し入力変数工0、Ilを人力する。上記TGM回路80は、第
1の2進制御信号S1によって制御される。
上記TGM回路80の出力端子81は、第2の(出力)段TGM回路70の信号
入力に接続される。上記TGM回路70は、インバータ9゜を介して接続される
他方の信号入力を有しており、ここに第3の入力変数工2が入力される。従って
、上記TGM回路80.70は、直列に接続されている。上記TGM回路70は
、第2の制御信号S2によって制御される。動作中において、上記制御信号S1
、S2の状態によって、上記入力変数信号l0111、I2の1つが選択され、
インバータ/バッファ72を介して最終的な出力信号Zとなる。
第3図は、4人力1出力マルチブレクサ回路M4の概要構成図である。上記回路
M4は、入力段TGM回路120を有している。上記TGM回路120への信号
入力は、インバータ124.126を介して与えられ、入力変数10、工1が、
それぞれ入力される。上記TGM回路120は、第2図で示したTGM回路80
と同様に第1の制御信号S1で制御される。
上記TGM回路120の出力端子121は、第2図と同様に、第2段TGM回路
110に対する1つの信号入力に接続される。上記TGM回路110は、インバ
ータ112を介して他方の信号入力が行われる様になっており、そこへ第3の入
力変数信号■2が入力される。上記TGM回路110は、第2の制御入力S2に
よって制御される。
上記TGM回路110の出力端子は、第3(出力)段TGM回路100の入力へ
接続されている。上記TGM回路100は、インバータ102を介して他方の信
号入力が行われる様になっており、そこへ第4の入力変数信号I3が入力される
。上記TGM回路100は、第3の制御入力信号S3によって制御される。動作
中において、上記制御入力信号S1、S2、S3の状態によって、入力変数信号
IO〜工3の1つがインパーク/バッファ102を介して出力Zとして選択され
る。
第4図は、5人力l出力マルチプレクサ回路M5の概要構成図である。上記回路
M5は、第1の3段TGM回路130.140.150を有しており、これらは
、第3図の回路M4と同様で直列に配置されている。従って、上記第1段TGM
130には、入力変数信号■0、工1が入力され、第1の制御信号S1によって
制御される。上記各段140.150の1方の入力は、前段TGM回路の出力端
子に接続され、他方の入力には、インバータを介して入力変数信号工2、工3の
対応する1つがそれぞれ入力されるようになっている。上記TGM回路140.
150は、それぞれ上記第2および第3の制御入力信号S2、S3によって制御
される。
第4(出力)TGM段160の一方の入力は、上記TGM回路150の出力端子
151に接続されている。上記TGM回路160は、インバータ162を介して
信号入力される様になっており、そこへ入力変数信号■4が入力される。上記T
GM回路160は、第4の制御信号S4によって制御される。動作中において、
上記制御信号81〜S4の状態によって、上記TGM各段が制御され、入力変数
信号IO〜工4の1つが選択され、インバータ/バッファ170を介して出力端
子Zより出力される。
上記マルチプレクサ回路を形成するための第2図〜第4図に示したTGM段の直
列配列は、任意の段数へ適応可能である。しかし、このためには必要に応じて信
号利得を回復するバッファ(緩衝)作用が必要となる。従って、N入力1出力マ
ルチブレクサ回路は、N−1段TGM回路によって構成することが出来る。この
場合、各段は、対応するN−1制御入力信号のそれぞれによって制御される。各
TGM回路の一方の入力には、前段の出力が入力され、他方の入力には入力変数
の1つが入力される。
一般に、本発明に従った直列マルチプレクサ回路はN−1段の連続した回路から
なっている。ここで、上記Nは、入力変数(IO・・・I (N−1))の数で
あり、上記入力変数の1つが出力信号として選択され出力端子Zより出力される
。上記各段は、対応する制御入力信号(SL・・・5(N−1))によって制御
される。
上記各TGM回路の出力端子は、次の隣り合うTGM段の入力に接続されている
。ただし、最終段においては、その出力端子はマルチプレクサ回路の最終出力端
子となる。上記各TGM段への他方の信号入力は、入力変数の1つである。上記
マルチプレクサ回路の出力は、インバータやバッファを介して行われるようにな
っており、これにより正論理および/あるいは信号利得の回復が行われる。この
ようなバッファの必要の有無は、使用されるICプロセス如何による。通常、バ
ッファは、4TGM段以上において必要とされる(第5図参照)。その様なバッ
ファは、上記TGM直列段に沿ったどの場所に設けてもよ(、もしそのバッファ
がインバータである場合は、論理状態によって決定される。このことは、種々の
レイアウトを可能とする。
上記マルチプレクサ回路の動作は以下に示す通りである。上記第1(入力)段T
GM回路は、対応する制御信号S1によって制御され、第1、第2の入力変数信
号IO1工1の1つが第1段TGM出力信号として選択される。後に続く各TG
M回路は、対応する制御信号によって制御され、前段のTGM回路出力信号か入
力変数信号(I2)かを出力信号として選択する。そして、最終段TGM回路は
、最終出力信号として、前段のTGM出力信号かあるいは最後の1つの入力変数
信号工、のいずれかを選択する。
上記各TGM回路にユニークな制御信号を備えたことにより、各制御信号のロー
ドが1つのTGM回路に限定される。上記構成では、段数の増加により伝達遅延
が発生することとなるが、この遅延は従来装置の場合に比べて微小である。これ
は、必要とされる段数が従来装置に比べて微小な増加で良いためであり、ロード
も最小となり伝達遅延も最小となるためである。
第5図は、本発明に従った6人力1出力マルチブレクサ回路M6の概型構成図で
ある。上記M6回路は、第4図に示したM5回路と基本的には同様である。ただ
し、上記M6回路は追加のTGM段を有しており、そのため、その回路は6つの
入力変数信号l0−15および5つの制御信号5L−55を有する構成となって
いる。また、動作は上述した他の実施例を同様である。この実施例の場合には、
特に、インバータ/バッファ200が、利得回復のために最終段の入力側に備え
られている。
上記段マルチプレクサは、パスゲート、一対のコンプリメンタリ−トランジスタ
、あるいはそれらを組み合わせたものによって構成されることが好ましい。上記
段マルチプレクサは、例えば、ブーレン論理ゲートのような従来のマルチプレク
サ論理回路を用いて構成することも出来る。
以上、本発明の原理について実施例を用いて説明してきたが、当業者によれば上
記原理に基づいて様々な変形を加えることが出来ることは言うまでもない。次に
、添付した請求の範囲に属するすべての変形例について、権利をめるものである
。
国際調査報告
Claims (16)
- 1.複数の入力信号のうちの1つを選択する直列マルチプレクサ回路であって、 少なくとも2つ以上の直列接続された2入力1出力マルチプレクサ回路からなり 、各マルチプレクサ回路はそれぞれ第1および第2の入力端子と出力端子と制御 端子とを有しており、上記第1のマルチプレクサ回路の出力端子が、次に隣接す る第2のマルチプレクサ回路の入力端子の1つ接続され、上記第1のマルチプレ クサ回路において選択された1つの信号が上記第2のマルチプレクサ回路の入力 端子に入力信号として供給され、上記第2のマルチプレクサの他の入力端子が入 力信号の1つを入力する様に接続され、それにより、直列に連続して接続された マルチプレクサ回路のそれぞれが、前段のマルチプレクサ回路の出力か入力信号 の1つかを選択することを特徴とする直列マルチプレクサ回路。
- 2.N−1の2進制御信号の状態に応じて、N(ここで、Nは3か3以上の整数 )の入力変数信号の1つを最終出力信号として選択する直列マルチプレクサ回路 であって、この直列マルチプレクサ回路は、N−1の2入力1出力マルチプレク サ回路であって、各マルチプレクサ回路は、1対の入力端子と制御端子と出力端 子とを有しており、上記各制御端子は2進制御信号のそれぞれを入力する様に接 続され、第1のマルチプレクサ回路の第1の入力端子を除く各第1の入力端子は 、前段のマルチプレクサの出力端子に接続され、各第2の入力端子は、それぞれ 入力変数の1つを入力する様に接続され、 上記第1のマルチプレクサの第1の入力端子は、入力変数の最初の1つを入力す る様に接続され、それにより最終のマルチプレクサの出力端子が、入力変数信号 の内の1つを選択された最終出力信号として出力することを特徴とする直列マル チプレクサ回路。
- 3.マルチプレクサ回路であって、 第1および第2の信号入力端子と制御入力端子と出力端子とを有する第1段マル チプレクサ回路と、 第1および第2の信号入力端子と制御入力端子と出力端子とを有する第2段マル チプレクサ回路とを備え、 上記第1段マルチプレクサ回路の第1および第2の信号入力端子が、それぞれ第 1および第2の入力変数を入力する様に接続され、上記第1段マルチプレクサ回 路の制御入力端子が、第1の制御信号を入力する様に接続され、 上記第2段マルチプレクサ回路の入力端子の1つが、上記第1段マルチプレクサ 回路の出力端子に接続され、上記第2段マルチプレクサ回路の他の入力端子が、 第3の入力変数を入力する様に接続され、 上記第2段マルチプレクサ回路の制御入力端子が、第2の制御信号を入力する様 に接続され、 これにより、3入力1出力直列マルチプレクサ回路が形成されることを特徴とす るマルチプレクサ回路。
- 4.さらに、第1および第2の信号入力端子と制御入力端子と出力端子とを有す る第3段マルチプレクサ回路を備え、上記第3段マルチプレクサ回路の信号入力 端子の1つが、上記第2段マルチプレクサ回路の出力端子に接続され、上記第3 段マルチプレクサ回路の信号入力端子の他の1つが、第4の入力変数を入力する 様に接続され、 上記第3段マルチプレクサ回路の制御入力端子が、第3の制御信号を入力する様 に接続され、 これにより、4入力1出力直列マルチプレクサ回路が形成されることを特徴とす る請求の範囲第3項記載のマルチプレクサ回路。
- 5.さらに、第1および第2の信号入力端子と制御入力端子と出力端子とを有す る第4段マルチプレクサ回路を備え、上記第4段マルチプレクサ回路の信号入力 端子の1つが、第3段マルチプレクサ回路の出力端子に接続され、上記第4段マ ルチプレクサ回路の入力端子の他の1つが、第5の入力変数を入力する様に接続 され、 上記第4段マルチプレクサ回路の制御入力端子が、第4の制御信号を入力する様 に接続され、 これにより、5入力1出力の直列マルチプレクサ回路が形成されることを特徴と する請求の範囲第4項記載のマルチプレクサ回路。
- 6.上記各段のマルチプレクサ回路が、送信ゲートマルチプレクサTGM回路を 有していることを特徴とする請求の範囲第1項、第2項、第3項、第4項、ある いは第5項記載のマルチプレクサ回路。
- 7.上記各TGM回路が、1対の送信ゲートからなることを特徴とする請求の範 囲第6項記載のマルチプレクサ回路。
- 8.上記各送信ゲートが、パストランジスタからなることを特徴とする請求の範 囲第7項記載のマルチプレクサ回路。
- 9.上記各送信ゲートが、1対のコンプリメンタリートランジスタからなること を特徴とする請求の範囲第7項記載のマルチプレクサ回路。
- 10.さらに、上記信号入力端子の少なくとも1つに接続されたバッファ回路を 有することを特徴とする請求の範囲第6項記載のマルチプレクサ回路。
- 11.上記マルチプレクサ回路の少なくとも1つが、1対の送信ゲートを有して おり、上記1つのマルチプレクサ回路の制御端子が、上記1対の送信ゲートの最 初の1つに直接に接続されると共に、他の送信ゲートにインバータを介して接続 され、上記1対の送信ゲートがコンプリメンタリー形式で制御されることを特徴 とする請求の範囲第1項、第2項、第3項、第4項、あるいは第5項記載のマル チプレクサ回路。
- 12.上記段マルチプレクサ回路が、2入力1出力マルチプレクサであることを 特徴とする請求の範囲第3項〜第11項記載のマルチプレクサ回路。
- 13.Nの入力変数信号の内から1つを最終出力信号として選択する方法であっ て、 直列に接続されたN−1の2入力1出力マルチプレクサ回路を設ける工程と、 上記複数のマルチプレクサ回路の第1段において、第1および第2の入力変数信 号の内の1つを第1段のマルチプレクサ回路の出力信号として選択する工程と、 上記連続する各マルチプレクサ回路において、前段のマルチプレクサ回路の出力 信号と対応入力変数信号の1つのいずれか1つをマルチプレクサ出力信号として 選択する工程と、 上記最後のマルチプレクサ回路において、前段のマルチプレクサ回路の出力信号 と入力変数信号の最後の1つのいずれか1つを最終出力信号として選択する工程 とを有することを特徴とする方法。
- 14.上記各マルチプレクサ回路がTGM回路を有することを特徴とする請求の 範囲第13項記載の方法。
- 15.さらに、N−1の制御信号を備え、その制御信号の対応する1つによって 各TGM回路を制御し、それにより、1つのTGM回路に対する各制御信号のロ ードを制限することを特徴とする請求の範囲第14項記載の方法。
- 16.さらに、上記信号入力端子を緩衝することを特徴とする請求の範囲第14 項記載の方法。
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Families Citing this family (43)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5250855A (en) * | 1992-03-20 | 1993-10-05 | Vlsi Technology, Inc. | Fast logic circuits |
EP0836194B1 (en) * | 1992-03-30 | 2000-05-24 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
US5323064A (en) * | 1993-04-26 | 1994-06-21 | Raytheon Company | Radio frequency signal frequency converter |
US5438295A (en) * | 1993-06-11 | 1995-08-01 | Altera Corporation | Look-up table using multi-level decode |
US5815024A (en) * | 1993-06-11 | 1998-09-29 | Altera Corporation | Look-up table using multi-level decode |
US5376829A (en) * | 1993-09-10 | 1994-12-27 | Sun Microsystems, Inc. | High-speed complementary multiplexer |
USRE38451E1 (en) * | 1993-11-12 | 2004-03-02 | Altera Corporation | Universal logic module with arithmetic capabilities |
US5563532A (en) * | 1994-01-24 | 1996-10-08 | Advanced Micro Devices, Inc. | Double filtering glitch eater for elimination of noise from signals on a SCSI bus |
US5708388A (en) * | 1994-12-15 | 1998-01-13 | International Business Machines Corporation | Single current source current generating circit for periodically activating and deactivating portions of an IC |
US5548231A (en) * | 1995-06-02 | 1996-08-20 | Translogic Technology, Inc. | Serial differential pass gate logic design |
EP0762653A3 (en) * | 1995-08-18 | 1998-03-18 | Chip Express (Israel) Ltd. | A cell forming part of a customizable logic array |
JPH0993118A (ja) * | 1995-09-22 | 1997-04-04 | Kawasaki Steel Corp | パストランジスタ論理回路 |
US6097221A (en) | 1995-12-11 | 2000-08-01 | Kawasaki Steel Corporation | Semiconductor integrated circuit capable of realizing logic functions |
US5598114A (en) * | 1995-09-27 | 1997-01-28 | Intel Corporation | High speed reduced area multiplexer |
US5625303A (en) * | 1995-09-27 | 1997-04-29 | Intel Corporation | Multiplexer having a plurality of internal data paths that operate at different speeds |
US5646558A (en) * | 1995-09-27 | 1997-07-08 | Intel Corporation | Plurality of distinct multiplexers that operate as a single multiplexer |
KR100202635B1 (ko) * | 1995-10-13 | 1999-06-15 | 구본준 | 리서프 이디모스 트랜지스터와 이를 이용한 고전압 아날로그의 멀티플렉서회로 |
US5955912A (en) * | 1995-10-25 | 1999-09-21 | Texas Instruments Incorporated | Multiplexer circuits |
US5894227A (en) * | 1996-03-15 | 1999-04-13 | Translogic Technology, Inc. | Level restoration circuit for pass logic devices |
US5796128A (en) * | 1996-07-25 | 1998-08-18 | Translogic Technology, Inc. | Gate array with fully wired multiplexer circuits |
US5789966A (en) * | 1996-09-18 | 1998-08-04 | International Business Machines Corporation | Distributed multiplexer |
US5978379A (en) * | 1997-01-23 | 1999-11-02 | Gadzoox Networks, Inc. | Fiber channel learning bridge, learning half bridge, and protocol |
US5780883A (en) * | 1997-02-28 | 1998-07-14 | Translogic Technology, Inc. | Gate array architecture for multiplexer based circuits |
US5872477A (en) * | 1997-06-13 | 1999-02-16 | Vtc Inc. | Multiplexer with CMOS break-before-make circuit |
US6359466B1 (en) * | 1997-09-16 | 2002-03-19 | Vantis Corporation | Circuitry to provide fast carry |
JP3701781B2 (ja) | 1997-11-28 | 2005-10-05 | 株式会社ルネサステクノロジ | 論理回路とその作成方法 |
DE19821455C1 (de) * | 1998-05-13 | 1999-11-25 | Siemens Ag | Verzögerungsoptimierter Multiplexer |
US7430171B2 (en) | 1998-11-19 | 2008-09-30 | Broadcom Corporation | Fibre channel arbitrated loop bufferless switch circuitry to increase bandwidth without significant increase in cost |
US6480032B1 (en) * | 1999-03-04 | 2002-11-12 | Intel Corporation | Gate array architecture |
JP3986036B2 (ja) | 1999-04-16 | 2007-10-03 | 株式会社日立製作所 | 半導体集積回路装置 |
US6288593B1 (en) | 2000-01-04 | 2001-09-11 | Translogic Technology, Inc. | Digital electronic circuit for use in implementing digital logic functions |
JP2001260358A (ja) * | 2000-03-17 | 2001-09-25 | Nec Corp | インクジェット記録ヘッドの駆動装置及びその方法 |
US6892373B2 (en) * | 2001-06-15 | 2005-05-10 | Science & Technology Corporation At Unm | Integrated circuit cell library |
US6993731B2 (en) * | 2001-06-15 | 2006-01-31 | Science & Technology Corporation @ Unm | Optimization of digital designs |
KR100518226B1 (ko) * | 2003-04-23 | 2005-10-04 | 주식회사 하이닉스반도체 | Ddl 장치의 클락 분주기 및 그 클락 분주 방법 |
US7053691B2 (en) * | 2003-05-06 | 2006-05-30 | Hewlett-Packard Development Company, L.P. | Electrical circuit for selecting a desired power source |
JP4473660B2 (ja) * | 2004-07-07 | 2010-06-02 | 株式会社アドバンテスト | 間引きフィルタ及び試験装置 |
US7904761B1 (en) * | 2006-03-24 | 2011-03-08 | Xilinx, Inc. | Method and apparatus for a discrete power series generator |
JP5098358B2 (ja) * | 2007-02-22 | 2012-12-12 | 富士通セミコンダクター株式会社 | プロセッシングエレメント及びそれを備えたリコンフィギャラブル回路 |
US8352531B2 (en) * | 2008-07-22 | 2013-01-08 | International Business Machines Corporation | Efficient forcing of corner cases in a floating point rounder |
US8479133B2 (en) | 2009-01-27 | 2013-07-02 | Xilinx, Inc. | Method of and circuit for implementing a filter in an integrated circuit |
US8543635B2 (en) * | 2009-01-27 | 2013-09-24 | Xilinx, Inc. | Digital signal processing block with preadder stage |
US10700888B2 (en) * | 2018-08-06 | 2020-06-30 | Macom Technology Solutions Holdings, Inc. | CMOS quarter-rate multiplexer for high-speed serial links |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3100294A (en) * | 1961-09-29 | 1963-08-06 | Nasa | Time-division multiplexer |
JPS6022767B2 (ja) * | 1979-10-01 | 1985-06-04 | 株式会社東芝 | 2進乗算器細胞回路 |
US4566064A (en) * | 1982-05-10 | 1986-01-21 | American Microsystems, Inc. | Combinational logic structure using PASS transistors |
US4536855A (en) * | 1982-12-23 | 1985-08-20 | International Telephone And Telegraph Corporation | Impedance restoration for fast carry propagation |
US4593390A (en) * | 1984-08-09 | 1986-06-03 | Honeywell, Inc. | Pipeline multiplexer |
JPS62229439A (ja) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | 並列乗算器 |
JPS62229440A (ja) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | 配列乗算器 |
US4710649A (en) * | 1986-04-11 | 1987-12-01 | Raytheon Company | Transmission-gate structured logic circuits |
JPS63107222A (ja) * | 1986-10-24 | 1988-05-12 | Hitachi Ltd | 信号選択出力回路 |
JPS63241634A (ja) * | 1987-03-30 | 1988-10-06 | Toshiba Corp | 並列型加算回路 |
US4817029A (en) * | 1987-05-11 | 1989-03-28 | United Technologies Corporation | Multiple-precision Booth's recode multiplier |
US4926423A (en) * | 1988-09-30 | 1990-05-15 | The Trustees Of Columbia University In The City Of New York | Time-division-multiplexed data transmission system |
US5015883A (en) * | 1989-10-10 | 1991-05-14 | Micron Technology, Inc. | Compact multifunction logic circuit |
US5040139A (en) * | 1990-04-16 | 1991-08-13 | Tran Dzung J | Transmission gate multiplexer (TGM) logic circuits and multiplier architectures |
US5012126A (en) * | 1990-06-04 | 1991-04-30 | Motorola, Inc. | High speed CMOS multiplexer having reduced propagation delay |
-
1991
- 1991-03-15 US US07/670,075 patent/US5162666A/en not_active Expired - Lifetime
-
1992
- 1992-03-06 DE DE69232720T patent/DE69232720T2/de not_active Revoked
- 1992-03-06 WO PCT/US1992/001739 patent/WO1992016888A1/en not_active Application Discontinuation
- 1992-03-06 EP EP92909731A patent/EP0576595B1/en not_active Revoked
- 1992-03-06 JP JP4509329A patent/JP2717111B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US5162666A (en) | 1992-11-10 |
DE69232720T2 (de) | 2003-04-03 |
EP0576595A4 (en) | 1997-02-12 |
JP2717111B2 (ja) | 1998-02-18 |
EP0576595A1 (en) | 1994-01-05 |
EP0576595B1 (en) | 2002-08-07 |
DE69232720D1 (de) | 2002-09-12 |
WO1992016888A1 (en) | 1992-10-01 |
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