JPH0440520A - 先行壱検出回路装置 - Google Patents
先行壱検出回路装置Info
- Publication number
- JPH0440520A JPH0440520A JP2148006A JP14800690A JPH0440520A JP H0440520 A JPH0440520 A JP H0440520A JP 2148006 A JP2148006 A JP 2148006A JP 14800690 A JP14800690 A JP 14800690A JP H0440520 A JPH0440520 A JP H0440520A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- detection
- bit
- data
- bit data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims abstract description 177
- 238000000034 method Methods 0.000 abstract description 8
- 230000001902 propagating effect Effects 0.000 abstract 3
- 230000005540 biological transmission Effects 0.000 description 28
- 238000010586 diagram Methods 0.000 description 4
- 230000000644 propagated effect Effects 0.000 description 4
- BDEDPKFUFGCVCJ-UHFFFAOYSA-N 3,6-dihydroxy-8,8-dimethyl-1-oxo-3,4,7,9-tetrahydrocyclopenta[h]isochromene-5-carbaldehyde Chemical compound O=C1OC(O)CC(C(C=O)=C2O)=C1C1=C2CC(C)(C)C1 BDEDPKFUFGCVCJ-UHFFFAOYSA-N 0.000 description 3
- 239000000470 constituent Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000002253 acid Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/74—Selecting or encoding within a word the position of one or more bits having a specified value, e.g. most or least significant one or zero detection, priority encoders
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Measurement Of Current Or Voltage (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、供給される任意のデータについて最上位ヒツ
トより初めてｌ″が存在するビットを検出する先行壱検
出回路装置に関する。
トより初めてｌ″が存在するビットを検出する先行壱検
出回路装置に関する。
［従来の技術］
第３図は、検出されるデータが例えば８ビツトの場合に
おける従来の先行壱検出回路装置を示しているが、上記
データの各ビット毎の回路構成は最下位ビットデータＤ
Ｏが供給される検出回路を除きいずれも同一であるので
、最上位のビットデータをＤ７とした場合にビットデー
タＤ５よりＤ３が供給される検出回路については図示を
省略している。
おける従来の先行壱検出回路装置を示しているが、上記
データの各ビット毎の回路構成は最下位ビットデータＤ
Ｏが供給される検出回路を除きいずれも同一であるので
、最上位のビットデータをＤ７とした場合にビットデー
タＤ５よりＤ３が供給される検出回路については図示を
省略している。
各ビットデータが供給される１ビット先行壱検出回路の
構成を以下に説明する。−桁上位のビットデータを処理
する検出回路の出力側は、ビットデータが供給されるビ
ットデータ入力端子７が接続されるＮＡＮＤ回路ｌ回路
力ランスミッションゲート５に接続され、ＮＡＮＤ回路
ｌ回路力側はインバータ２を介して検出結果出力端子３
に接続される。尚、最上位ビットにおける１ビット先行
壱検出回路においてはＮＡＮＤ回路ｌ回路力力側が接地
されているインバータ４の出力側が接続される。このよ
うなＮＡＮＤ回路ｌ回路力位側の１ビット先行壱検出回
路の出力信号とヒットデータとの論理動作を行い、最上
位ビットデータから検出動作を始めてこのビットデータ
が最初の１である場合にはロー（Ｌ）レベルの信号を送
出し、それ以外の場合にはハイ（Ｈ）レベルの信号を送
出する。
構成を以下に説明する。−桁上位のビットデータを処理
する検出回路の出力側は、ビットデータが供給されるビ
ットデータ入力端子７が接続されるＮＡＮＤ回路ｌ回路
力ランスミッションゲート５に接続され、ＮＡＮＤ回路
ｌ回路力側はインバータ２を介して検出結果出力端子３
に接続される。尚、最上位ビットにおける１ビット先行
壱検出回路においてはＮＡＮＤ回路ｌ回路力力側が接地
されているインバータ４の出力側が接続される。このよ
うなＮＡＮＤ回路ｌ回路力位側の１ビット先行壱検出回
路の出力信号とヒットデータとの論理動作を行い、最上
位ビットデータから検出動作を始めてこのビットデータ
が最初の１である場合にはロー（Ｌ）レベルの信号を送
出し、それ以外の場合にはハイ（Ｈ）レベルの信号を送
出する。
又、ビットデータ入力端子７は、インバータ６を介して
上記トランスミッションゲート５のイネイブル端子に接
続されるとともに、トランスミッションゲート５のディ
スエイプル端子、及びドレインか接地されているＮチャ
ンネルのＭＯＳトランジスタ（以下ＮＭＯ３と記す）８
のゲートに接続される。よって、トランスミッションゲ
ート５は、ビットデータ入力端子７に０の信号が供給さ
れた場合にはオン状態となり上位桁の１ビット先行壱検
出回路が送出する壱検出信号を伝搬し、■の信号が供給
された場合にはオフ状態となる。
上記トランスミッションゲート５のイネイブル端子に接
続されるとともに、トランスミッションゲート５のディ
スエイプル端子、及びドレインか接地されているＮチャ
ンネルのＭＯＳトランジスタ（以下ＮＭＯ３と記す）８
のゲートに接続される。よって、トランスミッションゲ
ート５は、ビットデータ入力端子７に０の信号が供給さ
れた場合にはオン状態となり上位桁の１ビット先行壱検
出回路が送出する壱検出信号を伝搬し、■の信号が供給
された場合にはオフ状態となる。
ＮＭＯＳトランジスタ８のソースが接続されたトランス
ミッションゲート５の出力側は、下位の１ビット先行壱
検出回路の入力側に接続される。
ミッションゲート５の出力側は、下位の１ビット先行壱
検出回路の入力側に接続される。
よって、トランスミッションゲート５がオフ状態となる
１の信号がヒラ１−データ入力端子７に供給された場合
には、ＮＭＯＳトランジスタ８がオン状態となることで
Ｌレベルの信号が下位側のＩヒツト先行壱検出回路に送
出される。このように構成される１ビット先行壱検出回
路は、最上位ビットから下位側の２ビツトまで直列に接
続される。
１の信号がヒラ１−データ入力端子７に供給された場合
には、ＮＭＯＳトランジスタ８がオン状態となることで
Ｌレベルの信号が下位側のＩヒツト先行壱検出回路に送
出される。このように構成される１ビット先行壱検出回
路は、最上位ビットから下位側の２ビツトまで直列に接
続される。
尚、最下位ヒツトデータが供給される１ヒツト先行壱検
出回路は、ＮＡＮＤ回路１及びインバタ２からのみ構成
される。
出回路は、ＮＡＮＤ回路１及びインバタ２からのみ構成
される。
このように構成された先行壱検出回路装置における動作
を以下に説明する。
を以下に説明する。
最上位ビットデータを処理する１ビット先行壱検出回路
におけるＮＡＮＤ回路ｌにはインバータ４を介してＨレ
ベルの信号が供給され、例えば最上位ヒツトデータＤ７
が０でれば、ＮＡＮＤ回路１はＨレベルの信号を送出す
るので、検出結果出力端子３にはＬレベルの信号が送出
され、最上位ビットデータはｌでないことが確認される
。又、ビットデータＤ７が０であることより、トランス
ミッションゲート５はオン状態となり、一方ＮＭＯＳト
ランジスタ８はオフ状態となるので、トラ３〜 ンスミッションゲート５に供給されたＨレベルの信号は
ビットデータＤ６が供給される１ビット先行壱検出回路
に伝搬される。
におけるＮＡＮＤ回路ｌにはインバータ４を介してＨレ
ベルの信号が供給され、例えば最上位ヒツトデータＤ７
が０でれば、ＮＡＮＤ回路１はＨレベルの信号を送出す
るので、検出結果出力端子３にはＬレベルの信号が送出
され、最上位ビットデータはｌでないことが確認される
。又、ビットデータＤ７が０であることより、トランス
ミッションゲート５はオン状態となり、一方ＮＭＯＳト
ランジスタ８はオフ状態となるので、トラ３〜 ンスミッションゲート５に供給されたＨレベルの信号は
ビットデータＤ６が供給される１ビット先行壱検出回路
に伝搬される。
ビットデータＤ６が例えばｊである場合には、ＮＡＮＤ
回路１はＬレベルの信号を送出するので、検出結果出力
端子３にはＨレベルの信号が送出され、ビットデータＤ
６が１であることが確認される。又、ビットデータＤ６
が１であることより、トランスミッションゲート５はオ
フ状態であり、一方ＮＭＯ５）ランジスタ８はオン状態
となるので、ビットデータＤ５が供給される１ビット先
行壱検出回路の入力側にはＬレベルの信号が供給される
。
回路１はＬレベルの信号を送出するので、検出結果出力
端子３にはＨレベルの信号が送出され、ビットデータＤ
６が１であることが確認される。又、ビットデータＤ６
が１であることより、トランスミッションゲート５はオ
フ状態であり、一方ＮＭＯ５）ランジスタ８はオン状態
となるので、ビットデータＤ５が供給される１ビット先
行壱検出回路の入力側にはＬレベルの信号が供給される
。
ビットデータＤ５が例えば０である場合には、ＮＡＮＤ
回路１はＨレベルの信号を送出するので、検出結果出力
端子３にはＬレベルの信号が送出され、ビットデータＤ
５が０であることが確認される。又、ビットデータＤ５
が０であることより、トランスミッションゲート５はオ
ン状態であり、一方ＮＭＯＳトランジスタ８はオフ状態
となるので、ビットデータＤ４が供給される１ビット先
行壱検出回路の入力側にはＬレベルの信号が伝搬される
。
回路１はＨレベルの信号を送出するので、検出結果出力
端子３にはＬレベルの信号が送出され、ビットデータＤ
５が０であることが確認される。又、ビットデータＤ５
が０であることより、トランスミッションゲート５はオ
ン状態であり、一方ＮＭＯＳトランジスタ８はオフ状態
となるので、ビットデータＤ４が供給される１ビット先
行壱検出回路の入力側にはＬレベルの信号が伝搬される
。
ビットデータＤ４が例えば１である場合には、ＮＡＮＤ
回路１はＨレベルの信号を送出するので、検出結果出力
端子３にはＬレベルの信号が送出され、ヒツトデータＤ
４は１であるが既にビットデータＤ６が１であることよ
りこのビットデータが最初の１ではないことが確認され
る。又、ビットデータＤ４が１であることより、トラン
スミッションゲート５はオフ状態であるが、一方ＮＭＯ
Ｓトランジスタ８はオン状態となるのでビットデータＤ
３が供給される１ビット先行壱検出回路の入力側にはＬ
レベルの信号が供給される。以下上述した動作が同様に
行なわれる。
回路１はＨレベルの信号を送出するので、検出結果出力
端子３にはＬレベルの信号が送出され、ヒツトデータＤ
４は１であるが既にビットデータＤ６が１であることよ
りこのビットデータが最初の１ではないことが確認され
る。又、ビットデータＤ４が１であることより、トラン
スミッションゲート５はオフ状態であるが、一方ＮＭＯ
Ｓトランジスタ８はオン状態となるのでビットデータＤ
３が供給される１ビット先行壱検出回路の入力側にはＬ
レベルの信号が供給される。以下上述した動作が同様に
行なわれる。
［発明が解決しようとする課題］
上述したように、従来の先行壱検出回路装置では最上位
ビットデータより最下位ビットデータ方向へ１ビツトデ
ータづつ検出動作が行なわれ、各１ビット先行壱検出回
路の上位側より下位側に壱検出信号が通過する構成であ
る。したがって、上記壱検出信号か通過するゲート数が
多くなり、先行壱検出動作に要する時間が多くかかると
いう問題点があった。
ビットデータより最下位ビットデータ方向へ１ビツトデ
ータづつ検出動作が行なわれ、各１ビット先行壱検出回
路の上位側より下位側に壱検出信号が通過する構成であ
る。したがって、上記壱検出信号か通過するゲート数が
多くなり、先行壱検出動作に要する時間が多くかかると
いう問題点があった。
本発明はこのような問題点を解決するためになされたも
ので、先行壱検出動作に要する時間が短い先行壱検出回
路装置を提供することを目的とする。
ので、先行壱検出動作に要する時間が短い先行壱検出回
路装置を提供することを目的とする。
［課題を解決するための手段Ｊ
本発明は、複数ビットからなる被検出データを上位側よ
り複数ビットづつブロックに区切りこの区切られたブロ
ック毎に供給されるヒツトデータと壱検出信号とにて先
行壱検出を行う先行壱検出回路と、 前段の上記先行壱検出回路に供給されるビットデータが
すべてＯか否かを検出しこの検出結果に基づき次段の上
記先行壱検出回路において先行壱検出の基礎となる壱検
出信号を伝搬する壱検出信号伝搬回路と、を備えたこと
を特徴とする。
り複数ビットづつブロックに区切りこの区切られたブロ
ック毎に供給されるヒツトデータと壱検出信号とにて先
行壱検出を行う先行壱検出回路と、 前段の上記先行壱検出回路に供給されるビットデータが
すべてＯか否かを検出しこの検出結果に基づき次段の上
記先行壱検出回路において先行壱検出の基礎となる壱検
出信号を伝搬する壱検出信号伝搬回路と、を備えたこと
を特徴とする。
［作用］
先行壱検出回路は、ブロックに供給されるヒツトデータ
のいずれかに１があるか否かを判断し被検出データの最
上位より検出を始めて最初に１が現れたヒツトに対応す
る出力端子にその旨の信号を送出する。壱検出信号伝搬
回路は、前段の先行壱検出回路に供給される被検出デー
タがすべて０か否かを判断しこの判断結果に基づき次段
の先行壱検出回路において先行壱検出の基礎となる壱検
出信号を伝搬する。このように、先行壱検出回路は被検
出データにおける複数のビットデータを処理し、壱検、
出信号伝搬回路はこの複数のビットデータに基づいて壱
検出信号の伝搬を行うので、壱検出信号が通過するゲー
ト数は、先行壱検出回路に供給されるビット数が多くな
ればなるほど少なくなる。
のいずれかに１があるか否かを判断し被検出データの最
上位より検出を始めて最初に１が現れたヒツトに対応す
る出力端子にその旨の信号を送出する。壱検出信号伝搬
回路は、前段の先行壱検出回路に供給される被検出デー
タがすべて０か否かを判断しこの判断結果に基づき次段
の先行壱検出回路において先行壱検出の基礎となる壱検
出信号を伝搬する。このように、先行壱検出回路は被検
出データにおける複数のビットデータを処理し、壱検、
出信号伝搬回路はこの複数のビットデータに基づいて壱
検出信号の伝搬を行うので、壱検出信号が通過するゲー
ト数は、先行壱検出回路に供給されるビット数が多くな
ればなるほど少なくなる。
［実施例］
本発明の先行壱検出回路装置の一実施例を示す第１図に
おいて、第３図に示す構成部分と同じ構。
おいて、第３図に示す構成部分と同じ構。
酸部分については同じ符号を付している。
本実施例では、２ビット単位にて先行壱検出口路を構成
しく以下この先行壱検出回路を２ビット先行壱検出回路
と記す）、各２ビット先行壱検出回路間を壱検出信号が
伝搬する２ビット壱検出信号伝搬回路にて接続し、先行
壱検出信号の通過ゲト数を従来の先行壱検出回路の半分
に減少させるものである。尚、本実施例では被検出デー
タは８ビツトからなるとするが、勿論これに限られるも
のではない。又、第１図において、最上位ビット（８ビ
ツト目）、７ビツト目のデータを処理する２ビット先行
壱検出回路７００の構成部分を七百番代で、６ビツト目
、５ビツト目のデータを処理する２ビット先行壱検出回
路５００の構成部分を五百番代で、４ビット目、３ビツ
ト目のデータを処理する２ビット先行壱検出回路３００
の構成部分を三百番代で、２ビット目、最下位ビット目
のデータを処理する２ビット先行壱検出回路１００の構
成部分を百番代でそれぞれ示し、各２ビット先行壱検出
回路は同一の構成をなすものである。
しく以下この先行壱検出回路を２ビット先行壱検出回路
と記す）、各２ビット先行壱検出回路間を壱検出信号が
伝搬する２ビット壱検出信号伝搬回路にて接続し、先行
壱検出信号の通過ゲト数を従来の先行壱検出回路の半分
に減少させるものである。尚、本実施例では被検出デー
タは８ビツトからなるとするが、勿論これに限られるも
のではない。又、第１図において、最上位ビット（８ビ
ツト目）、７ビツト目のデータを処理する２ビット先行
壱検出回路７００の構成部分を七百番代で、６ビツト目
、５ビツト目のデータを処理する２ビット先行壱検出回
路５００の構成部分を五百番代で、４ビット目、３ビツ
ト目のデータを処理する２ビット先行壱検出回路３００
の構成部分を三百番代で、２ビット目、最下位ビット目
のデータを処理する２ビット先行壱検出回路１００の構
成部分を百番代でそれぞれ示し、各２ビット先行壱検出
回路は同一の構成をなすものである。
又、２ビット先行壱検出回路７００と２ビット先行壱検
出回路５００とを接続する２ビット壱検出信号伝搬回路
６００の構成部分を六百番代で、２ヒツト先行壱検出回
路５００と２ビット先行壱検出回路３００とを接続する
２ビット壱検出信号伝搬回路４００の構成部分を四百番
代で、２ビット先行壱検出回路３００と２ビット先行壱
検出回路１００とを接続する２ビット壱検出信号伝搬回
路２００の構成部分を二百番代でそれぞれ示す。
出回路５００とを接続する２ビット壱検出信号伝搬回路
６００の構成部分を六百番代で、２ヒツト先行壱検出回
路５００と２ビット先行壱検出回路３００とを接続する
２ビット壱検出信号伝搬回路４００の構成部分を四百番
代で、２ビット先行壱検出回路３００と２ビット先行壱
検出回路１００とを接続する２ビット壱検出信号伝搬回
路２００の構成部分を二百番代でそれぞれ示す。
以下に２ビット先行壱検出回路７００．２ヒツト壱検出
信号伝搬回路６００を例に各回路構成を説明する。
信号伝搬回路６００を例に各回路構成を説明する。
入力側が接地されているインバータ４の出力側は、ＮＡ
ＮＤ回路７０１及び７０２の一入力端に接続されるとと
もに、トランスミッションゲート６０１の入力側に接続
される。
ＮＤ回路７０１及び７０２の一入力端に接続されるとと
もに、トランスミッションゲート６０１の入力側に接続
される。
ＮＡＮＤ回路７０１の入力側にはヒツトデータＤ７が供
給されるビットデータ入力端子７０３が接続され、ＮＡ
ＮＤ回路７０１はインバータ４より供給されるＨレベル
の信号とヒツトデータＤ７との論理動作を行う。このよ
うなＮＡＮＤ回路７０１の出力側はインバータ７０４を
介して検出結未出力端子７０５に接続される。
給されるビットデータ入力端子７０３が接続され、ＮＡ
ＮＤ回路７０１はインバータ４より供給されるＨレベル
の信号とヒツトデータＤ７との論理動作を行う。このよ
うなＮＡＮＤ回路７０１の出力側はインバータ７０４を
介して検出結未出力端子７０５に接続される。
方、ＮＡＮＤ回路７０２の入力側には、ビットデータ入
力端子７０３がインバータ７０６を介して接続されると
ともに、ビットデータＤ６が供給されるビットデータ入
力端子７０７が接続される。このようなＮＡＮＤ回路７
０２は、インバータ４か送出するＨレベルの信号と、ビ
ットデータＤ７の反転信号と、ビットデータＤ６とに基
づき論理動作を行う。このようなＮＡＮＤ回路７０２の
出力側は、インバータ７０８を介して検出結果出力端子
７０９に接続される。
力端子７０３がインバータ７０６を介して接続されると
ともに、ビットデータＤ６が供給されるビットデータ入
力端子７０７が接続される。このようなＮＡＮＤ回路７
０２は、インバータ４か送出するＨレベルの信号と、ビ
ットデータＤ７の反転信号と、ビットデータＤ６とに基
づき論理動作を行う。このようなＮＡＮＤ回路７０２の
出力側は、インバータ７０８を介して検出結果出力端子
７０９に接続される。
これらの構成部分７０１ないし７０９にて２ビット先行
壱検出回路７００を形成している。
壱検出回路７００を形成している。
又、ビットデータ入力端子７０３及び７０７は、２ビッ
ト壱検出信号伝搬回路６００を構成するＮＯＲ回路６０
２の入力側に接続され、ＮＯＲ回路６０２の出力側は上
記トランスミッションゲート６０１のイネイブル端子に
接続されるとともに、インバータ６０３を介してトラン
スミッションゲト６０１のディスエイプル端子、及びド
レインが接地され、ソースがトランスミッションゲ−１
・６０１の出力側に接続されるＮＭＯ３Ｉ・ランジスタ
ロ０４のゲートに接続される。そしてトランスミッショ
ンゲート６０１の出力側は、ビットデータＤ５及びヒツ
トデータＤ４の先行壱検出動作を行う、上述した２ヒツ
ト先行壱検出回路７００と同一の回路構成からなる２ビ
ット先行壱検出回路５００の入力側、即ちＮＡＮＤ回路
５０１，５０２の入力側に接続される。尚、上述した構
成部分６０１ないし６０４にて２ビット壱検出信号伝搬
回路６００を形成している。
ト壱検出信号伝搬回路６００を構成するＮＯＲ回路６０
２の入力側に接続され、ＮＯＲ回路６０２の出力側は上
記トランスミッションゲート６０１のイネイブル端子に
接続されるとともに、インバータ６０３を介してトラン
スミッションゲト６０１のディスエイプル端子、及びド
レインが接地され、ソースがトランスミッションゲ−１
・６０１の出力側に接続されるＮＭＯ３Ｉ・ランジスタ
ロ０４のゲートに接続される。そしてトランスミッショ
ンゲート６０１の出力側は、ビットデータＤ５及びヒツ
トデータＤ４の先行壱検出動作を行う、上述した２ヒツ
ト先行壱検出回路７００と同一の回路構成からなる２ビ
ット先行壱検出回路５００の入力側、即ちＮＡＮＤ回路
５０１，５０２の入力側に接続される。尚、上述した構
成部分６０１ないし６０４にて２ビット壱検出信号伝搬
回路６００を形成している。
以後同様に、上述した構成にてなる２ヒツト先行壱検出
回路と２ビット壱検出信号伝搬回路とか交互に接続され
、本例では２ヒツト先行壱検出回路か４セツト、２ビッ
ト壱検出信号伝搬回路が３セット設けられる。
回路と２ビット壱検出信号伝搬回路とか交互に接続され
、本例では２ヒツト先行壱検出回路か４セツト、２ビッ
ト壱検出信号伝搬回路が３セット設けられる。
このように構成される先行壱検出回路装置における動作
を以下に説明する。
を以下に説明する。
本先行壱検出回路装置も従来のものと同様に、被検出デ
ータの最上位ビットより下位ビット方向へ先行壱検出動
作を行う。例えばビットデータＤ７がＯである場合、Ｎ
ＡＮＤ回路７０１にはインバータ４よりＨレベルの先行
壱検出信号が供給されていることより、ＮＡＮＤ回路７
０１はＨレベルの信号を送出し、検出結果出力端子７０
５にはインバータ７０４を介してＬレベルの信号が送出
される。よってビットデータＤ７は１ではないこ稈が確
認される。
ータの最上位ビットより下位ビット方向へ先行壱検出動
作を行う。例えばビットデータＤ７がＯである場合、Ｎ
ＡＮＤ回路７０１にはインバータ４よりＨレベルの先行
壱検出信号が供給されていることより、ＮＡＮＤ回路７
０１はＨレベルの信号を送出し、検出結果出力端子７０
５にはインバータ７０４を介してＬレベルの信号が送出
される。よってビットデータＤ７は１ではないこ稈が確
認される。
次にビットデータＤ６もＯであるきすると、ＮＡＮＤ回
路７０２には、インバータ４よりＨレベルの信号が供給
され、ビットデータ入力端子７０３よりインバータ７０
６を介するこ稈でＨレベルの信号が供給され、ビットデ
ータ入力端子７０７からＬレベルの信号が供給されるの
で、ＮＡＮＤ回路７０２はＨレベルの信号を送出する。
路７０２には、インバータ４よりＨレベルの信号が供給
され、ビットデータ入力端子７０３よりインバータ７０
６を介するこ稈でＨレベルの信号が供給され、ビットデ
ータ入力端子７０７からＬレベルの信号が供給されるの
で、ＮＡＮＤ回路７０２はＨレベルの信号を送出する。
よって検出結果出力端子７０９にはＬレベルの信号が送
出され、ヒツトデータＤ６も１ではないことが確認され
る。
出され、ヒツトデータＤ６も１ではないことが確認され
る。
このようにビットデータＤ６における先行壱検出動作に
は、ビットデータＤ７における壱検出信号が従来のよう
にゲーＩ・を通過して供給されることはない。
は、ビットデータＤ７における壱検出信号が従来のよう
にゲーＩ・を通過して供給されることはない。
２ビット壱検出信号伝搬回路６００に設けられるＮＯＲ
回路６０２には、ビットデータＤ７の０及びヒツトデー
タＤ６の０が供給され、ＮＯＲ回路６０２はＨレベルの
信号を送出する。よって、壱検出信号が供給されている
トランスミッションゲート６０１はオン状態となり、又
、ＮＭＯＳトランジスタ６０４はオフ状態であるので、
トランスミッションゲート６０１は２ビット先行壱検出
回路７００が送出するＨレベルの壱検出信号を下位側の
２ビット先行壱検出回路５００の入力側に送出する。
回路６０２には、ビットデータＤ７の０及びヒツトデー
タＤ６の０が供給され、ＮＯＲ回路６０２はＨレベルの
信号を送出する。よって、壱検出信号が供給されている
トランスミッションゲート６０１はオン状態となり、又
、ＮＭＯＳトランジスタ６０４はオフ状態であるので、
トランスミッションゲート６０１は２ビット先行壱検出
回路７００が送出するＨレベルの壱検出信号を下位側の
２ビット先行壱検出回路５００の入力側に送出する。
ビットデータＤ５が例えばｌである場合、ＮＡＮＤ回路
５０１には２ビット壱検出信号伝搬回路６００よりＨレ
ベルの壱検出信号が供給され、ビットデータ入力端子５
０３よりＨレベルの信号が供給されるので、ＮＡＮＤ回
路５０１はＬレベルの信号を送出する。よって検出結果
出力端子５０５にはインバータ５０４を介してＨレベル
の信号が送出され、ヒツトデータＤ５が１であるととも
に最上位側より始めてｌが検出されたことが確認される
。
５０１には２ビット壱検出信号伝搬回路６００よりＨレ
ベルの壱検出信号が供給され、ビットデータ入力端子５
０３よりＨレベルの信号が供給されるので、ＮＡＮＤ回
路５０１はＬレベルの信号を送出する。よって検出結果
出力端子５０５にはインバータ５０４を介してＨレベル
の信号が送出され、ヒツトデータＤ５が１であるととも
に最上位側より始めてｌが検出されたことが確認される
。
そして、ビットデータＤ４がＯであるとすると、ＮＡＮ
Ｄ回路５０２には、２ヒツト壱検出信号伝搬回路６００
よりＨレベルの壱検出信号が供給され、ビットデータ入
力端子５０３よりインバータ５０６を介することでＬレ
ベルの信号が供給され、ヒツトデータ入力端子５０７か
らＬレベルの信号か供給されるので、ＮＡＮＤ回路５０
２はＨレベルの信号を送出する。よって検出結果出力端
子５０９にはＬレベルの信号が送出され、ヒツトブタＤ
４はｌではないことが確認される。尚、ヒツトデータＤ
４もｌであるとすれば、ＮＡＮＤ回路５０２には、２ビ
ット壱検出信号伝搬回路６００よりＨレベルの壱検出信
号が供給され、ビットブタ入力端子５０３よりインバー
タ５０６を介することでＬレベルの信号が供給され、ビ
ットブタ入力端子５０７からＨレベルの信号が供給され
るので、ＮＡＮＤ回路５０２はＨレベルの信号を送出す
る。よって検出結果出力端子５０９にはＬレベルの信号
が送出され、ビットデータＤ４は１ではあるが既にビッ
トデータＤ５にて先行壱が検出されていることよりヒツ
トデータＤ４が先行壱ではないことが確認される。
Ｄ回路５０２には、２ヒツト壱検出信号伝搬回路６００
よりＨレベルの壱検出信号が供給され、ビットデータ入
力端子５０３よりインバータ５０６を介することでＬレ
ベルの信号が供給され、ヒツトデータ入力端子５０７か
らＬレベルの信号か供給されるので、ＮＡＮＤ回路５０
２はＨレベルの信号を送出する。よって検出結果出力端
子５０９にはＬレベルの信号が送出され、ヒツトブタＤ
４はｌではないことが確認される。尚、ヒツトデータＤ
４もｌであるとすれば、ＮＡＮＤ回路５０２には、２ビ
ット壱検出信号伝搬回路６００よりＨレベルの壱検出信
号が供給され、ビットブタ入力端子５０３よりインバー
タ５０６を介することでＬレベルの信号が供給され、ビ
ットブタ入力端子５０７からＨレベルの信号が供給され
るので、ＮＡＮＤ回路５０２はＨレベルの信号を送出す
る。よって検出結果出力端子５０９にはＬレベルの信号
が送出され、ビットデータＤ４は１ではあるが既にビッ
トデータＤ５にて先行壱が検出されていることよりヒツ
トデータＤ４が先行壱ではないことが確認される。
次段の２ビット壱検出信号伝搬回路４００を構成するＮ
ＯＲ回路４０２には、上記の例ではビットデータ入力端
子５０３よりＨレベルの信号か供給されるので、ヒツト
データＤ４の信号レベルに関係なくＮＯＲ回路４０２は
Ｌレベルの信号を送出する。よって、トランスミッショ
ンゲート４０１はオフ状態となり、一方インバータ４０
３を介することでＮＭＯ３）ランジスタ４０４のゲート
にはＨレベルの信号が供給されるのでＮＭＯＳトランジ
スタ４０４はオン状態となり、トランスミッションゲー
ト４０１の出力側はＬレベルの信号状態となる。よって
、ビットデータＤ３、Ｄ２か供給される先行壱検出回路
３００の入力側にはＬレベルの信号が供給される。
ＯＲ回路４０２には、上記の例ではビットデータ入力端
子５０３よりＨレベルの信号か供給されるので、ヒツト
データＤ４の信号レベルに関係なくＮＯＲ回路４０２は
Ｌレベルの信号を送出する。よって、トランスミッショ
ンゲート４０１はオフ状態となり、一方インバータ４０
３を介することでＮＭＯ３）ランジスタ４０４のゲート
にはＨレベルの信号が供給されるのでＮＭＯＳトランジ
スタ４０４はオン状態となり、トランスミッションゲー
ト４０１の出力側はＬレベルの信号状態となる。よって
、ビットデータＤ３、Ｄ２か供給される先行壱検出回路
３００の入力側にはＬレベルの信号が供給される。
したがってこれ以後のＮＡＮＤ回路３０１．３０２はヒ
ツトデータＤ３及びＤ２の０あるいは１に拘わらずＨレ
ベルの信号を送出するので検出結果出力端子３０５，３
０９はともにＬレベルとなる。又、ビットデータＤＩ及
びＤｏが供給される先行壱検出回路１００の入力側には
、上述した説明より明らかなようにヒツトデータＤ３及
びＤ２の０あるいはｌに拘わらずＬレベルの信号か供給
されるので、上述した場合と同様に検出結果出力端子１
０５．１０９にはいずれもＬレベルの信号が送出される
。
ツトデータＤ３及びＤ２の０あるいは１に拘わらずＨレ
ベルの信号を送出するので検出結果出力端子３０５，３
０９はともにＬレベルとなる。又、ビットデータＤＩ及
びＤｏが供給される先行壱検出回路１００の入力側には
、上述した説明より明らかなようにヒツトデータＤ３及
びＤ２の０あるいはｌに拘わらずＬレベルの信号か供給
されるので、上述した場合と同様に検出結果出力端子１
０５．１０９にはいずれもＬレベルの信号が送出される
。
このように被検出データにおいて１か検出されたヒツト
の検出結果出力端子からのみＨレベルの信号が送出され
、上記ヒツト以外における検出結果出力端子ではいずれ
もＬレベルの信号レベルとなる。
の検出結果出力端子からのみＨレベルの信号が送出され
、上記ヒツト以外における検出結果出力端子ではいずれ
もＬレベルの信号レベルとなる。
さらに、各先行壱検出回路より送出される先行壱検出信
号が通過するトランスミッションゲートの数は、従来の
半分以下となり、先行壱検出動作に要する時間も従来の
半分以下にすることができス〜 第２図は本発明の先行壱検出回路装置の他の実施例を示
しており、例えは上述した２ビット先行壱検出回路７０
０．２ヒツト壱検出信号伝搬回路６００．２ヒツト先行
壱検出回路５００を一単位とし、被検出データの４ヒン
トを−ブロックとじ４ヒツト先行壱検出回路８００を形
成し、同様に２ヒント先行壱検出回路３００．２ヒツト
壱検出信号伝搬回路２００．２ヒツト先行壱検出回路１
００にて４ビット先行壱検出回路８０１を形成し、各４
ヒツト先行壱検出回路毎に先行壱検出を行うようにした
。さらに、この４ヒツト先行壱検出回路８００，８０１
を４ヒツト壱検出信号伝搬回路９００にて接続したもの
である。尚、第２図において第１図に示す構成部分から
なる４ビット先行壱検出回路８００及び８０１における
構成部分ついては同じ符号を付しその説明を省略する。
号が通過するトランスミッションゲートの数は、従来の
半分以下となり、先行壱検出動作に要する時間も従来の
半分以下にすることができス〜 第２図は本発明の先行壱検出回路装置の他の実施例を示
しており、例えは上述した２ビット先行壱検出回路７０
０．２ヒツト壱検出信号伝搬回路６００．２ヒツト先行
壱検出回路５００を一単位とし、被検出データの４ヒン
トを−ブロックとじ４ヒツト先行壱検出回路８００を形
成し、同様に２ヒント先行壱検出回路３００．２ヒツト
壱検出信号伝搬回路２００．２ヒツト先行壱検出回路１
００にて４ビット先行壱検出回路８０１を形成し、各４
ヒツト先行壱検出回路毎に先行壱検出を行うようにした
。さらに、この４ヒツト先行壱検出回路８００，８０１
を４ヒツト壱検出信号伝搬回路９００にて接続したもの
である。尚、第２図において第１図に示す構成部分から
なる４ビット先行壱検出回路８００及び８０１における
構成部分ついては同じ符号を付しその説明を省略する。
４ヒツト壱検出信号伝搬回路９００の構成部分であり、
ヒツトデータ入力端子５０３及び５０７が接続されるＮ
ＯＲ回路９０１の出力側は、２ヒツト壱検出信号伝搬回
路６００に設けられるＮＯＲ＠路６０２の出力側が接続
されるＮＡＮＤ回路９０２に接続される。ＮＡＮＤ回路
９０２の出力側は、入力側が接地されＬレベルの層検出
信号の伝搬を制御するトランスミッションゲート９０３
のディスエイプル端子に接続され、又インバータ９０４
を介してトランスミッションゲー１−９０３のイネイブ
ル端子、及びソースが電源に接続されドレインがトラン
スミッションゲート９０３の出力側に接続されるＰチャ
ン矛ルＭＯ３（以下ＰＭＯ８と記す）トランジスタ９０
５のゲートに接続される。又、トランスミッションゲー
ト９０３の出力側は、インバータ９０６を介して４ヒツ
ト先行壱検出回路８０１の入力側に接続される。
ヒツトデータ入力端子５０３及び５０７が接続されるＮ
ＯＲ回路９０１の出力側は、２ヒツト壱検出信号伝搬回
路６００に設けられるＮＯＲ＠路６０２の出力側が接続
されるＮＡＮＤ回路９０２に接続される。ＮＡＮＤ回路
９０２の出力側は、入力側が接地されＬレベルの層検出
信号の伝搬を制御するトランスミッションゲート９０３
のディスエイプル端子に接続され、又インバータ９０４
を介してトランスミッションゲー１−９０３のイネイブ
ル端子、及びソースが電源に接続されドレインがトラン
スミッションゲート９０３の出力側に接続されるＰチャ
ン矛ルＭＯ３（以下ＰＭＯ８と記す）トランジスタ９０
５のゲートに接続される。又、トランスミッションゲー
ト９０３の出力側は、インバータ９０６を介して４ヒツ
ト先行壱検出回路８０１の入力側に接続される。
このように構成される４ビット壱検出信号伝搬回路９０
０の動作を以下に説明する。
０の動作を以下に説明する。
ＮＯＲ回路９０１は、ビットデータ入力端子５０３及び
５０７に供給されるヒツトデータＤ５゜Ｄ４がともに０
である場合にのみＨレベルの信号をＮＡＮＤ回路９０２
に送出する。又、ＮＯＲ回路６０２もＮＯＲ回路９０１
と同様にヒツトブタＤ７．Ｄ６がともに０である場合に
のみＨレベルの信号をＮＡＮＤ回路９０２に送出する。
５０７に供給されるヒツトデータＤ５゜Ｄ４がともに０
である場合にのみＨレベルの信号をＮＡＮＤ回路９０２
に送出する。又、ＮＯＲ回路６０２もＮＯＲ回路９０１
と同様にヒツトブタＤ７．Ｄ６がともに０である場合に
のみＨレベルの信号をＮＡＮＤ回路９０２に送出する。
よって、被検出データの上位４ヒツトのデータに１のデ
ータがない場合にのみＮＡＮＤ回路９０２はＬレベルの
信号を送出し、トランスミッションゲー＋−９０３はオ
ン状態、ＰＭＯＳトランジスタ９０５はオフ状態となり
、Ｌレベルの層検出信号がインバータ９０６にて反転さ
れＨレベルの信号となり次段の４ビット先行壱検出回路
８０１に供給される。
ータがない場合にのみＮＡＮＤ回路９０２はＬレベルの
信号を送出し、トランスミッションゲー＋−９０３はオ
ン状態、ＰＭＯＳトランジスタ９０５はオフ状態となり
、Ｌレベルの層検出信号がインバータ９０６にて反転さ
れＨレベルの信号となり次段の４ビット先行壱検出回路
８０１に供給される。
上述の場合とは逆に、ビットデータＤ４ないしＤ７のい
ずれかに１のデータがあればＮＡＮＤ回路９０２はＨレ
ベルの信号を送出するので、トランスミッションゲート
９０３はオフ状ｉ、ＰＭＯＳトランジスタ９０５がオン
状態となり、インバータ９０６を介してＬレベルの信号
が４ビット先行壱検出回路８０１へ送出される。この場
合には上述の実施例にて説明したようにビットデータＤ
ＯないしＤ３の０又は１に拘わらすＮＡＮＤ回路１０１
．１０２，３０１，３０２にはＬレベルの信号が供給さ
れるので各検出結果出力端子１０５゜１０９．３０５，
３０９にはＬレベルの信号が送出される。尚、４ビット
先行壱検出回路８００において、ビットデータＤ４ない
しＤ７の内、最初に１が検出されたビットデータに対応
する検出結果出力端子にＨレベルの信号が送出される動
作は、上記実施例にて説明した通りである。
ずれかに１のデータがあればＮＡＮＤ回路９０２はＨレ
ベルの信号を送出するので、トランスミッションゲート
９０３はオフ状ｉ、ＰＭＯＳトランジスタ９０５がオン
状態となり、インバータ９０６を介してＬレベルの信号
が４ビット先行壱検出回路８０１へ送出される。この場
合には上述の実施例にて説明したようにビットデータＤ
ＯないしＤ３の０又は１に拘わらすＮＡＮＤ回路１０１
．１０２，３０１，３０２にはＬレベルの信号が供給さ
れるので各検出結果出力端子１０５゜１０９．３０５，
３０９にはＬレベルの信号が送出される。尚、４ビット
先行壱検出回路８００において、ビットデータＤ４ない
しＤ７の内、最初に１が検出されたビットデータに対応
する検出結果出力端子にＨレベルの信号が送出される動
作は、上記実施例にて説明した通りである。
このように、４ヒツト単位で先行壱を検出した場合には
、層検出信号が通過するゲート数は、ってあり、上記実
施例の回路よりもさらに高速に先行壱検出を行うことが
できる。
、層検出信号が通過するゲート数は、ってあり、上記実
施例の回路よりもさらに高速に先行壱検出を行うことが
できる。
尚、先行壱検出動作を階層的に行うことは、被検出デー
タのビット長が長くなればなるほど有効となる。
タのビット長が長くなればなるほど有効となる。
［発明の効果１
以上詳述したように本発明によれば、被検出ブタの一ビ
ツト毎に先行壱検出を行い層検出信号を次段の先行壱検
出回路に送出するのではなく、被検出データにおける複
数のヒツトデータと層検出信号とに基づき先行壱検出を
行い、又、上記複数のビットデータに基づいて上記層検
出信号の伝搬を行うようにしたことより、先行壱検出回
路が処理するビットデータ数が多くなればなるほど、層
検出信号が通過するゲート数を減少させることができる
。
ツト毎に先行壱検出を行い層検出信号を次段の先行壱検
出回路に送出するのではなく、被検出データにおける複
数のヒツトデータと層検出信号とに基づき先行壱検出を
行い、又、上記複数のビットデータに基づいて上記層検
出信号の伝搬を行うようにしたことより、先行壱検出回
路が処理するビットデータ数が多くなればなるほど、層
検出信号が通過するゲート数を減少させることができる
。
第１図は本発明の先行壱検出回路装置の一実施例を示す
論理回路図、第２図は本発明の説明有検出回路装置の他
の実施例を示す論理回路図、第３図は従来の先行壱検出
回路装置の論理回路図である。 １００．３００，５００，７００・・・２ビット先行壱
検出回路。 ２００．４００，６００・・・２ビット壱検出信号伝搬
回路、 ８００．８０１・・・４ビット先行壱検出回路、９００
・・・４ビット壱検出信号伝搬回路。
論理回路図、第２図は本発明の説明有検出回路装置の他
の実施例を示す論理回路図、第３図は従来の先行壱検出
回路装置の論理回路図である。 １００．３００，５００，７００・・・２ビット先行壱
検出回路。 ２００．４００，６００・・・２ビット壱検出信号伝搬
回路、 ８００．８０１・・・４ビット先行壱検出回路、９００
・・・４ビット壱検出信号伝搬回路。
Claims (1)
- （１）複数ビットからなる被検出データを上位側より複
数ビットづつブロックに区切りこの区切られたブロック
毎に供給されるビットデータと壱検出信号とにて先行壱
検出を行う先行壱検出回路と、前段の上記先行壱検出回
路に供給されるビットデータがすべて０か否かを検出し
この検出結果に基づき次段の上記先行壱検出回路におい
て先行壱検出の基礎となる壱検出信号を伝搬する壱検出
信号伝搬回路と、を備えたことを特徴とする先行壱検出
回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2148006A JPH0440520A (ja) | 1990-06-06 | 1990-06-06 | 先行壱検出回路装置 |
| US07/700,511 US5148057A (en) | 1990-06-06 | 1991-05-15 | Circuit apparatus for detecting preceding value one |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2148006A JPH0440520A (ja) | 1990-06-06 | 1990-06-06 | 先行壱検出回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0440520A true JPH0440520A (ja) | 1992-02-10 |
Family
ID=15443004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2148006A Pending JPH0440520A (ja) | 1990-06-06 | 1990-06-06 | 先行壱検出回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5148057A (ja) |
| JP (1) | JPH0440520A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0668282A (ja) * | 1992-05-22 | 1994-03-11 | Internatl Business Mach Corp <Ibm> | 浮動小数点コンピュータ・システム |
| JP2011091335A (ja) * | 2009-10-26 | 2011-05-06 | Tdk Corp | ラジアルリード電子部品 |
| JP2011096899A (ja) * | 2009-10-30 | 2011-05-12 | Tdk Corp | ラジアルリード電子部品 |
| JP2011096898A (ja) * | 2009-10-30 | 2011-05-12 | Tdk Corp | ラジアルリード電子部品 |
| JP2011129781A (ja) * | 2009-12-18 | 2011-06-30 | Tdk Corp | ラジアルリード電子部品 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5258942A (en) * | 1992-03-20 | 1993-11-02 | Vlsi Technology, Inc. | Balanced two-level delay propagation all one detector compiler |
| US5250855A (en) * | 1992-03-20 | 1993-10-05 | Vlsi Technology, Inc. | Fast logic circuits |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3571580A (en) * | 1969-02-06 | 1971-03-23 | Northern Electric Co | Device for determining least significant {37 one{38 {0 in a binary word |
| JPS59148980A (ja) * | 1983-02-14 | 1984-08-25 | Hitachi Ltd | ベクトル処理装置 |
| US4802108A (en) * | 1987-06-15 | 1989-01-31 | Polaroid Corporation | Circuit for providing a select rank-order number from a plurality of numbers |
| US5075879A (en) * | 1989-10-13 | 1991-12-24 | Motorola, Inc. | Absolute value decoder |
-
1990
- 1990-06-06 JP JP2148006A patent/JPH0440520A/ja active Pending
-
1991
- 1991-05-15 US US07/700,511 patent/US5148057A/en not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0668282A (ja) * | 1992-05-22 | 1994-03-11 | Internatl Business Mach Corp <Ibm> | 浮動小数点コンピュータ・システム |
| JP2011091335A (ja) * | 2009-10-26 | 2011-05-06 | Tdk Corp | ラジアルリード電子部品 |
| JP2011096899A (ja) * | 2009-10-30 | 2011-05-12 | Tdk Corp | ラジアルリード電子部品 |
| JP2011096898A (ja) * | 2009-10-30 | 2011-05-12 | Tdk Corp | ラジアルリード電子部品 |
| JP2011129781A (ja) * | 2009-12-18 | 2011-06-30 | Tdk Corp | ラジアルリード電子部品 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5148057A (en) | 1992-09-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH06508965A (ja) | 送信ゲート直列マルチプレクサ | |
| JPH0440520A (ja) | 先行壱検出回路装置 | |
| US4701877A (en) | Highspeed parallel adder with clocked switching circuits | |
| JPH035095B2 (ja) | ||
| JPH07231246A (ja) | ラッチ回路 | |
| WO2004104820A2 (en) | A sum bit generation circuit | |
| US4860242A (en) | Precharge-type carry chained adder circuit | |
| JP3038757B2 (ja) | シフトレジスタ回路 | |
| JPH0450615B2 (ja) | ||
| US6982589B2 (en) | Multi-stage multiplexer | |
| JP3351672B2 (ja) | 加算器 | |
| JPS63122314A (ja) | 出力バツフア回路 | |
| JPS6177422A (ja) | ラインデ−タセレクタ回路 | |
| JP4687819B2 (ja) | ポストチャージロジックを備えるデータ伝達装置 | |
| JPS58179993A (ja) | 半導体記憶装置 | |
| JPS59188959A (ja) | 半導体集積回路装置及びマイクロコンピュータ | |
| JP2000165247A (ja) | データ一時記憶装置 | |
| JPS58212697A (ja) | 符号化回路 | |
| JP3292015B2 (ja) | バレルシフタ | |
| JPS61168040A (ja) | キヤリ・ルツク・アヘツド付加算器 | |
| JP2533207B2 (ja) | 半導体集積回路の出力装置 | |
| KR900006412B1 (ko) | 카운터를 사용한 테스트 논리회로 | |
| JPS63288334A (ja) | パリティ検査回路 | |
| KR940000255Y1 (ko) | 병렬 처리 3비트 가산기 회로 | |
| JPS62185361A (ja) | 集積回路装置 |