JPS59188959A - 半導体集積回路装置及びマイクロコンピュータ - Google Patents
半導体集積回路装置及びマイクロコンピュータInfo
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- JPS59188959A JPS59188959A JP58064104A JP6410483A JPS59188959A JP S59188959 A JPS59188959 A JP S59188959A JP 58064104 A JP58064104 A JP 58064104A JP 6410483 A JP6410483 A JP 6410483A JP S59188959 A JPS59188959 A JP S59188959A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
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- Microcomputers (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体集積回路装置に係シ、マイクロコンピュ
ータの如く特に高密度且つ高速な論理Ｌ Ｓ Ｉ （Ｌ
ａｒｇｅ ５ｃａｌｅ Ｉｎｔｅｇｒｌｔｉｏｎ）に好
適す半導体集積回路装置に関する。
ータの如く特に高密度且つ高速な論理Ｌ Ｓ Ｉ （Ｌ
ａｒｇｅ ５ｃａｌｅ Ｉｎｔｅｇｒｌｔｉｏｎ）に好
適す半導体集積回路装置に関する。
近年に於ける半導体技術の進歩には著しいものがある（
？％にＭＯＳ （Ｍｅｔａｌ Ｑｘｉｄｅ Ｓｅｍ１ｃ
ｏｎｄｕｃｔｏｒ）の進歩は顕著でる。Ｉｃ、ＭＯ８技
術の進歩により素子の微細化が進んで、多くの回路が数
ミリ角のシリコンチップ状に集積される様になってきた
。
？％にＭＯＳ （Ｍｅｔａｌ Ｑｘｉｄｅ Ｓｅｍ１ｃ
ｏｎｄｕｃｔｏｒ）の進歩は顕著でる。Ｉｃ、ＭＯ８技
術の進歩により素子の微細化が進んで、多くの回路が数
ミリ角のシリコンチップ状に集積される様になってきた
。
しかしながら、ＬＳＩがこの様にＭＯ８技術によって高
集積化されてくると、多数のＭＯＳ（Ｍ ＯＳ を界効
果トランジスタ）で構成されている論理ユニット間の結
合に赫いて、特に容量性負荷が増大し、信号伝達速度の
低下が問題となシっつある。この容量性負荷の増大は、
電圧素子であるＭＯ８電界効果トランジスタを多数使用
するところに原因あ、９、ＭＯ８電界効果トランジスタ
の弱点が表われてくる場合である。
集積化されてくると、多数のＭＯＳ（Ｍ ＯＳ を界効
果トランジスタ）で構成されている論理ユニット間の結
合に赫いて、特に容量性負荷が増大し、信号伝達速度の
低下が問題となシっつある。この容量性負荷の増大は、
電圧素子であるＭＯ８電界効果トランジスタを多数使用
するところに原因あ、９、ＭＯ８電界効果トランジスタ
の弱点が表われてくる場合である。
第１図は従来の高集積論理ＬＳＩの典型的な例テアルマ
イクロコンピュータの構成例を示したものである。マイ
クロコンピュータ１０を構成している該ＬＳＩは、チッ
プの外枠に設けられている入出力バラノア群１１と、マ
イクロプログラムＲＯＭ（几ｅａｄ Ｑｎｌｙ Ｍｅｍ
ｏｒｙ ） ：ｘ−＝ ット１２、マイクロ命令デコー
ド・ユニット１３、データ演算ユニット１４から構成さ
れるデータ処理部と、データ、アドレスをバッファリン
グするバッファＲ，ＡＭ１５と、ＬＳＩｌ０内の各論理
ユニットの動作の基準となるクロックを発生するクロッ
ク・ドライバ１６と、メモリヤＩ１０ （Ｉｎｐｕｔ／
Ｑｕｔｐｕｔ ’；−人出力出力装置出力制＃を行うＩ
１０ユニット１７と、これらの論理ユニットの一部を連
結する内部バス１８から成る。この例のように多数の論
理ユニットが内部バス１８に連結されると各論理ユニッ
ト間のデータ転送時間は次の２点から増加する。
イクロコンピュータの構成例を示したものである。マイ
クロコンピュータ１０を構成している該ＬＳＩは、チッ
プの外枠に設けられている入出力バラノア群１１と、マ
イクロプログラムＲＯＭ（几ｅａｄ Ｑｎｌｙ Ｍｅｍ
ｏｒｙ ） ：ｘ−＝ ット１２、マイクロ命令デコー
ド・ユニット１３、データ演算ユニット１４から構成さ
れるデータ処理部と、データ、アドレスをバッファリン
グするバッファＲ，ＡＭ１５と、ＬＳＩｌ０内の各論理
ユニットの動作の基準となるクロックを発生するクロッ
ク・ドライバ１６と、メモリヤＩ１０ （Ｉｎｐｕｔ／
Ｑｕｔｐｕｔ ’；−人出力出力装置出力制＃を行うＩ
１０ユニット１７と、これらの論理ユニットの一部を連
結する内部バス１８から成る。この例のように多数の論
理ユニットが内部バス１８に連結されると各論理ユニッ
ト間のデータ転送時間は次の２点から増加する。
＋１１ 内部バス１８自体の配線容量（２） 内部
バス１８に連結される論理ユニット全ての人力容量、出
力容量 また、各論理ユニットに供給−されるクロックも同様に
大きな容量性負荷を有し、クロック信号１９の遅延も問
題となる。
バス１８に連結される論理ユニット全ての人力容量、出
力容量 また、各論理ユニットに供給−されるクロックも同様に
大きな容量性負荷を有し、クロック信号１９の遅延も問
題となる。
更に、データ処理部に於いても、マイクロプログラムＲ
ＯＭＩ ２の出力段のランチ１１０の出力信号１０５（
マイクロ命令）、マイクロ命令デコード・ユニット１３
の出力信号１０６もそれぞれマイクロ命令デコード・ユ
ニット１３、データ演算ユニット１４を駆動しておｐｌ
それらのユニットの人力容量も制御の複雑さやデータの
処理単位（語）のビット長の増加に伴い増大してきてい
る。
ＯＭＩ ２の出力段のランチ１１０の出力信号１０５（
マイクロ命令）、マイクロ命令デコード・ユニット１３
の出力信号１０６もそれぞれマイクロ命令デコード・ユ
ニット１３、データ演算ユニット１４を駆動しておｐｌ
それらのユニットの人力容量も制御の複雑さやデータの
処理単位（語）のビット長の増加に伴い増大してきてい
る。
第１図に示された谷論理ユニットに於いて、内部バス１
８及びクロンク信号１９以外で以上の説明に使用し麦い
信号線は次のようなものである。
８及びクロンク信号１９以外で以上の説明に使用し麦い
信号線は次のようなものである。
（１）バッファＲＡＭ
データ信号１００１アドレス信号１０１、命令信号１０
７゜ ＋２１ １１０ユニツト メモリのリード・ライト信号、■１０の起動信号等から
なるＩ１０出力出力群１０３、メモリからのリード・ラ
イト完了信号、工１０からの終了信号、割込み信号等の
入力信号群１０４゜更に、ＬＳＩｌ０に接続される外部
回路も高速化に伴い、ショットキＴ Ｔ Ｌ−ＩＰＥ
ＣＬが接続できることが要求され、容量性負荷駆動能力
の増加とシ／り電流の増加も必要となってきた。
７゜ ＋２１ １１０ユニツト メモリのリード・ライト信号、■１０の起動信号等から
なるＩ１０出力出力群１０３、メモリからのリード・ラ
イト完了信号、工１０からの終了信号、割込み信号等の
入力信号群１０４゜更に、ＬＳＩｌ０に接続される外部
回路も高速化に伴い、ショットキＴ Ｔ Ｌ−ＩＰＥ
ＣＬが接続できることが要求され、容量性負荷駆動能力
の増加とシ／り電流の増加も必要となってきた。
この様なＬＳＩ内での信号伝達遅延の増加と、ＬＳＩ外
部への信号伝達遅延の増加は、倒れも使用しているＭＯ
８ｔＯ８電界効果トランジ電流駆動能力の欠如に起因す
るものである。
部への信号伝達遅延の増加は、倒れも使用しているＭＯ
８ｔＯ８電界効果トランジ電流駆動能力の欠如に起因す
るものである。
本発明の目的は、高集積性を阻害することなく高速動作
を可能とする半導体集積回路装置を提供することにある
。
を可能とする半導体集積回路装置を提供することにある
。
本発明は、内部バスに連結されるＭＯ８電界効果トラン
ジスタで構成されている論理ユニットの出力部（バス結
合部）、人力容量負荷の重い論理ユニットを駆動する論
理ユニットの出力部、ＰＬＡ内のターム・ドライバ回路
、プリチャージ回路、センス・アンプ回路等の容量性負
荷の大きいものの少なくとも一部に大きな電流を採るこ
との出来るバイポーラトランジスタで画成することによ
シ、上記目的を達成する。
ジスタで構成されている論理ユニットの出力部（バス結
合部）、人力容量負荷の重い論理ユニットを駆動する論
理ユニットの出力部、ＰＬＡ内のターム・ドライバ回路
、プリチャージ回路、センス・アンプ回路等の容量性負
荷の大きいものの少なくとも一部に大きな電流を採るこ
との出来るバイポーラトランジスタで画成することによ
シ、上記目的を達成する。
以上本発明の一実施例を図面に従って説明する。
第２図は本発明の一実施例を示すマイクロコンピュータ
を構成するＬＳＩ２０の全体構成図である。
を構成するＬＳＩ２０の全体構成図である。
本ＬＳＩ２０は、マイクロプログラムＲＯＭ２１゜出力
バツ７ア２２、マイクロ命令デコード・ユニット２３、
−出力バツ７ア２４、データ演算ユニット１４１、バス
・ドライバ２５、バッファＲＡＭ１５１、バス・ドライ
バ２８、クロック・ドライバ１６１１出カバソフア２７
、Ｉ１０ユニット１７１１パス・ドライバ２６、内部バ
ス１８及びこのプリチャージ回路２９、クロック信号１
９から成る。
バツ７ア２２、マイクロ命令デコード・ユニット２３、
−出力バツ７ア２４、データ演算ユニット１４１、バス
・ドライバ２５、バッファＲＡＭ１５１、バス・ドライ
バ２８、クロック・ドライバ１６１１出カバソフア２７
、Ｉ１０ユニット１７１１パス・ドライバ２６、内部バ
ス１８及びこのプリチャージ回路２９、クロック信号１
９から成る。
以上、各構成ユニット毎に本発明の一実施例を説明する
。
。
（１）マイクロプログラムＲＯＭ２１．！：出力バツフ
ァ２２ 第１図に示した従来例で、マイクロプログラムＲＯＭ１
２の出力部１１０は第３図に示したようにマイクロ命令
を一時記憶するランチ構造である。
ァ２２ 第１図に示した従来例で、マイクロプログラムＲＯＭ１
２の出力部１１０は第３図に示したようにマイクロ命令
を一時記憶するランチ構造である。
トランスファＭＯ８３０のゲートに入力するクロック１
９−ａによりＲＯＭ出力データは信号線３ａ部分に導か
れ、ここに保持される。これをインバータ３１によシバ
ツフアリングして出力信号３ｂｉ次段へ伝える。インバ
ータ３１の構成は第４図に示す如（０ＭＯ８構造である
。次段の容量性負荷が大きい場合、第２図に示したマイ
クロプログラムＢ、ＯＭ２１の出力部２１０及び出力バ
ツ７ア２２は第５図の如く構成することにより信号遅延
の増加を抑えることが出来る。すなわち、第３図あるい
は第４図に於けるインバータ３１を構成するＰＭＯ８ト
ランジスタ５０のドレイン５６、ＮＭＯＳ）ランジスタ
５１のソース５７、ドレイン５８を開放しておく。これ
らを出カッζツファ２２の一部を構成するＮＰＮ ）ラ
ンジスタ５２．，５３及び抵抗性素子５４．５５とを接
続することにより、ＮＰＮトランジスタの電流駆動能力
をもった出力信号２０１が得られる。負荷の小さい部分
については出力バッファ２２内のＮＰＮトランジスタ、
抵抗性素子を省略し、第３図あるいは第４図に示したＭ
ＯＳのみのインバータとしてもよい。
９−ａによりＲＯＭ出力データは信号線３ａ部分に導か
れ、ここに保持される。これをインバータ３１によシバ
ツフアリングして出力信号３ｂｉ次段へ伝える。インバ
ータ３１の構成は第４図に示す如（０ＭＯ８構造である
。次段の容量性負荷が大きい場合、第２図に示したマイ
クロプログラムＢ、ＯＭ２１の出力部２１０及び出力バ
ツ７ア２２は第５図の如く構成することにより信号遅延
の増加を抑えることが出来る。すなわち、第３図あるい
は第４図に於けるインバータ３１を構成するＰＭＯ８ト
ランジスタ５０のドレイン５６、ＮＭＯＳ）ランジスタ
５１のソース５７、ドレイン５８を開放しておく。これ
らを出カッζツファ２２の一部を構成するＮＰＮ ）ラ
ンジスタ５２．，５３及び抵抗性素子５４．５５とを接
続することにより、ＮＰＮトランジスタの電流駆動能力
をもった出力信号２０１が得られる。負荷の小さい部分
については出力バッファ２２内のＮＰＮトランジスタ、
抵抗性素子を省略し、第３図あるいは第４図に示したＭ
ＯＳのみのインバータとしてもよい。
（２）マイクロ命令デコード・ユニット２３と出力バッ
ファ２４ マイクロ命令デコード・ユニットはＰＬＡやランダム・
ゲートで構成されるが、本実施例ではＰＬＡによる構成
例について示す。第１図に示した従来のマイクロ命令デ
コード・ユニット１３の内部構成は第６図に示したよう
にＰＬＡ６００、クロック・ゲート群６３．６４から成
、！７、ＰＬＡ６００はアンド・アレイ６０とオア・ア
レイ６１゜６２から成る。ここでＰＬＡ６００の従来構
成は省略し、クロック・ゲート群６３の構成について示
す。第７図はクロック・ゲート群６３の内部構成を示し
たもので、クロック・ゲート７０はＰＬＡ６００のオア
・アレイ６１の出力６ａ−１とクロック１９−ａのＮ
Ｏ）１論理をとる。この出力６Ｃ−ｉは次段のデータ演
算ユニット１４を制御する。
ファ２４ マイクロ命令デコード・ユニットはＰＬＡやランダム・
ゲートで構成されるが、本実施例ではＰＬＡによる構成
例について示す。第１図に示した従来のマイクロ命令デ
コード・ユニット１３の内部構成は第６図に示したよう
にＰＬＡ６００、クロック・ゲート群６３．６４から成
、！７、ＰＬＡ６００はアンド・アレイ６０とオア・ア
レイ６１゜６２から成る。ここでＰＬＡ６００の従来構
成は省略し、クロック・ゲート群６３の構成について示
す。第７図はクロック・ゲート群６３の内部構成を示し
たもので、クロック・ゲート７０はＰＬＡ６００のオア
・アレイ６１の出力６ａ−１とクロック１９−ａのＮ
Ｏ）１論理をとる。この出力６Ｃ−ｉは次段のデータ演
算ユニット１４を制御する。
クロック・ゲート７０の構成は第８図に示す如く０ＭＯ
８構造である。この場合も容量性負荷大のものに対し、
第９図に示すように直列に２つ接続されたＰＭＯ５の一
端のドレイン１００６、並列に接続されたＮＭＯＳのソ
ース１００７、ドレイン１００８を開放しておき第５図
の出力バッファ２２と全く同様に構成される出力バッフ
ァ２４に接続される。
８構造である。この場合も容量性負荷大のものに対し、
第９図に示すように直列に２つ接続されたＰＭＯ５の一
端のドレイン１００６、並列に接続されたＮＭＯＳのソ
ース１００７、ドレイン１００８を開放しておき第５図
の出力バッファ２２と全く同様に構成される出力バッフ
ァ２４に接続される。
以上の如く、ＮＰＮトランジスタと抵抗性素子で構成さ
れた出カバソファ２２．２４は従来の０ＭＯ８構造に容
易に接続することができる。また、ｔ ＩＡ：駆動力が
太きいため、次段に高速に信号を伝達することができる
。
れた出カバソファ２２．２４は従来の０ＭＯ８構造に容
易に接続することができる。また、ｔ ＩＡ：駆動力が
太きいため、次段に高速に信号を伝達することができる
。
次にＰＬＡ本体の一実施例を第１０図、第１１図を用い
て説明する。
て説明する。
第１０図はＰＬＡの構成図でおり、人力バッファ１００
０、アンド・アレイ１２０１、ゲート・ドライバ９２、
プリチャージ回路９５、オア・アレイ１２０５から成る
。本実施例はダイナミック形である。その動作原理は凡
ＯＭと同様である。ただ、ＰＬＡはその性質上、人力は
ＲＯＭのようにアドレスとは限らず、各種のパターンで
ある場合が多い。従って、アンド・アレイ１２０１は入
力バッファ１０００を介して人力するパターンのアンド
条件をとって、これが成立したゲートをアクティブにす
る。アクティブとなったゲートに応じて、オア・アレイ
１２０５のゲート方向に配置されたＭＯＳトランジスタ
の有無（有：１、無：０）により得られるパターンを出
力する。
０、アンド・アレイ１２０１、ゲート・ドライバ９２、
プリチャージ回路９５、オア・アレイ１２０５から成る
。本実施例はダイナミック形である。その動作原理は凡
ＯＭと同様である。ただ、ＰＬＡはその性質上、人力は
ＲＯＭのようにアドレスとは限らず、各種のパターンで
ある場合が多い。従って、アンド・アレイ１２０１は入
力バッファ１０００を介して人力するパターンのアンド
条件をとって、これが成立したゲートをアクティブにす
る。アクティブとなったゲートに応じて、オア・アレイ
１２０５のゲート方向に配置されたＭＯＳトランジスタ
の有無（有：１、無：０）により得られるパターンを出
力する。
ところで、前記アンド・アレイ１２０１に入力するパタ
ーンが、例えば、” ｏｏｏｏ”と’０００１”とでオ
ア・アレイ１２０５のゲート人力が一致（同一パターン
を出力）する場合、アンド・アレイ１２０１のパターン
・デコーダの１つ（アンド論理）は前の３ピツ） ”
０００ ”のみの論理和をとればよい。最下位ビットは
考慮する必要がないため、ＲＯＭのアドレス・デコーダ
に置換えれば、部分的なデコードに相当する。第１０図
のＰＬＡについての動作を以下に示す。
ーンが、例えば、” ｏｏｏｏ”と’０００１”とでオ
ア・アレイ１２０５のゲート人力が一致（同一パターン
を出力）する場合、アンド・アレイ１２０１のパターン
・デコーダの１つ（アンド論理）は前の３ピツ） ”
０００ ”のみの論理和をとればよい。最下位ビットは
考慮する必要がないため、ＲＯＭのアドレス・デコーダ
に置換えれば、部分的なデコードに相当する。第１０図
のＰＬＡについての動作を以下に示す。
（ａ） プリチャージ
クロック１９−ａによりマルチ・エミッタのＮＰＮトラ
ンジスタ９５によυビン８Ｍ９９他を°ゝ１”にプリチ
ャージする一方、ＮＭＯＳトランジスタ９８によるター
ム線１００２を°゛０”にディスチャージする。この間
、ＮＯ几構成のアンド・アレイ１２０１はデコードを完
了しておき、この結果の出力信号１００３は６１”とな
る。プリチャージ中はクロック１９−ａと位相の逆なり
ロック１９−ｂがＮＰＮ）ランジスタ９２のコレクタに
人力しているのでターム線１００２は駆動されない。
ンジスタ９５によυビン８Ｍ９９他を°ゝ１”にプリチ
ャージする一方、ＮＭＯＳトランジスタ９８によるター
ム線１００２を°゛０”にディスチャージする。この間
、ＮＯ几構成のアンド・アレイ１２０１はデコードを完
了しておき、この結果の出力信号１００３は６１”とな
る。プリチャージ中はクロック１９−ａと位相の逆なり
ロック１９−ｂがＮＰＮ）ランジスタ９２のコレクタに
人力しているのでターム線１００２は駆動されない。
（ｂ） ビット線のディスチャージ
ビット４５１プリチヤージ用のＮＰＮ トランジスタ９
５、ターム線ディスチャージ用のＮＭＯ８）ランジスタ
９８はオフＬ、ＮＰＮ トランジスタ９２がオンする
のでターム線１０ｏ２は高速に１”ヘチャージされ、オ
ア・アレイ１２ｏ５中のターム線１００２に接線された
ＮＭＯ８）ランラスタ９４等に接線されたビット線のデ
ィスチャージが開始される。
５、ターム線ディスチャージ用のＮＭＯ８）ランジスタ
９８はオフＬ、ＮＰＮ トランジスタ９２がオンする
のでターム線１０ｏ２は高速に１”ヘチャージされ、オ
ア・アレイ１２ｏ５中のターム線１００２に接線された
ＮＭＯ８）ランラスタ９４等に接線されたビット線のデ
ィスチャージが開始される。
ところで、第１０図のｐＬＡ＝成例はアンド・アレイ１
２０１の左右にオア・アレイが配置されるのでオア・ア
レイ中のＮＭＯＳトランジスタ９４等はアンド・アレイ
中のＮＭＯ８トランジスタの２倍以上の大きさで構成す
ることが出来、高速なディスチャージが可能となる。本
発明になる第１０図のＰＬＡの一部９０のパターンを第
１１図に示す。
２０１の左右にオア・アレイが配置されるのでオア・ア
レイ中のＮＭＯＳトランジスタ９４等はアンド・アレイ
中のＮＭＯ８トランジスタの２倍以上の大きさで構成す
ることが出来、高速なディスチャージが可能となる。本
発明になる第１０図のＰＬＡの一部９０のパターンを第
１１図に示す。
（３） データ演算ユニット１４１
第１２図はデータ演算ユニット１４１の構成を示したも
ので、第１図のユニット１４と基本的に構成は同じであ
るが、バス４００，４０１，４０２゜４０３．４０４，
４０５のプリチャージ回路４６１゜４６２７＞ＥＮＰＮ
バイポーラトランジスタで構成されている点が異なる。
ので、第１図のユニット１４と基本的に構成は同じであ
るが、バス４００，４０１，４０２゜４０３．４０４，
４０５のプリチャージ回路４６１゜４６２７＞ＥＮＰＮ
バイポーラトランジスタで構成されている点が異なる。
プリチャージ回路４６１゜４６２は前記し來ＰＬＡのプ
リチャージ回路９５と同様で、クロ□ツク１９−ａがベ
ースに、電源いＶｃｃがコレクタに、バスがエミッタに
接続されるマルチ・エミッタ構成である。データ演算ユ
ニット１４１内のバスも内部パス１８と同様に下記回路
がバス４００〜４０５に接続されるため容量性負荷大で
める。
リチャージ回路９５と同様で、クロ□ツク１９−ａがベ
ースに、電源いＶｃｃがコレクタに、バスがエミッタに
接続されるマルチ・エミッタ構成である。データ演算ユ
ニット１４１内のバスも内部パス１８と同様に下記回路
がバス４００〜４０５に接続されるため容量性負荷大で
める。
バス４００〜４０５に接続される回路とは、データ・レ
ジスタ群（ＲＡＭ）、、４１、データ演算回路４０、ア
ドレス・レジスタ群（ＲＡＭ）４３、アドレス演算回路
４２、出力用アドレス・レジスタ４４、データの人出カ
バソファ４５等である。
ジスタ群（ＲＡＭ）、、４１、データ演算回路４０、ア
ドレス・レジスタ群（ＲＡＭ）４３、アドレス演算回路
４２、出力用アドレス・レジスタ４４、データの人出カ
バソファ４５等である。
要素４７〜４９はバス４００と４０２，４０１と４０３
．４０４と４０５間のスイッチであり、このためプリチ
ャージ回路４６１，４６２の２つが必要である。
．４０４と４０５間のスイッチであり、このためプリチ
ャージ回路４６１，４６２の２つが必要である。
以上、バス４００〜４０５をＮＰＮ）ランジスタにより
高速プリチャージすることＫよシ、１つのマイクロ命令
実行サイクルの中で演算に必要とする割合いが増え、全
体としても高速動作が可能となる。
高速プリチャージすることＫよシ、１つのマイクロ命令
実行サイクルの中で演算に必要とする割合いが増え、全
体としても高速動作が可能となる。
（４）内部バス１８のプリチャージ回路２９とバス・ド
ライバ２５，２６．２８ 第１３図は内部バス１８のプリチャージ回路２９とバス
１８に接続されるバス・ドライバ２５゜２６．２８の出
力部についての構成を示したものである。バス・ドライ
バ２５を例として説明する。
ライバ２５，２６．２８ 第１３図は内部バス１８のプリチャージ回路２９とバス
１８に接続されるバス・ドライバ２５゜２６．２８の出
力部についての構成を示したものである。バス・ドライ
バ２５を例として説明する。
内部バス１８のプリチャージ回路２９内のＮＰＮトラン
ジスタ１３０はクロック１９−ａによシバス１８−１を
プリチャージ（′１”）する。データ演算ユニット１４
１内のデータ人出力バンファ４５の内容を内部バス１８
に出力する場合、マイクロ命令の指定によシ前記したマ
イクロ命令デコード・ユニット２３及び出力バンファ２
４を経由した１つの制御信号１３４がクロック１９−ｂ
に同期して０”となる。この状態でデータ人出力バツフ
ァ４５の１つの出力信号１３３が６０＃ならばバス１８
−１をＮＯＲゲート１３２、ＮＰＮトランジスタ１３１
により５０”に引き抜き、出力信号１３３が′１”なら
ばバス１８−１を引き抜かないため、パｌ”となる。
ジスタ１３０はクロック１９−ａによシバス１８−１を
プリチャージ（′１”）する。データ演算ユニット１４
１内のデータ人出力バンファ４５の内容を内部バス１８
に出力する場合、マイクロ命令の指定によシ前記したマ
イクロ命令デコード・ユニット２３及び出力バンファ２
４を経由した１つの制御信号１３４がクロック１９−ｂ
に同期して０”となる。この状態でデータ人出力バツフ
ァ４５の１つの出力信号１３３が６０＃ならばバス１８
−１をＮＯＲゲート１３２、ＮＰＮトランジスタ１３１
により５０”に引き抜き、出力信号１３３が′１”なら
ばバス１８−１を引き抜かないため、パｌ”となる。
以上のように、プリチャージとディスチャージの組合せ
で内部バス１８のスリー・ステートを実現する。
で内部バス１８のスリー・ステートを実現する。
尚、■１０ユニット１７１からのデータ人出力は割込み
に伴うベクタ・アドレスの出力及びその設定のための人
力等である。また、バッファＲＡＭ１５１は命令のキュ
ー機構またはキャッシュ・メモリ、メモリ管理機構が含
まれる。
に伴うベクタ・アドレスの出力及びその設定のための人
力等である。また、バッファＲＡＭ１５１は命令のキュ
ー機構またはキャッシュ・メモリ、メモリ管理機構が含
まれる。
（５）ブロック・ドライバ１６と出力バッファ７
第５図と同様である。
上記実施例に依れば、例えは、マイクロコンピュータの
内部バスに連結される論理ユニットの出力部、バスのプ
リチャージ回路に、バイポーラトランジスタにより構成
されているバイポーラバッファを挿介して、該バッファ
よシ前段の出力’を電流増幅して、次段の論理ユニット
を強力に駆動することにより、ＭＯ８屯界効果トランジ
スタの集積度を高めて容量性の負荷が増大しても、各要
素開成いは各論理ブロック間に於いて信号伝達遅延を起
すことを防止し、高速度を保持しつつ半導体回路の集積
度を高める効果がある。尚、上記ノくイポーラバツファ
は、数ミリ角のシリコンチップ状に要素或いはブロック
と一緒に形成することが出来る。
内部バスに連結される論理ユニットの出力部、バスのプ
リチャージ回路に、バイポーラトランジスタにより構成
されているバイポーラバッファを挿介して、該バッファ
よシ前段の出力’を電流増幅して、次段の論理ユニット
を強力に駆動することにより、ＭＯ８屯界効果トランジ
スタの集積度を高めて容量性の負荷が増大しても、各要
素開成いは各論理ブロック間に於いて信号伝達遅延を起
すことを防止し、高速度を保持しつつ半導体回路の集積
度を高める効果がある。尚、上記ノくイポーラバツファ
は、数ミリ角のシリコンチップ状に要素或いはブロック
と一緒に形成することが出来る。
以上記述した如く本発明の半導体集積回路装置に依れば
、該集積回路装＃を構成する内部バスに連結される論理
ユニットの出力部に少なくとも一部がバイポーラトラン
ジスタによシ構成されるバッファ回路を介在させること
によシ、高速度を保持しつつ半導体集積回路装置の集積
度を高めることが出来る。
、該集積回路装＃を構成する内部バスに連結される論理
ユニットの出力部に少なくとも一部がバイポーラトラン
ジスタによシ構成されるバッファ回路を介在させること
によシ、高速度を保持しつつ半導体集積回路装置の集積
度を高めることが出来る。
第１図は従来のマイクロコンピュータの一例を示す構成
図、第２図は本発明になるマイクロコンピュータの一例
を示す構成図、第３図は第１図で示したマイクロプログ
ラムｇＯＭの出力ランチを示す回路図、第４図はＣＭＯ
Ｓインバータの構成図、第５図は本発明のランチと出カ
バソファ構成図、第６図はＰＬＡの構成図、第７図はブ
ロック・ゲート群の構成図、第８図は０ＭＯ８のＮＯ几
ゲートの構成図、第９図は本発明になるブロック・ゲー
ト群のＣＭＯ８部分の構成図、第１０図は本発明になる
ＰＬＡの詳細構成図、第１１図は本発明０ＰＬＡの詳細
パターン図、第１２図は本発明の他の実施クリであるデ
ータ演算ユニットの構成図、第１３図は内部バスのプリ
チャージ・ディスチャージを示す図である。 ２１０・・・出力部、２２．２４．２７・・・出カッく
ンファ、２５，２６．２８・・・バスドライバ、２９゜
・４６１，４６２・・・プリチャージ回路、５２．５３
゜９０．９２，１３０，１３１・・・ＮＰＮトランジス
第 １ 口 策 ２ 口 藁 ３図 策 ４ 喝 策 ５ 凹 も ６７ ＮＭθＳ も ’ｉ 口 ￥ｌ Ｉｆ） 口 策 １３ 目 一２″。
図、第２図は本発明になるマイクロコンピュータの一例
を示す構成図、第３図は第１図で示したマイクロプログ
ラムｇＯＭの出力ランチを示す回路図、第４図はＣＭＯ
Ｓインバータの構成図、第５図は本発明のランチと出カ
バソファ構成図、第６図はＰＬＡの構成図、第７図はブ
ロック・ゲート群の構成図、第８図は０ＭＯ８のＮＯ几
ゲートの構成図、第９図は本発明になるブロック・ゲー
ト群のＣＭＯ８部分の構成図、第１０図は本発明になる
ＰＬＡの詳細構成図、第１１図は本発明０ＰＬＡの詳細
パターン図、第１２図は本発明の他の実施クリであるデ
ータ演算ユニットの構成図、第１３図は内部バスのプリ
チャージ・ディスチャージを示す図である。 ２１０・・・出力部、２２．２４．２７・・・出カッく
ンファ、２５，２６．２８・・・バスドライバ、２９゜
・４６１，４６２・・・プリチャージ回路、５２．５３
゜９０．９２，１３０，１３１・・・ＮＰＮトランジス
第 １ 口 策 ２ 口 藁 ３図 策 ４ 喝 策 ５ 凹 も ６７ ＮＭθＳ も ’ｉ 口 ￥ｌ Ｉｆ） 口 策 １３ 目 一２″。
Claims (1)
- 【特許請求の範囲】 １、半導体基板の主表面に構成されるデータ処理装置に
於いて、内部バスに連結されるＭＯ８’電界効果トラン
ジスタを含む論理ユニットのバス結合回路の少なくとも
一部をバイポーラトランジスタで構成することを特徴と
する半導体集積回路装置。 ２、半導体基板の主表面に構成されるデータ処理装置に
於いて、マイクロプログラム／ｋＬｏＭ出方部と、マイ
クロ命令デコーダ出力部の少なくとも一部忙バイポーラ
トランジスタを含む出力回路で構成することをＩ￥ｊ徴
とする半導体集積回路装置。 ３、特許請求の範囲第２項に於いて、マイクロ命令デコ
ーダはターム・ドライバ回路、プリチャージ回路、セン
ス・アンプ回［１７；）少なくとも一部にバイポーラト
ランジスタ（ｉ−宮むＰＬＡ回路を含むことを特徴とす
る半導体集積回路装置二４、％許請求の範囲第１項に於
いて、内部バスのプリチャージ回路をバイポーラトラン
ジスタで構成することを特徴とする半導体集積回路装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58064104A JPS59188959A (ja) | 1983-04-11 | 1983-04-11 | 半導体集積回路装置及びマイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58064104A JPS59188959A (ja) | 1983-04-11 | 1983-04-11 | 半導体集積回路装置及びマイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59188959A true JPS59188959A (ja) | 1984-10-26 |
| JPH0471279B2 JPH0471279B2 (ja) | 1992-11-13 |
Family
ID=13248433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58064104A Granted JPS59188959A (ja) | 1983-04-11 | 1983-04-11 | 半導体集積回路装置及びマイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59188959A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62245656A (ja) * | 1986-04-18 | 1987-10-26 | Oki Electric Ind Co Ltd | 信号処理用ｌｓｉ回路 |
| US4907059A (en) * | 1985-01-30 | 1990-03-06 | Kabushiki Kaisha Toshiba | Semiconductor bipolar-CMOS inverter |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5698783A (en) * | 1980-01-09 | 1981-08-08 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor memory device |
| JPS59104256U (ja) * | 1982-12-29 | 1984-07-13 | 松下電器産業株式会社 | マイクロコンピユ−タの入出力拡張装置 |
-
1983
- 1983-04-11 JP JP58064104A patent/JPS59188959A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5698783A (en) * | 1980-01-09 | 1981-08-08 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor memory device |
| JPS59104256U (ja) * | 1982-12-29 | 1984-07-13 | 松下電器産業株式会社 | マイクロコンピユ−タの入出力拡張装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4907059A (en) * | 1985-01-30 | 1990-03-06 | Kabushiki Kaisha Toshiba | Semiconductor bipolar-CMOS inverter |
| JPS62245656A (ja) * | 1986-04-18 | 1987-10-26 | Oki Electric Ind Co Ltd | 信号処理用ｌｓｉ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0471279B2 (ja) | 1992-11-13 |
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