JP2599960B2 - 出力回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、出力回路（出力バッファ）に関するもの
で、例えばゲートアレイ集積回路によって構成されるデ
ィジタル処理装置等に複数個設けられ所定のタイミング
信号に従って同時に動作状態とされる出力回路等に利用
して特に有効な技術に関するものである。

〔従来の技術〕

同時に動作状態とされる複数の出力回路を有し、コン
ピュータ等のディジタル処理装置を構成するゲートアレ
イ集積回路がある。また、このような出力回路に用いら
れるプッシュ・プル型出力回路が、例えば、1979年、米
国ロバート・イー・クリガー出版社発行の『MOS集積回
路（MOSINTEGRATED CIRCUITS）』246頁〜249頁に記載さ
れている。

〔発明が解決しようとする課題〕

第11図には、上記に記載されるプッシュ・プル型出力
回路を用いた標準的なトライステート出力回路の一例の
回路図が示されている。この出力回路は、例えば出力制
御信号φoeに従って同時に動作状態とされるｎ＋１個の
データ出力バッファDOCB0〜DOBnと、シーケンス制御信
号CTaを出力するための出力バッファOBcとを含む。各出
力バッファは、回路の電源電圧Vccと接地電位との間に
直列形態に設けられるＮチャンネル型の出力MOSFETQ21
及びQ22をそれぞれ含む。各出力バッファの出力MOSFETQ
21及びQ22のゲートには、対応する反転内部出力信号▲
▼〜▲▼と出力制御信号φoeに従って選択
的に形成される内部信号がそれぞれ供給される。つま
り、出力MOSFETQ21は、出力制御信号φoeがハイレベル
とされ対応する反転内部出力信号▲▼〜▲
▼が論理“1"のロウレベルとされるとき選択的にオン状
態とされ、対応する出力端子にハイレベルの出力信号を
送出する。このとき、出力MOSFETQ21は、出力MOSFETQ22
を負荷とするソースフォロア回路を構成する。一方、出
力MOSFETQ22は、出力制御信号φoeがハイレベルとされ
対応する反転内部出力信号▲▼〜▲▼が論
理“0"のハイレベルとされるとき選択的にオン状態とさ
れ、対応する出力端子ロウレベルの出力信号を送出す
る。このとき、出力MOSFETQ22は、出力MOSFETQ21を負荷
とするソース接地型の増幅回路を構成する。

一方、出力バッファOBcでは、ノア（NOR）ゲート回路
NOG9及びナンド（NAND）ゲート回路NAG7が常に伝達状態
とされる。このため、出力バッファOBcの出力MOSFETQ21
及びQ22は、反転内部出力信号Coに従って、ロウレベル
又はハイレベルのシーケンス制御信号CTaを選択的に出
力端子CTaから送出する。このシーケンス制御信号CTa
は、例えばディジタル処理装置の次の命令ステップを選
択するために用いられる。

ところで、上記出力バッファDOBo〜DOBn及びCBcに
は、出力端子D0〜Dn及びCTaを介して出力信号線に結合
される抵抗性、インダクタンス性及び容量性の負荷が結
合される。また、これらの出力バッファには、接地電位
供給線GNDを介して回路の接地電位が供給され、この接
地電位供給線GNDには、同様な抵抗性負荷Rs及びインダ
クタンス性負荷Ls等が結合される。さらに、これらの出
力バッファを含むディジタル処理装置等では、その動作
が高速化されるにしたがって、出力MOSFETのサイズを大
きくしそのコンダクタンスすなわちオン抵抗を小さくし
て、その駆動能力を大きくする傾向にある。

このため、例えば複数のデータ出力バッファが同時に
動作状態とされ複数の出力MOSFETが一斉にオン状態とさ
れる場合、電源電圧供給線や接地電位供給線GNDに急激
な電流の変化が生じる。この変化は、例えばすべてデー
タ出力バッファから論理“0"すなわちロウレベルの出力
信号が送出される場合において著しく、FIG.12に示され
るように、接地電位供給線GNDに寄生インダクタンスLs
等による比較的大きな電源ノイズを発生させる。すなわ
ち、データ出力バッファDOBo〜DOBnの出力MOSFETQ21が
一斉にオン状態にされると、各出力信号線に結合される
負荷容量が一斉にディスチャージされ、その放電電流が
接地電位供給線GNDに流れる。このとき、各データ出力
バッファの出力MOSFETQ21は、そのゲート・ソース間電
圧がそのドレイン電圧に関係なくほぼ一定とされること
から、安定したオン状態とされる。したがって、接地電
位供給線GNDには、その寄生インダクタンスをLsとし放
電電流を1gとするとき、 ΔＶ＝Ls×1g/Δｔ なるノイズが発生する。この接地電位供給線GNDのノイ
ズは、さらに、例えば近接して配置される出力バッファ
OBcから出力されるロウレベルのシーケンス制御信号CTa
に対して、ロウレベル出力信号の最大仕様V_OLを越える
ようなノイズを発生させる。このことは、ディジタル処
理装置等の命令制御回路における命令制御動作を誤まら
せ、装置全体の誤動作を招く原因となる。

また、これに対処するため、本願発明者等は、この発
明に先立って、第11図に点線で示されるようなミラー容
量Ｃを付加することを考えたが、第12図に点線で示され
るように、ミラー容量によって出力信号レベルに異常な
ピークが生じるとともに、比較的大きなミラー容量を実
現するためにレイアウト効率が低下し高集積化が阻害さ
れる結果となった。

出力回路における以上のような問題を解決すること
は、回路の標準化が必要とされ電源電圧供給線及び接地
電位供給線を機能的に分割して設けることの出来ないゲ
ートアレイ集積回路等において、特に必要とされるもの
である。

この発明の目的は、レイアウト効率を低下させること
なくノイズの低減を図った出力回路を提供することにあ
る。この発明の他の目的は、同時に動作状態とされる複
数の出力回路を含むディジタル処理装置等の電源電圧供
給線及び接地電位供給線に発生させるノイズのレベルを
制御し、その誤動作を防止することにある。

この発明の前記ならびにその他の目的と新規な特徴
は、この明細書の記述及び添付図面から明らかになるで
あろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記のとおりである。すなわ
ち、出力回路の出力端子と回路の電源電圧及び／又は回
路の接地電位との間に設けられる出力MOSFETのゲートと
上記出力端子との間に、対応する出力MOSFETがオン状態
とされる当初において一時的に伝達状態とされる帰還経
路を設け、あるいは上記出力MOSFETのゲート・ソース間
に、上記出力MOSFETがオン状態とされる当初において一
時的に伝達状態とされる短絡回路を設けるものである。

〔作用〕

上記した手段によれば、上記出力MOSFETがオン状態と
される当初において、上記出力MOSFETを基本構成とする
出力増幅回路の増幅率を一時的に小さくすることができ
るため、出力信号の立ち上がり又は立ち下がり時におけ
るレベル変化を緩やかにすることができる。これによ
り、電源電圧供給線又は接地電位供給線に発生されるノ
イズのレベルを抑制し、出力回路を含むディジタル処理
装置等の誤動作を防止できる。

〔実施例〕

第１図には、この発明が適用された出力回路を含むデ
ィジタル処理装置の一実施例のブロック図が示されてい
る。この実施例のディジタル処理装置は、特に制限され
ないが、共通の実装ボード上に搭載される複数のユニッ
トを含む。このうち、第１図には、算術論理演算ユニッ
トALU及び命令制御ユニットCTUが例示的に示される。こ
れらのユニットは、特に制限されないが、標準的なゲー
トアレイ集積回路にオプショナルな設計追加を行うこと
によって構成される。この発明が適用された上記出力回
路は、特に制限されないが、ディジタル処理装置の算術
論理演算ユニットALUに含まれる。なお、算術論理演算
ユニットALU及び命令制御ユニットCTUを構成するゲート
アレイ集積回路の回路素子は、特に制限されないが、そ
れぞれ単結晶シリコンのような１個の半導体基板上に形
成される。また、ディジタル処理装置を構成する各ユニ
ットは、各半導体基板の外部端子や実装ボード上に形成
されるバス（信号母線）を介して結合される。これによ
り、このディジタル処理装置は、ストアド・プログラム
方式を採る１個の処理装置として機能する。

第１図において、算術論理演算ユニットALUは、算術
論理演算回路ALCを基本構成とする。算術論理演算回路A
LCは、各種の論理演算回路を含み、その演算モードは、
特に制限されないが、命令制御ユニットCTUから制御バ
スCB及び入力バッファIBiを介して供給されるｊ＋ｉビ
ットの演算コードaco〜acjにより指定される。演算コー
ドaco〜acjは、演算コードデコーダACDによりデコード
される。その結果、対応する演算モード信号が算術論理
演算回路ALCに供給される。

算術論理演算回路ALCの一方の入力端子には、レジス
タ群REGG指定されたレジスタから内部バスBAを介して、
第１の演算データが供給され、またその他方の入力端子
には、レジスタ群REGGの他のレジスタから内部バスBBを
介して、第２の演算データが供給される。算術論理演算
回路ALCは、これらの演算データに対して、上記演算モ
ード信号に従った所定の演算処理を施す。算術論理演算
回路ALCの出力信号は、内部バスBCを介して、レジスタ
群REGGの所定のレジスタに伝達され、保持される。

ところで、算術論理演算回路ALCのキャリーフラグや
サインビット等は、特に制限されないが、条件判定回路
CNDに供給される。条件判定回路CNDは、上記キャリーフ
ラグやサインビット等に従って反転内部出力信号▲
▼を形成する。この反転内部出力信号▲▼は、出力
バッファOBcを介して、命令制御ユニットCTUにシーケン
ス制御信号CTaとして伝達される。命令制御ユニットCTU
は、後述するように、上記シーケンス制御信号CTaや他
のユニットから供給される各シーケンス制御信号等に従
って、次に実行するべき命令のアドレスを決定する。

算術論理演算ユニットALUが所定の演算モードとされ
るとき、算術論理演算回路ALCの演算結果は、内部バスB
Cからデータ出力バッファDOBo〜DOBnを介して、データ
バスDBに送出される。これらのデータは、上記データバ
スDBを介して、ディジタル処理装置の図示されない他の
ユニットに伝達される。このとき、データ出力バッファ
DOBo〜DOBnには、特に制限されないが、上記演算結果に
従って形成される反転内部出力信号▲▼〜▲
▼がそれぞれ供給される。また、これらのデータ出力
バッファDOBo〜DOBnは、算術論理演算ユニットALUの図
示されないタイミング発生回路から供給される出力制御
信号φoeに従って、選択的に動作状態とされる。算術論
理演算ユニットALUは、上記データ出力バッファDOBo〜D
OBnや出力バッファOBcを含む複数の出力バッファを具備
する。これらの出力バッファには、共通の外部端子Ｇ及
び接地電位供給線GNDを介して、回路の接地電位（第２
の電源電圧）が供給される。

命令制御ユニットCTUは、特に制限されないが、制御
回路CTLと命令シーケンス制御回路ISC及びリードオンリ
ーメモリROMを含む。このうち、リードオンリーメモリR
OMは、ディジタル処理装置の動作を制御するための一連
のプログラムを格納する。これらのプログラムは、リー
ドオンリーメモリROMの各アドレスに記憶される複数の
命令により構成される。

命令制御ユニットCTUの制御回路CTLには、特に制限さ
れないが、ディジタル処理装置の各ユニットから入力バ
ッファIBaないしIBxを介して、複数のシーケンス制御信
号CTaないしCTxが供給される。制御回路CTLは、これら
のシーケンス制御信号に従って、ディジタル処理装置が
実行すべき次の命令のアドレスを決定し、ｉ＋１ビット
のアドレス信号ad0〜adiとしてアドレスデコーダADに供
給する。

アドレスデコーダADは、上記アドレス信号ad0〜adiを
デコードし、リードオンリーメモリROMの対応するアド
レスを選択状態とする。その結果、リードオンリーメモ
リROMの指定されたアドレスから１個の命令が読み出さ
れ、上記命令シーケンス制御回路ISCに伝達される。

命令シーケンス制御回路ISCは、上記リードオンリー
メモリROMから供給される命令を部分的にデコードし、
ディジタル処理装置の対応するユニットを起動する。リ
ードオンリーメモリROMから読み出された命令が各種の
演算命令である場合、命令シーケンス制御回路ISCは、
上記命令をもとに上述の演算コードaco〜acjを形成し、
出力バッファOBiを介して、上記算術論理演算ユニットA
LUに供給する。

第２図には、第１図のディジタル処理装置の算術論理
演算ユニットALUのデータ出力バッファDOBo〜DOBn及び
出力バッファOBcの一実施例の回路図が示されている。
以下の図において、チャンネル（バックゲート）部に矢
印が付加されるMOSFETはＰチャンネル型であり、矢印の
付加されないＮチャンネルMOSFETと区別して表示され
る。

この実施例の算術論理演算ユニットALUには、前述の
ように、ｎ＋１個のデータ出力バッファDOBo〜DOBnとシ
ーケンス制御信号CTa用の出力バッファOBcが含まれる。
このうち、データ出力バッファDOBo〜DOBnには、算術論
理演算回路ALCから内部バスBCを介して対応する反転内
部出力信号▲▼〜▲▼がそれぞれ供給され
る。データ出力バッファDOBo〜DOBnは、算術論理演算ユ
ニットALUの図示されないタイミング発生回路から供給
される出力制御信号φoeに従って選択的に動作状態とさ
れ、対応する反転内部出力信号▲▼〜▲▼
に従った出力信号を、データ出力端子Do〜Dnを介してデ
ータバスDBに送出する。

第２図において、出力制御信号φoeは、特に制限され
ないが、データ出力バッファDOBo〜DOBnのナンド（NAN
D）ゲート回路NAG1の一方の入力端子に共通に供給され
る。また、出力制御信号φoeは、インバータ回路N1によ
って反転された後、データ出力バッファDOBo〜DOBnのノ
ア（NOR）ゲート回路NOG1の一方の入力端子に共通に供
給される。

データ出力バッファDOBo〜DOBnのノアゲート回路NOG1
及びナンドゲート回路NAG1の他方の入力端子はそれぞれ
共通接続され、対応する反転内部出力信号▲▼〜
▲▼がそれぞれ供給される。これらの反転内部出
力信号▲▼〜▲▼は、出力されるべきデー
タが論理“0"のときにハイレベルとされ、また論理“1"
のときにロウレベルとされる。

これにより、各データ出力バッファDOBo〜DOBnのノア
ゲートNOG1の出力信号は、出力制御信号φoeがハイレベ
ルすなわちインバータ回路N1の出力信号がロウレベルと
され対応する反転内部出力信号▲▼〜▲▼
が論理“1"すなわちロウレベルとされるとき、選択的に
ハイレベルとされる。また、データ出力バッファDOBo〜
DOBnのナンドゲートNAG1の出力信号は、出力制御信号φ
oeがハイレベルとされ対応する反転内部出力信号▲
▼〜▲▼が論理“0"すなわちハイレベルとされ
るとき、選択的にロウレベルとされる。

データ出力バッファDOBo〜DOBnにおいて、回路の電源
電圧Vcc（第１電源電圧）と接地電位線GNDとの間には、
特に制限されないが、Ｎチャンネル型の２個の出力MOSF
ETQ1（第１の出力MOSFET）及びQ2（第２の出力MOSFET）
がそれぞれ直列形態に設けられる。出力MOSFETQ1及びQ2
の共通接続されたソース及びドレインは、対応するデー
タ出力端子D0〜Dnにそれぞれ結合される。

各データ出力バッファの出力MOSFETQ1のゲートには、
対応する上記のノアゲートNOG1の出力信号が供給され
る。このため、出力MOSFETQ1は、ノアゲート回路NOG1の
出力信号がハイレベルとなるときすなわち出力制御信号
φoeがハイレベルとされ対応する反転出力信号▲
▼〜▲▼が論理“1"のロウレベルとされるとき、
それぞれ選択的にオン状態となる。これにより、データ
出力端子D0〜Dnには、対応する出力MOSFETQ1を介して、
電源電圧Vccのようなハイレベルの出力信号が送出され
る。一方、各データ出力バッファの出力MOSFETQ2のゲー
トには、上記ナンドゲートNAG1の出力信号のインバータ
回路N2による反転信号が供給される。これらの出力MOSF
ETQ2のゲートと対応するデータ出力端子D0〜Dnとの間に
は、特に制限されないが、直列形態のＮチャンネルMOSF
ETQ3（第３のMOSFET）及びQ4（第４のMOSFET）が設けら
る。MOSFETQ3のゲートには、上記ナンドゲート回路NAG1
の出力信号のインバータ回路N3による反転信号が供給さ
れる。また、MOSFETQ4のゲートには、ナンドゲート回路
NAG1の出力信号のインバータ回路N4及びN5による遅延信
号が供給される。ここで、インバータ回路N2を構成する
MOSFETは、特に制限されないが、インバータ回路N3を構
成するMOSFETに比較してやや小さなコンダクタンスを持
つように設計される。また、インバータ回路N4及びN5を
構成するMOSFETは、これらの遅延時間が例えば数ナノ秒
（ns）程度となるようなコンダクタンスをもつように設
計される。

一方、出力バッファOBcは、上記データ出力バッファD
OBo〜DOBnと同一の回路構成とされる。特に制限されな
いが、出力バッファOBcのノアゲート回路NOG1の一方の
入力端子は回路の接地電位に供給され、ナンドゲート回
路NAG1の一方の入力端子は回路の電源電圧Vccに結合さ
れる。これらのノアゲート回路NOG1及びナンドゲート回
路NAG1の他方の入力端子には、上述の条件判定回路CND
から、反転内部出力信号▲▼が共通に供給される。
これらのことから、出力バッファOBcのノアゲート回路N
OG1及びナンドゲートNAG1は、常時伝達状態とされ、そ
の出力信号すなわちシーケンス制御信号CTaは、上記反
転内部出力信号▲▼に従って選択的にハイレベル又
はロウレベルとされる。すなわち、条件判定回路CNDの
出力信号が有効とされ反転内部出力信号▲▼がロウ
レベルとされるとき出力バッファOBcのノアゲート回路N
OG1の出力信号がハイレベルとされ、出力MOSFETQ1がオ
ン状態となる。したがって、シーケンス制御信号CTa
は、回路の電源電圧Vccのようなハイレベルとされる。
上記反転内部出力信号▲▼がハイレベルとされると
き、ナンドゲート回路NAG1の出力信号はロウレベルとさ
れ、出力MOSFETQ2がオン状態となる。したがってシーケ
ンス制御信号CTaは、回路の接地電位のようなロウレベ
ルとされる。

第３図には、第２図のデータ出力バッファDOBo〜DOBn
の一実施例の信号波形図が示されている。同図及び第２
図をもとに、この実施例の出力回路の動作の概要を説明
する。なお、第３図の信号波形図では、反転内部出力信
号▲▼〜▲▼は、当初論理“1"すなわちロ
ウレベルとされ、出力制御信号φoeがハイレベルとされ
た後、論理“0"すなわちハイレベルに反転される。この
間、出力バッファOBcから送出されるシーケンス制御信
号CTaは、ロウレベルのままとされる。

第３図において、出力制御信号φoeがロウレベルとさ
れるとき、インバータ回路N1の出力信号すなわち反転出
力制御信号▲▼はハイレベルとなる。したがっ
て、各データ出力バッファDOBo〜DOBnのナンドゲート回
路NAG1の出力信号n1はハイレベルとされ、ノアゲート回
路NOG1の出力信号は、ロウレベルとされる。このため、
出力MOSFETQ1及びQ2はともにオフ状態となり、各データ
出力バッファの出力信号すなわち出力データD0〜Dnは、
すべてハイインピーダンス状態Hzとされる。このとき、
ナンドゲート回路NAG1の出力信号n1ハイレベルとされる
ことで、インバータ回路N2及びN3の出力信号n2及びn3が
ともにロウレベルとなり、インバータ回路N5の出力信号
n4はハイレベルとなる。したがって、帰還回路を構成す
るMOSFETQ3はオフ状態とされ、MOSFETQ4はオン状態とさ
れる。

算術論理演算ユニットALUが所定の演算モードとされ
所定のタイミングで出力制御信号φoeがハイレベルとさ
れると、各データ出力バッファのノアゲート回路NOG1の
出力信号は、対応する反転内部出力信号▲▼〜▲
▼がロウレベルであることから、ハイレベルとな
る。また、各データ出力バッファのナンドゲート回路NA
G1の出力信号n1は、対応する反転内部出力信号▲
▼〜▲▼がロウレベルであることから、そのまま
ハイレベルとされる。したがって、出力MOSFETQ1がオン
状態とされ、また出力MOSFETQ2はオフ状態のままとされ
る。このため、各データ出力バッファの出力信号すなわ
ち出力データD0〜Dnは、一斉に回路の電源電圧Vccのよ
うなハイレベルとされる。

次に、出力制御信号φoeがハイレベルとされた状態
で、反転内部出力信号Do0〜Donが論理“1"すなわちロウ
レベルから論理“0"すなわちハイレベルに変化される。
各データ出力バッファでは、ノアゲート回路NOG1の出力
信号がロウレベルとされ、代わってナンドゲート回路NA
G1の出力信号n1がロウレベルとされる。このため、まず
比較的大きなコンダクタクスを持つMOSFETにより構成さ
れるインバータ回路N3の出力信号n3がハイレベルとさ
れ、やや遅れてインバータ回路N2の出力信号n2がハイレ
ベルとされる。また、さらに時間Tfだけ遅れて、インバ
ータ回路N5の出力信号n4がハイレベルからロウレベルに
変化される。

各データ出力バッファでは、ノアゲート回路NOG1の出
力信号がロウレベルとされることで、出力MOSFETQ1がオ
フ状態となり、またインバータ回路N2の出力信号n2がハ
イレベルとされることで、出力MOSFETQ2がオン状態とな
る。したがって、各データ出力バッファの出力信号すな
わち出力データD0〜Dnは、各出力端子の容量性負荷がデ
ィスチャージされることで、一斉に回路の接地電位のよ
うなロウレベルに反転されようとする。

ところが、データ出力バッファDOBo〜DOBnでは、イン
バータ回路N3出力信号n3がハイレベルとされることで、
帰還回路を構成するMOSFETQ3がオン状態となる。また、
時間Tfだけ遅れてインバータ回路N5の出力信号n4がロウ
レベルとされることで、MOSFETQ4がオフ状態となる。し
たがって、MOSFETQ3がオン状態となってからMOSFETQ4が
オフ状態となるまでの間、言い換えると時間Tfの間、出
力MOSFETQ2のゲートは、対応する上記帰還回路を介し
て、対応するデータ出力端子D0〜Dnに結合される。この
ため、MOSFETQ2ゲートには、対応するデータ出力端子D0
〜Dnの出力信号が負帰還され、その増幅率が一時的に小
さくされる。これにより、出力データD0〜Dnは、比較的
小さな駆動能力とされるインバータ回路N2の特性に従っ
て比較的緩やかに、回路の接地電位のようなロウレベル
に向かって変化される。

上記時間Tfは、前述のように、インバータ回路N3を構
成するMOSFETのコンダクタンスとインバータ回路N4及び
N5を構成するMOSFETのコンダクタンス比に決定される。
このため、各MOSFETは、出力回路が要求される動作速度
を満足し、かつ出力データD0〜Dnのレベル変化が適度に
抑えられるような、所定なコンダクタンスを持つように
設計される。

データ出力バッファDOBo〜DOBnの出力信号すなわち出
力データD0〜Dnが比較的緩やかに変化されることで、接
地電位供給線GNDの電流変化は抑制される。このため、
接地電位供給線GNDに発生するノイズのレベルは著しく
縮小され、その結果、シーケンス制御信号CTa等に誘発
されるノイズも、ロウレベル出力時の最大仕様V_OLより
充分小さいものとされる。

以上のように、この実施例のデータ出力バッファDOBo
〜DOBnでは、対応するデータ出力端子D0〜Dnと回路の接
地電位との間に設けられる出力MOSFETのゲートと上記出
力端子との間に、直列形態のMOSFETQ3及びQ4からなる帰
還回路が設けられる。これらのMOSFETQ3及びQ4は、対応
する出力MOSFETQ2がオン状態とされるとき、所定の時間
Tfの間でけ、同時にオン状態とされる。この間、MOSFET
Q2のゲートには、対応するデータ出力端子の出力信号が
負帰還され、その増幅率が一時的に低く抑えられる。こ
のため、データ出力端子D0〜Dnのハイレベルは緩やかに
引き抜かれ、その結果接地電位線GNDのノイズが抑制さ
れる。したがって、出力バッファOBcから出力されるシ
ーケンス制御信号CTaは、出力バッファOBcに共通の接地
電位供給線GNDを介して回路の接地電位が供給されるに
もかかわらず、誘発ノイズが抑制される。これにより、
これらの出力バッファを含むディジタル処理装置の動作
は安定化され、信頼性の高いものとなる。

第４図には、この発明が適用された出力回路の第２の
実施例の回路図が示されている。

以下の実施例において、回路図には、ディジタル処理
装置の算術論理演算ユニットALUに含まれる出力回路の
うち、データ出力バッファDOBoが例示的に示されてい
る。図示されない他のデータ出力バッファDOB1〜DOBn
は、例示的に示されるデータ出力バッファDOBoと同一の
構成とされる。

この実施例の出力回路は、基本的に上記第２図に示さ
れる第１の実施例を踏襲する。同図において、ノアゲー
ト回路NOG2,ナンドゲート回路NAG2,インバータ回路N10
〜N13及びMOSFETQ5〜Q7は、FIG.2のノアゲート回路NOG
1,ナンドゲート回路NAG1,インバータ回路N2〜N5及びMOS
FETQ2〜Q4に、それぞれのまま対応する。以下、上記第
２図と異なる部分についてのみ、その説明を追加する。

第４図において、各データ出力端子D0〜Dnと回路の電
源電圧との間に設けられる第１の出力MOSFETは、Ｐチャ
ンネルMOSFETQ31に置き換えられる。したがって、出力M
OSFETQ31がオン状態とされ出力データD0〜Dnがハイレベ
ルとされる時点において、出力MOSFETQ31のゲート・ソ
ース間電圧はほぼ一定とされることから、第11図に示さ
れる従来の出力回路と同様な問題点が生じる。このた
め、この実施例の出力回路では、各データ出力端子D0〜
Dnと対応する出力MOSFETQ31のゲートとの間に、直列形
態とされるＰチャンネルMOSFETQ32（第５のMOSFET）及
びQ33（第６のMOSFET）からなる帰還回路が設けられ
る。

ノアゲート回路NOG2の出力信号は、インバータ回路N6
によって反転され、上記出力MOSFETQ31のゲートに供給
される。また、インバータ回路N7によって反転され、帰
還回路を構成するMOSFETQ32のゲートに供給されるとと
もに、インバータ回路N8及びN9を介してMOSFETQ33のゲ
ートに供給される。上記第１の実施例に対応して、イン
バータ回路N6を構成するMOSFETは比較的小さなコンダク
タンスを持つように設計され、インバータ回路N8及びN9
を構成するMOSFETはその遅延時間が上記時間Tfとなるよ
うに設計される。

この実施例の出力回路において、出力制御信号φoeが
ハイレベルとされた状態で対応する反転内部出力信号▲
▼〜▲▼がハイレベルからロウレベルに変
化されるとき、上記第１の実施例と同一な効果により、
出力データD0〜Dnの立ち下がり変化は緩やかなものとさ
れる。一方、出力制御信号φoeがハイレベルとされた状
態で対応する反転内部出力信号▲▼〜▲▼
がロウレベルからハイレベルに変化されるとき、帰還回
路を構成するMOSFETQ32及びQ33が、インバータ回路N8及
びN9の遅延時間に相当する時間Tfの間だけともにオン状
態とされる。この間、出力MOSFETQ31のゲートには、デ
ータ出力端子D0〜Dnのレベルすなわち出力データD0〜Dn
が負帰還される。このため、出力MOSFETQ31の基本構成
とする増幅回路の増幅率が一時的に小さくされ、出力デ
ータD0〜Dnの立ち上がり変化は緩やかなものとされる。

これらのことから、この実施例の出力回路では、出力
データD0〜Dnが一斉にハイレベル又はロウレベルとされ
ることで電源電圧供給線及び接地電位供給線に発生され
るノイズのレベルが、ともに抑制される。これにより、
上記電源電圧供給線及び接地電位供給線を介して動作電
源を受ける出力バッファOBc等から出力されるシーケン
ス制御信号CTa等に誘発されるノイズのレベルが抑制さ
れ、出力回路を含むディジタル処理装置の動作が安定化
されるものである。

第５図には、この発明が適用された出力回路の第３の
実施例の回路図が示されている。

同図において、ノアゲート回路NOG3,ナンドゲート回
路NAG3,インバータ回路N14及び出力MOSFETQ8,Q9は、第
２図のノアゲート回路NOG1,ナンドゲート回路NAG1,イン
バータ回路N2及び出力MOSFETQ1,Q2に、それぞれそのま
ま対応される。以下、上記第２図と異なる部分について
のみ、その説明を追加する。

第５図において、各出力バッファの出力MOSFETQ9（第
２の出力MOSFET）のゲートと対応するデータ出力端子D0
〜Dnとの間には、ＮチャンネルMOSFETQ10（第７のMOSFE
T）が設けられる。このMOSFETQ10は、出力MOSFETQ9に対
する帰還回路を構成する。MOSFETQ10のゲートには、対
応する反転内部出力信号▲▼〜▲▼がそれ
ぞれ供給される。

帰還回路を構成するMOSFETQ10は、対応する反転内部
出力信号▲▼〜▲▼が論理“0"のハイレベ
ルとされることで、出力制御信号φoeに関係なく、オン
状態となる。これにより、対応する出力MOSFETQ9がオン
状態とされるとき、そのゲートには、対応するデータ出
力端子D0〜Dnのレベルすなわち出力データD0〜Dnが負帰
還される。このため、出力MOSFETQ9を基本構成とする増
幅回路の増幅率は、一時的に小さくされる。これによ
り、出力データD0〜Dnのレベル変化は比較的緩やかなも
のとされ、接地電位供給線GNDのノイズのレベルが抑制
される。その結果、出力回路を含むディジタル処理装置
の動作が安定化され、その信頼性が高くされるものであ
る。

この実施例の場合、インバータ回路N14の出力信号が
ハイレベルとされることで、出力MOSFETQ9がオン状態と
され、同時に帰還回路を構成するMOSFETQ10がオン状態
とされる。このため、これらのMOSFETQ9及びQ10を介し
て、貫通電流が流される。したがって、この実施例は、
帰還量が少なくてすむような場合、すなわちMOSFETQ10
のコンダクタンスが比較的小さくてすむような場合にお
いて、有効な方法となる。言うまでもなく、この実施例
の出力回路は、上記第１及び第２の実施例に比較してそ
の回路構成が簡素化されることから、ディジタル処理装
置の低コスト化をあわせて推進できるものである。

第６図には、この発明が適用された出力回路の第４の
実施例の回路図が示されている。

この実施例の出力回路は、基本的に上記第５図に示さ
れる第３の実施例を踏襲する。同図において、出力MOSF
ETQ11と帰還回路を構成するMOSFETQ12は、第５図のMOSF
ETQ9及びQ10にそれぞれそのまま対応する。以下、第５
図に示される第３の実施例と異なる部分についてのみ、
説明を追加する。

第６図において、各出力バッファのデータ出力端子D0
〜Dnと回路の電源電圧との間には、Ｐチャンネル型の出
力MOSFETQ34（第１の出力MOSFET）が設けられる。この
出力MOSFETQ34がオン状態とされ出力データD0〜Dnがハ
イレベルに変化される時点において、出力MOSFETQ34の
ゲート・ソース間電圧はほぼ一定とされ、第11図に示さ
れる従来の出力回路と同様な問題点が生じる。このた
め、この実施例の出力回路では、各データ出力端子D0〜
Dnと対応する出力MOSFETQ34のゲートとの間に、Ｐチャ
ンネルMOSFETQ35（第８のMOSFET）からなる帰還回路が
設けられる。

帰還回路を構成するMOSFETQ35のゲートは、もう一つ
の帰還回路を構成するＮチャンネルMOSFETQ12のゲート
に共通結合され、さらにインバータ回路N15の出力端子
に結合される。インバータ回路N15の入力端子には、対
応する内部出力信号Do0〜Donがそれぞれ供給される。内
部出力信号Do0〜Donは、論理“0"においてロウレベルと
され、論理“1"においてハイレベルとされる。したがっ
て、MOSFETQ35は、インバータ回路N15の出力信号がロウ
レベルとされるとき、すなわち対応する内部出力信号Do
0〜Donが論理“1"のハイレベルとされるとき、選択的に
オン状態とされる。また、MOSFETQ12は、インバータ回
路N15の出力信号がハイレベルとされるとき、すなわち
対応する内部出力信号Do0〜Donが論理“0"のロウレベル
とされるとき、選択的にオン状態とされる。

出力MOSFETQ34のゲートには、ナンドゲート回路NAG4
の出力信号が供給される。ナンドゲート回路NAG4の一方
の入力端子には、出力制御信号φoeが供給され、その他
方の入力端子には、対応する内部出力信号Do0〜Donがそ
れぞれ供給される。これにより、出力MOSFETQ34は、ナ
ンドゲート回路NAG4の出力信号がロウレベルとされると
き、すなわち出力制御信号φoeがハイレベルとされ対応
する内部出力信号Do0〜Donが論理“1"のハイレベルとさ
れるとき、選択的にオン状態とされる。出力MOSFETQ34
がオン状態とされることで、対応する出力データD0〜Dn
は、回路の電源電圧Vccのようなハイレベルとされる。
このとき、インバータ回路N15の出力信号はロウレベル
とされるため、前述のように、帰還回路を構成するMOSF
ETQ35がオン状態とされる。このため、出力MOSFETQ34の
ゲートには，出力データD0〜Dnのレベルが負帰還され、
出力MOSFETQ34を基本構成とする増幅回路の増幅率は、
一時的に小さくされる。これにより、出力データD0〜Dn
の立ち上がり変化は比較的緩やかなものとされ、出力回
路を含むディジタル処理装置の動作が安定化されるもの
である。

一方、出力MOSFETQ11のゲートには、ノアゲート回路N
OG4の出力信号が供給される。ノアゲート回路NOG4の一
方の入力端子には、反転出力制御信号▲▼が供給
され、その他方の入力端子には、対応する内部出力信号
Do0〜Donがそれぞれ供給される。これにより、出力MOSF
ETQ11は、ノアゲート回路NOG4の出力信号がハイレベル
とされるとき、すなわち出力制御信号φoeがハイレベル
とされ対応する内部出力信号Do0〜Donが論理“0"のロウ
レベルとされるとき、選択的にオン状態とされる。出力
MOSFETQ11がオン状態とされることで、対応する出力デ
ータD0〜Dnは、回路の接地電位のようなロウレベルとさ
れる。このとき、インバータ回路N15の出力信号はハイ
レベルとされるため、前述のように、帰還回路を構成す
るMOSFETQ12がオン状態とされる。このため、出力MOSFE
TQ11のゲートには、出力データD0〜Dnのレベルが負帰還
され、出力MOSFETQ11を基本構成とする増幅回路の増幅
率は、一時的に小さくされる。これにより、出力データ
D0〜Dnの立ち下がり変化は緩やかなものとされ、出力回
路を含むディジタル処理装置の動作が安定化されるもの
である。

この実施例は、各出力バッファのハイレベル出力用の
出力MOSFETがＰチャンネル型とされる場合に有効であ
り、上記第３の実施例と同様に、出力回路の構成が簡素
化され、ディジタル処理装置の低コスト化をあわせて推
進できるという効果が得られる。

第７図には、この発明が適用された出力回路の第５の
実施例の回路図が示されている。

この実施例は、これまでの実施例においてデータ出力
端子と出力MOSFETのゲートとの間に設けられる帰還回路
に代えて、出力MOSFETのゲート及びソース間に設けら
れ、対応する出力MOSFETがオン状態とされる当初におい
て一時的に伝達状態とされる短絡回路を含む。この短絡
回路は、後述するように、出力MOSFETがオン状態とされ
る当初において出力MOSFETを基本構成とする出力増幅回
路の増幅率を一時的に小さくする作用を持つ。

第７図に示されるノアゲート回路NOG5,ナンドゲート
回路NAG5,インバータ回路N16及び出力MOSFETQ13,Q14
は、第２図に示されるノアゲート回路OG1,ナンドゲート
回路NAG1,インバータ回路N2及び出力MOSFETQ1,Q2に、そ
れぞれそのまま体対応される。以下、第２図と異なる部
分についてのみ、その説明を追加する。

第７図において、データ出力バッファDOBo〜DOBnは、
回路の電源電圧Vccと接地電位供給線GNDとの間に直列形
態に設けられるＮチャンネル型の出力MOSFETQ13（第１
の出力MOSFET）及びQ14（第２の出力MOSFET）を基本構
成とする。出力MOSFETQ13のゲートは、ノアゲート回路N
OG5の出力端子に結合され、出力MOSFETQ14のゲートは、
インバータ回路N16の出力端子に結合される。インバー
タ回路N16の入力端子は、ナンドゲート回路NAG5の出力
端子に結合される。これにより、出力MOSFETQ13は、ノ
アゲート回路NOG5に出力信号がハイレベルとされると
き、すなわち反転出力制御信号▲▼がロウレベル
とされ対応する反転内部出力信号▲▼〜▲
▼が論理“1"のロウレベルとされるとき、選択的にオン
状態となる。これにより、対応する出力データD0〜Dn
は、回路の電源電圧Vccのようなハイレベルとされる。
一方、出力MOSFETQ14は、インバータ回路N16の出力信号
がハイレベルとされるとき、すなわち出力制御信号φoe
がハイレベルとされ対応する反転内部出力信号▲
▼〜▲▼が論理“0"のハイレベルとされるとき、
選択的にオン状態となる。これにより、対応する出力デ
ータD0〜Dnは、回路の接地電位のようなロウレベルとさ
れる。

この実施例において、出力MOSFETQ13は、これまでの
実施例と同様に、ソースフォロア型の増幅回路を構成す
る。このため、この実施例では、ノアゲート回路NOG5の
駆動能力を比較的小さくされる。これにより、出力MOSF
ETQ13のゲート・ソース間電圧が対応する出力データD0
〜Dnの立ち上がりとともに小さくされるのとあいまっ
て、出力データD0〜Dnの立ち上がりは緩やかなものとさ
れる。このため、出力MOSFETQ13が一斉にオン状態とさ
れることで電源電圧供給線に発生するノイズは、特に対
策を必要とすることなく抑制される。

この実施例のデータ出力バッファでは、さらに出力MO
SFETQ14のゲートとそのソースすなわち回路の接地電位
との間に、MOSFETQ15（第９のMOSFET）からなる短絡回
路が設けられる。このMOSFETQ15のゲートには、上記ナ
ンドゲート回路NAG5の出力信号のインバータ回路N17及
びN18による遅延信号が供給される。ナンドゲート回路N
AG5の出力信号がハイレベルとされるとき、インバータ
回路N16の出力信号はロウレベルとされ、出力MOSFETQ14
はオフ状態とされる。このとき、インバータ回路N18の
出力信号はハイレベルとされ、MOSFETQ15はオン状態と
される。ナンドゲート回路NAG5の出力信号がロウレベル
とされると、インバータ回路N16の出力信号はハイレベ
ルとなり、前述のように、出力MOSFETQ14がオン状態と
なる。このとき、インバータ回路N18の出力信号は、イ
ンバータ回路N17及びN18による遅延時間に相当する間、
インバータ回路N16の出力信号とともにハイレベルとさ
れる。したがって、MOSFETQ15は、出力MOSFETQ14がオン
状態とされる当初において、インバータ回路N17及びN18
による遅延時間だけ同時にオン状態となり、短絡回路は
伝達状態とされる。この間、出力MOSFETQ14のゲート電
圧は、インバータ回路N16を構成するＰチャンネルMOSFE
Tと上記MOSFETQ15のコンダクタンス比によって決まる所
定の電圧に抑えられる。したがって、出力MOSFETQ14の
コンダクタンスが小さくされ、出力MOSFETQ14の基本構
成とする出力増幅回路の増幅率が一時的に小さくされ
る。

第８図には、第７図のデータ出力バッファDOBo〜DOBn
の一実施例の信号波形図が示されている。同図及び第７
図をもとに、この実施例の出力回路の動作の概要を説明
する。なお、第８図の信号波形図では、反転内部出力信
号▲▼〜▲▼は、当初論理“1"すなわちロ
ウレベルとされ、出力制御信号φoeがハイレベルとされ
た後、論理“0"すなわちハイレベルに反転される。この
間、出力バッファOBcから送出されるシーケンス制御信
号CTaは、ロウレベルのままとされる。

第８図において、出力制御信号φoeがロウレベルとさ
れ対応する反転出力制御信号▲▼がハイレベルと
されるとき、各データ出力バッファDOBo〜DOBnのノアゲ
ート回路NOG5の出力信号はロウレベルとされ、ナンドゲ
ート回路NAG5の出力信号n5はハイレベルとされる。ま
た、ナンドゲート回路NAG5の出力信号n5がハイレベルと
されることで、インバータ回路N16の出力信号n6はロウ
レベルとされる。このため、出力MOSFETQ13及びQ14はと
もにオフ状態となり、各データ出力バッファの出力信号
すなわち出力データD0〜Dnは、すべてハイインピーダン
ス状態Hzとされる。このとき、ナンドゲート回路NAG5の
出力信号n5がハイレベルとされることで、インバータ回
路N18の出力信号n7がハイレベルとされ、短絡回路を構
成するMOSFETQ15は、オン状態となる。また、出力MOSFE
TQ14のゲート電圧は、インバータ回路N16の出力信号が
ロウレベルとされMOSFETQ15がオン状態となることで、
ロウレベルとされる。

算術論理演算ユニットALUが所定の演算モードとされ
所定のタイミングで出力制御信号φoeがハイレベルとさ
れると、各データ出力バッファのノアゲート回路NOG5の
出力信号は、対応する反転内部出力信号▲▼〜▲
▼が論理“1"のロウレベルであることから、ハイ
レベルとなる。また、ナンドゲート回路NAG5の出力信号
n5は、対応する反転内部出力信号▲▼〜▲
▼がロウレベルであることから、そのままハイレベルと
される。したがって、出力MOSFETQ13がオン状態とさ
れ、また出力MOSFETQ14はオフ状態のままとされる。こ
のため、各データ出力バッファの出力信号すなわち出力
データD0〜Dnは、一斉に回路の電源電圧Vccのようなハ
イレベルとされる。このとき、出力MOSFETQ13のゲート
・ソース間電圧は、出力データD0〜Dnのレベルが上昇す
ることで徐々に小さくされ、またノアゲート回路NOG5の
駆動能力は比較的小さくなるように設計される。したが
って、出力データD0〜Dnの立ち上がりは、自動的に緩や
かなものとされ、電源電圧供給線に発生されるノイズの
レベルは抑制される。

次に、出力制御信号φoeがハイレベルとされた状態
で、反転内部出力信号▲▼〜▲▼が一斉に
論理“1"のロウレベルから論理“0"のハイレベルに変化
される。各データ出力バッファでは、ノアゲート回路NO
G5の出力信号がロウレベルとされ、ナンドゲート回路NA
G5の出力信号n5がロウレベルとされる。このため、まず
インバータ回路N16の出力信号がハイレベルとされ、イ
ンバータ回路N17及びN18の遅延時間Tsだけ遅れてインバ
ータ回路N18の出力信号n7がロウレベルとされる。

各データ出力バッファでは、ノアゲート回路NOG5の出
力信号がロウレベルとされることで、出力MOSFETQ13が
オフ状態となり、またインバータ回路N16の出力信号が
ハイレベルとされることで、出力MOSFETQ14がオン状態
になろうとする。

ところが、この実施例のデータ出力バッファでは、イ
ンバータ回路N16の出力信号がハイレベルとされてから
インバータ回路N18の出力信号n7がロウレベルとされる
までの間、すなわちインバータ回路N17及びN18による遅
延時間Tsの間、短絡回路を構成するMOSFETQ15がオン状
態を続ける。したがって、この間、出力MOSFETQ14のゲ
ート電圧n6は、回路の電源電圧Vccのようなハイレベル
まで上昇できず、CMOSインバータ回路N16を構成するＰ
チャンネルMOSFETと上記MOSFETQ15のコンダクタンス比
によって決まる決定のレベルに抑えられる。このため、
出力MOSFETQ14を基本構成とする増幅回路の増幅率が一
時的に小さくされ、出力データD0〜Dnの立ち下がり変化
は緩やかなものとされる。これにより、接地電位供給線
GNDの電流変化は抑制され、接地電位供給線GNDに発生す
るノイズのレベルは著しく縮小される。その結果、シー
ケンス制御信号CTa等に誘発されるノイズが、ロウレベ
ル出力時の最大仕様V_OLより充分小さいものとされ、出
力回路を含むディジタル処理装置の誤動作が防止される
ものである。

上記遅延時間Tsは、インバータ回路N17及びN18を構成
するMOSFETのコンダクタンスに従って決定される。ま
た、MOSFETQ15が同時にオン状態とされるときMOSFETQ14
を基本構成とする増幅回路の増幅率は、前述のように、
インバータ回路N16を構成するＰチャンネルMOSFETとMOS
FETQ15のコンダクタンス比に従って決定される。このた
め、各MOSFETは、出力回路が要求される動作速度を満足
し、かつ出力データD0〜Dnのレベル変化が適度に抑えら
れるような、所定のコンダクタンスを持つように設計さ
れる。

第９図には、この発明が適用された出力回路の第６の
実施例が示されている。

この実施例は、上記第５の実施例を踏襲するものであ
り、第９図に示される出力MOSFETQ16,Q17及びMOSFETQ18
は、第７図に示される出力MOSFETQ13,Q14及びMOSFETQ15
に、それぞれそのまま対応される。以下、第７図の実施
例を異なる部分についてのみ、説明を追加する。

第９図において、各データ出力バッファの出力MOSFET
Q16（第１の出力MOSFET）のゲートは、対応するノアゲ
ート回路NOG6の出力端子に結合され、出力MOSFETQ17の
（第２の出力MOSFET）のゲートは、対応するノアゲート
回路NOG7の出力端子に結合される。ノアゲート回路NOG6
の一方の入力端子には、対応する内部出力信号Do0〜Don
のインバータ回路N19による反転信号が供給される。ま
た、ノアゲート回路NOG7の一方の入力端子には、対応す
る内部出力信号Do0〜Donが供給される。ノアゲート回路
NOG6及びNOG7の他方の入力端子には、反転出力制御信号
▲▼が共通に供給される。これらのことから、出
力MOSFETQ16は、ノアゲート回路NOG6の出力信号がハイ
レベルとされるとき、すなわち反転出力制御信号▲
▼が論理“1"のロウレベルとされ対応する内部出力信
号Do0〜Donが論理“1"のハイレベルとされるとき、選択
的にオン状態となり、対応する出力データD0〜Dnを回路
の電源電圧Vccのようなハイレベルとする。一方、出力M
OSFETQ17は、ノアゲート回路NOG7の出力信号がハイレベ
ルとされるとき、すなわち反転出力制御信号▲▼
が論理“1"のロウレベルとされ対応する内部出力Do0〜D
onが論理“0"のロウレベルとされるとき、選択的にオン
状態となり、対応する出力データD0〜Dnを回路の接地電
位のようなロウレベルとする。

ところで、この実施例のデータ出力バッファDOBo〜DO
BnのMOSFETQ18（第９のMOSFET）のゲートは、インバー
タ回路N20の出力端子に結合される。このインバータ回
路N20の入力端子は、上記インバータ回路N19の出力端子
に結合される。インバータ回路N20は、それを構成するM
OSFETが比較的小さなコンダクタンスを持つように設計
されることで、比較的大きな伝達遅延時間を持つ。この
伝達遅延時間は、上記第５の実施例の遅延時間Tsに相当
する。これらのことから、MOSFETQ18は、インバータ回
路N20の出力信号がハイレベルとされるとき、すなわち
対応する内部出力信号Do0〜Donがハイレベルとされると
き、選択的にオン状態とされる。また、対応する内部出
力信号Do0〜Donがハイレベルからロウレベルに変化され
るとき、ノアゲート回路NOG7の出力信号がハイレベルと
されてからインバータ回路N20の出力信号がロウレベル
とされるまでの間、すなわちインバータ回路N20の遅延
時間Tsの間、出力MOSFETQ17と同時にオン状態とされ
る。したがって、この間、出力MOSFETQ17を基本構成と
する出力増幅回路の増幅率は、一時的に小さくされる。
これにより、この実施例の出力回路は、上記第５の実施
例と同様な効果を持つものとなり、出力回路を含むディ
ジタル処理装置の動作が安定化されものである。

第10図には、この発明が適用された出力回路の第７の
実施例の回路図が示されている。

この実施例において、データ出力バッファDOBo〜DOBn
は、いわゆるCMOS型の出力回路とされる。第10図に示さ
れるノアゲート回路NOG8,出力MOSFETQ19及びMOSFETQ20
は、第９に示されるノアゲート回路NOG7,出力MOSFETQ17
及びMOSFETQ18に、それぞれのまま対応される。以下、
第９図と異なる部分についてのみ、説明を追加する。

第10図において、各データ出力バッファのＰチャンネ
ル型の出力MOSFETQ36（第１の出力MOSFET）のゲート
は、対応するナンドゲート回路NAG6の出力端子に結合さ
れる。ナンドゲート回路NAG6の一方の入力端子には、出
力制御信号φoeが供給され、その他方の入力端子には、
対応する内部出力信号Do0〜Donが供給される。これによ
り、出力MOSFETQ36は、対応するナンドゲート回路NAG6
の出力信号がロウレベルとされるとき、すなわち出力制
御信号φoeがハイレベルとされ対応する内部出力信号Do
0〜Donが論理“1"のハイレベルとされるとき、選択的に
オン状態となり、対応する出力データD0〜Dnを回路の電
源電圧Vccのようなハイレベルとする。

出力MOSFETQ36がオン状態とされ、出力データD0〜Dn
がハイレベルとされるとき、出力MOSFETQ36のゲート・
ソース間電圧は、出力データD0〜Dnのレベルに関係な
く、一定とされる。したがって、この実施例では、出力
データD0〜Dnの立ち上がり変化時において、第11図に示
される従来の出力回路と同様な問題点が発生する。

このため、この実施例のデータ出力バッファでは、出
力MOSFETQ36のゲートとそのソースすなわち回路の電源
電圧との間に、ＰチャンネルMOSFETQ37（第10のMOSFE
T）からなる短絡回路が設けられる。また、Ｎチャンネ
ル型の出力MOSFETQ19のゲートとそのソースすなわち回
路の接地電位との間には、ＮチャンネルMOSFETQ20（第
９のMOSFET）からなるもう一つの短絡回路が設けられ
る。上記MOSFETQ37及びQ20ゲートは、インバータ回路N2
2の出力端子に共通結合される。インバータ回路N22の入
力端子は、インバータ回路N21の出力端子に結合され
る。インバータ回路N21の入力端子には、対応する内部
出力信号Do0〜Donが供給される。インバータ回路N21及
びN22は、所定の信号伝達時間を持つように設計され
る。この信号伝達時間は、上記第５の実施例の遅延時間
Tsに相当する。

これらのことから、MOSFETQ37は、インバータ回路N22
の出力信号がロウレベルとされるとき、すなわち対応す
る内部出力信号Do0〜Donが論理“0"のロウレベルとされ
るとき、選択的にオン状態とされる。また、対応する内
部出力信号Do0〜Donが論理“0"のロウレベルから論理
“1"のハイレベルに変化されるとき、ナンドゲート回路
NAG6の出力信号ロウレベルとされてからインバータ回路
N22の出力信号がハイレベルとされるまでの間、すなわ
ち遅延時間Tsの間、出力MOSFETQ36と同時にオン状態と
される。したがって、この間、出力MOSFETQ36を基本構
成とする出力増幅回路の増幅率は、一時的に小さくされ
る。これにより、この実施例の出力回路では、出力デー
タD0〜Dnの立ち上がり変化時において、上記第５の実施
例と同様な効果が得られ、電源電圧供給線に発生される
ノイズのレベルが抑制される。

同様に、各データ出力バッファのMOSFETQ20は、イン
バータ回路N22の出力信号がハイレベルとされるとき、
すなわち対応する内部出力信号Do0〜Donが論理“1"のハ
イレベルとされるとき、選択的にオン状態とされる。ま
た、対応する内部出力信号Do0〜Donが論理“1"のハイレ
ベルから論理“0"のロウレベルに変化されるとき、ノア
ゲート回路NOG8の出力信号がハイレベルとされてからイ
ンバータ回路N22の出力信号がロウレベルとされるまで
間、すなわち遅延時間Tsの間、出力MOSFETQ19と同時に
オン状態とされる。したがって、この間、出力MOSFETQ1
9を基本構成とする増幅回路その増幅率は、一時的に小
さくされる。これにより、この実施例のデータ出力バッ
ファでは、出力データD0〜Dnの立ち下がり変化時におい
ても、上記第５の実施例と同様な効果を得ることがで
き、接地電位供給線GNDに発生されるノイズのレベルが
抑制される。

このように、この実施例の出力回路では、出力データ
D0〜Dnの立ち上がり変化及び立ち下がり変化時におい
て、電源電圧供給線及び接地電位供給線GNDに発生され
るノイズのレベルが抑制される。このため、出力回路を
含むディジタル処理装置の動作は安定化され、その信頼
性が高められるものである。

以上の複数の実施例に示されるように、この発明をゲ
ートアレイ集積回路によって構成されるディジタル処理
装置等に含まれる出力回路に適用した場合、次のような
効果が得られる。すなわち、 （１）出力回路の出力端子と回路の電源電圧又は接地電
位との間に設けられる出力MOSFETのゲートと上記出力端
子との間に、上記出力MOSFETがオン状態とされるとき選
択的にオン状態とされる１個のMOSFETからなる帰還回路
を設けることで、上記出力MOSFETを基本構成とする出力
増幅回路の増幅率を選択的に小さくすることができると
いう効果が得られる。

（２）上記（１）項において、上記帰還回路に代えて、
上記出力MOSFETがオン状態とされるときに所定の時間だ
けオン状態される２個のMOSFETからなる帰還回路を設け
ることで、貫通電流を防止しつつ、上記出力MOSFETを基
本構成とする出力増幅回路の増幅率を選択的に小さくす
ることができるという効果が得られる。

（３）出力回路の出力端子と回路の電源電圧又は接地電
位との間に設けられる出力MOSFETのゲート及びソース間
に、上記出力MOSFETがオン状態とされる当初において一
時的に同時にオン状態とされるMOSFETを設けることで、
上記出力MOSFETのゲート電圧を所定のレベルで抑制し、
上記出力MOSFETを基本構成とする出力増幅回路の増幅率
を一時的に小さくすることができるという効果が得られ
る。

（４）上記（１）項〜（３）項により、上記出力端子に
おける出力信号の立ち上がり又は立ち下がり変化を緩や
かにすることができるきいう効果が得られる。

（５）上記（１）項〜（４）項により、上記出力端子に
結合される負荷容量等に対するチャージ・ディスチャー
ジ電流の変化を抑え、電源電圧供給線又は接地電位供給
線の電流変化を抑えて、電源電圧供給線又は接地電位供
給線に発生するノイズのレベルを抑制することができる
という効果が得られる。

（６）上記（１）項〜（５）項により、上記出力回路に
近接して配置される他の出力回路又は入力回路の誤動作
を防止できるという効果が得られる。

（７）上記（１）項〜（５）項により、共通の電源電圧
供給線及び接地電位供給線を介して動作電源を受ける他
の出力回路から出力される制御信号等に誘発されるノイ
ズのレベルを抑制することができるという効果が得られ
る。

（８）上記（１）項〜（７）項により、出力回路を含む
ディジタル処理装置等の誤動作を防止し、その信頼性を
高めることができるという効果が得られる。

（９）上記（１）項〜（８）項において、出力回路に追
加される各回路素子は、半導体基板上の比較的小さな面
積内に形成できるため、ディジタル処理装置等のレイア
ウト効率を犠牲にすることなく実現できるという効果が
得られる。

以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、第２図，第
４図及び第５図の実施例において、帰還回路を構成する
MOSFETはＰチャンネル型であってもよい。また、第２図
及び第４図の実施例において、帰還回路を構成する２個
のMOSFETに代えて、出力データD0〜Dnの立ち下がり変化
時において一時的にオン状態とされる１個のMOSFETを設
けることもよい。各実施例において、インバータ回路か
らなる遅延回路は、他の手段を用いた遅延回路であって
もよい。第７図，第９図及び第10図の実施例において、
MOSFETQ15,Q18,Q20及びQ37は、対応する出力MOSFETと同
時にオン状態とされ所定の遅延時間Tsが経過した後にオ
フ状態とされるMOSFETに置き換えることができるし、ま
た同様な条件で伝達状態とされる複数のMOSFETに置き換
えることもよい。各実施例において、電源電圧Vccを回
路の接地電位とし同時に回路の接地電位を負の電源電圧
とすることもよいし、また電源電圧の極性を反転するこ
とで、ＰチャンネルMOSFET及びＮチャンネルMOSFETを入
れ換えることができる。第２図の実施例において、シー
ケンス制御信号CTaを出力するための出力バッファOBc
は、データ出力バッファDOBo〜DOBnと異なる回路構成と
されるものであってもよい。さらに、第１図に示される
ディジタル処理装置のブロック構成や、第２図，第４図
〜第７図及び第９図〜第10図に示される出力回路の具体
的な回路構成ならびに出力制御信号φoe及び内部出力信
号Do0〜Donの信号レベル等は、種々の実施形態を採りう
る。

以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野であるゲートアレイ集積
回路によって構成されるディジタル処理装置に含まれる
出力回路に適用した場合について説明したが、それに限
定されのものではなく、例えば、同様な出力回路を含む
各種の半導体記憶装置やディジタル制御装置等にも適用
できる。本発明は、少なくとも所定の出力制御信号φoe
に従って同時に動作状態とされる複数の出力回路を有す
るディジタル装置に広く適用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。すなわち、出力回路の出力端子と回路の接地電位
との間に設けられる出力MOSFETのゲートと上記出力端子
との間に、出力MOSFETがオン状態とされるとき選択的に
形成される帰還経路を設けることで、出力端子と回路の
接地電位との間に設けられる出力MOSFETの増幅率を小さ
くすることができ、レイアウト効率を犠牲にすることな
く、接地電位線等のノイズを抑制し、出力回路に近接し
て配置される他の出力回路や入力回路などの誤動作を防
止できるものである。

【図面の簡単な説明】

第１図は、この発明が適用された出力回路を含むディジ
タル処理装置の一実施例を示すブロック図、 第２図は、この発明が適用された出力回路の一実施例を
示す回路図、 第３図は、第２図の出力回路の一実施例を示す信号波形
図、 第４図は、この発明が適用された出力回路の第２の実施
例を示す回路図、 第５図は、この発明が適用された出力回路の第３の実施
例を示す回路図、 第６図は、この発明が適用された出力回路の第４の実施
例を示す回路図、 第７図は、この発明が適用された出力回路の第５の実施
例を示す回路図、 第８図は、第７図の出力回路の一実施例を示す信号波形
図、 第９図は、この発明が適用された出力回路の第６の実施
例を示す回路図、 第10図は、この発明が適用された出力回路の第７の実施
例を示す回路図、 第11図は、従来の出力回路の一例を示す回路図、 第12図は、第11図の出力回路の信号波形図である。 ALU……算術論理演算算ユニット、CTU……命令制御ユニ
ット、ALC……算術論理演算回路、CB……制御バス、IBi
……入力バッファ、ACD……演算コードデコーダ、REGG
……レジスタ群、BA,BB,BC……内部バス、OB0〜OBn……
データ出力バッファ、OBc……出力バッファ、CND……条
件判定回路、DB……データバス、Ｇ……外部端子、ISC
……命令シーケンス制御回路、CTL……制御回路、IBa,I
Bx……入力バッファ、AD……アドレスデコーダ。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】電源電圧端子と外部端子との間に設けられ
   た第１の出力MOSFETと、 外部出力端子と回路の接地電位との間に設けられた第２
   の出力MOSFETと、 かかる第１と第２の出力MOSFETを出力すべき内部信号と
   出力制御信号に対応してスイッチ制御して出力端子をハ
   イレベル又はロウレベルあるいはハイインピーダンスに
   させる内部回路と、 上記出力すべき内部信号に応じて第２の出力MOSFETのゲ
   ートに供給される内部信号がアクティブレベルに立ち上
   がるタイミングにおいて一時的にオン状態となってかか
   る第２の出力MOSFETのゲートに供給される内部信号の立
   ち上がりを制限するMOSFETとを備えてなることを特徴と
   する出力回路。
2. 【請求項２】上記出力回路は複数個が上記出力制御信号
   より共通に制御されるものであることを特徴とする特許
   請求の範囲第１項記載の出力回路。