JPH01270410A - 出力回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ｃ産業上の利用分野〕 この発明は、出力回路（出力バッファ）Ｋ関するもので
、例えばゲートアレイ集積回路によって構成されるディ
ジタル処理装置等に？！数個設けられ所定のタイミング
信号て従って同時に動作状態とされる出力回路等に利用
〔２て特に有効な技術に関するものである。

〔従来の技術〕

同時に動作状態とされる複数の出力回路を有し、コンピ
ュータ等のディジタル処理装置を構成するゲートアレイ
集積回路がある。また、このような出力回路に用いられ
るブツシュ・プル型出力回路が、例えば、１９７９年、
米国ロバート・イー・クリガー出版社発行のｒＭＯ８集
積回路（ＭＯ８ＩＮＴＥＧＲＡＴＥＤ　ＣＩＲＣＵＩＴ
Ｓ）、２４６頁〜２４９頁に記載されている。

〔発明が解決しようとする課題〕

第１１図Ｋａ、上記に記載されるブツシュ・プル型出力
回路を用いた標準的なトライステート出力回路の一例の
回路図が示されている。この出力回路は、例えば出力制
御信号φｏｅＫ従って同時に動作状態とされるｎ＋１個
のデータ出力バッファＤＯＢＤ〜ＤＯＢｎと、シーケン
ス制御侶号ｃ’ｒａｌ出力する次めの出力バッファＯＢ
Ｃとを含む。各出力バッファは、回路の電源電圧Ｖｃｃ
と接地電位との間に直列形態に設けられるＮチャンネル
型の出力ＭＯＳＦＥＴＱ２１及びＱ２２をそれぞれ含む
。各出カバオファの出力ＭＯＳＦＥＴＱ２１及びＱ２２
のゲー１ｍは、対応する反転内部出力信号ＤＯＯ〜ｐｏ
ｎと出力制御信号φＯｅＫ従って選択的く形成される内
部信号がそれぞれ供給される。つまり、出力ＭＯ５ＦＥ
ＴＱ２１は、出力制御信号φｏｅがハイレベルとされ対
応する反転内部出力信号ＤＯＯ〜］）ｏｎが論理″１″
のロウレベルとされるとき選択的にオン状態とされ、対
応する出力端子にノ・イレペルの出力信号を送出する。

このとき、出力ＭＯＳＦＥＴＱ２１は、出力ＭＯＳＦＥ
ＴＱ２２を負荷とするソースフォロア回路を構成する。

一方、出力ＭＯＳＦＥＴＱ２２は、出力制御信号φｏｅ
がノ１イレペルとされ対応する反転内部出力信号ＤｏＯ
−Ｄｏｎが論理″′０”のハイレベルとされるとき選択
的にオン状態とされ、対応する出力端子にロウレベルの
出力信号を送出する。このとき、出力ＭＯＳＦＥＴＱ２
２は、出力ＭＯＳＦＥＴＱ２１を負荷とするソース接地
型の増幅回路を構成する。

一方、出力バッ７アＯＢＣでは、ノア（ＮＯＲ）ゲート
回路Ｎ０Ｇ９及びナンド（ＮＡＮＤ）ゲーめ、出力バッ
ファＯＢＣの出力ＭＯ８ＦＥ’Ｉ’Ｑ２Ｉ及びＱ２２は
、反転内部出力信号ＣＯＫ従って、ロウレベル又はハイ
レベルのシーケンス制御信号ＣＴａを選択的に出力端子
ＣＴａから送出する。

このシーケンス制御信号ＣＴａｈ、例えばディジタル処
理装置の次の命令ステップを選択するために用いられる
。

ところで、上記出力バッファＤＯＢＯ〜ＤＯＢｎ及びＣ
Ｂ　ＣＫ　ｆｄ　ｓ　出力端子ＤＯ〜Ｄｎ及びＣＴａを
介して出力信号線に結合される抵抗性、インダクタンス
性及び容量性の負荷が結合される。また、これらの出力
バッファには、接地電位供給線ＧＮＤを介して回路の接
地電位が供給され、この接地電位供給線ＧＮＤＫは、同
様な抵抗性負荷Ｒｓ及びインダクタンス性負荷Ｌ８等が
結合される。さらに１これらの出力バッファを含むディ
ジタル処理装置等では、その動作が高速化されるにしｆ
ｃがって、出力ＭＯＳＦＥＴのサイズを太きく　Ｌその
コンダクタンスすなわちオン抵抗を小さくして、七の駆
動能力を大きくする傾向Ｉｎる。

このため１例えば複数のデータ出力バッファが同時に動
作状態とされ複数の出力ＭＯ８Ｆ’ＥＴが一斉にオン状
態とされる場合、電源電圧供給線や接地電位供給線ＧＮ
Ｄに急激な電流の変化が生じる。この変化は、例えばす
べてのデータ出力バッファから論理１０″すなわちロウ
レベルの出力信号が送出される場合において著しく、Ｆ
ＩＧ、１２に示される１５に、接地電位給１ｊＧＮＤＫ
寄生インダクタンスＬ８等圧よる比較的大きな電源ノイ
ズを発生させる。すなわち、データ出力バッファＤＯＢ
Ｏ〜ＤＯＢｎＯ出力ＭＯ８ＦＢＴＱ２１が一斉にオン状
態にされると、各出力信号線忙結合される負荷容量が一
斉にディスチャージされ、その放電電流が接地電位供給
線ＧＮＤに流れる。このとき、各データ出力バッファの
出力ＭＯＳＦＥＴＱ２ｔ＃ｉ、そのゲート・ソース間電
圧がそのドレイン電圧に関係なくほぼ一定とされること
から、安定したオン状態とされる。したがって、接地電
位供給線ＧＮＤＫは、その寄生インダクタンスをＬｓと
し放電を流を１ｇとするとき、 ΔＶ＝Ｌｓｘ１ｇ／Ａｔ なるノイズが発生する。この接地電位供給線ＧＮＤのノ
イズは、さら忙、例えば近接して配置される出力パラ７
７０ＢＣから出力されるロウレベルのシーケンス制御信
号ＣＴａＫ対して、ロウレベル出力信号の最大仕様ＶＯ
Ｌを超えるようなノイズを発生させる。このことは、デ
ィジタル処理装置等の命令制御回路における命令制御動
作を誤まらせ、装置全体の誤動作を招く原因となる。

また、これに対処する念め、本願発明者等は、この発明
に先立って、第１１図に点線で示されるようなミラー容
量Ｃを付加することを考えたが、第１２図に点線で示さ
れるように、ミラー容量によって出力信号レベルに異常
なピークが生じるとともに、比較的大きなミラー容量を
実現するためにレイアウト効率が低下し高集積化が阻害
される結果となった。

出力回路における以上のような問題を解決することは、
回路の標準化が必要とされ電源電圧供給線及び接地電位
供給線を機能的に分割して設けることの出来ないゲート
アレイ集積回路等圧おいて、特に必要とされるものであ
る。

この発明の目的は、レイアウト効率を低下させることな
くノイズの低減を図った出力回路を提供することＫある
。この発明の他の目的は、同時に動作状態とされる複数
の出力回路を含むディジタル処理装置等の電源電圧供給
線及び接地電位供給線に発生されるノイズのレベルを抑
制し、その誤動作を防止することにある。

この発明の前記ならびＫその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。

〔腺Ｍを解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。すなわち、
出力回路の出力端子と回路の電源電圧及び／又は回路の
接地電位との間に設けられる出力ＭＯＳＦＥＴのゲート
と上記出力端子との間に１対応する出力ＭＯＳＦＥＴが
オン状態とされる当初において一時的に伝達状態とされ
る帰還経路を設け、あるいは上記出力ＭＯＳＦＥＴのゲ
ート・ソース間に、上記出力ＭＯＳＦＥＴがオン状態と
される当初において一時的に伝達状態とされる短絡回路
を設けるものである。

〔作用〕

上記した手段によれば、上記出力Ｍ　ＯＳ　Ｆ　Ｅ　’
１’がオン状態とされる当初において、上記出力ＭＯ８
Ｆ　Ｅ　Ｔを基本構成とする出力増幅回路の増幅率を一
時的に小さくすることができるため、出力信号の立ち上
がり又は立ち下がり時におけるレベル変化を緩やかにす
ることができる。これＫより、電源電圧供給線又は接地
電位供給線に発生されるノイズのレベルを抑制し、出力
回路を含むディジタル処理装置等の誤動作を防止できる
。

〔実施例〕

第１図には、この発明が適用されｌｊ力回路を含むディ
ジタル処理装置の一実施例のブロック図が示されている
。この実施例のディジタル処理装置は、特に制限されな
いが、共通の実装ボード上に搭載される複数のユニット
を含む。このうち、第１図には、算術論理演算ユニット
ＡＬＵ及び命令制御ユニツ）ＣＴＵが例示的に示される
。これらのユニットは、特に制限されないが、標準的な
ゲートアレイ集積回路にオプシ璽ナルな設計追加を行う
ことによって構成される。この発明が適用された上記出
力回路は、特に制限されないが、ディジタル処理装置の
算術論理演算回路、）ＡＬＵに含まれる。なお、算術論
理演算ユニツ）ＡＬＵ及び命令制御ユニットＣＴＵを構
成するゲートアレイ集積回路の回路素子は、特に制限さ
れないが、それぞれ単結晶シリコンのような１個の半導
体基板上に形成される。また、ディジタル処理装置を構
成する各ユニットは、各半導体基板の外部端子や実装ボ
ード上に形成されるバス（信号母線）を介して結合され
る。これにより、このディジタル処理装置は、ストアト
・プログラム方式を採る１個の処理装置として機能する
。

第１図において、算術論理演算ユニツ）ＡＬＵは、算術
論理演算回路ＡＬＣを基本構成とする。

算術論理演算回路ＡＬＣは、各種の論理演算回路を含み
、その演算モードは、特に制限されないが、命令制御ユ
ニットＣＴＵから制御バスＣＢ及び入力バッファよりｉ
を介して供給されるｊ＋１ビットの演算コードａＣＱ〜
ａｃｊにより指定される。

演算コードａＣＱ−％−ａｃｊは、演算コードデコーダ
ＡＣＤＫよシブコードされる。その結果、対応する演算
モード信号が算術論理演算回路ＡＬＣに供給される。

算術論理演算回路ＡＬＣの一方の入力端子には、レジス
タ群ＲＥＧＧの指定されたレジスタから内部パスＢＡを
介して、第１の演算データが供給され、またその他方の
入力端子には、レジスタ群ＲＥＧＧの他のレジスタから
内部バスＢＢ″ｆ：介して、第２の演算データが供給さ
れる。算術論理演算回路ＡＬＣは、これらの演算データ
に対して、上記演算モード信号に従った所定の演算処理
を施す。

算術論理演算回路ＡＬＣの出力信号は、内部バスＢＣ＝
ｉ介して、レジスタ群ＲＥＧＧＯ所ｗｔｖ　Ｌ／レジス
タ伝達され、保持される。

ところで、算術論理演算回路ＡＬＣのキャリーフラグや
サインビット等は、特に制限されないが、条件判定回路
ＣＮＤＫ供給される。条件判定回路ＣＮ　ＤＨ，上記キ
ャリーフラグやサインビット等に従って反転内部出力信
号ＣＯを形成する。この反転内部出力信号ＣＯは、出力
バッファＯＢＣを介［７て、命令制御ユニットＣＴＵに
シーケンス制御信号ＣＴａとして伝達される。命令制御
ユニツ）ＣＴＵは、後述するように、上記シーケンス制
御信号ＣＴａや他のユニットから供給される各シーケン
ス制御信号等に従って、次忙実行するべき命令のアドレ
スを決定する。

算術論理演算ユニットＡＬＵが所定の演算モードとされ
るとき、算術論理演算回路ＡＬＣの演算結果は、内部パ
スＢＣからデータ出力バッファＤＯＢＯ〜ＤＯＢｎを介
して、データバスＤＢに送出される。これらのデータは
、上記データバスＤＢを介［２て、ディジタル処理装置
の図示されない他のユニットに伝達される。このとき、
データ出力バッファＤＯＢＯ−ＤＯＢｎｌＣは、特に制
限さ内部出力信号１）ｏＱ〜］）ｏｎがそれぞれ供給さ
れる。また、これらのデータ出力バッファＤＯＢＯ〜Ｄ
ＯＢｎは、算術論理演算回路ｙ　トＡＬＵの図示されな
いタイミング発生回路から供給される出力制御信号φｏ
ｅに従って、選択的に動作状態とされる。算術論理演算
ユニツ）ＡＬＵは、上記データ出力バッファＤＯＢＯ〜
ＤＯＢｎや出力バッファＯＢＣを含む複数の出力バッフ
ァを具備する。

これらの出力バッファには、共通の外部端子Ｇ及び接地
電位供給線ＧＮＤを介して、回路の接地電位（第２の電
源電圧）が供給される。

命令制御ユニツ）　ＣＴ　ＵＶｉ、特に制限されないが
、制御回路ＣＴＬと命令シーケンス制御回路ＩＳＯ及び
リードオンリーメモリＲＯＭを含む。このうち、リード
オンリーメモリＲＯＭは、ディジタル処理装置の動作を
制御するための一連のプログラムを格納する。これらの
プログラムは、リードオンリーメモリＲＯＭの各アドレ
スに記憶される複数の命令により構成される。

命令制御ユニツ）ＣＴＵの制御回路ＣＴＬには、特に制
限されないが、ディジタル処理装置の各ユニットから入
力バッファＩＢａないしＩＢｘを介して、複数のシーケ
ンス制御信号ＣＴａないしＣＴｘが供給される。制御回
路ＣＴＬは、これらのシーケンス制御信号に従って、デ
ィジタル処理装置が実行すべき次の命令のアドレスを決
定し、ｉ＋１ビットのアドレス信号ａｄＱ〜ｓｄｉとし
てアドレスデコーダＡＤに供給する。

アドレスデコーダＡＤは、上記アドレス信号ａａ□〜ａ
ｄｉをデコードし、リードオンリーメ゛　　モＩＪＲＯ
Ｍの対応するアドレスを選択状態とする。

その結果、リードオンリーメモリＲＯＭの指定され友ア
ドレスから１個の命令が読み出され、上記命令シーケン
ス制御回路ｌ８ＣＫ伝達される。

命令シーケンス制御回路１８Ｃは、上記リードオンリー
メモリＲＯＭから供給される命令を部分的にデコードし
、ディジタル処理装置の対応するユニットを起動する。

リードオンリーメモリＲＯＭから読み出された命令が各
種の演算命令である場合、命令シーケンス制御回路Ｉ８
Ｃは、上記命令をもとに上述の演算コードａｃＱ−ｗａ
ｃｊを形成し、出力バッファＯＢｉを介して、上記算術
論理演算ユニツ）ＡＬＵに供給する。

第２図には、第１図のディジタル処理装置の算術論理演
算具ニツ）ＡＬＵのデータ出力バッファＤＯＢＯ−ＤＯ
Ｂｎ及び出カバ、７７０ＢＣ（７）　一実施例の回路図
が示されている。以下の図において、チャンネルｃバッ
クゲート）部に矢印が付加されるＭＯＳＦＥＴＦｉＰチ
ャンネル型であり、矢印の付加されないＮチャンネルＭ
ＯＳＦＥＴと区別して表示される。

この実施例の算術論理演算ユニットＡＬＵには、前述の
ように％　ｎ　＋　１個のデータ出力バッファＤＯＢＯ
〜ＤＯＢｒｌとシーケンス制御信号ＣＴａ用の出力バッ
ファＯＢＣが含まれる。このうち、データ出力バッファ
ＤＯＢｏ〜ＤＯＢｎには、算術論理演算回路ＡＬＣから
内部バスＢＣを介して対応する反転内部出力信号Ｄ００
〜１ｉｏｎがそれぞれ供給される。データ出力バッファ
ＤＯＢＯ−ＤｏＢｎｈ、算術論理演算ユニットＡＬＵの
図示されないタイミング発生回路から供給される出力制
御信号φｏｅに従って選択的に動作状態とされ、対応す
る反転内部出力信号ＤＯＯ〜１）ｏｎに従った出力信号
を、データ出力端子ＤＯ〜ｌ）ｎを介してデータバスＤ
ＢＫ送出する。

第２図において、出力制御信号φＯｅは、特に制限され
ないが、データ出力バッファＤＯＢＯ〜ＤＯＢｎ（７）
ナンド（ＮＡＮＤ）ゲート回路ＮＡＧ１の一方の入力端
子に共通に供給される。普な、出力制御信号φｏｅは、
インバータ回路Ｎ１によって反転された後、データ出力
バッファＤＯＢＯ〜ＤＯＢｎ（７）／７（’Ｎ０Ｒ）ゲ
ート回路Ｎ０ＧＩの一方の入力端子に共通に供給される
。

データ出力バッファＤＯＢＯ〜ＤＯＢｎのノアゲート回
路Ｎ０ＧＩ及びナントゲート回路ＮＡＧ１の他方の入力
端子はそれぞれ共通接続され、対応する反転内部出力信
号ＤＯＯ−］）ｏｎがそれぞれ供給される。これらの反
転内部出力信号ＤＯＯ〜ＤＯｎは、出力されるべきデー
タが論理”Ｏ”のときにハイレベルとされ、また論理″
１ｎのときくロウレベルとされる。

これにより、各データ出力バッファＤＯＢＯ〜ＤＯＢｎ
のノアゲートＮ０Ｇ１の出力信号は、出力制御信号φＯ
ｅがハイレベルすなわちインバータ回路Ｎ１の出力信号
がロウレベルとされ対応する反転内部出力信号］）ｏＱ
−Ｄｏｎが論理”１″すなわちロウレベルとされるとき
、選択的にハイレベルとされる。また、データ出力バッ
ファＤ。

ＢＯ〜ＤＯＢｎのナンドゲー）ＮＡＧｌの出力信号は、
出力制御信号φＯｅが７１イレベルとされ対応する反転
内部出力信号１）ｏＱ−、］Ｊａｎが論理″′０”すな
わちハイレベルとされるとき、選択的にロウレベルとさ
れる。

データ出力バラ７７ＤＯＢＯ〜ＤＯＢｎにおいて、回路
の電源電圧Ｖｃｃ（第１′ＴＩＬ源電圧）と接地電位線
ＧＮＤとの間には、特に制限されないが、Ｎチャンネル
型の２個の出力ＭＯＳＦＥＴＱ１　（第１の出力ＭＯＳ
ＦＥＴ）及びＱ２（第２の出力ＭＯＳＦＥＴ）がそれぞ
れ直列形態に設けられる。

出力ＭＯ８ＰＥＴＱＩ及びＱ２の共通接続されたソース
及びドレインは、対応するデータ出力端子Ｄｏ−Ｄｎに
それぞれ結合される。

各データ出力バッファの出力ＭＯＳＦＥＴＱＩのゲート
には、対応する上記ノアゲー）ＮＯＧＩの出力信号が供
給される。この念め、出力ＭＯＳＦＥＴＱＩＦｉ、ノア
ゲート回路Ｎ０ＧＩの出力信号がハイレベルとなるとき
すなわち出力制御信号φＯｅがハイレベルとされ対応す
る反転出力信号ｐｏＱ−−１）ｏｎが論理＊１ｍのロウ
レベルとされるとき、それぞれ選択的にオン状態となる
。これにより、データ出力端子Ｄｏ−ＤｎＫは、対応す
る出力ＭＯＳＦＥＴＱ１′ｆ：介して、を源を圧Ｖｃｃ
のようなハイレベルの出力信号が送出される。−方、各
データ出力バッファの出力ＭＯＳＦＥＴＱ２のゲートに
は、上記ナントゲートＮＡＧ１の出力信号のインバータ
回路Ｎ２による反転信号が供給される。これらの出力Ｍ
ＯＳＦＥＴＱ２のゲートと対応するデータ出力端子ＤＯ
〜］）ｎとの間には、特に制限されないが、直列形態の
ＮチャンネルＭＯＳＦＥＴＱ３（第３のＭＯＳＦＥＴ）
及びＱ４（第４のＭＯＳＦＥＴ）が設けられる。ＭＯＳ
ＦＥＴＱ３のゲートには、上記ナントゲート回路ＮＡＧ
Ｉの出力信号のインバータ回路Ｎ３による反転信号が供
給される。４次、ＭＯＳＦＥＴＱ４のゲートには、ナン
トゲート回路ＮＡＧＩの出力信号のインバータ回路Ｎ４
及びＮ５による遅延信号が供給される。ここで、インバ
ータ回路Ｎ２を構成するＭＯＳＦＥＴは、特に制限され
ないが、インバータ回路Ｎ３を構成するＭＯＳＦＥＴに
比較してやや小さなコンダクタンスを持つように設計さ
れる。また、インバータ回路Ｎ４及びＮ５を構成するＭ
ＯＳＦＥＴは、これらの遅延時間が例えば数ナノ秒（ｎ
３）程度となるようなコンダクタンスを持つように設計
される。

一方、・出力バッ７ア０ＢＣＦｉ、上記データ出力バッ
ファＤＯＢＯ〜ＤＯＢｎと同一の回路構成とされる。特
に制限されないが、出力バッフ、アＯＢｃのノアゲート
回路Ｎ０ＧＩの一方の入力端子は回路の接地電位に結合
され、ナンドケート回路ＮＡＧ１の一方の入力端子は回
路の電源電圧ＶＣＣに結合される。これらのノアゲート
回路Ｎ０ＧＩ及びナントゲート回路ＮＡＧ１の他方の入
力端子には、上述の条件判定回路ＣＨＤから、反転内部
出力信号Ｃｏが共通に供給される。これらのことから、
出力バラ７７０ＢＣのノアゲート回路Ｎ０Ｇ１及びナン
トゲート回路ＮＡＧＩは、常時伝達状態とされ、その出
力信号すなわちシーケンス制御信号ＣＴａは、上記反転
内部出力信号ＣＯＫ従って選択的にハイレベル又はロウ
レベルとされる。

すなわち、条件判定回路ＣＮＤの出力信号が有効とされ
反転内部出力信号で１がロウレベルとされるトキ出力バ
ッファＯＢＣのノアゲート回路Ｎ０Ｇ１の出力信号がノ
・イレベルとされ、出力ＭＯＳＦＥＴＱＩがオン状態と
なる。したがって、シーケンス制御信号ＣＴａは、回路
の電源電圧ＶＣＣのようなハイレベルとされる。上記反
転内部出力信号ＣＯがハイレベルとされるとき、ナント
ゲート回路ＮＡＧＩの出力信号はロウレベルとされ、出
力ＭＯＳＦＥＴＱ２がオン状態となる。・したが電位の
ようなロウレベルとされる。

第３図に蝶、第２図のデータ出力バッファＤＯＢＯ〜Ｄ
ＯＢｎの一実施例の信号波形図が示されている。同図及
び第２図をもとに、この実施例の出力回路の動作の概要
を説明する。なお、第３図の信号波形図では、反転内部
出力信号ＤＯＯ〜ＤｏｎＦｉ、当初論理″１″すなわち
ロウレベルとされ、出力制御信号φＯｅがハイレベルと
された後、論理′″０”すなわちハイレベルに反転され
る。

この間、出力バッファＯＢＣから送出されるシーケンス
制御信号ＣＴａ＃′ｉ、ロウレベルのままとされる。

第３図において、出力制御信号φＯｅがロウレベルとさ
れるとき、インバータ回路Ｎ１の出力信号すなわち反転
出力制御１号φｏｅはハイレベルとなる。したがって、
各データ出力バッファＤＯＢＯ〜ＤＯＢｎのナントゲー
ト回路ＮＡＧＩの出力信号ｆｌｌａハイレベルとされ、
ノアゲート回路Ｎ０ＧＩの出力信号は、ロウレベルとさ
れる。この九め、出力ＭＯＳＦＥＴＱ１及びＱｌｔとも
にオフ状態となり、各データ出力バッファの出力信号す
なわち出力データＤＯ〜Ｄｎは、すべてハイインピーダ
ンス状態Ｈｚとされる。このとき、ナントゲート回路Ｎ
ＡＧ１の出力信号ｎ１がハイレベルとされることで、イ
ンバータ回路Ｎ２及びＮ３の出力信号ｎ２及びｎ３がと
もにロウレベルとなり、インバータ回路Ｎ５の出力信号
ｎ４けハイレベルとなる。したがって、帰還回路を構成
するＭＯＳＦＥＴＱ３Ｆｉオフ状態とされ、ＭＯＳＦＥ
ＴＱ４はオン状態とされる。

算術論理演算ユニツ）ＡＬＵが所定の演算モードとされ
所定のタイミングで出力制御信号φＯｅがハイレベルと
されると、各データ出力バッファのノアゲート回路Ｎ０
ＧＩの出力信号は、対応する反転内部出力信号ＤＯＯ〜
１）ｏｎがロウレベルであることから、ハイレベルとな
る。また、各データ出力バッファのナントゲート回路Ｎ
ＡＧＩの出力信号ｎ１は、対応する反転内部出力信号Ｄ
ＯＯ〜ｆ）ｏｎがロウレベルであることから、その！ｌ
まハイレベルとされる。したがって、出力Ｍ０８ＦＥＴ
Ｑ１がオン状態とされ、″また出力ＭＯＳＦＥＴＱ２ｆ
ｉオツ状態のままとされる。この比め、各データ出力バ
ッファの出力信号すなわち出力データＤＯ〜］）ｎは、
−斉に回路の電源電圧ＶＣＣのようなハイレベルとされ
る。

次忙、出力制御信号φＯｅがハイレベルとされた状態で
１反転内部出力信号］）ｏ□−］）ｏｎが論理１１″す
なわちロウレベルから論理１０”すなわ、ちハイレベル
に変化される。各データ出力バッファでは、ノアゲート
回路Ｎ０Ｇ１の出力信号がロウレベルとされ、代わって
ナントゲート回路ＮＡＧＩの出力信号ｎ１がロウレベル
とされる。

このため、１ず比較的大きなコンダクタンスを持つＭＯ
ＳＦＥＴＫより構成されるインバータ回路Ｎ３の出力信
号ｎ３がハイレベルとされ、やや遅れてインバータ回路
Ｎ２の出力信号ｎ２がハイレベルとされる。また、さら
に時間Ｔｆだけ遅れて、インバータ回路Ｎ５の出力信号
ｎ４がハイレベルからロウレベル忙変化される。

各データ出力バッファでは、ノアゲート回路Ｎ０ＧＩの
出力信号がロウレベルとされることで。

出力Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ、　１がオフ状態となり
、ま之インバータ回路Ｎ２の出力信号・ｎ２がハイレベ
ルとされることで、出力ＭＯＳＦＥＴＱ２がオン状態と
なる。したがって、各データ出カバ、７アの出力信号す
なわち出力データＤＯ〜Ｄｎは、各出力端子の容量性負
荷がディスチャージされることで、−斉に回路の接地電
位のようなロウレベルに反転されようとする。

ところが、データ出力バク７７ＤＯＢＯ〜ＤＯＢｎでは
、インバータ回路Ｎ３出力信号ｎ３がハイレベルとされ
ることで、帰還回路を構成するＭ０８ＦＥＴＱ３がオン
状態となる。また、時間Ｔｆだけ遅れてインバータ回路
Ｎ５の出力信号ｎ４がロウレベルとされることで、Ｍｏ
８ＦＥＴＱ４がオフ状態となる。したがって、Ｍｏ８Ｆ
ＥＴＱ３がオン状態となってからＭｏ８ＦＥＴＱ４がオ
フ状態となるまでの間、言い換えると時間Ｔｆの間、出
力ＭＯＳＦＥＴＱ２のゲートは、対応する上記帰還回路
を介して、対応するデータ出力端子ＤＯ〜Ｄｎに結合さ
れる。このため、Ｍｏ８）’ＥＴＱ２のゲー）　１／Ｃ
Ｖｉ、対応するデータ出力端子Ｄｏ〜１）ｎの出力信号
が負帰還され、その増幅率が一時的に小さくされる。こ
れＫより、出力データＤ。

〜］）ｎは、比較的小さな駆動能力とされるインバータ
回路Ｎ２の特性に従って比較的緩やかに、回路の接地電
位のようなロウレベルに向かって変化される。

上記時間ＴｆＦｉ、前述のように１インバ一タ回路Ｎ３
を構成するＭ　Ｏ８Ｆ　Ｅ　Ｔのコンダクタンスとイン
バータ回路Ｎ４及びＮ５を構成するＭｏ８ＦＥＴのコン
ダクタンス比に従って決定される。このため、各ＭＯＳ
ＦＥＴは、出力回路が要求される動作速度を漕足し、か
つ出力データＤｏ−Ｄｎのレベル窒化が適度に抑えられ
るような、所定なコンダクタンスを持つよ、うに設計さ
れる。

データ出力バッファＤＯＢＯ〜ＤＯＢｎの出力信号すな
わち出力データＤＯ〜ｌ）ｎが比較的緩やかに変化され
ることで、接地電位供給、１ｉＧＮＤの電流変化は抑制
される。このため、接地電位供給線ＧＮＤに発生するノ
イズのレベルは著しく縮小され、その結果、シーケンス
制御信号Ｃ’ｌ’　ａ等に誘発されるノイズ本、ロウレ
ベル出力時の最大仕様Ｖ　Ｏ−Ｌより充分小さいものと
される。

以上のように、この実施例のデータ出力バッファＤＯＢ
Ｏ〜ＤＯＢｎでは、対応するデータ出力端子ＤＯ−Ｄｎ
と回路の接地電位との間に設けられる出力ＭＯＳＦＥＴ
のゲートと上記出力端子との間に、直列形態のＭｏ８Ｆ
ＥＴＱ３及びＱ４からなる帰還回路が設けられる。これ
らのＭＯＳテＦＥＴＱ３及びＱ４は、対応する出力ＭＯ
ＳＦＥＴＱ２がオン状態とされるとき、所定の時間Ｔｆ
。

間だけ、同時にオン状態とされる。この間、Ｍｏ８Ｆ’
ＥＴＱ２のゲートには、対応するデータ出力端子の出力
信号が負帰還され、その増＠率が一時的に低く抑えられ
る。このため、データ出力端子Ｄｏ〜ｌ）ｎのハイレベ
ルは緩やかに引き抜かれ、その結果接地τ位線ＧＮＤの
ノイズが抑制さｆｌ、　Ｂ　、、（７たがって、出力バ
ク７アＯＢＣから出力されるシーケンス制御信号ｃ’ｒ
ａ（４，出力バク７７０ＢＣに共通の接地電位供給線Ｇ
ＮＤを介して回路の接地電位が供給されるにもかかわら
ず、誘発ノイズが抑制される。これにより、これらの出
力バク７アを含むディジタル処理装置の動作は安定化さ
れ、信頼性の高いものとなる。

第４図には、この発明が適用され九出力回路の第２の実
施例の回路図が示されている。

以下の実施例において、回路図には、ディジタル処理装
置の算術す、ｍ演算ユニツ）ＡＬｔＪに含まれる出力回
路のうち、データ出力バク７アＤＵＢ　Ｏが例示的に示
されている。図示されない他のデータ出力バク７アＤＯ
Ｂ１〜ＤＯＢｎは、例示的に示されるデータ出力バッフ
ァＤＯＢＯと１司−の構成とされる。

この実施例の出力回路は、基本的に上記第２図に示され
る第１の実施例を踏襲する。同図圧おいて、ノアＩ・−
ト回路Ｎ０Ｇ２　、ナンドゲー　ト回路ＮＡＧ２　、イ
ンバータ回路Ｎｌ０−Ｎ１３及びＭｏ　８　Ｆ　Ｅ　Ｔ
　Ｑ、　５〜Ｑ７１ｄ、ＦＩＧ、２の／′アゲート回路
Ｎ０ＧＩ　、ナントゲート回路ＮＡＧＩ　、インバータ
回路Ｎ２〜Ｎ５及びＭＯＳＦＥＴＱ２〜Ｑ４に１それぞ
れのまま対応する。以下、上記第２図と異なる部分につ
いてのみ、その説明を追加する。

第４図において、各データ出力端子Ｄｏ〜ｌ）ｎと回路
の電源電圧との間に設けられる第１の出力ＭＯＳＦＥＴ
は、ＰチャンネルＭＯＳＦＥＴＱ３１に置き換えられる
。Ｌ７たがって、出力ＭＯＳＦＥＴＱ３１がオン状態と
され出力データＤｏ−Ｄｎがハイレベルとされる時点に
おいて、出力ＭＯＳＦＥＴＱ３１のゲート・ソース間電
圧Ｆｉはぼ一定とされることから、第１Ｉ図に示される
従来の出力回路と同様な問題点が生じる。この定め、こ
の実施例の出力回路では、各データ出力端子Ｄｏ〜Ｄｎ
と対応する出力ＭＯ８ＦＥ’［’Ｑ３１のゲートとの間
に、直列形態とされるＰチャンネルＭＯＳＦＥＴ０．３
２（第５のＭＯＳＦＥＴ）及びＱ３３（第６のＭＯＳＦ
ＥＴ）からなる帰還回路が設けられる。

ノアゲート回路Ｎ０Ｇ２の出力信号は、インバータ回路
Ｎ６によって反転され、上記出力ＭＯＳＦＥＴＱ３１の
ゲートに供給される。また、インバータ回路Ｎ７によっ
て反転され、帰還回路を構成するＭ０８ＦＥ’Ｉ’Ｑ３
２のゲートに供給されるとともＫＪインバータ回路Ｎ８
及びＮ９を介してＭＯＳＦＥＴＱ３３のゲートに供給さ
れる。上記第１の実施例に対応して、インバータ回路Ｎ
６を構成するＭＯＳＦＥＴＦｉ比較的小さ々コンダクタ
ンスを持つように設計され、インバータ回路Ｎ８及びＮ
９を構成するＭＯＳＦＥＴＦｉその遅延時間が上記時間
Ｔｆとなるように設計される。

この実施例の出力回路において、出力制御信号φｏｅが
ハイレベルとされた状態で対応する反転内部出力信号Ｄ
ＯＯ〜］）ｏｎがハイレベルからロクレペルに変化され
るとき、上記第１の実施例と同一な効果により、出力デ
ータＤＯ〜Ｄｎの立ち下がり変化は緩やかなものとされ
る。一方、出力制御信号φｏｅがハイレベルとされ次状
態で対応する反転内部出力信号ＤＯＯ〜１）ｏｎがロワ
レベルからハイレベルに変化されるとき、帰還回路を構
成するＭＯＳＦＥＴＱ３２及びＱ３３が、インバータ回
路Ｎ８及びＮ９の遅延時間に相当する時間Ｔｆの間だけ
ともにオン状態とされる。この間、出力ＭＯＳＦＥＴＱ
３１のゲートには、データ出力端子Ｄｏ−］）ｎのレベ
ルすなわち出力データＤ。

〜］）ｎが負帰還される。このため、出力ＭＯＳＦＥＴ
Ｑ３１を基本構成とする増幅回路の増幅率が一時的に小
さくされ、出力データＤＯ〜Ｄｎの立ち上がり変化は緩
やかなものとされる。

これらのことから、゛この実施例の出力回路では、出力
データＤｏ−Ｄｎが一斉にハイレベル又はロクレベルと
されることで電源電圧供給線及び接地電位供給線に発生
されるノイズのレベルが、トモに抑制される。これによ
り、上記電源電圧供給線及び接地電位供給線を介して動
作電源を受ける出カパッ７アＯＢＣ等から出力されるシ
ーケンス制御信号ＣＴａ等に誘発されΣノイズのレベル
が抑制され、出力回路を含むディジタル処理装置の動作
が安定化されるものである。

第５図には、この発明が適用され念出力回路の第３の実
施例の回路回が示されている。

同図において、ノアゲート回路Ｎ０Ｇ３　、ナントゲー
ト回路ＮＡＧ３　、インバータ回路Ｎ１４及び出力ＭＯ
８ＰＥＴＱ８　、Ｑ９Ｆ！、第２図のノアゲート回路Ｎ
０ＧＩ　、ナントゲート回路ＮＡＧＩ。

インバータ回路Ｎ２及び出力ＭＯ８ＦＢＴＱ１　。

Ｑ２に、それぞれその１１対応される。以下、上記ｔｇ
２図と異なる部分和ついてのみ、その説明を追加する。

第５図において、各出力バッファの出力ＭＯＳＦＥＴＱ
９　（第２の出力ＭＯＳＦＥＴ）のゲートと対応するデ
ータ出力端子ＤＯ〜ｆ）ｎとの間には、ＮチャンネルＭ
ＯＳＦＥＴＱＩ　Ｏ（第７のＭＯＳＦＥＴ）が設けられ
る。このＭＯＳＦＥＴＱＩＯは、出力ＭＯＳＦＥＴＱ９
に対する帰還回路を構成する。Ｍ０８ＦＥＴＱ１０のゲ
ートには、対応する反転内部出力信号ＤＯＯ〜１）ｏｎ
がそれぞれ供給される。

帰還回路を構成するＭＯ８Ｆ’ＥＴＱＩＯは、対応する
反転内部出力信号１）　ｏ　Ｏ％Ｄ　Ｏｎが論理″ｌ　
ＯＨのハイレベルとされることで、出力制御信号φｏｅ
に関係なく、オン状態となる。これにより、対応する出
力ＭＯＳＦＥＴＱ９がオン状態とされるとき、そのゲー
トには、対応するデータ出力端子ＤＯ〜ｐｎのレベルす
なわち出力データＤＯ〜ｌ）ｎが負帰還される。このた
め、出力ＭＯＳＦＥＴＱ９を基本構成とする増幅回路の
増幅率は、−時的に小さくされる。これにより、出力デ
ータＤＯ％Ｄｎのレベル変化は比較的緩やかなものとさ
れ、接地電位供給線ＧＮＤのノイズのレベルが抑制され
る。

その結果、出力回路を含むディジタル処理装置の動作が
安定化され、その信頼性が高くされるものである。

この実施例の場合、インバータ回路Ｎ１４の出力信号が
ハイレベルとされることで、出力ＭＯＢＦＥＴＱ９がオ
ン状態とされ、同時に帰還回路を構成するＭＯＳＦＥＴ
ＱＩＯがオン状態とされる。

このため、これらのＭＯ’５ＦＥＴＱ９及びＱＩＯを介
して、ｊｔ通１１！流が流される。したがって、こ■実
施例は、帰Ｒ量が少なくてすむような場合、すなわちＭ
ＯＳＦＥＴＱ１０のコンダクタンスが比較的小さくてす
むような場合において、有効な方法となる。言うまでも
なく、この実施例の出力回路は、上記８ｇ１及び第２の
実施例に比較してその回路構成が簡素化されることから
、ディジタル処理装置の低コスト化をあわせて推進でき
るものである。

第６図には、この発明が適用された出力回路の第４の実
施例の回路図が示されている。

この実施例の出力回路は、基本的に上記第５図に示され
る第３の実施例を踏襲する。同図において、出力ＭＯＳ
ＦＥＴＱＩ　１と帰還回路を構成するＭＯＳＦＥＴＱＩ
　２は、第５図のＭ　ＯＳ　Ｆ　Ｅ　Ｔｅ３及びＱＩＯ
にそれぞれそのまま対応する。以下、第５図に示される
第３の実施例と異なる部分についてのみ、説明を追加す
る。

第６図において、各出力バッファのデータ出力端子Ｄｏ
−Ｄｎと回路の電源電圧との間には、Ｐチャンネル型の
出力ＭＯＳＦＥＴＱ３４（第１の出力ＭＯＳＦＥＴ）が
設けられる。この出力Ｍ０８ＦＥＴＱ３４がオン状態と
され出力データＤ。

〜Ｄｎがハイレベルに変化される時点において、出力Ｍ
ＯＳＦＥＴＱ３４のゲート・ソース間電圧はほぼ一定と
され、第１１図に示される従来の出力回路と同様な問題
点が生じる。このため、この実施例の出力回路では、各
データ出力端子Ｄｏ〜Ｄｎと対応する出力ＭＯＳＦＥＴ
Ｑ３４のゲートとの間に％ＰチャンネルＭＯＳＦＥＴ０
．３５（第８のＭＯＳＦＥＴ）からなる帰還回路が設け
られる。

帰還回路を構成するＭＯＳＦＥＴＱ３５のゲートは、本
う一つの帰還回路を構成するＮチャンネルＭＯＳＦＥＴ
Ｑ１２のゲートに共通結合され、さらにインバータ回路
Ｎ１５の出力端子て結合される。インバータ回路Ｎ１５
の入力端子ては、対応する内部出力信号ＤＯＯ−Ｄｏｎ
がそれぞれ供給される。内部出力信号ＤＯＯ〜Ｌｌｏｎ
ｉ−ｉ、論理″＋Ｏｎにおいてロウレベルとされ、論理
″′１″＆でおいてハイレベルとされる。したがって、
ｘｔｏｓＦＥ’Ｉ’Ｑ３５１”ｔ、インバータ回路Ｎ１
５の出力信号がロウレベルとされるとき、すなわち対応
する内部出力信号ＤＯＯ〜１）ｏｎが論理１１ｎのハイ
レベルとされるとき、選択的にオン状態とされる。

甘た、ＭＯＳＦＥＴＱＩ　２は、インバータ回路Ｎ１５
の出力信号がハイレベルとされるとき、すなわち対応す
る内部出力信号ＤＯＯ〜］）ｏｎが論理″０．９のロウ
レベルとさ・れるとき、選択的にオン状態とされる。

出力ＭＯＳＦＥＴＱ３４のゲートには、ナントゲート回
路ＮＡＧ４の出力信号が供給される。ナントゲート回路
ＮＡＧ４の一方の入力端子には、出力制御信号φｏｅが
供給され、その他方の入力端子には、対応する内部出力
信号ＤｏＯ〜］）ｏｎがそれぞれ供給される。これによ
り、出力Ｍ０８ＦＥＴＱ３４は、ナントゲート回路Ｎ　
Ａ、　Ｇ　４の出力信号がロウレベルとされるとき、す
なわち出力制御信号φＯｅがハイレベルとされ対応する
内部出力信号ＤＯＯ〜１）ｏｎが論理″１″のハイレベ
ルとされるとき１選択的にオン状態とされる。出力ＭＯ
ＳＦＥＴＱ３４がオン状態とされることで、対応する出
力データＤＯ〜ＤｎＦｉ、回路の電源電圧ＶＣＣのよう
なハイレベルとされる。このとき、インバータ回路Ｎ１
５の出力信号はロウレベルとされるため、前述のように
、帰還回路を構成するＭＯＳＦＥＴＱ３５がオン状態と
される。このため、出力ＭＯＳＦＥＴＱ３４のゲートＫ
Ｆｉ、出力データＤｏ−Ｄｎのレベルが負帰還され、出
力Ｍ０８ＦＥＴＱ３４を基本構成とする増幅回路の増幅
率は、−時的に小さくされる。これによフ、出力データ
Ｄｏ−Ｄｎの立ち上がり変化は緩やかなものとされ、出
力回路を含むディジタル処理装置の動作が安定化される
ものである。

一方、出力ＭＯ８ＦＢＴＱ１１のゲートには、ノアゲー
ト回路Ｎ０Ｇ４の出力信号が供給される。

ノアゲート回路Ｎ０Ｇ４の一方の入力端子には、反転出
力制御信号φｏｅが供給され、その他方の入力端子には
、対応する内部出力信号ＤＯＯ〜ＤＯｎがそれぞれ供給
される。これにより、出力ＭＯＳＦＥＴＱＩ　１は、ノ
アゲート回路Ｎ０Ｇ４の出力信号がハイレベルとされる
とき、すなわち出力制御信号φＯｅがハイレベルとされ
対応する内部出力信号ＤＯＯ〜］）ｏｎが論理′″０″
のロウレベルとされるとき、選択的にオン状態とされる
。

出力ＭＯＳＦＥＴＱ１１がオン状態とされることで、対
応する出力データＤＯ〜Ｄｎは、回路の接地電位のよう
々ロウレベルとされる。このとき、イン、／り一夕回路
Ｎ１５の出力信号はハイレベルとされるため、前述のよ
うに１帰還回路を構成するＭＯＳＦＥＴＱＩ　２がオン
状態とされる。この念メ、出力ＭＯ８ＦＢＴＱＩ　１０
ゲー）Ｋは、出力データＤｏ−Ｄｎのレベルが負帰還さ
れ、出力Ｍ０８ＦＥＴＱ１１を基本構成とする増幅回路
の増幅率は、−時的に小さくされる。これにより、出力
データＤＯ〜ｌ）ｎの立ち下がり変化は緩やか々ものと
され、出力回路を含むディジタル処理装置の動作が安定
化されるものである。

この実施例は、各出力バッファのハイレベル出力用の出
力ＭＯ８ＦＢ’Ｉ’がＰチャンネル型とされる場合に有
効であり、上記第３の実施例と同様に、出力回路の構成
が簡素化され、ディジタル処理装置の低コスト化をあわ
せて推進できるという効果が得られる。

第７図には、この発明が適用された出力回路の第５の実
施例の回路図が示されている。

この実施例は、これまでの実施例においてデータ出力端
子と出力ＭＯＳＦＥＴのゲートとの間に設けられる帰還
回路に代えて、出力Ｍ　Ｏ８Ｆ　Ｅ　Ｔのゲート及びソ
ース間に設けられ、対応する出力ＭＯ８Ｆ’ＥＴがオン
状態とされる当初において一時的に伝達状態とされる短
絡回路を含む。この短絡回路は、後述するように１出力
ＭＯＳＦＥＴがオン状態とされる当初において出力ＭＯ
ＳＦＥＴを基本構成とする出力増＠回路の増＠率全−時
的に小さくする作用を持つ。

第７図に示されるノアゲート回路Ｎ０Ｇ５．ナントゲー
ト回路ＮＡＧ５　、インバータ回路Ｎ１６及び出力Ｍ０
８ＦＥＴＱ１３　、Ｑｌ　４は、第２図に示されるノア
ゲート回路ＯＧ１．ナントゲート回路ＮＡＧＩ　、イン
バータ回路Ｎ２及び出力ＭＯＢＰＥＴＱｔ　、Ｑ２に％
それぞれそのまま対応される。以下、第２ｒＩ！Ｊと異
なる部分についてのみ、説明を追加する。

第７図において、データ出力バッファＤＯＢＯ〜ＤＯＢ
ｎは、回路の電源電圧ＶＣＣと接地電位供給線ＧＮＤと
の間に直列形態に設けられるＮチャンネル型の出力ＭＯ
ｓＦＢＴＱ１３　（第１の出力ＭＯＳＦＥＴ）及びＱｌ
４（第２の出力ＭＯ８Ｆ’　Ｅ　Ｔ　）を基本構成とす
る。出力ＭＯＳＦＥＴＱ１３のゲートは、ノアゲート回
路Ｎ０Ｇ５の出力端子に結合され、出力ＭＯＳＦＥＴＱ
１４のゲートは、インバータ回路Ｎ１６の出力端子に結
合される。

インバータ回路Ｎ１６の入力端子は、ナントゲート回路
ＮＡＧ５の出力端子に結合される。これにより、出力Ｍ
０８ＦＥＴＱ１３は、ノアゲート回路Ｎ０Ｇ５の出力信
号がハイレベルとされるとき、す力わち反転出力制御信
号φＯｅがロウレベルとされ対応する反転内部出力信号
ＤＯＯ−Ｄｏｎが論理″′１”のロウレベルとされると
き１選択的にオン状態となる。これＫより、対応する出
力データＤＯ〜Ｄｎは、回路の電源電圧ＶＣＣのような
ハイレベルとされる。一方、出力ＭＯＳＦＥＴＱ１４は
、インバータ回路Ｎ１６の出力信号がハイレベルとされ
るとき、すなわち出力制御信号φＯｅがハイレベルとさ
れ対応する反転内部出力信号ＤＯＯ〜１）ｏｎが論理１
！ｌｏ＃ｌのハイレベルとされるとき、選択的にオン状
態となる。これＫより、対応する出力データＤＯ〜Ｄｎ
は、回路の接地電位のようなロウレベルとされる。

この実施例において、出力ＭＯＳＦＥＴＱＩ　３は、こ
れまでの実施例と同様に、ソースフオロア型の増幅回路
を構成する。このため、この実施例では、ノアゲート回
路Ｎ０Ｇ５の駆動能力を比較的小さくされる。これによ
り、出力ＭＯＳＦＥＴＱ１３のゲート・ノース間電圧が
対応する出力データＤｏ−Ｄｎの立ち上がりとともに小
さくされるのとあいまって、出力データＤＯ〜ｐｎの立
ち上がりは緩やかなものとされる。この念め、出力ＭＯ
ＳＦＥＴＱＩ　３が一斉にオン状態とされることで’！
ｌｔ源電圧供電圧供給線されるノイズは、特に対策を必
要とすることなく抑制される。

この実施例のデータ出力パッ７アでは、さらに出力ＭＯ
ＳＦＥＴＱ１４のゲートとそのソースすなわち回路の接
地電位との間に、ＭＯＳＦＥＴＱ１５（第９のＭＯＳＦ
ＥＴ）からなる短絡回路が設けられる。このＭＯＳＦＥ
ＴＱ１５のゲートには、上記ナントゲート回路ＮＡＧ５
の出力信号のインバータ回路Ｎ１７及びＮ１８による遅
延信１号が供給される。ナントゲート回路ＮＡＧ５の出
力信号がハイレベルとされるとき、インバータ回路Ｎ１
６の出力信号はロウレベルとされ、出力Ｍ０８ＦＥＴＱ
１４＃″ｔオフ状態とされる。このとき、インバータ回
路Ｎ１８の出力信号ｔｊ：　／％イレベルとされ、ＭＯ
ＳＦＥＴＱ１５Ｆ！、オン状態とされる。

ナントゲート回路ＮＡＧ５の出力信号がロウレベルとさ
れると、インバータ回路ＮＩ６の出力信号はハイレベル
となり、前述のように、出力Ｍ　Ｏ５ＦＥＴＱＩ　４が
オン状態となる。このとき、インバータ回路Ｎ１８の出
力信号は、インバータ回路Ｎ１７及びＮ１８による遅延
時間に相当する間、インバータ回路Ｎ１６の出力信号と
ともにハイレベルとされる。したがって、ＭＯＳＦＥＴ
ＱＩ　５は、出力ＭＯＳＦＥＴＱ１４がオン状態とされ
る当初において、インバータ回路Ｎ１７及びＮ１８によ
る遅延時間だけ同時にオン状態となり、短絡回路は伝達
状卯とされる。この間、出力Ｍ　Ｏ８ＦＥＴＱＩ　４の
ゲート電圧は、インバータ回路Ｎ１６を構成するＰチャ
ンネルＭ　ＯＳ　Ｆ　Ｅ　Ｔと上記ＭＯＳＦＥＴＱ１５
のコンダクタンス比によって決まる所定の電圧に抑えら
れる。したがって、出力Ｎ１０ＳＦＥＴＱ１４のコンダ
クタンスが小さくされ、出力Ｎｌ０８ＦＥ’ｉ’Ｑ１４
を基本構成とする出力増幅回路の増＠率が一時的に小さ
くされる。

第８図ｖｃＶｉ、第７図のデータ出力バッファＤＯＢＯ
−ＤＯＢｎの一実施例の信号波形図が示されている。同
図及び第７図をもとに、この実施例の出力回路の動作の
概要を説明する。々お、第８図の信号波形図では、反転
内部出力信号ＤＯＯ〜Ｄｏｎは、当初論理″１”すなわ
ちロウレベルとされ、出力制御信号φｏｅがハイレベル
とされた後、論理”Ｏ″す々わちハイレベルに反転され
る。この間、出力バッファＯＢＣから送出されるシーケ
ンス制御信号ＣＴａは、ロウレベルのままとされる。

第８図において、出力制御信号φＯｅがロウレベルとさ
れ対応する反転出力制御信号φＯｅがハイレベルとされ
るとき、各データ出力バッファＤＯＢＯ〜ＤＯＢｎのノ
アゲート回路Ｎ０Ｇ５の出力信号はロウレベルとされ、
ナントゲート回路ＮＡＧ５の出力信号ｎ５Ｆｉハイレベ
ルとされる。ま念、ナントゲート回路ＮＡＧ５の出力信
号ｎ５がハイレベルとされることで、インバータ回路Ｎ
１６の出力信号ｎ６けロウレベルとされる。このため、
出力ＭＯ８ＦＥ’ｒＱ１３及びＱ１４はともにオフ状態
となり、各データ出力バッファの出力信号すなわち出力
データＤｏ−Ｄｎは、すべてノ・イインｅ−ダンス状態
Ｈｚとされる。このとき、ナントゲート回路ＮＡＧ５の
出力信号ｎ５がハイレベルとされることで、インバータ
回路Ｎ１８の出力信号ｎ７がハイレベルとされ、短絡回
路を構成するＭＯＳＦＥＴＱＩ　５け、オン状態となる
。また。

出力ＭＯＳＦＥＴＱＩ４のゲート電圧は、インバータ回
路Ｎ１６の出力信号がロウレベルとされＭＯＳＦＥＴＱ
Ｉ　５がオン状態となることで、ロウレベルとされる。

算術論理演算ユニットＡＬＵが所定の演算モードとされ
所定のタイミングで出力制御信号φＯｅがハイレベルと
されると、各データ出力バッファのノアゲート回路Ｎ０
Ｇ５の出力信号は、対応する反転内部出力信号ＤＯＯ〜
ＤＯｎが論理″′１”のロウレベルであることから、ハ
イレベルとなる。

ま友、ナントゲート回路ＮＡＧ５の出力信号ｎ５け、対
応する反転内部出力信号ＤＯＯ〜１）ｏｎがロウレベル
であることから、その！ｌまハイレベルとされる。した
がりて、出力ＭＯ５ＦＥＴＱ１３がオン状態とされ、ま
た出力ＭＯＳＦＥＴＱＩ４はオフ状態のままとされる。

このため、各データ出力バッ７アの出力信号すなわち出
力データＤＯ〜ｌ）ｎけ、−斉に回路の電源電圧ＶＣＣ
のようなハイレベルとされる。このとき、出力ＭＯＳＦ
ＥＴＱＩ　３のゲート・ソース間電圧は、出力データく
され、またノアゲート回路Ｎ０Ｇ５の駆動能力は比較的
小さくなるように設計される。したがって、出力データ
Ｄｏ−Ｄｎの立ち上がりは、自動的に緩やかなものとさ
れ、電源電圧供給線に発生されるノイズのレベルは抑制
される。

次に、出力制御信号φｏｅがハイレベルとされ次状態で
、反転内部出力信号ＤＯＯ〜１）ｏｎが一斉に論理″′
１″のロウレベルから論理″′０”のノ・イレペルに変
化される。各データ出力バッファでは、ノアゲート回路
Ｎ０Ｇ５の出力信号がロウレベルとされ、ナントゲート
回路ＮＡＧ５の出力信号ｎ５がロウレベルとされる。こ
のため、まずインバータ回路ＮＩ６の出力信号がハイレ
ベルとされ、インバータ回路Ｎ１７及びＮ１８の遅延時
間ＴＳだけ遅れてインバータ回路Ｎ１８の出力信号ｎ７
がロウレベルとされる。

各データ出力バッファでは、ノアゲート回路Ｎ０Ｇ５の
出力信号がロウレベルとされることで、出力ＭＯＳＦＥ
ＴＱＩ　３がオフ状態となシ、またインバータ回路Ｎ１
６の出力信号がハイレベルとされることで、出力ＭＯＳ
ＦＥＴＱ１４がオン状態になろうとする。

ところが、この実施例のデータ出力バッファでは、イン
バータ回路Ｎ１６の出力信号がハイレベルとされてから
インバータ回路Ｎ１８の出力信号ｎ７がロウレベルとさ
れるまでの間、すなわちインバータ回路Ｎ１７及びＮ１
８による遅延時間Ｔ８の間、短絡回路を構成するＭＯＳ
ＦＥＴＱＩ　５がオン状態を続ける。したがって、この
間、出力Ｍ０８ＦＥＴＱ１４のゲート電圧ｎ６は、回路
の電源電圧ＶＣＣのようなハイレベルまで上昇できず、
ＣＭＯＳインバータ回路ＮＩ６を構成するＰチャンネル
Ｍ　ＯＳ　Ｆ　Ｅ　Ｔと上記ＭＯＳＦＥＴＱＩ　５のコ
ンダクタンス比によって決まる決定のレベルに抑えられ
る。この念め、出力ＭＯ８１１’ＥＴＱ１４を基本構成
とする増幅回路の増幅率が一時的に小さくされ、出力デ
ータＤｏ−Ｄｎの立ち下がり変化は緩やかなものとされ
る。これにより、接地電位供給線ＧＮＤの電流変化は抑
制され、接地電位供給線ＧＮＤに発生するノイズのレベ
ルは著しく縮小される。その結果、シーケンス制御信号
ＣＴａ等に誘発されるノイズが、ロウレベル出力時の最
大仕様ＶＯＬより充分小さいものとされ、出力回路を含
むゲイジ、タル処理装置の誤動作が防止されるものであ
る。

上記遅延時間ＴＳは、インバータ回路Ｎ１７及びＮ１８
を構成するＭＯ，９Ｆ’ＥＴのコンダクタンスに従って
決定される。また、　Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　Ｉ　
５が同時にオン状態とされるときＭＯＳＦＥＴＱ１４を
基本構成とする増幅回路の増幅率は、前述のように１イ
ンバ一タ回路Ｎ１６を構成するＰチャンネルＭＯＳＦＥ
ＴとＭＯｆ９ＦＥＴＱ１５のコンダクタンス比に従って
決定される。このため、各ＭＯＳＦＥＴは、出力回路が
要求される動作速度を満足し、かつ出力データＤＯ〜］
）ｎのレベル変化が適度に抑えられるような、所定のコ
ンダクタンスを持つように設計される。

第９図には、この発明が適用された出力回路の第６の実
施例が示されている。

この実施例は、上記第５の実施例を踏襲するものであり
、第９図に示される出力へ１０ｓＦＥＴＱ１６、Ｑｌ７
及びＭＯＳＦＥＴＱ１８Ｆｉ、第７図に示される出力へ
ｌ０８ＦＥＴＱＩ　３　、Ｑｌ　４及びＭＯＳＦＥＴＱ
１５に、それぞれそのまま対応される。以下、第７図の
実施例と異なる部分についてのみ、説明を追加する。

第９図において、各データ出・カバッファの出力ＭＯ８
ＰＥ’ｌ’Ｑ１６　（第１の出力ＭＯＳＦＥＴ）のゲー
トは、対応するノアゲート回路Ｎ０Ｇ６の出力端子に結
合され、出力ＭＯＳＦＥＴＱＩ　７（第２の出力Ｍ　Ｏ
Ｓ　Ｆ　Ｅ　Ｔ　）のゲートは、対応するノアゲート回
路Ｎ０Ｇ７の出力端子に結合される。

ノアゲート回路Ｎ０Ｇ６の一方の入力端子には、対応す
る内部出力信号ＤＯＯ〜Ｊ）ｏｎのインバータ回路Ｎ１
９による反転信号が供給される。また、ノアゲート回路
Ｎ０Ｇ７の一方の入力端子には、対応する内部出力信号
ＤＯＯ〜１）ｏｎが供給される。ノアゲート回路Ｎ０Ｇ
６及びＮ０Ｇ７の他方の入力端子には、反転出力制御信
号φｏｅが共通に供給される。これらのことから、出力
ＭＯＳＦＥＴＱ１６は、ノアゲート回路Ｎ　ＯＧ　６の
出力信号がハイレベルとされるとき、すなわち反転出力
制御信号φｏｅが論理１１″のロウレベルとされ対応す
る内部出力信号］）ｏＱ、Ｉ）ｏｎが論理″′１″のハ
イレベルとされるとき、選択的にオン状態となり、対応
する出力データＤＯ〜Ｄｎを回路の電源電圧Ｖｃｃのよ
うなハイレベルとする。一方、出力ＭＯＳＦＥＴＱ１７
は、ノアゲート回路Ｎ０Ｇ７の出力信号がノ・イレペル
とされるとき、す々わち反転出力制御信号φｏｅが論理
”１″のロウレベルとされ対応する内部出力信号ＤＯＯ
〜Ｄｏｎが論理″０″のロウレベルとされるとき、選択
的にオン状態となり、対応する出力データＤＯ〜Ｄｎを
回路の接地電位のようなロウレベルとする。

ところで、この実施例のデータ出力バッファＤＯＢｏ−
ＤＯＢｎのＭＯ８Ｆ’ＢＴＱｔ８（第９のＭＯＳＦＥＴ
）のゲートは、インバータ回路Ｎ２０の出力端子に結合
される。このインバータ回路Ｎ２０の入力端子は、上記
インバータ回路Ｎ１９の出力端子に結合される。インバ
ータ回路Ｎ２０は、それを構成するＭＯＳＦＥＴが比較
的小さなコンダクタンスを持つように設計されることで
、比較的大きな伝達遅延時間を持つ。この伝達遅延時間
は、上記第５の実施例の遅延時間ＴＳＫ相当する。

これらのことから、ＭＯＳＦＥＴＱ１８は、インバータ
回路Ｎ２０の出力信号がハイレベルとされるとき、すな
わち対応する内部出力信号］）ｏＱ〜ｐｏｎがハイレベ
ルとされるとき、選択的にオン状態とされる。ま念、対
応する内部出力信号ＤＯＯ〜ＤＯｎがハイレベルからロ
ウレベルに変化されるとき、ノアゲート回路Ｎ０Ｇ７の
出力信号がハイレベルとされてからインバータ回路Ｎ２
０の出力信号がロウレベルとされる壕での間、すなわち
インバータ回路Ｎ２０の遅延時間ＴＳの間、出力ＭＯＳ
ＦＥＴＱ１７と同時にオン状態とされる。

したがって、この間、出力ＭＯＳＦＥＴＱＩ　７を基本
Ｓ成とする出力増幅回路の増幅率は、−時的に小さくさ
れる。これにより、この実施例の出力回路は、上記第５
の実施例と同様な効果を持つものとなり、出力回路を含
むディジタル処理装置の動作が安定化されるものである
。

第１０図には、この発明が適用され次出力回路の第７の
実施例の回路図が示されている。

この実施例において、データ出力バッ７アＤＯＢＯ〜Ｄ
ＯＢｆｔは、いわゆる０ＭＯ８型の出力回路ときれる。

第１０図忙示されるノアゲート回路Ｎ０Ｇ８　、出力Ｍ
ＯＳＦＥＴＱＩ　９及びＭ　ＯＳ　ＦＥＴＱ２０は、第
９に示されるノアゲート回路Ｎ０Ｇ７．出力ＭＯＳＦＥ
ＴＱＩ　７及びＭＯＳＦＥＴＱ１８ＪＣ，それぞれのま
ま対応される。以下、第９図と異なる部分についてのみ
、説明を追加する。

第１０図において、各データ出力バッファのＰチャンネ
ル型の出力ＭＯＳＦＥＴＱ３６　（第１の出力ＭＯＳＦ
ＥＴ）のゲートは、対応するナントゲート回路ＮＡＧ６
の出力端子に結合される。ナントゲート回路ＮＡＧ６の
一方の入力端子には、出力制御信号φＯｅが供給され、
その他方の入力端子には、対応する内部出力信号ＤＯＯ
〜ｌ）ｏｎが供給される。これにより、出力Ｍ０８ＦＥ
ＴＱ３６は、対応するナントゲート回路ＮＡＧ６の出力
信号がロウレベルとされるとき、すなわち出力制御信号
φＯｅがノ・イレベルとされ対応する内部出力信号ＤＯ
Ｏ〜１）ｏｎが論理６１″のノ・イレベルとされるとき
、選択的にオン状態となり、対応する出力データＤＯ〜
ｐｎを回路の電源電圧ＶＣＣのようなハイレベルとする
。

出力Ｍ０８ＦＥＴＱ３６がオン状態とされ、出力データ
ＤＯ〜］）ｎがハイレベルとされるとき、出力ＭＯＳＦ
ＥＴＱ３６のゲート・ソース間電圧は、出力データＤＯ
〜ｌ）ｎのレベルに関係なく、一定とされる。したがっ
て、この実施例では、出力データＤＯ〜Ｄｎの立ち上が
シ変化時において、第１１図に示される従来の出力回路
と同様な問題点が発生する。

このため、この実施例のデータ出力バッファでは、出力
ＭＯ８ｋ”ＥＴＱ３６のゲートとそのソースすなわち回
路の電源電圧との間に、ＰチャンネルＭ０８ＦＥＴＱ３
７（第１０のＭ　ＯＳ　ＩＩ’　Ｅ　’ｌ’　）からな
る短絡回路が設けられる。また、Ｎチャンネル型の出力
ＭＯＳＦＥＴＱＩ　９のゲートとそのソースすなわち回
路の接地電位との間には、ＮチャンネルＭＯＳＦＥＴＱ
２０　（第９のＭＯ８ＦＥ１゛）からなるもう一つの短
絡回路が設けられる。

上記ＭＯＳＦＥＴＱ３７及びＱ２０ゲートは、インバー
タ回路Ｎ２２の出力端子に共通結合される。

インバータ回路Ｎ２２０入力端子は、インバータ回路Ｎ
２１の出力端子に結合される。インバータ回路Ｎ２１の
入力端子には、対応する内部出力信号］）ｏＱ−Ｉ）ｏ
ｎが供給される。インバータ回路Ｎ２１及びＮ２２は、
所定の信号伝達時間を持つように設計される。この信号
伝達時間は、上記第５の実施例の遅延時間ＴＳＫ相当す
る。

これらのことから、ＭＯＳＦＥＴＱ３７は、インバータ
回＠Ｎ２２の出力信号がロウレベルとされるとき、すな
わち対応する内部出力信号ＤＯＯ〜１）ｏｎが論理″′
０”のロウレベルとされるとき、選択的にオン状態とさ
れる。また、対応する内部出力信号Ｄ００〜］）ｏｎが
論理″′０″のロウレベルから論理″１″のハイレベル
に変化されるとき、ナントゲート回路ＮＡＧ６の出力信
号がロウレベルとされてからインバータ回路Ｎ２２の出
力信号がハイレベルとされるまでの間、すなわち遅延時
間Ｔ８の間、出力ＭＯＳＦＥＴＱ３６と同時にオン状態
とされる。したがって、この間、出力ＭＯＳＦＥＴＱ３
６を基本構成とする出力増幅回路の増幅率は、−時的に
小さくされる。これＫより、この実施例の出力回路では
、出力データＤＯ〜Ｄｎの立ち上がり変化時において、
上記第５の実施例と同様な効果が得られ、電源電圧供給
線に発生されるノイズのレベルが抑制される。

同様に、各データ出力バッファのＭＯＳＦＥＴＱ２０は
、インバータ回路Ｎ２２の出力信号がハイレベルとされ
るとき、すなわち対応する内部出力信号ＤＯＯ〜Ｄｏｎ
が論理″１″のハイレベルとされるとき、選択的にオン
状態とされる。また、対応する内部出力信号ＤＯＯ〜１
）ｏｎが論理″′１”のハイレベルから論！”Ｏ″のロ
ウレベルに変化されるとき、ノアゲート回路Ｎ０Ｇ８の
出力信号がハイレベルとされてからインバータ回路Ｎ２
２の出力信号がロウレベルとされるまで間、すなわち遅
延時間ＴＳの間、出力ＭＯＳＦＥＴＱＩ　９と同時にオ
ン状態とされる。し念がって、この間、出力ＭＯＳＦＥ
ＴＱ１９を基本構成とする増幅回路の増＠率は、−時的
に小さくされる。これＫより、この実施例のデータ出力
バッファでは、出力データＤＯ〜］）ｎの立ち下がり変
化時においても、上記第５の実施例と同様な効果を得る
ことができ、接地電位供給線ＧＮＤＫ発生されるノイズ
のレベルが抑制される。

このように、この実施例の出力回路では、出力データＤ
Ｏ〜Ｄｎの立ち上が多変化及び立ち下がり変化時におい
て、電源電圧供給線及び接地電位供給線ＧＮＤＫ発生さ
れるノイズのレベルが抑制される。このため、出力回路
を含むディジタル処理装置の動作は安定化され、その信
頼性が高められるものである。

以上の複数の実施例に示されるように１この発明をゲー
トアレイ集積回路忙よって構成されるディジタル処理装
置等に含まれる出力回路に適用した場合、次のような効
果が得られる。すなわち、（１）　　出力回路の出力端
子と回路の電源電圧又は接地電位との間に設けられる出
力ＭＯＳＦＥＴのゲートと上記出力端子との間に、上記
出力ＭＯ５ＦＥＴがオン状態とされるとき選択的にオン
状態とされる１個のＭＯＳＦＥＴからなる帰還回路を設
けることで、上記出力ＭＯＳＦＥＴを基本構成とする出
力増幅回路の増幅率を選択的に小さくすることができる
という効果が得られる。

（２）上記（１）電圧おいて、上記帰還回路に代えて、
上記出力ＭＯＳＦＥＴがオン状態とされるときに所定の
時間だけ同時にオン状態される２個のＭＯＳＦＥＴから
なる帰還回路を設けることで、貫通電流を防止しつつ、
上記出力ＭＯＳＦＥＴを基本構成とする出力増幅回路の
増幅率を選択的に小さくすることができるという効果が
得られる。

（３）　　出力回路の出力端子と回路の電源電圧又は接
地電位との間に設けられる出力ＭＯＳＦＥＴのゲート及
びノース間に、上記出力ＭＯＳＦＥＴがオ状態とされる
ＭＯＳＦＥＴを設けることで、上記出力ＭＯＳＦＥＴの
ゲート電圧を所定のレベルで抑制し、上記出力ＭＯＳＦ
ＥＴを基本構成とする出力増幅回路の増幅率を一時的に
小さくすることができるという効果が得られる。

（４）上記（１）項〜（３）項によシ、上記出力端子に
おける出力信号の立ち上がり又は立ち下がり変化を緩や
かにすることができるという効果が得られる。

（５）上記（１）項〜（４）項により、上記出力端子忙
結合される負荷容量等圧対するチャージ・ディスチャー
ジ電流の変化を抑え、電源電圧供給線又は接地電位供給
線の電流変化を抑えて、電源電圧供給線又は接地電位供
給線に発生するノイズのレベルを抑制することができる
とｈう効果が得られる。

（６）　　上記（１）項〜（５）項により、上記出力回
路に近接して配置される他の出力回路又は入力回路の誤
動作を防止できるという効果が得られる。

（７）上記（１）項〜（５）項により、共通の電源電圧
供給線及び接地電位供給線を介して動作電源を受ける他
の出力回路から出力される制御信号等に誘発されるノイ
ズのレベルを抑制することができるという効果が得られ
る。

（８）上記（１）項〜（７）項により、出力回路を含む
ディジタル処理装置等の誤動作を防止し、その信頼性を
高めることができるという効果が得られる。

（９）上記（１）項〜（８）項において、出力回路に追
加される各回路素子は、半導体基板上の比較的小さな面
積内に形成できるため、ディジタル処理装置等のレイア
ウト効率を犠牲にすることなく実現できるという効果が
得られる。

以上本発明者によって表された発明を実施例に基づき具
体的圧説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうオでもない。例えば、第２図、第４
図及び第５図の実施側圧おいて、帰還回路を構成するＭ
ＯＳＦＥＴはＰチャンネル型であってもよい。また、第
２図及び第４図の実施例において、帰還回路を構成する
２個のＭ　ＯＳ　Ｆ　Ｅ　Ｔに代えて、出力データＤＯ
〜Ｄｎの立ち下がシ変化時において一時的にオン状態と
される１個のＭＯＳＦＥＴを設けることもよい。各実施
例において、インバータ回路からなる遅延回路は、他の
手段を用いた遅延回路であってもよい。第７図、第９図
及び第１０図の実施例において、ＭＯＳＦＥＴＱＩ　５
　、Ｑｌ　８　、Ｑ２０及びＱ３７は、対応する出力Ｍ
Ｏ８Ｆ’ＥＴと同時にオン状態とされ所定の遅延時間Ｔ
Ｓが経過した後にオフ状態とされるＭＯＳＦＥＴＩＣｔ
き換えることができるし、また同様な条件で伝達状態と
される複数のＭＯＳＦＥＴＫ置き換えることもよい。

各実施例において、電源電圧ＶＣＣを回路の接地電位と
し同時に回路の接地電位を負の電源電圧とすることもよ
いし、また電源電圧の極性を反転することで、Ｐチャン
ネルＭＯＳＦＥＴ及びＮチャンネルＭＯＳＦＥＴを入れ
換えることができる。

第２図の実施例において、シーケンス制御信号ＣＴａを
出力するための出力バッファＯＢｃは、データ出カバ、
７アＤＯＢＯ〜ＤＯＢｎと異なる回路構成とされるもの
でありでもよい。さらに、第１図に示されるディジタル
処理装置のブロック構成や、第２図、第４図〜第７図及
び第９図〜第１０図に示される出力回路の具体的な回路
構成ならびに出力制御信号φｏｅ及び内部出力信号ＤＯ
Ｏ〜］）ｏｎの信号レベル等は、種々の実施形態を採り
うる。

以上の説明では主として本発明者忙よってなされた発明
をその背景となっ九利用分野であるゲートアレイ集積回
路によっ・て構成されるディジタル処理装置に含まれる
出力回路に適用した場合について説明したが、それに限
定されるものではなく。

例えば、同様な出力回路を含む各種の半導体記憶装置や
ディジタル制御装置等にも適用できる。本発明は、少な
くとも所定の出力制御信号φＯｅＫ従って同時に動作状
態とされる複数の出力回路を有するディジタル装置に広
く適用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものＫよっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、出力回路の出力端子と回路の接地電位と
の間に設けられる出力ＭＯＳＦＥＴのゲートと上記出力
端子との間に、出力ＭＯ８ＰＥＴがオン状態とされると
き選択的に形成される帰還経路を設けることで、出力端
子と回路の接地電位との間に設けられる出力ＭＯＳＦＥ
Ｔの増幅率を選択的に小さくすることができ、レイアウ
ト効率を犠牲にすることなく、接地電位線等のノイズを
抑制し、出力回路に近接して配置される他の出力回路や
入力回路などの誤動作を防止できる本のである。

【図面の簡単な説明】

第１図は、この発明が適用された出力回路を含むディジ
タル処理装置の一実施例を示すブロック図、 第２図は、この発明が適用された出力回路の一実施例を
示す回路図、 第３図は、第２図の出力回路の一実施例を示す信号波形
図、 第４図は、この発明が適用された出力回路の第２の実施
例を示す回路図、 第５図は、この発明が適用された出力回路の第３の実施
例を示す回路図、 第６図は、この発明が適用され念出力回路の第４の実施
例を示す回路図、 第７図は、この発明が適用された出力回路の第５の実施
例を示す回路図。 第８図は、第７図の出力回路の一実施例を示す信号波形
図、 第９図は、この発明が適用された出力回路の第６の実施
例を示す回路図、 第１０図は、この発明が適用された出力回路の第７の実
施例を示す回路図、 第１１図は、従来の出力回路の一例を示す回路図、 第１２図は、第１１図の出力回路の信号波形図である。 ＡＬＵ・・・算術論理算算ユニット、ＣＴＵ・・・命令
制御ユニツ）、ＡＬＣ・・・算術論理演算回路、ＣＢ・
・・制御パス、ＩＢｉ・・・入力バッファ、ＡＣＤ・・
・演算コードデコーダ、ＲＥＧＧ・・・レジスタ群、Ｂ
Ａ。 ＢＢ　、　ＢＣ・・・内部バス、ＯＢＯ〜ＯＢｎ・・・
データ出力ハッ７ア、ＯＢＣ・・・出力バッファ、ＣＨ
Ｄ・・・条件判定回路、ＤＢ・・・データバス、Ｇ・・
・外部端子。 Ｉ８Ｃ・・・命令シーケンス制御回路、ＣＴＩ、・・・
制御回路、ＩＢａ、ＩＢｘ・・・入力バッファ、ＡＤ・
・・アドレスデコーダ。 第　　１　　図 ′：ｊＥ３　　図 第４図 第　　５　図 第６図 第７図 第　　８　図 第　　９　図 第１０　ｖ！Ｊ セ冒ｙｏｅ　　　　　　　　　　’、（ｒａｔ）第１１
図

Claims (1)

1. 【特許請求の範囲】 　出力端子と第１の電源電圧との間に設けられる第１の
   出力ＭＯＳＦＥＴと、 上記出力端子と第２の電源電圧との間に設けられる第２
   の出力ＭＯＳＦＥＴと、 上記出力端子と上記第２の出力ＭＯＳＦＥＴのゲートと
   の間に設けられる帰還回路を含むことを特徴とする出力
   回路。