JP2570161B2 - チップイネーブル回路 - Google Patents
チップイネーブル回路Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
２つのチップイネーブル信号により駆動されるチップイ
ネーブル回路に関する。
２つのチップイネーブル信号により駆動されるチップイ
ネーブル回路に関する。
【０００２】
【従来の技術】図３はこの種のチップイネーブル回路の
従来例を示す回路図である。このチップイネーブル回路
は、インバータＩ20と２入力ＮＡＮＤ回路Ｃ20とから構
成されている。インバータＩ20は、Ｎ型ＭＯＳトランジ
スタＱ11（以下、Ｎ型ＴｒＱ11と記す）とＰ型ＭＯＳト
ランジスタＱ12（以下、Ｐ型ＴｒＱ12と記す）とから構
成されている。２入力ＮＡＮＤ回路Ｃ20は、Ｎ型ＴｒＱ
13，Ｑ15とＰ型ＴｒＱ14，Ｑ16とから構成されている。
従来例を示す回路図である。このチップイネーブル回路
は、インバータＩ20と２入力ＮＡＮＤ回路Ｃ20とから構
成されている。インバータＩ20は、Ｎ型ＭＯＳトランジ
スタＱ11（以下、Ｎ型ＴｒＱ11と記す）とＰ型ＭＯＳト
ランジスタＱ12（以下、Ｐ型ＴｒＱ12と記す）とから構
成されている。２入力ＮＡＮＤ回路Ｃ20は、Ｎ型ＴｒＱ
13，Ｑ15とＰ型ＴｒＱ14，Ｑ16とから構成されている。
【０００３】本回路はチップイネーブル信号ＣＥ１およ
びチップイネーブル信号¬ＣＥ２（¬は¬に後続する記
号の否定または後続する記号で表示されるものがローア
クティブであることを示す）に駆動されて後続回路に出
力するチップイネーブル信号ＣＳを出力する。その動作
は下記の真理値表１にて示される（ただし、Ｈはハイレ
ベル、Ｌはローレベル、Ｘは任意を表わす）。図３およ
び真理値表１から明らかなように、チップイネーブル信
号ＣＥ１がインアクティブすなわちＭＯＳレベルでＬ
（０．２Ｖ以下）である場合には、チップイネーブル信
号¬ＣＥ２がＬ〜Ｈのいかなるレベルであってもイチッ
プイネーブル回路で消費するＤＣ電流をほぼ０とするこ
とができる。一方、チップイネーブル信号¬ＣＥ２がイ
ンアクティブすなわちＭＯＳレベルでＨ（ＶＣＣ−０．
２Ｖ以上）である場合にはチップイネーブル信号ＣＥ１
のレベルによっては、ＤＣ電流が流れてしまい、イチッ
プイネーブル回路で消費するＤＣ電流を０とすることが
できない。すなわち、チップイネーブル信号ＣＥ１のレ
ベルが中間レベルであるとＴｒＱ12，Ｑ11ともにオンと
なり、インバータＩ20に電流が流れる。
びチップイネーブル信号¬ＣＥ２（¬は¬に後続する記
号の否定または後続する記号で表示されるものがローア
クティブであることを示す）に駆動されて後続回路に出
力するチップイネーブル信号ＣＳを出力する。その動作
は下記の真理値表１にて示される（ただし、Ｈはハイレ
ベル、Ｌはローレベル、Ｘは任意を表わす）。図３およ
び真理値表１から明らかなように、チップイネーブル信
号ＣＥ１がインアクティブすなわちＭＯＳレベルでＬ
（０．２Ｖ以下）である場合には、チップイネーブル信
号¬ＣＥ２がＬ〜Ｈのいかなるレベルであってもイチッ
プイネーブル回路で消費するＤＣ電流をほぼ０とするこ
とができる。一方、チップイネーブル信号¬ＣＥ２がイ
ンアクティブすなわちＭＯＳレベルでＨ（ＶＣＣ−０．
２Ｖ以上）である場合にはチップイネーブル信号ＣＥ１
のレベルによっては、ＤＣ電流が流れてしまい、イチッ
プイネーブル回路で消費するＤＣ電流を０とすることが
できない。すなわち、チップイネーブル信号ＣＥ１のレ
ベルが中間レベルであるとＴｒＱ12，Ｑ11ともにオンと
なり、インバータＩ20に電流が流れる。
【０００４】
【課題が解決しようとする課題】上述した従来のチップ
イネーブル回路ではスタンバイ状態において、チップイ
ネーブル信号¬ＣＥ２のレベルをＭＯＳレベルのＨにす
るのみではチップイネーブル回路内の消費電流を０にす
ることができないため、この消費電流を０にするため
に、必ずチップイネーブル信号ＣＥ１のレベルをＭＯＳ
レベルのインアクティブなレベルすなわちＬにする必要
があった。
イネーブル回路ではスタンバイ状態において、チップイ
ネーブル信号¬ＣＥ２のレベルをＭＯＳレベルのＨにす
るのみではチップイネーブル回路内の消費電流を０にす
ることができないため、この消費電流を０にするため
に、必ずチップイネーブル信号ＣＥ１のレベルをＭＯＳ
レベルのインアクティブなレベルすなわちＬにする必要
があった。
【０００５】本発明は上記問題に鑑み、チップイネーブ
ル信号¬ＣＥ２のレベルをＭＯＳレベルのＨにするのみ
でスタンバイ状態にすることができ、同時にチップイネ
ーブル信号ＣＥ１をＭＯＳレベルのＬにせずとも上記チ
ップイネーブル回路で消費するＤＣ電流を０にできるチ
ップイネーブル回路を提供することにある。換言すれ
ば、チップイネーブル信号¬ＣＥ２，ＣＥ１のどちらか
一方をＭＯＳレベルでスタンバイ状態すなわちインアク
ティブにすれば、消費するＤＣ電流を０にできるチップ
イネーブル回路を提供することを目的とする。
ル信号¬ＣＥ２のレベルをＭＯＳレベルのＨにするのみ
でスタンバイ状態にすることができ、同時にチップイネ
ーブル信号ＣＥ１をＭＯＳレベルのＬにせずとも上記チ
ップイネーブル回路で消費するＤＣ電流を０にできるチ
ップイネーブル回路を提供することにある。換言すれ
ば、チップイネーブル信号¬ＣＥ２，ＣＥ１のどちらか
一方をＭＯＳレベルでスタンバイ状態すなわちインアク
ティブにすれば、消費するＤＣ電流を０にできるチップ
イネーブル回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明のチップイネーブ
ル回路は、ゲートに第１のチップイネーブル信号が印加
され、チャネルの一端が電源の第１の極に接続された第
１の導電型である第１のＭＯＳトランジスタと、ゲート
に第１のチップイネーブル信号が印加され、チャネルの
一端が第１のＭＯＳトランジスタのチャネルの他端に接
続され、チャネルの他端が電源の第２の極に接続された
第２の導電型である第２のＭＯＳトランジスタと、ゲー
トが第１のＭＯＳトランジスタのチャネルの他端に接続
され、チャネルの一端が電源の第１の極に接続された第
１の導電型である第３のＭＯＳトランジスタと、ゲート
が第１のＭＯＳトランジスタのチャネルの他端に接続さ
れ、チャネルの一端が第３のＭＯＳトランジスタのチャ
ネルの他端に接続された第２の導電型である第４のＭＯ
Ｓトランジスタと、ゲートに第２のチップイネーブル信
号が印加され、チャネルの一端が電源の第１の極に接続
され、チャネル他端が第３のＭＯＳトランジスの他端お
よび出力端に接続された第１の導電型である第５のＭＯ
Ｓトランジスと、ゲートに第２のチップイネーブル信号
が印加され、チャネルの一端が第４のＭＯＳトランジス
タのチャネルの他端に接続され、チャネルの他端が電源
の第２の極に接続された第２の導電型である第６のＭＯ
Ｓトランジスタとを有するチップイネーブル回路におい
て、第２のＭＯＳトランジスタのチャネルの他端と電源
の第２の極との間に挿入接続され、第２のチップイネー
ブル信号がアクティブのとき、第２のＭＯＳトランジス
タのチャネルの他端と電源の第２の極との間を接続し、
第２のチップイネーブル信号がインアクティブのとき、
第２のＭＯＳトランジスタのチャネルの他端と電源の第
２の極との間を切断するスイッチング回路を有する。
ル回路は、ゲートに第１のチップイネーブル信号が印加
され、チャネルの一端が電源の第１の極に接続された第
１の導電型である第１のＭＯＳトランジスタと、ゲート
に第１のチップイネーブル信号が印加され、チャネルの
一端が第１のＭＯＳトランジスタのチャネルの他端に接
続され、チャネルの他端が電源の第２の極に接続された
第２の導電型である第２のＭＯＳトランジスタと、ゲー
トが第１のＭＯＳトランジスタのチャネルの他端に接続
され、チャネルの一端が電源の第１の極に接続された第
１の導電型である第３のＭＯＳトランジスタと、ゲート
が第１のＭＯＳトランジスタのチャネルの他端に接続さ
れ、チャネルの一端が第３のＭＯＳトランジスタのチャ
ネルの他端に接続された第２の導電型である第４のＭＯ
Ｓトランジスタと、ゲートに第２のチップイネーブル信
号が印加され、チャネルの一端が電源の第１の極に接続
され、チャネル他端が第３のＭＯＳトランジスの他端お
よび出力端に接続された第１の導電型である第５のＭＯ
Ｓトランジスと、ゲートに第２のチップイネーブル信号
が印加され、チャネルの一端が第４のＭＯＳトランジス
タのチャネルの他端に接続され、チャネルの他端が電源
の第２の極に接続された第２の導電型である第６のＭＯ
Ｓトランジスタとを有するチップイネーブル回路におい
て、第２のＭＯＳトランジスタのチャネルの他端と電源
の第２の極との間に挿入接続され、第２のチップイネー
ブル信号がアクティブのとき、第２のＭＯＳトランジス
タのチャネルの他端と電源の第２の極との間を接続し、
第２のチップイネーブル信号がインアクティブのとき、
第２のＭＯＳトランジスタのチャネルの他端と電源の第
２の極との間を切断するスイッチング回路を有する。
【０００７】また、前記第１の導電型は、Ｎチャネル型
であり、前記第２の導電型は、Ｐチャネル型であり、前
記電源の第１，２の極はそれぞれ負極、正極であり、前
記第１，第２のチップイネーブル信号はそれぞれがハ
イ、ローのときアクティブであり、それぞれがロー、ハ
イのときインアクティブであり、前記スイッチング回路
は、ゲートに第２のチップイネーブル信号が印加され、
チャネルの一端が前記第２のＭＯＳトランジスタのチャ
ネルの他端に、チャネルの他端が前記電源の第２の極に
接続された第２の導電型のＭＯＳトランジスタであるの
が好ましい。
であり、前記第２の導電型は、Ｐチャネル型であり、前
記電源の第１，２の極はそれぞれ負極、正極であり、前
記第１，第２のチップイネーブル信号はそれぞれがハ
イ、ローのときアクティブであり、それぞれがロー、ハ
イのときインアクティブであり、前記スイッチング回路
は、ゲートに第２のチップイネーブル信号が印加され、
チャネルの一端が前記第２のＭＯＳトランジスタのチャ
ネルの他端に、チャネルの他端が前記電源の第２の極に
接続された第２の導電型のＭＯＳトランジスタであるの
が好ましい。
【０００８】
【作用】スイッチング回路は、第２のチップイネーブル
信号がインアクティブのとき、第２のＭＯＳトランジス
タと電源の第２の極との接続を断とする。したがっ
て、、第１，第２のチップイネーブル信号のいずれが一
方がインアクティブになればチップイネーブル回路での
電流消費はなくなる。
信号がインアクティブのとき、第２のＭＯＳトランジス
タと電源の第２の極との接続を断とする。したがっ
て、、第１，第２のチップイネーブル信号のいずれが一
方がインアクティブになればチップイネーブル回路での
電流消費はなくなる。
【０００９】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明のチップイネーブル回路の第
１の実施例を示す回路図である。本実施例は図３の従来
例と比較すると、チップイネーブル信号¬ＣＥ２をゲー
トに入力し、ソースが電源に接続されたＰ型ＭＯＳトラ
ンジスタＱ17（以降、Ｐ型ＴｒＱ17と記す）を追加して
構成したものである。Ｎ型ＭＯＳトランジスタＱ11（以
降、Ｎ型ＴｒＱ11と記す）は、ゲートがチップイネーブ
ル信号ＣＥ１を入力し、ソースがグランドに接続されて
いる。Ｐ型ＴｒＱ12は、ゲートがチップイネーブル信号
ＣＥ１を入力し、ソースがＰ型ＴｒＱ17のドレインに接
続され、ドレインがＮ型ＭＯＳトランジスタＱ11のドレ
インに接続されている。
て説明する。図１は本発明のチップイネーブル回路の第
１の実施例を示す回路図である。本実施例は図３の従来
例と比較すると、チップイネーブル信号¬ＣＥ２をゲー
トに入力し、ソースが電源に接続されたＰ型ＭＯＳトラ
ンジスタＱ17（以降、Ｐ型ＴｒＱ17と記す）を追加して
構成したものである。Ｎ型ＭＯＳトランジスタＱ11（以
降、Ｎ型ＴｒＱ11と記す）は、ゲートがチップイネーブ
ル信号ＣＥ１を入力し、ソースがグランドに接続されて
いる。Ｐ型ＴｒＱ12は、ゲートがチップイネーブル信号
ＣＥ１を入力し、ソースがＰ型ＴｒＱ17のドレインに接
続され、ドレインがＮ型ＭＯＳトランジスタＱ11のドレ
インに接続されている。
【００１０】Ｎ型ＭＯＳトランジスタＱ11のドレイン
は、接続ラインＮ11を介して２入力ナンド回路Ｃ11の一
方の入力端に接続される（他方の入力端にはチイップイ
ネーブル信号¬ＣＥ２が印加される）。２入力ナンド回
路Ｃ11は、Ｎ型ＴｒＱ13，Ｑ15とＰ型ＴｒＱ14，Ｑ16と
から構成されている。Ｎ型ＭＯＳトランジスタＱ13は、
ゲートが接続線Ｎ11に接続され、ソースがグランドに接
続されている。Ｐ型ＴｒＱ14は、ゲートが接続線Ｎ11に
接続され、ドレインがＮ型ＴｒＱ13のドレインと出力端
とに接続されている。
は、接続ラインＮ11を介して２入力ナンド回路Ｃ11の一
方の入力端に接続される（他方の入力端にはチイップイ
ネーブル信号¬ＣＥ２が印加される）。２入力ナンド回
路Ｃ11は、Ｎ型ＴｒＱ13，Ｑ15とＰ型ＴｒＱ14，Ｑ16と
から構成されている。Ｎ型ＭＯＳトランジスタＱ13は、
ゲートが接続線Ｎ11に接続され、ソースがグランドに接
続されている。Ｐ型ＴｒＱ14は、ゲートが接続線Ｎ11に
接続され、ドレインがＮ型ＴｒＱ13のドレインと出力端
とに接続されている。
【００１１】Ｎ型ＭＯＳトランジスタＱ15は、ゲートが
チップイネーブル信号¬ＣＥ２を入力し、ソースがグラ
ンドに接続されている。Ｐ型ＴｒＱ16は、ゲートがチッ
プイネーブル信号¬ＣＥ２を入力し、ドレインがＰ型Ｔ
ｒＱ14のソースと接続され、ソースが電源と接続されて
いる。なお、Ｐ型ＴｒＱ17の閾値電圧ＶＴＰ１とＰ型Ｔ
ｒＱ16の閾値電圧ＶＴＰ３が下記の式（１）を満たすよ
うに、Ｐ型ＴｒＱ17，Ｑ16を作成する。
チップイネーブル信号¬ＣＥ２を入力し、ソースがグラ
ンドに接続されている。Ｐ型ＴｒＱ16は、ゲートがチッ
プイネーブル信号¬ＣＥ２を入力し、ドレインがＰ型Ｔ
ｒＱ14のソースと接続され、ソースが電源と接続されて
いる。なお、Ｐ型ＴｒＱ17の閾値電圧ＶＴＰ１とＰ型Ｔ
ｒＱ16の閾値電圧ＶＴＰ３が下記の式（１）を満たすよ
うに、Ｐ型ＴｒＱ17，Ｑ16を作成する。
【００１２】 ｜ＶＴＰ１｜＜｜ＶＴＰ３｜ ・・・・ （１） 次に図１の実施例の動作について説明する。本実施例は
チップイネーブル信号ＣＥ１，¬ＣＥ２を入力して、チ
ップイネーブル信号ＣＳを生成するチップイネーブル回
路である。チップイネーブル信号ＣＥ１，¬ＣＥ２の状
態に対応するチップイネーブル信号ＣＳの状態を示すの
が真理値表２である。
チップイネーブル信号ＣＥ１，¬ＣＥ２を入力して、チ
ップイネーブル信号ＣＳを生成するチップイネーブル回
路である。チップイネーブル信号ＣＥ１，¬ＣＥ２の状
態に対応するチップイネーブル信号ＣＳの状態を示すの
が真理値表２である。
【００１３】 図１および真理値表２から明らかなように、チップイネ
ーブル信号ＣＥ１がハイレベル、チップイネーブル信号
¬ＣＥ２がローレベルの場合にのみチップイネーブル信
号ＣＳがハイレベルとなる。
ーブル信号ＣＥ１がハイレベル、チップイネーブル信号
¬ＣＥ２がローレベルの場合にのみチップイネーブル信
号ＣＳがハイレベルとなる。
【００１４】次にスタンバイ状態において本実施例のチ
ップイネーブル回路内で消費されるＤＣ電流について説
明する。まず、チップイネーブル信号¬ＣＥ２が下記の
式（２）で示される場合について説明する。
ップイネーブル回路内で消費されるＤＣ電流について説
明する。まず、チップイネーブル信号¬ＣＥ２が下記の
式（２）で示される場合について説明する。
【００１５】 ¬ＣＥ２＞Ｖcc−｜ＶＴＰ１｜ ・・・ （２） この場合には、Ｐ型ＴｒＱ17およびＰ型ＴｒＱ16は、い
ずれも完全にオフ状態となる。このことにより、チップ
イネーブル信号ＣＥ１の電圧レベルの如何に拘らず、チ
ップイネーブル回路ではＤＣ電流は流れない。
ずれも完全にオフ状態となる。このことにより、チップ
イネーブル信号ＣＥ１の電圧レベルの如何に拘らず、チ
ップイネーブル回路ではＤＣ電流は流れない。
【００１６】次にチップイネーブル信号ＣＥ１およびチ
ップイネーブル信号¬ＣＥ２が下記の式（３），（４）
で示される場合について説明する（ただし、ＶＴＮは各
Ｎ型ＭＯＳトランジスタの閾値を示す）。
ップイネーブル信号¬ＣＥ２が下記の式（３），（４）
で示される場合について説明する（ただし、ＶＴＮは各
Ｎ型ＭＯＳトランジスタの閾値を示す）。
【００１７】 ＣＥ１＜ＶＴＮ ・・・・・・ （３） ¬ＣＥ２＞Ｖcc−｜ＶＴＰ３｜ ・・・（４） 式（３）の条件からＮ型ＴｒＱ11は完全にオフ状態であ
る。また、式（４）の条件からＰ型ＴｒＱ16も完全なオ
フ状態となる。Ｎ型ＴｒＱ11およびＰ型ＴｒＱ 16がとも
にオフ状態であることからチップイネーブル回路内に流
れるＤＣ電流は全て遮断される。
る。また、式（４）の条件からＰ型ＴｒＱ16も完全なオ
フ状態となる。Ｎ型ＴｒＱ11およびＰ型ＴｒＱ 16がとも
にオフ状態であることからチップイネーブル回路内に流
れるＤＣ電流は全て遮断される。
【００１８】チップイネーブル信号ＣＥ１およびチップ
イネーブル信号¬ＣＥ２が下記の式（５），（６）で示
される場合について説明する。
イネーブル信号¬ＣＥ２が下記の式（５），（６）で示
される場合について説明する。
【００１９】 ＣＥ１＜ＶＴＮ ・・・・・・・・・・ （５） ¬ＣＥ２≦Ｖcc−｜ＶＴＰ３｜ ・・・・・・ （６） Ｖcc−｜ＶＴＰ３｜＜Ｖcc−｜ＶＴＰ１｜ ・・・ （７） ¬ＣＥ２≦Ｖcc−｜ＶＴＰ１｜ ・・・・・・・・ （８） 式（５）の条件からＰ型ＴｒＱ12はオン状態、Ｎ型Ｔｒ
Ｑ11はオフ状態である。また、式（７）が成立している
ことから、式（６）の条件により式（８）が成立する。
式（８）が成立することからＰ型ＴｒＱ17はオン状態と
なる。Ｐ型ＴｒＱ12，Ｑ17がオン状態、Ｎ型ＴｒＱ11が
完全なオフ状態であることから、接続線Ｎ11は電源電位
まで充電される。この充電によりＰ型ＴｒＱ14は完全な
オフ状態となる。Ｎ型ＴｒＱ11およびＰ型ＴｒＱ14がと
もに完全なオフ状態となることから、この場合もチップ
イネーブル回路内に流れるＤＣ電流は全て遮断され流れ
ないこととなる。
Ｑ11はオフ状態である。また、式（７）が成立している
ことから、式（６）の条件により式（８）が成立する。
式（８）が成立することからＰ型ＴｒＱ17はオン状態と
なる。Ｐ型ＴｒＱ12，Ｑ17がオン状態、Ｎ型ＴｒＱ11が
完全なオフ状態であることから、接続線Ｎ11は電源電位
まで充電される。この充電によりＰ型ＴｒＱ14は完全な
オフ状態となる。Ｎ型ＴｒＱ11およびＰ型ＴｒＱ14がと
もに完全なオフ状態となることから、この場合もチップ
イネーブル回路内に流れるＤＣ電流は全て遮断され流れ
ないこととなる。
【００２０】また、一般的にＶＴＮ＞０．２ｖ，｜ＶＴ
Ｐ１｜＞０．２ｖであることを考え合わせると、本発明
のチップイネーブル回路は、チップイネーブル信号が下
記の式（９）または式（１０）を満足すればチップイネ
ーブル回路内を流れるＤＣ電流をほぼ０にすることがで
きる。
Ｐ１｜＞０．２ｖであることを考え合わせると、本発明
のチップイネーブル回路は、チップイネーブル信号が下
記の式（９）または式（１０）を満足すればチップイネ
ーブル回路内を流れるＤＣ電流をほぼ０にすることがで
きる。
【００２１】ＣＥ１≦０．２ｖ ・・・・ （９） ¬ＣＥ２≧Ｖｃｃ−０．２ｖ ・・・ （１０） 次に本発明の第２の実施例について図２を参照して説明
する。本実施例は図１の実施例の接続線Ｎ11に２つのイ
ンバータＩ11，Ｉ12を直列に挿入接続したものである。
インバータＩ11は、Ｎ型ＴｒＱ21とＰ型ＴｒＱ22とから
なるＣＭＯＳ構成とされ、インバータＩ12は、Ｎ型Ｔｒ
Ｑ31とＰ型ＴｒＱ32とからなるＣＭＯＳ構成とされてい
る。回路の前段の出力はインバータＩ11，Ｉ12により元
の論理レベルに戻されている。この場合にも、チップイ
ネーブル信号ＣＥ１またはチップイネーブル信号¬ＣＥ
２がインアクティブであれば（式（９），式（１０）が
成立していることと同じ）、チップイネーブル回路内に
流れるＤＣ電流は全て遮断され流れないこととなる。す
なわち、前段の回路部分と後段の回路部分との間に種々
な回路が存在しても、本発明の利点は得られるわけであ
る。
する。本実施例は図１の実施例の接続線Ｎ11に２つのイ
ンバータＩ11，Ｉ12を直列に挿入接続したものである。
インバータＩ11は、Ｎ型ＴｒＱ21とＰ型ＴｒＱ22とから
なるＣＭＯＳ構成とされ、インバータＩ12は、Ｎ型Ｔｒ
Ｑ31とＰ型ＴｒＱ32とからなるＣＭＯＳ構成とされてい
る。回路の前段の出力はインバータＩ11，Ｉ12により元
の論理レベルに戻されている。この場合にも、チップイ
ネーブル信号ＣＥ１またはチップイネーブル信号¬ＣＥ
２がインアクティブであれば（式（９），式（１０）が
成立していることと同じ）、チップイネーブル回路内に
流れるＤＣ電流は全て遮断され流れないこととなる。す
なわち、前段の回路部分と後段の回路部分との間に種々
な回路が存在しても、本発明の利点は得られるわけであ
る。
【００２２】
【発明の効果】以上説明したように本発明は、従来のチ
ップイネーブル回路に対し、第２のチップイネーブル信
号がインアクティブのとき、接続されている回路に電源
供給を停止するスイッチング回路を設けることにより、
第１，第２のチップイネーブル信号のいずれがインアク
ティブになってもチップイネーブル回路での電流消費を
なくすことができるという効果がある。
ップイネーブル回路に対し、第２のチップイネーブル信
号がインアクティブのとき、接続されている回路に電源
供給を停止するスイッチング回路を設けることにより、
第１，第２のチップイネーブル信号のいずれがインアク
ティブになってもチップイネーブル回路での電流消費を
なくすことができるという効果がある。
【図１】本発明のチップイネーブル回路の第１の実施例
を示す回路図である。
を示す回路図である。
【図２】本発明の第２の実施例を示す回路図である。
【図３】従来例を示す回路図である。
Ｑ11，Ｑ13，Ｑ15，Ｑ21，Ｑ31 Ｎ型ＭＯＳトランジ
スタ Ｑ12，Ｑ14，Ｑ16，Ｑ17，Ｑ22，Ｑ32 Ｐ型ＭＯＳト
ランジスタ Ｉ11，Ｉ12 インバータ Ｃ11 ２入力ナンド回路 Ｎ11 接続線
スタ Ｑ12，Ｑ14，Ｑ16，Ｑ17，Ｑ22，Ｑ32 Ｐ型ＭＯＳト
ランジスタ Ｉ11，Ｉ12 インバータ Ｃ11 ２入力ナンド回路 Ｎ11 接続線
Claims (3)
- 【請求項１】 ゲートに第１のチップイネーブル信号が
印加され、チャネルの一端が電源の第１の極に接続され
た第１の導電型である第１のＭＯＳトランジスタと、ゲ
ートに第１のチップイネーブル信号が印加され、チャネ
ルの一端が第１のＭＯＳトランジスタのチャネルの他端
に接続され、チャネルの他端が電源の第２の極に接続さ
れた第２の導電型である第２のＭＯＳトランジスタと、
ゲートが第１のＭＯＳトランジスタのチャネルの他端に
接続され、チャネルの一端が電源の第１の極に接続され
た第１の導電型である第３のＭＯＳトランジスタと、ゲ
ートが第１のＭＯＳトランジスタのチャネルの他端に接
続され、チャネルの一端が第３のＭＯＳトランジスタの
チャネルの他端に接続された第２の導電型である第４の
ＭＯＳトランジスタと、ゲートに第２のチップイネーブ
ル信号が印加され、チャネルの一端が電源の第１の極に
接続され、チャネル他端が第３のＭＯＳトランジスの他
端および出力端に接続された第１の導電型である第５の
ＭＯＳトランジスと、ゲートに第２のチップイネーブル
信号が印加され、チャネルの一端が第４のＭＯＳトラン
ジスタのチャネルの他端に接続され、チャネルの他端が
電源の第２の極に接続された第２の導電型である第６の
ＭＯＳトランジスタとを有するチップイネーブル回路に
おいて、 第２のＭＯＳトランジスタのチャネルの他端と電源の第
２の極との間に挿入接続され、第２のチップイネーブル
信号がアクティブのとき、第２のＭＯＳトランジスタの
チャネルの他端と電源の第２の極との間を接続し、第２
のチップイネーブル信号がインアクティブのとき、第２
のＭＯＳトランジスタのチャネルの他端と電源の第２の
極との間を切断するスイッチング回路を有することを特
徴とするチップイネーブル回路。 - 【請求項２】 前記第１の導電型は、Ｎチャネル型であ
り、前記第２の導電型は、Ｐチャネル型であり、前記電
源の第１，２の極はそれぞれ負極、正極であり、前記第
１，第２のチップイネーブル信号はそれぞれがハイ、ロ
ーのときアクティブであり、それぞれがロー、ハイのと
きインアクティブである請求項１記載のチップイネーブ
ル回路。 - 【請求項３】 前記スイッチング回路は、ゲートに第２
のチップイネーブル信号が印加され、チャネルの一端が
前記第２のＭＯＳトランジスタのチャネルの他端に、チ
ャネルの他端が前記電源の第２の極に接続された第２の
導電型のＭＯＳトランジスタである請求項１または２記
載のチップイネーブル回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5324855A JP2570161B2 (ja) | 1993-12-22 | 1993-12-22 | チップイネーブル回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5324855A JP2570161B2 (ja) | 1993-12-22 | 1993-12-22 | チップイネーブル回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07183797A JPH07183797A (ja) | 1995-07-21 |
| JP2570161B2 true JP2570161B2 (ja) | 1997-01-08 |
Family
ID=18170408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5324855A Expired - Fee Related JP2570161B2 (ja) | 1993-12-22 | 1993-12-22 | チップイネーブル回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2570161B2 (ja) |
-
1993
- 1993-12-22 JP JP5324855A patent/JP2570161B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07183797A (ja) | 1995-07-21 |
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