JPH0715309A - 低電圧出力駆動回路 - Google Patents
低電圧出力駆動回路Info
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- JPH0715309A JPH0715309A JP5147297A JP14729793A JPH0715309A JP H0715309 A JPH0715309 A JP H0715309A JP 5147297 A JP5147297 A JP 5147297A JP 14729793 A JP14729793 A JP 14729793A JP H0715309 A JPH0715309 A JP H0715309A
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- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/017509—Interface arrangements
- H03K19/017518—Interface arrangements using a combination of bipolar and field effect transistors [BIFET]
Abstract
回路を実現する。 【構成】第1のCMOSインバータINVC1の出力S2
とプルアップ用トランジスタPT3 のゲート側接続中点
S1 との間に、トランスファーゲートGTを設けるとと
もに、基準電圧VREF と信号SOUT の出力ラインの電圧
レベルに応じた電圧レベルVOUT とを比較し、電圧レベ
ルVOUT が基準電圧vREF 以下の場合にはトランスファ
ーゲートGTをオン状態として第1のCMOSインバー
タINVC1の出力をプルアップ用トランジスタPT3 の
ゲートに供給させ、電圧レベルが基準電圧vREF より高
い場合には第1のCMOSインバータINVC1の出力の
プルアップ用トランジスタPT3 のゲートへの供給を停
止させるコンパレータCMPを設ける。これにより、入
出力がいかなる状態であったとしても、出力側から電源
に向かって流れるリーク電流の発生を防止する。
Description
フェースとして適用される低電圧出力駆動回路に関する
ものである。
ているディジタル電子回路に対しての、より一層の高速
化並びに低消費電力化の要求が高いが、最近、バイポー
ラ技術およびCMOS技術を組み合わせたBiCMOS
集積回路により、これらの要求をある程度満足できる回
路が実現されている。また、低電圧技術を使うことによ
って、さらなる電力の大幅な削減が実現され、これによ
り、5V程度の電源の代わりに、3.3V程度の電源が
用いられるようになった。このため、たとえば5Vおよ
び3.3V装置を含む混合電圧装置に適用可能な低電圧
出力駆動回路の実現が要望され、この要望に対していく
つかの低電圧出力駆動回路が提案されている。
出力駆動回路の一構成例を示す回路図である。図5にお
いて、1は論理装置、VCCはたとえば3.3Vの電源電
圧、Q1 〜Q 3 はnpn型バイポーラトランジスタ、N
T1 〜NT3 はnチャネルMOSトランジスタ(以下、
nMOSトランジスタという)、PT1 〜PT3 はpチ
ャネルMOSトランジスタ(以下、pMOSトランジス
タという)、D1 はダイオードをそれぞれ示している。
なお、ダイオードD1 は、たとえばショットキーダイオ
ードにより構成される。
CINが入力される。論理装置1は制御信号CINによって
3つの出力レベルが制御され、この低電圧出力駆動回路
が通常のバッファとして機能するときには信号SINの入
力レベルをそのままのレベルで出力し、低電圧出力駆動
回路の出力がハイインピーダンス状態となる3状態モー
ドで機能するときには、第1および第2の出力のレベル
をローレベルに設定し、第3の出力をハイレベルに設定
する。
理装置1の第1の出力に接続され、コレクタはダイオー
ドD1 のカソードおよびバイポーラトランジスタQ2 の
コレクタに接続され、エミッタはバイポーラトランジス
タQ2 のベースに接続されている。ダイオードD1 のア
ノードは電源電圧VCCに接続されている。バイポーラト
ランジスタQ2 のエミッタはpMOSトランジスタPT
3 およびnMOSトランジスタNT3 のドレイン、バイ
ポーラトランジスタQ3 のコレクタにそれぞれ接続され
ているとともに、出力信号SOUT の出力ラインに接続さ
れている。
SトランジスタNT1 のドレイン同士並びにゲート同士
が接続され、かつ、pMOSトランジスタPT1 のソー
スが電源電圧VCCに接続され、nMOSトランジスタN
T1 のソースが接地されて、第1のCMOSインバータ
INVC1が構成されている。第1のCMOSインバータ
INVC1の入力、すなわちpMOSトランジスタPT1
およびnMOSトランジスタNT1 のゲート同士の接続
中点は論理装置1の第2の出力に接続され、出力、すな
わち両トランジスタのドレイン同士の接続中点はpMO
SトランジスタPT3 のゲートに接続されている。
SトランジスタNT2 のドレイン同士並びにゲート同士
が接続され、かつ、pMOSトランジスタPT2 のソー
スが電源電圧VCCに接続され、nMOSトランジスタN
T2 のソースが接地されて、第2のCMOSインバータ
INVc2が構成されている。第2のCMOSインバータ
INVc2の入力、すなわちpMOSトランジスタPT2
およびnMOSトランジスタNT2 のゲート同士の接続
中点は論理装置1の第3の出力に接続され、出力、すな
わち両トランジスタのドレイン同士の接続中点はバイポ
ーラトランジスタQ3 のベースおよびnMOSトランジ
スタNT3 のゲートに接続されている。また、バイポー
ラトランジスタQ3 のベースおよびnMOSトランジス
タNT 3 のソースは接地されている。
ハイレベルで入力されると、バイポーラトランジスタQ
1 がオン状態となることから、バイポーラトランジスタ
Q2がオン状態となる。また、第1のCMOSインバー
タINVC1の出力はローレベルとなり、プルアップ用と
してのpMOSトランジスタPT3 のゲートに供給され
る。これにより、pMOSトランジスタPT3 はオン状
態となる。第2のCMOSインバータの出力はローレベ
ルとなり、バイポーラトランジスタQ3 のベースおよび
nMOSトランジスタNT3 のゲートに供給される。こ
れにより、バイポーラトランジスタQ3 およびnMOS
トランジスタNT3 はオフ状態に保持される。
のレベルは、電源電圧VCCからバイポーラトランジスタ
Q1 およびQ2 のエミッタ・ベース接合による電圧降下
を差し引いたレベルに保持されることになるが、バイポ
ーラトランジスタQ2 のエミッタはpチャネルMOSト
ランジスタPT3 のドレインに接続されていることか
ら、出力信号SOUT は、ほぼ電源電圧VCCレベルに保持
されて出力される。
れると、バイポーラトランジスタQ 1 およびQ2 がオフ
状態に保持され、第1のCMOSインバータINVC1の
出力がハイレベルとなり、pMOSトランジスタPT3
はオフ状態に保持される。
はハイレベルとなり、バイポーラトランジスタQ3 のベ
ースおよびnMOSトランジスタNT3 のゲートに供給
される。これにより、バイポーラトランジスタQ3 およ
びnMOSトランジスタNT 3 はオン状態に保持され
る。両トランジスタQ3 およびNT3 がオン状態になっ
たことに伴い、出力信号S OUT は接地レベルに保持され
て出力される。
1の第1および第2の出力がローレベルに設定されてバ
イポーラトランジスタQ1 のベースおよび第1のCMO
SインバータINVC1の入力に供給される。これによ
り、バイポーラトランジスタQ1 およびQ2 はオフ状態
に保持され、第1のCMOSインバータINVC1の出力
はハイレベルとなりpMOSトランジスタPT3 のゲー
トに供給されることから、pMOSトランジスタPT3
もオフ状態に保持される。
ルに設定されて、第2のCMOSインバータINVC2の
入力に供給される。これにより、第2のCMOSインバ
ータINVC2の出力はローレベルとなってバイポーラト
ランジスタQ3 のベースおよびnMOSトランジスタN
T3 のゲートに供給されることから、バイポーラトラン
ジスタQ3 およびnMOSトランジスタNT3 はオフ状
態に保持される。したがって、信号SOUT の出力ライン
は、ハイインピーダンス状態に保持される。
の回路は、プルアップ用のpMOSトランジスタPT3
を有することから、高出力時のレベルが低すぎて真のハ
イレベルと見なされないということがなく、また、安定
に3状態に対応した出力を得ることができる。
接続される混合電圧信号系により出力電位が電源電圧V
CC(3.3V)を超え、たとえば5Vとなった場合、プ
ルアップ用のpMOSトランジスタPT3 のゲートレベ
ルがハイレベル(VCC)、ローレベルにかかわりなくp
MOSトランジスタPT3 がオン状態となり、pMOS
トランジスタPT3 を介して出力側から電圧源に電流が
流れてしまう。すなわち、リーク電流が発生するという
問題がある。
のであり、その目的は、リーク電流の発生を防止できる
低電圧出力駆動回路を提供することにある。
め、本発明の低電圧出力駆動回路は、入力と出力とをも
ったバッファと、制御端子に入力する信号に応じて上記
出力を電源電圧レベルにプルアップするプルアップ用ト
ランジスタと、上記プルアップ用トランジスタを制御す
る信号を出力する制御回路と、上記制御回路と上記プル
アップ用トランジスタの制御端子との間に接続されたゲ
ート回路と、上記出力のレベルが電源電圧レベルよりも
高くなると上記プルアップ用トランジスタの制御端子を
上記出力のレベルに保持するクランプ用トランジスタ
と、上記出力のレベルが電源電圧レベル以下のときには
上記ゲート回路を導通状態とし、上記出力のレベルが電
源電圧レベルよりも高いときには上記ゲート回路を非導
通状態とするゲート制御回路とを有する。
は、定常状態では、バッファのハイレベル出力の電圧は
電源電圧と略同等かそれ以下のレベルにある。したがっ
て、ゲート回路はゲート制御回路により導通状態に保持
される。このような状態下において、バッファがハイレ
ベルの信号を出力する場合、プルアップ用トランジスタ
がオン状態となってバッファの出力が電源電圧レベルに
プルアップされる。ここで、バッファの出力レベルが電
源電圧より高いレベルになると、ゲート回路はゲート制
御回路により非導通状態に保持される。これにより、ゲ
ート制御回路の出力信号のプルアップ用トランジスタの
制御端子への伝達が停止される。このとき、バッファ出
力のレベルが電源電圧より高いレベルにあることから、
クランプ用トランジスタにより、プルアップ用トランジ
スタの制御端子のレベルがバッファの出力レベルに保持
される。したがって、プルアップ用トランジスタの制御
端子にはバッファの出力レベルと同等のレベルの電圧が
供給される。このため、バッファの出力レベルが電源電
圧レベルより高いレベルとなったとしても、プルアップ
用トランジスタはオフ状態を安定に保持される。その結
果、バッファ出力側から電圧源への、プルアップ用トラ
ンジスタを介してのリーク電流の流入が阻止される。
ス状態となる場合、プルアップ用トランジスタはオフ状
態に保持される。ここで、バッファの出力レベルが電源
電圧より高いレベルになると、ゲート回路はゲート制御
回路により非導通状態に保持される。これにより、ゲー
ト制御回路の出力信号のプルアップ用トランジスタの制
御端子への伝達が停止される。このとき、バッファの出
力レベルが電源電圧より高いレベルにあることから、ク
ランプ用トランジスタにより、プルアップ用トランジス
タの制御端子のレベルがバッファの出力レベルに保持さ
れる。したがって、プルアップ用トランジスタの制御端
子にはバッファの出力レベルと同等のレベルの電圧が供
給される。このため、バッファの出力レベルが電源電圧
レベルより大きいレベルとなったとしても、プルアップ
用トランジスタはオフ状態を安定に保持される。その結
果、バッファ出力側から電圧源への、プルアップ用トラ
ンジスタを介してのリーク電流の流入が阻止される。
の第1の実施例を示す回路図であって、従来例を示す図
5と同一構成部分は同一符号をもって表す。すなわち、
1は論理装置、VCCはたとえば3.3Vの電源電圧、Q
1 〜Q3 はnpn型バイポーラトランジスタ、NT1 〜
NT3 はnMOSトランジスタ、PT1 〜PT5 はpM
OSトランジスタ、D1 〜D3 はダイオードをそれぞれ
示している。なお、ダイオードD1 〜D3 は、たとえば
ショットキーダイオードにより構成される。
を、図5と異なる部分、すなわち、ダイオードD2 ,D
3 およびpMOSトランジスタPT4 ,PT5 を中心に
説明する。
に接続され、カソードは第1のCMOSインバータIN
VC1を構成するpMOSトランジスタPT1 のソースに
接続されている。ダイオードD3 のアノードは電源電圧
VCCに接続され、カソードはpMOSトランジスタPT
1 ,PT3 ,PT4 ,PT5 の基板並びにpMOSトラ
ンジスタPT5 のソースにそれぞれ接続されている。
ソースは第1のCMOSインバータINVC1の出力とp
MOSトランジスタPT3 のゲートとの接続中点S1 に
接続され、ゲートは電源電圧VCCに接続され、ドレイン
は信号SOUT の出力ラインに接続されている。pMOS
トランジスタPT5 のゲートは電源電圧VCCに接続さ
れ、ドレインは信号SOUT の出力ラインに接続されてい
る。
力信号SINがハイレベルで入力されると、バイポーラト
ランジスタQ1 およびQ2 がオン状態となる。また、第
1のCMOSインバータINVC1の出力はnMOSトラ
ンジスタNT 1 がオン状態となることから接地レベルに
引き込まれてローレベルとなり、プルアップ用としての
pMOSトランジスタPT3 のゲートに供給される。こ
れにより、pMOSトランジスタPT3 はオン状態とな
り、信号SOUT の出力ラインは電源電圧VCCにプルアッ
プされる。このとき、第2のCMOSインバータINV
C2の出力はnMOSトランジスタNT2 がオン状態とな
り、バイポーラトランジスタQ3 のベースおよびnMO
SトランジスタNT3 のゲートレベルは接地レベルに引
き込まれる。これにより、バイポーラトランジスタQ3
およびnMOSトランジスタNT3 はオフ状態に保持さ
れる。
のレベルは、電源電圧VCCからバイポーラトランジスタ
Q1 およびQ2 のエミッタ・ベース接合による電圧降下
を差し引いたレベルに保持されることになるが、バイポ
ーラトランジスタQ2 のエミッタはpチャネルMOSト
ランジスタPT3 のドレインに接続されていることか
ら、出力信号SOUT は、ほぼ電源電圧VCCレベルに保持
されて出力される。
と、バイポーラトランジスタQ1 およびQ2 がオフ状態
に保持され、第1のCMOSインバータINVC1の出力
がハイレベルとなり、pMOSトランジスタPT3 はオ
フ状態に保持される。
はハイレベルとなり、バイポーラトランジスタQ3 のベ
ースおよびnMOSトランジスタNT3 のゲートに供給
され、バイポーラトランジスタQ3 およびnMOSトラ
ンジスタNT3 はオン状態に保持される。両トランジス
タQ3 およびNT3 がオン状態になったことに伴い、出
力信号S OUT は接地レベルに保持されて出力される。
1の第1および第2の出力がローレベルに設定されてバ
イポーラトランジスタQ1 のベースおよび第1のCMO
SインバータINVC1の入力に供給される。これによ
り、バイポーラトランジスタQ1 およびQ2 はオフ状態
に保持され、第1のCMOSインバータINVC1の出力
はハイレベルとなりpMOSトランジスタPT3 のゲー
トに供給されることから、pMOSトランジスタPT3
もオフ状態に保持される。
ルに設定されて、第2のCMOSインバータINVC2の
入力に供給され、第2のCMOSインバータINVC2の
出力はローレベルとなりバイポーラトランジスタQ3 の
ベースおよびnMOSトランジスタNT3 のゲートに供
給されることから、バイポーラトランジスタQ3 および
nMOSトランジスタNT3 はオフ状態に保持される。
したがって、信号SOUT の出力ラインは、ハイインピー
ダンス状態に保持される。
電源電圧VCCよりも高くなった場合の動作について説明
する。出力がハイインピーダンス状態となるときには、
出力ラインに接続されている全てのトランジスタはオフ
状態となっており、接続中点S1 はほぼ電源電圧VCCに
等しいハイレベルである。ここで、出力ラインが電源電
圧VCCより高くなり、出力ラインと電源電圧VCCとの電
圧差がpMOSトランジスタPT3 、PT4 およびPT
5 のしきい値電圧よりも大きくなると、pMOSトラン
ジスタPT3 、PT4 およびPT5 がオン状態に遷移す
ることになる。しかしながら、pMOSトランジスタP
T4 がオン状態になることによって、接続中点S1 の電
圧レベルは出力ラインの電圧レベルとほぼ等しくなるの
で、pMOSトランジスタPT3はオフ状態を保持す
る。したがって、pMOSトランジスタPT3 を介して
出力ラインから電源電圧V CCに流れるリーク電流は防止
される。このとき、pMOSトランジスタPT1 、PT
4 およびPT5 はオン状態であるが、ダイオードD2 お
よびD3 によりpMOSトランジスタPT1 、PT4 お
よびPT5 を介した出力ラインと電源電圧V CCとの間の
電流路は遮断されている。また、pMOSトランジスタ
PT4 、PT5 の基板はアノードが電源電圧VCCに接続
されたダイオードD3 のカソードに接続されているの
で、ドレイン−基板接合を介しての電流のリークはな
い。
力側がハイインピーダンス状態において、出力側に動作
電圧が一層高い装置が接続され、出力側が電源電圧VCC
より高くなったときに発生する、出力側から電源電圧V
CCへのリーク電流を抑止できる。
の第2の実施例を示す回路図である。上述した実施例1
の回路では、プルアップ用トランジスタPT3 のゲート
側の接続中点S1 のレベルがハイレベルのときには、リ
ーク電流の電源電圧VCCへの流入を確実に阻止できる。
しかしながら、S1 のレベルがローレベルでpMOSト
ランジスタPT3 が信号SOUT の出力ラインをプルアッ
プしているときには、pMOSトランジスタPT4 がオ
ン状態となってS1 のレベルを出力ラインのレベルと等
しくしようとするが、nMOSトランジスタNT1 がオ
ン状態であるのでS1 のレベルが出力ラインのレベルと
等しくならず、pMOSトランジスタPT3 が完全なオ
フ状態にならず、依然として出力側から電源電圧VCCに
リーク電流が流入してしまう。そこで本実施例は、上記
問題に鑑みて構成されている。
CMOSインバータINVC1の出力S2 とプルアップ用
トランジスタPT3 のゲート側接続中点S1 との間に、
トランスファーゲートGTが設けられるとともに、あら
かじめ設定した基準電圧VRE F と信号SOUT の出力ライ
ンの電圧レベルに応じた電圧レベルVOUT とを比較し、
電圧レベルVOUT が基準電圧vREF 以下の場合にはトラ
ンスファーゲートGTをオン状態にして第1のCMOS
インバータINVC1の出力をプルアップ用トランジスタ
PT3 のゲートに供給させ、電圧レベルVOUT が基準電
圧vREF より高い場合にはトランスファーゲートGTを
オフ状態にして第1のCMOSインバータINVC1から
出力のプルアップ用トランジスタPT3 のゲートへの供
給を停止させる、ゲートコントロール回路としてのコン
パレータCMPが設けられている。
スとドレイン同士が接続されたnMOSトランジスタN
T4 と、pMOSトランジスタPT4 とから構成されて
いる。nMOSトランジスタNT4 のドレインとpMO
SトランジスタPT6 のソースとの接続中点が第1のC
MOSインバータINVC1の出力であるpMOSトラン
ジスタPT1 のドレインとnMOSトランジスタNT1
のドレインとの接続中点S2 に接続されている。nMO
SトランジスタNT4 のソースとpMOSトランジスタ
PT6 のドレインとの接続中点がプルアップ用トランジ
スタPT3 のゲート側の接続中点S1 に接続されてい
る。nMOSトランジスタNT4 のゲートがコンパレー
タCMPの出力に接続され、pMOSトランジスタPT
6 のゲートは信号SOUT の出力ラインに接続されてい
る。また、pMOSトランジスタPT6 の基板は、ダイ
オードD3 のカソードに接続されている。
の間に直列に接続された抵抗素子R 1 および抵抗素子R
2 により電源電圧VCCを分圧したレベルに設定される。
抵抗素子R1 と抵抗素子R2 との接続中点がコンパレー
タCMPの非反転入力(+)に接続されている。
インと接地との間に直列に接続された抵抗素子R3 およ
び抵抗素子R4 により出力ラインの電圧を分圧したレベ
ルとして発生される。抵抗素子R3 と抵抗素子R4 との
接続中点がコンパレータCMPの反転入力(−)に接続
されている。
部分をMOSトランジスタにより構成した一例を示す回
路図である。
8 とpMOSトランジスタPT9 〜PT11により定電流
源が構成され、pMOSトランジスタPT7 〜PT9 お
よびnMOSトランジスタNT5 ,NT6 により差動型
コンパレータが構成され、pMOPトランジスタPT10
およびnMOSトランジスタNT7 により出力段が構成
されている。
ように接続されている。すなわち、pMOSトランジス
タPT7 のソースはpMOSトランジスタPT 8 のソー
スおよびpMOSトランジスタPT9 のドレインに接続
され、ゲートは抵抗素子R1 とR2 との接続中点に接続
され、ドレインはnMOSトランジスタNT5 のドレイ
ンおよびnMOSトランジスタNT5 ,NT6 のゲート
にそれぞれ接続されている。pMOSトランジスタPT
8 のゲートは抵抗素子R3 とR4 との接続中点に接続さ
れ、ドレインはnMOSトランジスタNT6 のドレイン
およびnMOSトランジスタNT7 のゲートにそれぞれ
接続されている。また、nMOSトランジスタNT5 の
ソースおよびnMOSトランジスタNT 6 のソースは接
地されている。
ートは互いに接続され、各ソースは電源電圧VCCに接続
されている。pMOSトランジスタPT10のドレインは
nMOSトランジスタNT7 のドレインに接続され、両
者の接続中点がインバータINVの入力に接続され、イ
ンバータINVの出力がトランスファーゲートGTのn
MOSトランジスタNT4 のゲートに接続されている。
pMOSトランジスタPT11のドレインはゲートに接続
されるとともに、nMOSトランジスタNT8 のドレイ
ンおよびゲートに接続されている。また、nMOSトラ
ンジスタNT7 ,NT8 のソースは接地されている。
定常状態では、信号SOUT の出力ラインの電圧は電源電
圧VCCと略同等かそれ以下のレベルにある。したがっ
て、コンパレータCMPに入力される電圧レベルVOUT
は、基準電圧VREF 以下のレベルとなり、コンパレータ
CMPからハイレベルの信号が出力され、トランスファ
ーゲートGTのnMOSトランジスタNT4 のゲートに
入力される。これにより、nMOSトランジスタNT4
はオン状態となる。すなわち、トランスファーゲートG
Tは、オン状態に保持される。
がハイレベルで入力されると、バイポーラトランジスタ
Q1 およびQ2 がオン状態となる。また、第1のCMO
SインバータINVC1の出力はnMOSトランジスタN
T 1 がオン状態となることから接地レベルに引き込まれ
てローレベルとなり、トランスファーゲートGTを介し
てプルアップ用のpMOSトランジスタPT3 のゲート
に供給される。これにより、pMOSトランジスタPT
3 はオン状態となり、信号SOUT の出力ラインは電源電
圧VCCにプルアップされる。このとき、第2のCMOS
インバータINVC2のnMOSトランジスタNT2がオ
ン状態となり、バイポーラトランジスタQ3 のベースお
よびnMOSトランジスタNT3 のゲートレベルは接地
レベルに引き込まれる。これにより、バイポーラトラン
ジスタQ3 およびnMOSトランジスタNT3 はオフ状
態に保持される。
のレベルは、電源電圧VCCからバイポーラトランジスタ
Q1 およびQ2 のエミッタ・ベース接合による電圧降下
を差し引いたレベルに保持されることになるが、バイポ
ーラトランジスタQ2 のエミッタはpチャネルMOSト
ランジスタPT3 のドレインに接続されていることか
ら、出力信号SOUT は、ほぼ電源電圧VCCレベルに保持
されて出力される。このとき、トランスファーゲートG
TのpMOSトランジスタPT6 のゲートはハイレベル
に保持されるため、pMOSトランジスタPT6 はオフ
状態に保持される。
CC(3.3V)より高いレベル、たとえば5Vとなる
と、コンパレータCMPに入力される電圧レベルVOUT
は、基準電圧VREF より高いレベルとなり、コンパレー
タCMPからローレベルの信号が出力され、トランスフ
ァーゲートGTのnMOSトランジスタNT4 のゲート
に入力される。これにより、nMOSトランジスタNT
4 はオフ状態となる。このとき、トランスファーゲート
GTのpMOSトランジスタPT6 は上述したようにオ
フ状態にある(ゲートがハイレベルのため)ことから、
トランスファーゲートGTは、オフ状態に保持される。
すなわち、第1のCMOSインバータINVC1の出力信
号は、プルアップ用トランジスタPT3 のゲートには伝
達されない。
4 ,PT5 では、ドレインのレベルがゲートのVCCレベ
ルより高くなってそのしきい値電圧を超えるとオン状態
となる。pMOSトランジスタPT4 がオン状態となっ
たことに伴い、プルアップ用pMOSトランジスタPT
3 のゲート側の接続中点S1 のレベルが出力側レベルと
ほぼ等しくなる。したがって、pMOSトランジスタP
T3 のゲートには出力側レベルと同等の略5Vの電圧が
供給される。このため、出力側レベルが電源電圧V
CC(3.3V)より高いレベル、たとえば5Vとなった
としても、pMOSトランジスタPT 3 はオフ状態を安
定に保持することから、出力側から電源電圧VCCへの、
pMOSトランジスタPT3 を介してのリーク電流の流
入が阻止される。このとき、pMOSトランジスタPT
4 のソースは接続中点S1 に、pMOSトランジスタP
T5 のソースはダイオードD3 のカソードにそれぞれ接
続されているので、pMOSトランジスタPT4 または
PT5 を介した出力ラインから電源電圧Vccへの電流の
リークはない。また、pMOSトランジスタPT4 ,P
T5 の基板は、アノードが電源電圧V CCに接続されたダ
イオードD3 のカソードに接続されているので、ドレイ
ン−基板接合を介しての電流のリークはない。
のときに出力ラインのレベルが電源電圧よりも高い略5
V程度になると、出力ラインのハイレベルおよびコンパ
レータCMPのハイレベル出力によって、pMOSトラ
ンジスタPT6 およびnMOSトランジスタNT4 がオ
フ状態となり、トランスファーゲートGTがオフ状態に
なる。また、pMOSトランジスタPT4 がオン状態と
なるので、接点中点S 1 のレベルは出力ラインのレベル
と等しくなり、pMOSトランジスタPT3 は安定にオ
フ状態を保持する。したがって、pMOSトランジスタ
PT3 を介した電流のリークはない。なお、この状態に
おける本実施例の動作は、上記実施例1と同様である。
ベルでトランスファーゲートGTがオン状態にある定常
状態時に、入力信号SINがローレベルで入力されると、
バイポーラトランジスタQ1 およびQ2 がオフ状態に保
持され、第1のCMOSインバータINVC1の出力がハ
イレベルとなり、pMOSトランジスタPT3 はオフ状
態に保持される。
はハイレベルとなり、バイポーラトランジスタQ3 のベ
ースおよびnMOSトランジスタNT3 のゲートに供給
され、バイポーラトランジスタQ3 およびnMOSトラ
ンジスタNT3 はオン状態に保持される。両トランジス
タQ3 およびNT3 がオン状態になったことに伴い、出
力信号S OUT は接地レベルに保持されて出力される。
MOSトランジスタPT6 のゲートはローレベルに保持
されるため、pMOSトランジスタPT6 はオン状態に
保持される。このため、トランスファーゲートGTのn
MOSトランジスタNT4 のみがオン状態にあるときに
は、接続中点S1 の伝達される信号レベルは、VCCから
nMOSトランジスタNT4 のしきい値電圧VTHN を差
し引いたレベルに降下するが、pMOSトランジスタP
T6 がオン状態になったことに伴い、接続中点S1 に伝
達される信号レベルはVCCレベルで伝達され、プルアッ
プ用トランジスタPT 3 はオフ状態に安定に保持され
る。
びQ2 がオン状態であってハイレベルの信号を出力して
いる(インバータINVCIの出力がローレベル)ときの
図1の回路および図2の回路の出力側電圧とプルアップ
用トランジスタPT3 のリーク電流との関係を示すグラ
フである。図4においては、横軸が出力側電圧を、縦軸
がリーク電圧それぞれ表している。図4からわかるよう
に、図2の回路によれば、ハイレベルの信号を出力して
いるときに、出力側電圧がVCCレベルである3.3Vを
超えた場合のリーク電流が「0」Aに仰止される。
第1のCMOSインバータINVC1の出力S2 とプルア
ップ用トランジスタPT3 のゲート側接続中点S1 との
間に、トランスファーゲートGTを設けるとともに、あ
らかじめ設定した基準電圧V REF と信号SOUT の出力ラ
インの電圧レベルに応じた電圧レベルVOUT とを比較
し、電圧レベルVOUT が基準電圧vREF 以下の場合には
トランスファーゲートGTをオン状態として第1のCM
OSインバータINVC1の出力をプルアップ用トランジ
スタPT3 のゲートに供給させ、電圧レベルが基準電圧
vREF より高い場合には第1のCMOSインバータIN
VC1の出力のプルアップ用トランジスタPT3 のゲート
への供給を停止させるコンパレータCMPを設けたの
で、出力側電圧が電源電圧VCCレベルを超えたとして
も、電圧源に流入するリーク電流を確実に阻止できると
いう利点がある。
CMP部分をMOSトランジスタにより構成したが、こ
れに限定されるものではなく、バイポーラトランジスタ
により構成できることは勿論である。
入出力がいかなる状態であったとしても、出力側から電
源に向かって流れるリーク電流の発生を確実に防止でき
る。
例を示す回路図である。
例を示す回路図である。
ーク電流との関係を示すグラフである。
図である。
Claims (1)
- 【請求項1】 入力と出力とをもったバッファと、 制御端子に入力する信号に応じて上記出力を電源電圧レ
ベルにプルアップするプルアップ用トランジスタと、 上記プルアップ用トランジスタを制御する信号を出力す
る制御回路と、 上記制御回路と上記プルアップ用トランジスタの制御端
子との間に接続されたゲート回路と、 上記出力のレベルが電源電圧レベルよりも高くなると上
記プルアップ用トランジスタの制御端子を上記出力のレ
ベルに保持するクランプ用トランジスタと、 上記出力のレベルが電源電圧レベル以下のときには上記
ゲート回路を導通状態とし、上記出力のレベルが電源電
圧レベルよりも高いときには上記ゲート回路を非導通状
態とするゲート制御回路と、 を有する低電圧出力駆動回路。
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US5117129A (en) * | 1990-10-16 | 1992-05-26 | International Business Machines Corporation | Cmos off chip driver for fault tolerant cold sparing |
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