KR100197529B1 - 패스 트랜지스터 멀티플렉서를 이용한 데이타 압축회로 - Google Patents

패스 트랜지스터 멀티플렉서를 이용한 데이타 압축회로 Download PDF

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Abstract

본 발명은 데이터 처리시 수행속도의 향상을 증진시키기 위한 데이터 압축회로에 관한 것으로서 특히, 임계패스 스테이지를 줄일 수 있는 패스 트랜지스터 멀티플렉서를 이용한 데이터 압축회로에 관한 것이다.
본 발명의 데이터 압축회로는 제1 내지 제4입력신호와 캐리입력에 대한 전가산동작을 수행하여 제1 내지 제3출력신호를 발생하는 패스 트랜지스터 멀티플렉서를 이용한 데이터 압축회로에 있어서, 제3입력신호을 제어신호로 하여 제4입력 및 반전된 제4입력중 하나를 선택하는 제1멀티플렉서와; 제1입력신호를 제어신호로 하여 제2입력신호 및 반전된 제2입력신호중 하나를 선택하는 제2멀티플렉서와; 상기 멀티플렉서의 출력을 제어신호로 하여 상기 제1멀티플렉서의 출력 및 반전출력중 하나를 선택하는 제3멀티플렉서와; 상기 멀티플렉서의 출력을 제어신호로 하여 제1입력 및 제3입력중 하나를 선택하여 제3출력신호를 발생하는 제4멀티플렉서와; 상기 멀티플렉서의 출력을 제어신호로 하여 캐리입력 및 반전된 캐리입력중 하나를 선택하여 제1출력신호로서 합출력을 발생하는 제5멀티플렉서와; 상기 멀티플렉서의 출력을 제어신호로 하여 캐리입력 및 제4입력중 하나를 선택하여 제2출력신호로서 캐리출력을 발생하는 제6멀티플렉서으로 이루어진다.

Description

패스 트랜지스터 멀티플렉서를 이용한 데이터 압축회로
제1도(a)는 종래의 데이터 압축회로를 보인 도면.
제1도(b)는 패스 트랜지스터의 구조를 보인 도면.
제2도(a)는 본 발명의 데이터 압축회로를 보인 도면.
제2도(b)는 본 발명의 데이터 압축회로를 위한 패스 트랜지스터 로직회로를 보인 도면.
* 도면의 주요부분에 대한 부호의 설명
31 - 36 : 멀티플렉서 23,25,28,30 : PMOS 트랜지스터
24,26,27,29 : NMOS 트랜지스터
본 발명은 데이터 처리시 수행속도의 향상시키기 위한 데이터 압축회로에 관한 것으로서, 특히 임계패스 스테이지를 줄일 수 있는 패스 트랜지스터 멀티플렉서를 이용한 데이터 압축회로에 관한 것이다.
데이터 압축회로는 데이터의 처리시 빠른 수행을 위해서 필요한 로직회로로써, 멀티플렉서로 구성된다.
종래에는 멀티플렉서 구조를 임계경로(critical path)를 4단으로 구성함으로써 지연시간이 커짐에 따라 데이터의 빠른 처리를 할 수 없다는 문제점을 내포하고 있다. 제1도(a)에 도시한 종래의 데이터 압축회로의 동작원리는 다음과 같다.
먼저, 데이터 압축회로를 구성하는 멀티플렉서는 1개의 제어신호를 갖는 멀티플렉서를 사용하여 설계하고, 이러한 멀티플렉서는 패스 트랜지스터(pass transistor)에 의해서 구현할 수 있다. 제1도(b)에 패스 트랜지스터를 이용한 멀티플렉서의 구조를 도시하고 있으며, 이의 동작을 표 1에 의거하여 설명하기로 한다.
제어신호 S 가 로우상태가 되면, PMOS 트랜지스터(11)와 NMOS 트랜지스터(13)는 온상태가 되고, 다른 PMOS 트랜지스터(14)와 NMOS 트랜지스터(12)는 오프상태가 되어 입력 D와 출력간에 경로가 형성되어 출력은 D가 된다. 또한, 제어신호 S 가 하이상태가 되면, PMOS 트랜지스터(11)와 NMOS 트랜지스터(13)는 오프상태가 되고, 다른 PMOS 트랜지스터(14)와 NMOS 트랜지스터(12)는 온상태가 되어 입력 /D와 출력간에 경로가 형성되어 출력은 /D가 된다.
이러한 패스 트랜지스터를 이용한 데이터 압축회로의 동작원리는 다음과 같다. 종래의 데이터 압축회로는 2개의 전가산기(18, 22)로 구성되고, 각 전가산기(18, 22)는 3개의 멀티플렉서(15-17),(19-21)로 이루어지고, 각 멀티플렉서(15-17),(19-21)는 제1도(b)에 도시된 바와같이 패스 트랜지스터로 구성된다. 종래의 데이터 압축회로는 입력 I1, I2, I3, I4, Ci 을 입력데이타로 하여 출력 Co, C, S 을 발생한다. 전가산기(18)의 멀티플렉서(15)는 입력 I2을 제어신호로 하여 입력 I1, /I1중 하나가 선택되어 노드(a)로 출력된다. 입력 I2가 로우상태면 I1 가 출력되고, 입력 I2가 하이상태면 /I1 가 출력된다.
즉, 노드(a)의 출력에 대한 로직함수는 /I1I2+I1/I2=I1I2 가 되어 멀티플렉서(16)의 제어신호로 사용된다. 멀티플렉서(16)의 출력노드(b)의 로직함수는 I1I2I3 가 되어 전가산기의 합출력에 대한 로직함수와 동일하게 동작한다.
또한, 멀티플렉서(17)는 상기 멀티플렉서(15)의 출력노드(a)의 신호를 제어신호로 하여 출력신호(Co)를 출력하게 되는데, 이는 전가산기의 로직함수 I1I2+I2I3+I1I3와 동일하게 동작한다. 즉, 출력(Co)은 입력 I1과 I2가 동일한 상태의 값을 갖는 경우 I2이며, 그렇지 않은 경우에는 I3이 된다.
한편, 전가산기(22)의 경우도 상기 전가산기(18)와 마찬가지로 동작하는데, 멀티플렉서(16)의 출력노드(b)의 출력신호를 제어신호로 하고 입력신호(I4, Ci)하여 합출력(5)과 캐리출력(C)을 발생한다. 출력(5)은 입력 I1-I4 및 Ci 의 값이 하이상태가 홀수개인 경우 하이가 되고, 짝수개인 경우에는 로우가 된다. 출력(C)은 입력 I1-I4 및 Ci 의 값이 하이상태가 홀수개인 경우 로우가 되고, 짝수개인 경우에는 하이가 된다.
그러나, 상기한 바와같은 종래의 데이터 압축회로는 입력신호 I1-I4 및 Ci 를 입력하여 2단의 전가산기를 이용하여 압축된 데이터 S, C, Co 를 발생하기 위하여, 임계경로로 4단의 멀티플렉서를 통해 출력하도록 구성되어 있기 때문에, 빠른 속도를 요하는 데이터 압축장치에는 사용이 곤란하게 되는 문제점이 있었다.
따라서, 본 발명은 상기한 바와같은 종래 기술의 문제점을 해결하기 위한 것으로서, 임계경로로 3단의 멀티플렉서를 통해 입력데이타를 압축한 데이터를 출력하도록 패스 트랜지스터를 이용하여 구성한 데이터 압축회로를 제공하는 것을 목적으로 한다.
본 발명에 따른 데이터 압축회로는 제1 내지 제4입력신호와 캐리입력에 대한 전가산동작을 수행하여 제1 내지 제3출력신호를 발생하는 패스 트랜지스터 멀티플렉서를 이용한 데이터 압축회로에 있어서, 제3입력신호을 제어신호로 하여 제4입력 및 반전된 제4입력중 하나를 선택하는 제1멀티플렉서와; 제1입력신호를 제어신호로 하여 제2입력신호 및 반전된 제2입력신호중 하나를 선택하는 제2멀티플렉서와; 상기 멀티플렉서의 출력을 제어신호로 하여 상기 제1멀티플렉서의 출력 및 반전출력중 하나를 선택하는 제3멀티플렉서와; 상기 멀티플렉서의 출력을 제어신호로 하여 제1입력 및 제3입력중 하나를 선택하여 제3출력신호를 발생하는 제4멀티플렉서와; 상기 멀티플렉서의 출력을 제어신호로 하여 캐리입력 및 반전된 캐리입력중 하나를 선택하여 제1출력신호로서 합출력을 발생하는 제5멀티플렉서와; 상기 멀티플렉서의 출력을 제어신호로 하여 캐리입력 및 제4입력중 하나를 선택하여 제2출력신호로서 캐리출력을 발생하는 제6멀티 플렉서으로 이루어진다.
이하 본 발명의 실시예를 첨부된 도면에 의거하여 상세히 설명하면 다음과 같다.
제2도(a)는 본 발명의 입력신호 I1-I4 및 Ci 를 입력하여 멀티플렉서로 구성된 전가산기를 이용하여 출력신호 S, C, Co 를 압축된 데이터로서 출력하는 데이터 압축회로를 도시한 것이다. 제2도(a)를 참조하면, 본 발명의 데이터 압축회로는 제3입력신호 I3을 제어신호로 하여 제4입력(14) 및 반전된 제4입력중 하나를 선택하는 제1멀티플렉서(31)와, 제1입력신호(I1)를 제어신호로 하여 제2입력신호(I2) 및 반전된 제2입력신호중 하나를 선택하는 제2멀티플렉서(32)와, 상기 멀티플렉서(32)의 출력을 제어신호로 하여 상기 제1멀티플렉서(31)의 출력 및 반전출력중 하나를 선택하는 제3멀티플렉서(33)와, 상기 멀티플렉서(32)의 출력을 제어신호로 하여 제1입력(I1) 및 제3입력(I3)중 하나를 선택하여 출력(Co)을 발생하는 제4멀티플렉서(34)와, 상기 멀티플렉서(33)의 출력을 제어신호로 하여 캐리입력(Ci) 및 반전된 캐리입력중 하나를 선택하여 합출력(5)을 발생하는 제5멀티플렉서(35)와, 상기 멀티플렉서(32)의 출력을 제어신호로 하여 캐리입력(Ci) 및 제4입력(I4)중 하나를 선택하여 출력신호(C)를 발생하는 제6멀티플렉서(36)으로 이루어진다.
상기한 바와같은 구성을 갖는 본 발명의 데이터 압축회로는 제1도(a)에 도시된 바와 마찬가지로 전가산기로 동작하여, 제1 내지 제4입력신호(I1-I4)와 캐리입력(Ci)을 입력신호로 하여 압축된 데이터로서 합출력(5), 출력(Co) 및 캐리출력(C)을 발생한다. 다만, 임계경로를 3단의 멀티플렉서로 줄임으로써 전체의 지연시간을 감소시켜 데이터 처리속도를 향상시키도록 한 것이다.
즉, 제1도(a)에 도시된 종래의 데이터 압축회로에 있어서의 제1멀티플렉서(15)와 제2멀티플렉서(16)를 하나의 멀티플렉서(31)로 대체시킴으로써 , 테이터 압축에 대한 임계경로를 4단에서 3단으로 줄일 수 있다. 멀티플렉서의 출력은 서로 반대되는 입력신호를 발생하도록 패스 트랜지스터를 구성하여 발생된 출력을 다음단의 패스 트랜지스터 멀티플렉서의 제어신호로 사용함으로써 부논리를 생성하는 시간을 줄일 수 있으므로, 데이터 압축시 처리속도를 향상시킬 수 있다.
제2도(b)는 본 발명의 실시예에 따른 패스 트랜지스터 로직회로를 도시한 것이다. 본 발명의 패스 트랜지스터 로직회로를 표 2를 참조하여 설명하면 다음과 같다.
제어신호 S가 로우 상태일 경우에는 PMOS 트랜지스터(21, 23) 및 NMOS 트랜지스터(25, 27)이 온 되고, PMOS 트랜지스터(26, 28) 및 NMOS 트랜지스터(22, 24)는 오프된다. 따라서, 출력 /OUT 는 /DO, 출력 OUT 는 DO 가 된다.
제어신호 S가 '하이 상태일 경우에는 PMOS 트랜지스터(21, 23) 및 NMOS 트랜지스터(25, 27)이 오프' 되고, PMOS 트랜지스터(26, 28) 및 NMOS 트랜지스터(22, 24)는 온된다. 따라서, 출력 /OUT 는 /D1, 출력 OUT 는 D1 가 된다.
상기한 바와같은 구성을 갖는 본 발명의 데이터 압축회로는 전가산기로 동작을 하는데, 이에 대하여 설명하면 다음과 같다.
제1멀티플렉서(31)는 제3입력신호(I3)을 제어신호로 하여 제4입력신호(I4) 또는 반전된 신호를 선택출력하므로, 그의 출력에 대한 로직함수는 1314가 된다. 마찬가지로 제2입력신호(I2)를 제1입력신호(I1)를 제어신호로 하여 선택출력하는 제2멀티플렉서(32)의 출력에 대한 로직함수는 I1I2가 된다.
제2멀티플렉서(32)의 출력은 제3멀티플렉서(33)와 제4멀티플렉서(34)의 제어신호로 사용된다. 따라서, 제3멀티플렉서(33)는 제2멀티플렉서(32)의 출력신호를 제어신호로 하여 상기 제1멀티플렉서(31)의 출력에 대한 선택을 하는데, 그의 출력에 대한 로직함수는 I1I2I3I4 가 되어 제5 및 제6멀티플렉서(35, 36)의 제어신호로 사용된다.
제4멀티플렉서(34)는 제2멀티플렉서(32)의 출력신호를 제어신호로 하여 제1 및 제3입력신호(11),(13)중 하나를 선택하는 데, 제1 및 제2입력신호(I1,I2)가 모두 0 또는 1로 동일한 경우 제1입력신호(I1)를 선택하고, 제1 및 제2입력신호(I1, I2)가 서로 다른 값을 갖는 경우에는 제2입력신호(I2)를 선택하여 출력신호(Co)를 발생한다. 이 제4멀티플렉서(34)의 출력신호(Co)는 캐리입력(Ci)으로 제공된다.
제5멀티플렉서(35)는 제3멀티플렉서(33)의 출력신호를 제어신호로 하여 캐리입력(Ci) 또는 반전된 캐리입력을 선택하여 합출력신호(S)를 발생하는데, 입력신호(I1-I4, Ci)의 값이 1의 개수가 짝수이면 0의 값을 출력하고, 1의 개수가 홀수이면 1의 값을 출력한다.
제6멀티플렉서(36)는 제3멀티플렉서(33)의 출력신호를 제어신호로 하여 캐리입력(Ci) 또는 제4입력신호(I4)를 선택하여 캐리 출력신호(C)를 발생하는데, 제6멀티플렉서(36)는 제1 내지 제4입력신호(I1-I4)의 값이 1의 개수가 짝수이면 제4입력신호(14)를 선택하고, 1의 개수가 홀수이면 캐리입력(Ci)의 값을 선택출력 한다.
상기한 바와같은 본 발명의 데이터 압축회로에 따르면, 데이터의 처리시 빠른속도로 수행할 때 사용하는 회로로써 임계경로를 3단으로 줄여서 전체적인 지연시간을 감소시킬 수 있으며, 또한, 통과 트랜지스터를 이용한 멀티플렉서의 출력을 서로 반대되는 신호를 발생시킬 수 있도록 함으로써 다음단의 멀티플렉서의 제어신호로 사용하여 처리속도를 향상시킬 수 있다.

Claims (1)

  1. 제1 내지 제4입력신호(I1-I4)와 캐리입력(Ci)에 대한 전가산동작을 수행하여 제1 내지 제3출력신호(S, C, Co)를 발생하는 패스 트랜지스터 멀티플렉서를 이용한 데이터 압축회로에 있어서, 제3입력신호(I3)을 제1신호로 하여 제4입력(I4) 및 반전된 제4입력중 하나를 선택하는 제1멀티플렉서(31)와; 제1입력신호(Il)를 제어신호로 하여 제2입력신호(I2) 및 반전된 제2입력신호중 하나를 선택하는 제2멀티플렉서(32)와; 상기 멀티플렉서(32)의 출력을 제어신호로 하여 상기 제1멀티플렉서(31)의 출력 및 반전출력중 하나를 선택하는 제3멀티플렉서(33)와; 상기 멀티플렉서(32)의 출력을 제어신호로 하여 제1입력(I1) 및 제3입력(I3)중 하나를 선택하여 제3출력신호(Co)를 발생하는 제4멀티플렉서(34)와; 상기 멀티플렉서(33)의 출력을 제어신호로 하여 캐리입력(Ci) 및 반전된 캐리입력중 하나를 선택하여 제1출력신호로서 합출력(5)을 발생하는 제5멀티플렉서(35)와; 상기 멀티플렉서(32)의 출력을 제어신호로 하여 캐리입력(Ci) 및 제4입력(I4)중 하나를 선택하여 제2출력신호로서 캐리출력(C)를 발생하는 제6멀티플렉서(36)으로 이루어지는 것을 특징으로 하는 패스 트랜지스터 멀티플렉서를 이용한 데이터 압축회로.
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