KR100193512B1 - 반도체장치의 계수회로 - Google Patents

Abstract

본 발명은 초기 입력된 어드레스 신호를 인터리브 모드 및 리니어 모드로 증가시키기 위한 반도체 장치의 계수 회로에 있어서, 상기 인터리브 모드 및 리니어 모드중 하나의 모드를 선택하기 위해 상기 초기 어드레스신호와 모드선택신호를 입력으로 하는 복수의 부정논리곱수단과; 상기 복수의 부정논리곱수단 출력신호의 반전신호를 입력으로 하여 상기 초기 어드레스 신호를 증가시키기 위한 복수의 계수수단과; 상기 초기 어드레스신호와 상기 복수의 계수수단 출력을 입력으로 하는 복수의 배타적논리합수단과; 상기 모드선택신호에 따라 상기 배타적논리합수단과 상기 계수수단의 출력중 어느하나를 선택적으로 출력하기 위한 다수의 선택수단을 포함해서 이루어진 반도체장치의 계수회로에 관한 것으로, 양모드의 계수회로를 별도로 설계하여 반도체장치의 집적할 필요없이 하나의 계수회로에서 모드선택신호를 통해 양모드의 선택이 가능하게 하여 반도체장치의 집적도 향상을 기할 수 있으며, 금속배선을 위한 추가마스크의 사용이 불필요하게 되어 제조비용을 크게 절감할 수 있게 된다.

Description

반도체장치의 계수회로

제1도는 본 발명에 따른 반도체장치의 계수회로도.

제2도는 제1도에서 인터리브 계수모드로 동작하는 계수회로도.

제3도는 제1도에서 리니어 계수모드로 동작하는 계수회로도.

제4도는 본 발명에 따른 계수회로도의 인터리브 계수모드를 시뮬레이션한 결과의 각부 신호파형도.

제5도는 본 발명에 따른 계수회로도의 리니어 계수모드를 시뮬레이션한 결과의 각부 신호파형도이다.

* 도면의 주요부분에 대한 부호의 설명

NA1, NA2 : 낸드게이트 I1, I2 : 인버터

10, 20 : 1비트 계수수단 XOR1, XOR2 : 배타논리합 게이트

T1, T2, T3, T4 : 전송게이트

본 발명은 반도체장치에 관한 것으로, 특히 모드선택수단을 통해 계수모드의 선택이 가능한 인터리브 및 리니어 계수모드를 포함하고 있는 반도체장치의 계수회로에 관한 것이다.

일반적으로, 반도체장치에서 사용하는 계수회로의 계수모드로는 인터리브 및 리니어 모드가 있다. 상기 인터리브 계수모드는 초기상태에서 부터 계수하는 방식이 초기상태의 어드레스와 언제나 00 01 10 11의 순서로서 배타적 논리합이 되어 이루어진다. 이에 따라 구성되는 인터리브 계수모드의 어드레스 테이블을 보면 아래 표 1과 같다.

상기 테이블을 참조하여 인터리브 계수방식을 상세히 설명하기로 한다. 먼저 초기 어드레스가 00인 경우1에 대한 인터리브 계수방법을 살펴보면, 상기 초기 어드레스 00에 상기한 바의 00 01 10 11이 차례로 배타적 논리합되어 초기 어드레스 00, 계수 1 01, 계수2 10, 및 계수3 11의 계수값이 된다. 마찬가지로, 초기 어드레스가 01인 경우2에 대하여 살펴보면, 상기 초기 어드레스 01에 00 01 10 11이 차례로 배타적 논리합되어 초기 어드레스 01, 계수1 00, 계수2 11, 및 계수3 10의 계수값이 되어진다. 같은 방법으로 초기 어드레스가 10인 경우3 및 초기 어드레스가 11인 경우4에 있어서도 인터리브 계수모드에서는 상기한 방식으로 초기 어드레스가 계수되어 진다.

또한, 상기 리니어 계수모드는 초기상태에서 어드레스가 증가하는 방향, 예를 들면 초기어드레스가 00이면 다음은 01 10 11의 순서로 계수되고, 초기 어드레스가 01 이면 10 11 00의 순서로 계수되는 방식이다. 이러한 리니어 계수모드의 어드레스 테이블을 보면 아래 표 2와 같다.

종래에는 사용자가 원하는 계수모드에 따라 반도체장치 상에 인터리브 및 리니어 모드의 계수회로를 별도로 설계하여 양방식의 계수회로를 일정치법에 따라 반도체장치에 집적시켜야 했다. 이 경우에 반도체장치의 레이아웃 면적의 증가는 필연적이며, 최근 초고집적, 고밀도화되고 있는 반도체장치에 있어서 이와 같은 레이아웃 면적의 증가는 반도체장치의 설계에 많은 제약을 줄 뿐아니라, 인터리브 및 리니어 계수모드가 모두 요구되는 반도체장치에서는 각각의 계수모드에 해당하는 별도의 계수 회로를 형성하기 위해서는 제조공정상 금속배선등을 형성하기 위한 추가마스크가 필요하게 되며, 이러한 계수회로에서는 패드의 전압을 이용하여 계수방식을 결정해야 할 필요성이 있다.

본 발명은 상기한 종래의 계수회로가 내포하고 있는 현안을 해소하기 위해 창안한 것으로, 모드선택수단을 통해 인터리브 및 리니어 계수모드의 선택이 가능한 반도체장치의 계수회로를 제공하는데 그 목적이 있다.

상기한 목적을 달성하기 위한 본 발명에 따른 반도체장치의 계수회로는, 초기 입력된 어드레스 신호를 인터리브 모드 및 리니어 모드로 중가 시키기 위한 반도체 장치의 계수 회로에 있어서,상기 인터리브 모드 및 리니어 모드중 하나의 모드를 선택하기 위해 상기 초기 어드레스신호와 모드선택신호를 입력으로 하는 복수의 부정논리곱수단과; 상기 복수의 부정논리곱수단 출력신호의 반전신호를 입력으로 하여 상기 초기 어드레스 신호를 증가시키기 위한 복수의 계수수단과; 상기 초기 어드레스 신호와 상기 복수의 계수수단 출력을 입력으로 하는 복수의 배타적논리합수단과; 상기 모드선택신호에 따라 상기 배타적논리합수단과 상기 계수수단의 출력중 어느하나를 선택적으로 출력하기 위한 다수의 선택수단을 포함해서 이루어진다.

상기 모드선택신호는 외부에서 인가되는 신호의 사용이 가능하고 퓨즈를 사용하여 고정시킬 수도 있으며, 모드선택신호가 로우레벨일 때는 인터리브 계수모드로, 하이레벨일 경우에는 리니어 계수모드로 작동하게 된다.

이하, 첨부도면을 참조하여 본 발명에 따른 반도체장치의 계수회로를 보다 상세히 설명하기로 한다.

본 발명의 계수회로인 제1도를 참조하여 보면, 낸드게이트 NA1과 NA2는 어드레스신호(AD0, AD1)와 모드선택신호(MD)를 각각의 입력으로 하여 이에 대응하는 인버터 I1과 I2로 논리곱 신호레벨을 각각 출력하며, 상기 낸드게이트 NA1의 출력레벨은 인버터 I1을 통해 반전되어 계수수단 10에 입력되고, 상기 낸드게이트 NA2의 출력레벨은 인버터 I2를 통해 반전되어 계수수단 20에 입력되어 각각의 어드레스 신호가 1비트 계수된다.

상기 계수수단 10과 20은 어드레스를 1비트 계수하기 위한 범용 계수회로로 구성되며, 상기 계수수단 10과 20에는 계수수단을 외부로부터 차단하여 초기 어드레스를 계수할 수 있게 하기 위한 로드신호(LOAD)가 외부로 부터 각각 인가된다. 계수수단 10의 클럭단에는 외부의 동기신호인 클럭신호(CLQB), 계수수단 20의 클럭단에는 상기 계수수단 10의 출력신호가 각각 인가된다. 상기 계수수단 10의 출력은 모드신호(MD)에 따라 선택적으로 출력하는 전송게이트 T2를 거쳐 출력단 YO에 전송되고, 상기 계수수단 20의 출력은 모드신호(MD)에 따라 선택적으로 출력하는 전송게이트 T4를 거쳐 출력단 YO에 전송된다.

배타논리합 게이트 XOR1은 상기 어드레스신호(AD0)와 상기 계수수단 10의 출력을 각각의 입력으로 하여 출력선택수단인 전송게이트 T1을 거쳐 출력단 YO에 배타적 논리레벨을 출력하고, 배타논리합 게이트 XOR2는 상기 어드레스신호(AD1)와 상기 계수수단 20의 출력을 각각의 입력으로 하여 출력선택수단인 전송게이트 T3을 거쳐 출력단 Y1에 배타적 논리레벨을 출력한다.

이러한 구성에 따라 상기 배타논리합 게이트 XOR1과 XOR2의 출력 및 계수수단 10과 20의 출력은 상기 모드선택신호(MD)에 따라 어느하나의 출력모드로서 출력단 Y0과 Y1에 선택적으로 각각 출력되어 진다.

상기한 본 발명에 다른 계수회로의 작용 및 그 효과를 이하에서 살펴보기로 한다. 먼저, 모드선택신호(MD)에 로우레벨의 신호가 인가되고, 낸드게이트 NA1과 낸드게이트 NA2에 로우레벨의 입력신호가 각각 입력되면서, 계수수단 10과 20의 어드레스 노드가 항상 로우레벨, 즉 초기 어드레스가 항상 00인 계수회로로서 각각 동작한다. 그리고, 모드선택신호(MD)에 따라 전송게이트 T2과 T4는 폐쇄되고 전송게이트 T1과 T3는 개방된다. 이와 같은 동작경로에 의하면 제1도의 계수회로는 인터리브 계수모드로서 동작되며, 이의 이해를 돕기 위해 제1도를 간략하게 표현하면 제2도의 인터리브 계수모드의 계수회로가 된다. 여기서, 로드신호는 계수동작이 시작되면 1비트 계수수단을 외부로부터 차단하고, 초기 어드레스를 가지고 계수를 시작하는 기능을 가진다. CLQB신호는 외부에서 인가되는 클럭신호이다.

초기 상태의 어드레스가 AD1=0, AD0=0, 즉 초기 어드레스의 조합이 00이라면, 00 01 10 11과 차례로 배타적인 논리합이 되어 00 01 10 11의 순서로 출력단 Y1과 Y0에 출력되고, 초기 어드레스가 01이라면 01은 00 01 10 11과 차례로 조합되어 01 10 11 00이 차례로 출력하게 된다. 또, 초기 어드레스가 10 또는 11인 경우에도 마찬가지가 되며, 이러한 제2도의 인터리브 계수모드의 계수결과를 테이블상에 나타내면 전술한 바의 인터리브 계수모드의 어드레스 테이블인 표 1과 일치됨을 알 수 있다. 인터리브 계수모드에서는 1비트 계수수단 자체의 초기값은 항상 00이고, 이 1비트 계수수단의 출력이 외부에서 입력된 초기 어드레스와 조합되는 것이다.

실제로 초기 어드레스가 01인 경우에 제2도의 계수회로를 이용하여 시뮬레이션한 결과가 제5도에 도시되어 있으며, 이 계수회로에서는 전술한 바와 같이 01 00 11 10의 순서로서 계수되고 있음을 확인 할 수 있다.

한편, 모드선택신호(MD)에 하이레벨의 신호가 인가되고, 낸드게이트 NA1과 NA2 가운데 어느 한쪽에는 하이레벨의 신호가 인가되어 전송게이트 T1과 T2가 폐쇄된다. 결과적으로 배타논리 게이트 XOR1과 XOR2는 동작경로에서 제외되므로, 이 경우에는 실질적으로 제1도의 계수회로도에서 상기 배타논리 게이트 XOR1과 XOR2가 제거되어도 무방하다. 따라서, 제1도의 계수회로가 리니어 계수모드로서 동작하는 경로의 이해를 돕기 위해 동작경로를 따라 간략화하면 제3도와 같은 리니어 계수모드의 계수회로가 된다.

이 경우에는 상기한 인터리브 계수모드와는 달리 1비트 계수수단의 시작이 항상 00이 되는 것은 아니며, 외부에서 입력되는 어드레스 AD1 과 AD0에 따라 초기 어드레스는 변화하게 된다. 이와 같이, 초기 어드레스가 정해지면 일반적으로 알려진 순차적인 계수방식, 예컨대 0123 또는 1230등의 순으로 계수되는 것이다.

다시 말하면, 초기 어드레스가 00이면 00 01 10 11의 순으로, 만일 초기 어드레스가 01이면 01 10 11 00의 순으로, 또 초기 어드레스가 10이라면 10 11 00 10의 순서로 계수하게 되어 제3도의 리니어 계수모드의 계수회로 입출력 레벨이 전술한 바의 리니어 계수모드의 어드레스 테이블인 표 2와 일치하게 된다. 실제로 초기어드레스가 01인 경우에 제3도의 계수회로를 이용하여 시뮬레이션한 결과가 제6도에 도시되어 있으며, 제3도의 계수회로에서는 전술한 바와 같이 01 10 11 00의 순서로 계수되고 있음을 알 수 있다.

이상과 같이 상술한 바의 본 발명에 의하면, 인터리브 및 리니어 계수모드의 계수회로를 별도로 설계하여 반도체장치에 집적할 필요없이 하나의 계수회로에서 모드선택신호를 통해 양모드의 선택이 가능하므로, 반도체장치 레이아웃 면적의 축소로 집적도의 향상을 기할 수 있으며, 제조공정에서 금속배선을 위한 추가마스크가 불필요하게 되어 제조비용을 크게 절감할 수 있게 된다.

Claims (6)

1. 초기 입력된 어드레스 신호를 인터리브 모드 및 리니어 모드로 중가시키기 위한 반도체 장치의 계수 회로에 있어서, 상기 인터리브 모드 및 리니어 모드중 하나의 모드를 선택하기 위해 상기 초기 어드레스신호와 모드선택신호를 입력으로 하는 복수의 부정논리곱수단과; 상기 복수의 부정논리곱수단 출력신호의 반전신호를 입력으로 하여 상기 초기 어드레스 신호를 증가시키기 위한 복수의 계수수단과; 상기 초기 어드레스신호와 상기 복수의 계수수단 출력을 입력으로 하는 복수의 배타적논리합수단과; 상기 모드선택신호에 따라 상기 배타적논리합수단과 상기 계수수단의 출력중 어느하나를 선택적으로 출력하기 위한 다수의 선택수단을 포함해서 이루어진 반도체장치의 계수회로.
2. 제1항에 있어서, 상기 선택수단은 복수의 전송게이트를 포함하는 것을 특징으로 하는 반도체장치의 계수회로.
3. 제1항에 있어서, 상기 복수의 계수수단은 입력된 어드레스신호를 순차로 1비트 계수하기 위한 1비트 계수수단인 것을 특징으로 하는 반도체장치의 계수회로.
4. 제3항에 있어서, 상기 계수수단에는 초기 어드레스가 계수될 수 있게 이 계수수단을 외부로부터 차단하는 로드신호(LOAD)가 외부로 부터 각각 인가되어 있는 것을 특징으로 하는 반도체장치의 계수회로.
5. 제3항에 있어서, 상기 하나의 계수수단에는 외부의 동기신호인 클럭신호(CLQB)가 클럭단에 인가되고, 또 하나의 계수수단 클럭단에는 상기 하나의 계수수단 출력신호가 인가되는 것을 특징으로 하는 반도체장치의 계수회로.
6. 제2항에 있어서, 상기 전송게이트는 상기 모드선택신호와 이 모드선택신호의 반전신호 조합에 의해 제어되는 것을 특징으로 하는 반도체장치의 계수회로.