JP2002026722A - 同期式カウンタ - Google Patents
同期式カウンタInfo
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- JP2002026722A JP2002026722A JP2000201401A JP2000201401A JP2002026722A JP 2002026722 A JP2002026722 A JP 2002026722A JP 2000201401 A JP2000201401 A JP 2000201401A JP 2000201401 A JP2000201401 A JP 2000201401A JP 2002026722 A JP2002026722 A JP 2002026722A
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
- H03K23/50—Gating or clocking signals applied to all stages, i.e. synchronous counters using bi-stable regenerative trigger circuits
- H03K23/54—Ring counters, i.e. feedback shift register counters
Landscapes
- Logic Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 回路の規模は小さいが、クリティカルパスが
長くなってしまっていた。 【解決手段】 同期式カウンタはチェーン構造を有する
少なくとも３個のフリップフロップと、チェーン構造に
介在する少なくとも２個の２入力ＥＸＯＲゲートとを備
えており、フリップフロップのうちの１つの出力がこれ
とは別のフリップフロップの入力に至るクリティカルパ
スが２入力ＥＸＯＲゲートの１段で構成されるようにし
た。
長くなってしまっていた。 【解決手段】 同期式カウンタはチェーン構造を有する
少なくとも３個のフリップフロップと、チェーン構造に
介在する少なくとも２個の２入力ＥＸＯＲゲートとを備
えており、フリップフロップのうちの１つの出力がこれ
とは別のフリップフロップの入力に至るクリティカルパ
スが２入力ＥＸＯＲゲートの１段で構成されるようにし
た。
Description
【０００１】
【発明の属する技術分野】この発明はＭＯＳメモリなど
の半導体集積回路に使用される同期式カウンタに関する
ものである。
の半導体集積回路に使用される同期式カウンタに関する
ものである。
【０００２】図４は典型的カウンタであるバイナリカウ
ンタを示す回路図、図５は従来のＬＦＳＲを用いた同期
式カウンタを示す回路図であり、図において、Ｆ１〜Ｆ
８，Ｆ９〜Ｆ１６はフリップフロップ、Ｅ１〜Ｅ７，Ｅ
８〜Ｅ１０は排他的論理和回路すなわちＥＸＯＲゲー
ト、Ａ１〜Ａ６はＡＮＤゲート、Ｎ１はＮＯＴゲートで
ある。
ンタを示す回路図、図５は従来のＬＦＳＲを用いた同期
式カウンタを示す回路図であり、図において、Ｆ１〜Ｆ
８，Ｆ９〜Ｆ１６はフリップフロップ、Ｅ１〜Ｅ７，Ｅ
８〜Ｅ１０は排他的論理和回路すなわちＥＸＯＲゲー
ト、Ａ１〜Ａ６はＡＮＤゲート、Ｎ１はＮＯＴゲートで
ある。
【０００３】ここで、ｎ個のフリップフロップ（ｎ：自
然数）であって、それらが適当にＯＮ／ＯＦＦを繰り返
して一定周期で元の状態になるものがカウンタである。
そして、ｎ個のフリップフロップでは最大で２＾ｎ（以
下、２＾ｎは２のｎの乗を示す）の状態をとるが、この
２＾ｎ個の状態を全部使うのが、フィルド・コード（Ｆ
ｉｌｌｅｄ Ｃｏｄｅ）カウンタ、そうでないものがア
ンフィルド・コード（Ｕｎｆｉｌｌｅｄ Ｃｏｄｅ）で
ある。フィルド・カウンタの代表が、バイナリ・カウン
タである。
然数）であって、それらが適当にＯＮ／ＯＦＦを繰り返
して一定周期で元の状態になるものがカウンタである。
そして、ｎ個のフリップフロップでは最大で２＾ｎ（以
下、２＾ｎは２のｎの乗を示す）の状態をとるが、この
２＾ｎ個の状態を全部使うのが、フィルド・コード（Ｆ
ｉｌｌｅｄ Ｃｏｄｅ）カウンタ、そうでないものがア
ンフィルド・コード（Ｕｎｆｉｌｌｅｄ Ｃｏｄｅ）で
ある。フィルド・カウンタの代表が、バイナリ・カウン
タである。
【０００４】なお、カウンタには、別の分類の仕方もあ
る。ｎ個のフリップフロップに階級があるのがウェイテ
ィング（Ｗｅｉｇｈｔｉｎｇ）カウンタ、そうでないも
のがノンウェイティング（Ｎｏｎｗｅｉｇｈｔｉｎｇ）
カウンタである。バイナリカウンタは明らかにウェイテ
ィング・カウンタであり、ノンウェイティング・カウン
タの代表が、ジョンソンカウンタである。
る。ｎ個のフリップフロップに階級があるのがウェイテ
ィング（Ｗｅｉｇｈｔｉｎｇ）カウンタ、そうでないも
のがノンウェイティング（Ｎｏｎｗｅｉｇｈｔｉｎｇ）
カウンタである。バイナリカウンタは明らかにウェイテ
ィング・カウンタであり、ノンウェイティング・カウン
タの代表が、ジョンソンカウンタである。
【０００５】そして、２＾ｎ−１の状態をとり、限りな
くフィルド・コードに近いノンウェイティング・カウン
タに、ＬＦＳＲ（Ｌｉｎｅａｒ Ｆｅｅｄｂａｃｋ Ｓ
ｈｉｆｔ Ｒｅｇｉｓｔｅｒ）がある。フリップフロッ
プを一列に並べて、隣り合うフリップフロップの入力と
出力をつなぎ、隣りのデータを読み込めるようにしたの
がシフトレジスタであり、それにＥＸＯＲゲートを使っ
た演算回路で帰還をかけたものがＬＦＳＲである。この
ＬＦＳＲをカウンタに使用すると、回路規模を小さくで
きるメリットがある。
くフィルド・コードに近いノンウェイティング・カウン
タに、ＬＦＳＲ（Ｌｉｎｅａｒ Ｆｅｅｄｂａｃｋ Ｓ
ｈｉｆｔ Ｒｅｇｉｓｔｅｒ）がある。フリップフロッ
プを一列に並べて、隣り合うフリップフロップの入力と
出力をつなぎ、隣りのデータを読み込めるようにしたの
がシフトレジスタであり、それにＥＸＯＲゲートを使っ
た演算回路で帰還をかけたものがＬＦＳＲである。この
ＬＦＳＲをカウンタに使用すると、回路規模を小さくで
きるメリットがある。
【０００６】ＬＦＳＲを用いたカウンタにおいて、カウ
ンタのもつ状態のコードをベクトルとみなすと、次の状
態へのコード変換は線形写像と考えることができ、その
写像は行列で表現できる。その行列を表現行列という。
表現行列をＡ（ｎ×ｎ行列）、現在の状態のコードをｓ
（ｎ次ベクトル）、次の状態のコードをｓ’（ｎ次ベク
トル）とすると、これらは次式の関係にある。 ｓ’＝Ａｓ （１）
ンタのもつ状態のコードをベクトルとみなすと、次の状
態へのコード変換は線形写像と考えることができ、その
写像は行列で表現できる。その行列を表現行列という。
表現行列をＡ（ｎ×ｎ行列）、現在の状態のコードをｓ
（ｎ次ベクトル）、次の状態のコードをｓ’（ｎ次ベク
トル）とすると、これらは次式の関係にある。 ｓ’＝Ａｓ （１）
【０００７】このときの表現行列Ａを次式の式（２）に
示す。
示す。
【数１】
【０００８】表現行列Ａに対応するカウンタの周期と
は、次式（３）を満たす最小の自然数ｍのことである。 （Ａ＾ｍ）ｓ＝ｓ （３） 表現行列Ａの周期は、固有多項式によって決まることが
知られている。周期が同じだからといって、固有多項式
が等しくなるわけではないが、固有多項式が一致すれ
ば、その表現行列の周期は等しくなる。なお、式（２）
で示される行列Ａの固有多項式は、Φ（ｘ）＝ｘ＾ｎ−
ａ１ｘ＾（ｎ−１）−．．．−ａｎ−１ｘ−ａｎであ
る。
は、次式（３）を満たす最小の自然数ｍのことである。 （Ａ＾ｍ）ｓ＝ｓ （３） 表現行列Ａの周期は、固有多項式によって決まることが
知られている。周期が同じだからといって、固有多項式
が等しくなるわけではないが、固有多項式が一致すれ
ば、その表現行列の周期は等しくなる。なお、式（２）
で示される行列Ａの固有多項式は、Φ（ｘ）＝ｘ＾ｎ−
ａ１ｘ＾（ｎ−１）−．．．−ａｎ−１ｘ−ａｎであ
る。
【０００９】さらに、図５の従来の同期式カウンタを例
にとって説明すると、これはｎ＝８のＬＦＳＲを用いて
おり、図において、Ｆ９〜Ｆ１６はフリップフロップ、
Ｅ８〜Ｅ１０は２入力ＥＸＯＲゲートである。そして、
フリップフロップＦ９〜Ｆ１５の出力はフリップフロッ
プＦ１０〜Ｆ１６の入力にそれぞれ接続する。また、フ
リップフロップＦ１２とＦ１３の出力はＥＸＯＲゲート
Ｅ９の入力に接続し、フリップフロップＦ１４とＦ１６
の出力はＥＸＯＲゲートＥ１０の入力に接続する。さら
に、ＥＸＯＲゲートＥ９とＥ１０の出力はＥＸＯＲゲー
トＥ８の入力に接続し、ＥＸＯＲゲートＥ８の出力はフ
リップフロップＦ９の入力に接続する。
にとって説明すると、これはｎ＝８のＬＦＳＲを用いて
おり、図において、Ｆ９〜Ｆ１６はフリップフロップ、
Ｅ８〜Ｅ１０は２入力ＥＸＯＲゲートである。そして、
フリップフロップＦ９〜Ｆ１５の出力はフリップフロッ
プＦ１０〜Ｆ１６の入力にそれぞれ接続する。また、フ
リップフロップＦ１２とＦ１３の出力はＥＸＯＲゲート
Ｅ９の入力に接続し、フリップフロップＦ１４とＦ１６
の出力はＥＸＯＲゲートＥ１０の入力に接続する。さら
に、ＥＸＯＲゲートＥ９とＥ１０の出力はＥＸＯＲゲー
トＥ８の入力に接続し、ＥＸＯＲゲートＥ８の出力はフ
リップフロップＦ９の入力に接続する。
【００１０】次に動作について説明する。いま、フリッ
プフロップＦ１６〜Ｆ９の状態がそれぞれ２進数で（０
００００００１）だとすると、次の状態は（０００００
０１０）、その次は（０００００１００）となり、フリ
ップフロップＦ１６〜Ｆ９の状態が再び（００００００
０１）になるのは２５５クロック後であり、したがっ
て、このカウンタは２５５カウンタに相当する。
プフロップＦ１６〜Ｆ９の状態がそれぞれ２進数で（０
００００００１）だとすると、次の状態は（０００００
０１０）、その次は（０００００１００）となり、フリ
ップフロップＦ１６〜Ｆ９の状態が再び（００００００
０１）になるのは２５５クロック後であり、したがっ
て、このカウンタは２５５カウンタに相当する。
【００１１】
【発明が解決しようとする課題】従来のＬＦＳＲによる
同期式カウンタは以上のように構成されているので、固
有多項式の最高次以外の項数だけ、ＥＸＯＲをとらなく
てはならず、項数が多い場合には、１つのフリップフロ
ップの出力が別のフリップフロップの入力になるまでの
最も長いパス、すなわちクリティカルパスが長くなると
いった課題があった。例えば、図５に示すカウンタで
は、フリップフロップＦ１２の出力からフリップフロッ
プＦ９の入力までがクリティカルパスになっており、そ
の長さは２入力ＥＸＯＲゲートの２段に相当する。この
発明は上記のような課題を解決するためになされたもの
で、クリティカルパスを短くし、高速かつ規模の小さい
同期式カウンタを得ることを目的とする。
同期式カウンタは以上のように構成されているので、固
有多項式の最高次以外の項数だけ、ＥＸＯＲをとらなく
てはならず、項数が多い場合には、１つのフリップフロ
ップの出力が別のフリップフロップの入力になるまでの
最も長いパス、すなわちクリティカルパスが長くなると
いった課題があった。例えば、図５に示すカウンタで
は、フリップフロップＦ１２の出力からフリップフロッ
プＦ９の入力までがクリティカルパスになっており、そ
の長さは２入力ＥＸＯＲゲートの２段に相当する。この
発明は上記のような課題を解決するためになされたもの
で、クリティカルパスを短くし、高速かつ規模の小さい
同期式カウンタを得ることを目的とする。
【００１２】
【課題を解決するための手段】この発明に係る同期式カ
ウンタは、チェーン構造を有する少なくとも３個の記憶
素子と、チェーン構造に介在する少なくとも２個の２入
力論理ゲートとを備えており、記憶素子のうちの１つの
出力がこれとは別の記憶素子の入力に入るまでの最も多
いパスのゲート段数が２入力論理ゲートの１段で構成さ
れるものである。
ウンタは、チェーン構造を有する少なくとも３個の記憶
素子と、チェーン構造に介在する少なくとも２個の２入
力論理ゲートとを備えており、記憶素子のうちの１つの
出力がこれとは別の記憶素子の入力に入るまでの最も多
いパスのゲート段数が２入力論理ゲートの１段で構成さ
れるものである。
【００１３】この発明に係る同期式カウンタは、第１信
号および第２信号をそれぞれ設定線および制御線を介し
て２つの値に設定できる第１記憶素子と、第２信号を制
御線を介してある値に設定できる少なくとも２個の第２
記憶素子と、第１および第２記憶素子からなるチェーン
構造に介在する少なくとも２個の２入力論理ゲートとを
備えており、第１および第２記憶素子のうちの１つの出
力がこれとは別の第１および第２記憶素子の入力に入る
までの最も多いパスのゲート段数が２入力論理ゲートの
１段で構成されるものである。
号および第２信号をそれぞれ設定線および制御線を介し
て２つの値に設定できる第１記憶素子と、第２信号を制
御線を介してある値に設定できる少なくとも２個の第２
記憶素子と、第１および第２記憶素子からなるチェーン
構造に介在する少なくとも２個の２入力論理ゲートとを
備えており、第１および第２記憶素子のうちの１つの出
力がこれとは別の第１および第２記憶素子の入力に入る
までの最も多いパスのゲート段数が２入力論理ゲートの
１段で構成されるものである。
【００１４】この発明に係る同期式カウンタは、２入力
論理ゲートが２入力ＥＸＯＲゲートで構成されるもので
ある。
論理ゲートが２入力ＥＸＯＲゲートで構成されるもので
ある。
【００１５】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による同
期式カウンタを示す回路図であり、これは後述の転置さ
れた表現行列ｔＡである写像に対応する。図において、
Ｆ２１〜Ｆ２８はフリップフロップ（記憶素子）、Ｅ１
４〜Ｅ１６は２入力論理ゲートであるＥＸＯＲゲート
（論理ゲート）である。
説明する。 実施の形態１．図１はこの発明の実施の形態１による同
期式カウンタを示す回路図であり、これは後述の転置さ
れた表現行列ｔＡである写像に対応する。図において、
Ｆ２１〜Ｆ２８はフリップフロップ（記憶素子）、Ｅ１
４〜Ｅ１６は２入力論理ゲートであるＥＸＯＲゲート
（論理ゲート）である。
【００１６】フリップフロップＦ２１，Ｆ２５〜Ｆ２
７，Ｆ２８の出力はそれぞれフリップフロップＦ２２，
Ｆ２６〜Ｆ２８，Ｆ２１の出力に接続し、フリップフロ
ップＦ２２とＦ２８の出力はＥＸＯＲゲートＥ１４の入
力に接続する。また、フリップフロップＦ２３とＦ２８
の出力はＥＸＯＲゲートＥ１５の入力に接続し、フリッ
プフロップＦ２４とＦ２８の出力はＥＸＯＲゲートＥ１
６の入力に接続し、ＥＸＯＲゲートＥ１４〜Ｅ１６の出
力はそれぞれフリップフロップＦ２３〜Ｆ２５の入力に
接続している。
７，Ｆ２８の出力はそれぞれフリップフロップＦ２２，
Ｆ２６〜Ｆ２８，Ｆ２１の出力に接続し、フリップフロ
ップＦ２２とＦ２８の出力はＥＸＯＲゲートＥ１４の入
力に接続する。また、フリップフロップＦ２３とＦ２８
の出力はＥＸＯＲゲートＥ１５の入力に接続し、フリッ
プフロップＦ２４とＦ２８の出力はＥＸＯＲゲートＥ１
６の入力に接続し、ＥＸＯＲゲートＥ１４〜Ｅ１６の出
力はそれぞれフリップフロップＦ２３〜Ｆ２５の入力に
接続している。
【００１７】ここで、表現行列の固有多項式が同じなら
ばその行列に対応するカウンタの周期も同じなので、固
有多項式が同じ行列の中で各行の０以外の要素が少ない
ものを選べば回路のクリティカルパスを短くすることが
できる点に着目し、上記式（２）の表現行列Ａの転置行
列ｔＡを考える。行列は転置してもその固有多項式が変
わらないので、表現行列ｔＡに対応するカウンタの周期
は表現行列Ａに対応するカウンタの周期と等しくなる。
ばその行列に対応するカウンタの周期も同じなので、固
有多項式が同じ行列の中で各行の０以外の要素が少ない
ものを選べば回路のクリティカルパスを短くすることが
できる点に着目し、上記式（２）の表現行列Ａの転置行
列ｔＡを考える。行列は転置してもその固有多項式が変
わらないので、表現行列ｔＡに対応するカウンタの周期
は表現行列Ａに対応するカウンタの周期と等しくなる。
【００１８】そして、転置された表現行列ｔＡを、次式
の式（４）に示す。
の式（４）に示す。
【数２】
【００１９】そして、表現行列ｔＡに対応する同期式カ
ウンタの一般形を図２に示す。図において、Ｆ１７〜Ｆ
２０はフリップフロップ、Ｅ１１〜Ｅ１３はＥＸＯＲゲ
ート、Ｃ１〜Ｃ４は定数乗算器であり、行列Ａの固有多
項式におけるＣ１，Ｃ２，Ｃ３，Ｃ４の定数はａｎ，ａ
ｎ−１，ａ２，ａ１にそれぞれ対応している。このよう
に、表現行列Ａを転置し表現行列ｔＡにすることで、表
現行列ｔＡ中の各行の０以外の要素は、高々２つに減少
するので、カウンタのクリティカルパスを２入力ＥＸＯ
Ｒゲートの１段にすることが可能となる。
ウンタの一般形を図２に示す。図において、Ｆ１７〜Ｆ
２０はフリップフロップ、Ｅ１１〜Ｅ１３はＥＸＯＲゲ
ート、Ｃ１〜Ｃ４は定数乗算器であり、行列Ａの固有多
項式におけるＣ１，Ｃ２，Ｃ３，Ｃ４の定数はａｎ，ａ
ｎ−１，ａ２，ａ１にそれぞれ対応している。このよう
に、表現行列Ａを転置し表現行列ｔＡにすることで、表
現行列ｔＡ中の各行の０以外の要素は、高々２つに減少
するので、カウンタのクリティカルパスを２入力ＥＸＯ
Ｒゲートの１段にすることが可能となる。
【００２０】なお、図５に示される従来の同期式カウン
タについて考えると、これはｎ＝８のＬＦＳＲを用いた
ものである。いま、フリップフロップＦ１６〜Ｆ９の状
態がそれぞれ２進数では（０００００００１）だとする
と、次の状態は（００００００１０）、その次は（００
０００１００）となり、フリップフロップＦ１６〜Ｆ９
の状態が再び（０００００００１）になるのは２５５ク
ロック後であり、この同期式カウンタは２５５カウンタ
である。
タについて考えると、これはｎ＝８のＬＦＳＲを用いた
ものである。いま、フリップフロップＦ１６〜Ｆ９の状
態がそれぞれ２進数では（０００００００１）だとする
と、次の状態は（００００００１０）、その次は（００
０００１００）となり、フリップフロップＦ１６〜Ｆ９
の状態が再び（０００００００１）になるのは２５５ク
ロック後であり、この同期式カウンタは２５５カウンタ
である。
【００２１】このカウンタの写像を表す表現行列Ａは式
（５）に示される。
（５）に示される。
【数３】
【００２２】これは、Φ（ｘ）＝（ｘ＾８＋ｘ＾４＋ｘ
＾３＋ｘ＾２＋１）を固有多項式にもつコンパニオン行
列である。この表現行列Ａの第８行は０以外の要素を４
つもつので、同期式カウンタのクリティカルパスは２入
力ＥＸＯＲゲートの２段構成となる。
＾３＋ｘ＾２＋１）を固有多項式にもつコンパニオン行
列である。この表現行列Ａの第８行は０以外の要素を４
つもつので、同期式カウンタのクリティカルパスは２入
力ＥＸＯＲゲートの２段構成となる。
【００２３】ここで、表現行列Ａを転置した表現行列ｔ
Ａを考えると次の式（６）のようになる。
Ａを考えると次の式（６）のようになる。
【数４】
【００２４】行列を転置しても行列の固有多項式は変わ
らないので、表現行列ｔＡの固有多項式もΦ（ｘ）＝
（ｘ＾８＋ｘ＾４＋ｘ＾３＋ｘ＾２＋１）である。した
がって、このｔＡを表現行列にもつ写像に対応するカウ
ンタの周期もＡと同じく２５５である。すなわち、表現
行列がｔＡである写像に対応する同期式カウンタが図１
に対応することになる。
らないので、表現行列ｔＡの固有多項式もΦ（ｘ）＝
（ｘ＾８＋ｘ＾４＋ｘ＾３＋ｘ＾２＋１）である。した
がって、このｔＡを表現行列にもつ写像に対応するカウ
ンタの周期もＡと同じく２５５である。すなわち、表現
行列がｔＡである写像に対応する同期式カウンタが図１
に対応することになる。
【００２５】次に動作について説明する。いま、フリッ
プフロップＦ２１〜Ｆ２８の状態がそれぞれ２進数では
（１０００００００）だとすると、次の状態は（０１０
０００００）、その次は（００１０００００）となり、
フリップフロップＦ２１〜Ｆ２８の状態が再び（１００
０００００）になるのは２５５クロック後であり、この
カウンタは２５５カウンタに相当する。このときｔＡの
各行は、０以外の要素が高々２つしかないので、同期式
カウンタのクリティカルパスは２入力ＥＸＯＲゲートの
１段で構成できる。これは、行列転置前の２入力ＥＸＯ
Ｒゲートの２段より短いものとなっている。
プフロップＦ２１〜Ｆ２８の状態がそれぞれ２進数では
（１０００００００）だとすると、次の状態は（０１０
０００００）、その次は（００１０００００）となり、
フリップフロップＦ２１〜Ｆ２８の状態が再び（１００
０００００）になるのは２５５クロック後であり、この
カウンタは２５５カウンタに相当する。このときｔＡの
各行は、０以外の要素が高々２つしかないので、同期式
カウンタのクリティカルパスは２入力ＥＸＯＲゲートの
１段で構成できる。これは、行列転置前の２入力ＥＸＯ
Ｒゲートの２段より短いものとなっている。
【００２６】以上のように、この実施の形態１によれ
ば、３個以上の記憶素子がチェーン構造になっていて、
かつ、２個以上の２入力ＥＸＯＲゲートが介在し、１つ
の記憶素子の出力が別の記憶素子の入力に入るまでのゲ
ート段数が最も多いパスのゲート段数が２入力ＥＸＯＲ
ゲートの１段であるように構成したので、高速かつ規模
の小さい同期式カウンタが実現できる効果が得られる。
ば、３個以上の記憶素子がチェーン構造になっていて、
かつ、２個以上の２入力ＥＸＯＲゲートが介在し、１つ
の記憶素子の出力が別の記憶素子の入力に入るまでのゲ
ート段数が最も多いパスのゲート段数が２入力ＥＸＯＲ
ゲートの１段であるように構成したので、高速かつ規模
の小さい同期式カウンタが実現できる効果が得られる。
【００２７】実施の形態２．図３はこの実施の形態２に
よる同期式カウンタを示す回路図であり、ｎ＝８のＬＦ
ＳＲを用いたカウンタ回路である。図において、Ｆ２９
はセット・リセット付きフリップフロップ（第１記憶素
子）、Ｆ３０〜Ｆ３６はリセット付きフリップフロップ
（第２記憶素子）、Ｅ１７〜Ｅ１９は２入力論理ゲート
であるＥＸＯＲゲート、３１は制御線、３２は設定線で
ある。
よる同期式カウンタを示す回路図であり、ｎ＝８のＬＦ
ＳＲを用いたカウンタ回路である。図において、Ｆ２９
はセット・リセット付きフリップフロップ（第１記憶素
子）、Ｆ３０〜Ｆ３６はリセット付きフリップフロップ
（第２記憶素子）、Ｅ１７〜Ｅ１９は２入力論理ゲート
であるＥＸＯＲゲート、３１は制御線、３２は設定線で
ある。
【００２８】ここで、フリップフロップＦ２９，Ｆ３３
〜Ｆ３５，Ｆ３６の出力はそれぞれフリップフロップＦ
３０，Ｆ３４〜Ｆ３６，Ｆ２９の入力に接続し、フリッ
プフロップＦ３０とＦ３６の出力はＥＸＯＲゲートＥ１
７の入力に接続している。また、フリップフロップＦ３
１とＦ３６の出力はＥＸＯＲゲートＥ１８の入力に接続
し、フリップフロップＦ３２とＦ３６の出力はＥＸＯＲ
ゲートＥ１９の入力に接続し、さらにＥＸＯＲゲートＥ
１７〜Ｅ１９の出力はフリップフロップＦ３１〜Ｆ３３
の入力にそれぞれ接続している。セット信号は設定線３
２を介してフリップフロップＦ２９に入力し、一方、リ
セット信号は制御線３１を介してフリップフロップＦ２
９〜Ｆ３６の全てに共通に入力する。
〜Ｆ３５，Ｆ３６の出力はそれぞれフリップフロップＦ
３０，Ｆ３４〜Ｆ３６，Ｆ２９の入力に接続し、フリッ
プフロップＦ３０とＦ３６の出力はＥＸＯＲゲートＥ１
７の入力に接続している。また、フリップフロップＦ３
１とＦ３６の出力はＥＸＯＲゲートＥ１８の入力に接続
し、フリップフロップＦ３２とＦ３６の出力はＥＸＯＲ
ゲートＥ１９の入力に接続し、さらにＥＸＯＲゲートＥ
１７〜Ｅ１９の出力はフリップフロップＦ３１〜Ｆ３３
の入力にそれぞれ接続している。セット信号は設定線３
２を介してフリップフロップＦ２９に入力し、一方、リ
セット信号は制御線３１を介してフリップフロップＦ２
９〜Ｆ３６の全てに共通に入力する。
【００２９】次に動作について説明する。いま、セット
信号、リセット信号がともに“Ｌｏｗ”で、フリップフ
ロップＦ２９〜Ｆ３６の状態がそれぞれ２進数で（００
００００００）以外、例えば（１０００００００）だと
すると、次の状態は（０１００００００）、その次は
（００１０００００）となり、２５４クロック後までは
（１０００００００）と違う状態をとり、２５５クロッ
ク後に状態が初めて（１０００００００）になる２５５
カウンタの動作をする。
信号、リセット信号がともに“Ｌｏｗ”で、フリップフ
ロップＦ２９〜Ｆ３６の状態がそれぞれ２進数で（００
００００００）以外、例えば（１０００００００）だと
すると、次の状態は（０１００００００）、その次は
（００１０００００）となり、２５４クロック後までは
（１０００００００）と違う状態をとり、２５５クロッ
ク後に状態が初めて（１０００００００）になる２５５
カウンタの動作をする。
【００３０】しかし、リセット信号に“Ｈｉｇｈ”が入
力され、フリップフロップＦ２９〜Ｆ３６の状態がそれ
ぞれ２進数で（００００００００）になると、その次の
状態も（００００００００）となり、カウンタの動作で
はなく待機動作となる。この待機動作はリセット信号に
“Ｌｏｗ”、セット信号に“Ｈｉｇｈ”が同時に入力さ
れるまで続き、その間、リセット信号は“Ｌｏｗ”でも
“Ｈｉｇｈ”でも待機状態は続く。この待機動作中はト
ランジスタのスイッチングが起きないので低消費電力モ
ードとなる。
力され、フリップフロップＦ２９〜Ｆ３６の状態がそれ
ぞれ２進数で（００００００００）になると、その次の
状態も（００００００００）となり、カウンタの動作で
はなく待機動作となる。この待機動作はリセット信号に
“Ｌｏｗ”、セット信号に“Ｈｉｇｈ”が同時に入力さ
れるまで続き、その間、リセット信号は“Ｌｏｗ”でも
“Ｈｉｇｈ”でも待機状態は続く。この待機動作中はト
ランジスタのスイッチングが起きないので低消費電力モ
ードとなる。
【００３１】なお、待機動作から通常のカウンタ動作へ
は、リセット信号に“Ｌｏｗ”を、セット信号に“Ｈｉ
ｇｈ”をそれぞれ入力し、フリップフロップＦ２９〜Ｆ
３６の状態を（１０００００００）にすることで移行で
きる。
は、リセット信号に“Ｌｏｗ”を、セット信号に“Ｈｉ
ｇｈ”をそれぞれ入力し、フリップフロップＦ２９〜Ｆ
３６の状態を（１０００００００）にすることで移行で
きる。
【００３２】以上のように、この実施の形態２によれ
ば、セット信号とリセット信号を設定線と制御線を介し
てそれぞれ設定できるフリップフロップと、リセット信
号を制御線を介して設定できるフリップフロップとがチ
ェーン構造になっていて、かつ、２個以上の２入力ＥＸ
ＯＲゲートが介在し、１つのフリップフロップの出力が
別のフリップフロップの入力に入るまでのゲート段数が
最も多いパスのゲート段数が２入力ＥＸＯＲゲートの１
段であるように構成することができる。
ば、セット信号とリセット信号を設定線と制御線を介し
てそれぞれ設定できるフリップフロップと、リセット信
号を制御線を介して設定できるフリップフロップとがチ
ェーン構造になっていて、かつ、２個以上の２入力ＥＸ
ＯＲゲートが介在し、１つのフリップフロップの出力が
別のフリップフロップの入力に入るまでのゲート段数が
最も多いパスのゲート段数が２入力ＥＸＯＲゲートの１
段であるように構成することができる。
【００３３】これにより、クロックが進んでもカウンタ
の値が変わらない待機状態を取ることができ、待機状態
へ移行するための制御線が全フリップフロップにつなが
っているため、その制御線に待機状態への移行を指示す
る信号が入ることにより待機状態へ入ることができ、そ
れ以降、制御信号が入らなくなっても、カウンタ状態へ
の移行信号が入るまで待機状態を続けることができる。
の値が変わらない待機状態を取ることができ、待機状態
へ移行するための制御線が全フリップフロップにつなが
っているため、その制御線に待機状態への移行を指示す
る信号が入ることにより待機状態へ入ることができ、そ
れ以降、制御信号が入らなくなっても、カウンタ状態へ
の移行信号が入るまで待機状態を続けることができる。
【００３４】したがって、上記の高速かつ規模の小さい
同期式カウンタを実現できるとともに、さらに待機動作
中はトランジスタのスイッチングが起きないので低消費
電力モードを実現できる効果が得られる。
同期式カウンタを実現できるとともに、さらに待機動作
中はトランジスタのスイッチングが起きないので低消費
電力モードを実現できる効果が得られる。
【００３５】上記実施の形態１，２では、論理ゲートと
して２入力ＥＸＯＲゲートを取り上げて説明したが、こ
れに限られるものではなくその他の少なくとも２入力の
論理ゲートを用いても同様な構成、効果が得られる。
して２入力ＥＸＯＲゲートを取り上げて説明したが、こ
れに限られるものではなくその他の少なくとも２入力の
論理ゲートを用いても同様な構成、効果が得られる。
【００３６】
【発明の効果】以上のように、この発明によれば、チェ
ーン構造を有する少なくとも３個の記憶素子と、チェー
ン構造に介在する少なくとも２個の２入力論理ゲートと
を備えた同期式カウンタにおいて、記憶素子のうちの１
つの出力がこれとは別の上記記憶素子の入力に入るまで
の最も多いパスのゲート段数が２入力論理ゲートの１段
で構成されるので、クリティカルパスが２入力論理ゲー
トの１段による高速かつ規模の小さい同期式カウンタを
実現できる効果がある。
ーン構造を有する少なくとも３個の記憶素子と、チェー
ン構造に介在する少なくとも２個の２入力論理ゲートと
を備えた同期式カウンタにおいて、記憶素子のうちの１
つの出力がこれとは別の上記記憶素子の入力に入るまで
の最も多いパスのゲート段数が２入力論理ゲートの１段
で構成されるので、クリティカルパスが２入力論理ゲー
トの１段による高速かつ規模の小さい同期式カウンタを
実現できる効果がある。
【００３７】この発明によれば、第１信号および第２信
号をそれぞれ設定線および制御線を介して２つの値に設
定できる第１記憶素子と、第２信号を制御線を介してあ
る値に設定できる少なくとも２個の第２記憶素子と、第
１および第２記憶素子からなるチェーン構造に介在する
少なくとも２個の論理ゲートとを備えた同期式カウンタ
において、記憶素子のうちの１つの出力がこれとは別の
上記記憶素子の入力に入るまでの最も多いパスのゲート
段数が２入力論理ゲートの１段で構成することができ
る。
号をそれぞれ設定線および制御線を介して２つの値に設
定できる第１記憶素子と、第２信号を制御線を介してあ
る値に設定できる少なくとも２個の第２記憶素子と、第
１および第２記憶素子からなるチェーン構造に介在する
少なくとも２個の論理ゲートとを備えた同期式カウンタ
において、記憶素子のうちの１つの出力がこれとは別の
上記記憶素子の入力に入るまでの最も多いパスのゲート
段数が２入力論理ゲートの１段で構成することができ
る。
【００３８】この構成において、第１信号で第１記憶素
子に設定線を介して設定信号を入力し、第２信号で第１
および第２記憶素子に制御線を介してそれぞれ制御信号
を入力し、制御信号の値を所定レベルにして待機状態へ
の移行を指示する信号として入力することにより、クロ
ックが進んでもカウンタの値が変わらない待機状態をと
るこができる。このような待機動作により当該同期式カ
ウンタは待機状態となる。また、この待機状態を解除し
カウンタ状態に戻すにはカウンタへの移行信号を制御線
を介して第１および第２記憶素子に入力することにより
可能である。上記により、高速かつ規模の小さい同期式
カウンタを実現でき、さらに待機動作中はトランジスタ
のスイッチングが起きないので低消費電力モードを実現
できる効果がある。
子に設定線を介して設定信号を入力し、第２信号で第１
および第２記憶素子に制御線を介してそれぞれ制御信号
を入力し、制御信号の値を所定レベルにして待機状態へ
の移行を指示する信号として入力することにより、クロ
ックが進んでもカウンタの値が変わらない待機状態をと
るこができる。このような待機動作により当該同期式カ
ウンタは待機状態となる。また、この待機状態を解除し
カウンタ状態に戻すにはカウンタへの移行信号を制御線
を介して第１および第２記憶素子に入力することにより
可能である。上記により、高速かつ規模の小さい同期式
カウンタを実現でき、さらに待機動作中はトランジスタ
のスイッチングが起きないので低消費電力モードを実現
できる効果がある。
【００３９】この発明によれば、２入力論理ゲートが２
入力ＥＸＯＲゲートで構成されるので、上記の高速かつ
小規模の同期式カウンタや、これに加えて低消費電力モ
ードを有する同期式カウンタを具現化する効果がある。
入力ＥＸＯＲゲートで構成されるので、上記の高速かつ
小規模の同期式カウンタや、これに加えて低消費電力モ
ードを有する同期式カウンタを具現化する効果がある。
【図１】 この発明の実施の形態１による同期式カウン
タを示す回路図である。
タを示す回路図である。
【図２】 この発明の実施の形態１による同期式カウン
タの一般形を示す回路図である。
タの一般形を示す回路図である。
【図３】 この発明の実施の形態２による待機動作に切
換可能な同期式カウンタを示す回路図である。
換可能な同期式カウンタを示す回路図である。
【図４】 従来の典型的なカウンタであるバイナリカウ
ンタを示す回路図である。
ンタを示す回路図である。
【図５】 従来のＬＦＳＲを用いた同期式カウンタを示
す回路図である。
す回路図である。
３１ 設定線、３２ 制御線、Ａ１〜Ａ６ ＡＮＤゲー
ト、Ｅ１〜Ｅ１９ ＥＸＯＲゲート（論理ゲート）、Ｆ
１〜Ｆ２８ フリップフロップ（記憶素子）、Ｆ２９
セット・リセット付きフリップフロップ（第１記憶素
子）、Ｆ３０〜Ｆ３６ リセット付きフリップフロップ
（第２記憶素子）、Ｎ１ ＮＯＴゲート。
ト、Ｅ１〜Ｅ１９ ＥＸＯＲゲート（論理ゲート）、Ｆ
１〜Ｆ２８ フリップフロップ（記憶素子）、Ｆ２９
セット・リセット付きフリップフロップ（第１記憶素
子）、Ｆ３０〜Ｆ３６ リセット付きフリップフロップ
（第２記憶素子）、Ｎ１ ＮＯＴゲート。
Claims (3)
- 【請求項１】 チェーン構造を有する少なくとも３個の
記憶素子と、上記チェーン構造に介在する少なくとも２
個の２入力論理ゲートとを備えた同期式カウンタにおい
て、 上記記憶素子のうちの１つの出力がこれとは別の上記記
憶素子の入力に入るまでの最も多いパスのゲート段数が
２入力論理ゲートの１段であることを特徴とする同期式
カウンタ。 - 【請求項２】 第１信号および第２信号をそれぞれ設定
線および制御線を介して２つの値に設定できる第１記憶
素子と、上記第２信号を上記制御線を介してある値に設
定できる少なくとも２個の第２記憶素子と、 上記第１および第２記憶素子からなるチェーン構造に介
在する少なくとも２個の２入力論理ゲートとを備えた同
期式カウンタにおいて、上記第１および第２記憶素子の
うちの１つの出力がこれとは別の上記第１および第２記
憶素子の入力に入るまでの最も多いパスのゲート段数が
２入力論理ゲートの１段であることを特徴とする同期式
カウンタ。 - 【請求項３】 ２入力論理ゲートが２入力ＥＸＯＲゲー
トにより構成されることを特徴とする請求項１または２
記載の同期式カウンタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000201401A JP2002026722A (ja) | 2000-07-03 | 2000-07-03 | 同期式カウンタ |
| US09/756,129 US6535569B2 (en) | 2000-07-03 | 2001-01-09 | Synchronous counter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000201401A JP2002026722A (ja) | 2000-07-03 | 2000-07-03 | 同期式カウンタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002026722A true JP2002026722A (ja) | 2002-01-25 |
Family
ID=18699101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000201401A Pending JP2002026722A (ja) | 2000-07-03 | 2000-07-03 | 同期式カウンタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6535569B2 (ja) |
| JP (1) | JP2002026722A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005114415A2 (en) * | 2004-05-11 | 2005-12-01 | North Dakota State University | Parallel architecture for low power linear feedback shift registers |
| US7268597B2 (en) * | 2005-02-16 | 2007-09-11 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Self-initializing frequency divider |
| EP3497477A1 (en) | 2016-08-12 | 2019-06-19 | Fastree3D SA | Method and device for measuring a distance to a target in a multi-user environment by means of at least one detector |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0528789A (ja) * | 1991-07-25 | 1993-02-05 | Sharp Corp | 論理回路 |
| FR2734966B1 (fr) * | 1995-05-31 | 1997-08-14 | Sgs Thomson Microelectronics | Diviseur programmable rapide |
| US6091794A (en) * | 1997-11-25 | 2000-07-18 | Stmicroelectronics, Inc. | Fast synchronous counter |
-
2000
- 2000-07-03 JP JP2000201401A patent/JP2002026722A/ja active Pending
-
2001
- 2001-01-09 US US09/756,129 patent/US6535569B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6535569B2 (en) | 2003-03-18 |
| US20020015467A1 (en) | 2002-02-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20060123 |