JP3330236B2 - 加算回路およびキャリー選択回路 - Google Patents

加算回路およびキャリー選択回路

Info

Publication number
JP3330236B2
JP3330236B2 JP20873294A JP20873294A JP3330236B2 JP 3330236 B2 JP3330236 B2 JP 3330236B2 JP 20873294 A JP20873294 A JP 20873294A JP 20873294 A JP20873294 A JP 20873294A JP 3330236 B2 JP3330236 B2 JP 3330236B2
Authority
JP
Japan
Prior art keywords
signal
carry
circuit
output
selection
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP20873294A
Other languages
English (en)
Other versions
JPH0879039A (ja
Inventor
清文 川本
伸一 中川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Engineering Co Ltd
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Engineering Co Ltd
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Engineering Co Ltd, Mitsubishi Electric Corp filed Critical Mitsubishi Electric Engineering Co Ltd
Priority to JP20873294A priority Critical patent/JP3330236B2/ja
Priority to US08/463,256 priority patent/US5717622A/en
Publication of JPH0879039A publication Critical patent/JPH0879039A/ja
Application granted granted Critical
Publication of JP3330236B2 publication Critical patent/JP3330236B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/50—Adding; Subtracting
    • G06F7/501—Half or full adders, i.e. basic adder cells for one denomination

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は選択回路およびそれを用
いた加算回路に関し、特に伝達遅延時間の異なる２以上
の入力信号を選択し出力する選択回路、およびそれを用
いた加算回路に関するものである。
【０００２】
【従来の技術】図１２は従来の２信号を選択し一方を出
力する選択回路の回路図である。
【０００３】図１２を参照して、入力端子Ｂはインバー
タ１ａを介してＮ型ＭＯＳトランジスタ１２ａとＰ型Ｍ
ＯＳトランジスタ１０ａとからなるトランスミッション
ゲート（伝送ゲート）２０ａの入力へ接続される。入力
端子Ａはインバータ１ｂを介してＮ型ＭＯＳトランジス
タ１２ｂとＰ型ＭＯＳトランジスタ１０ｂとからなるト
ランスミッションゲート２０ｂの入力へ接続される。ト
ランスミッションゲート２０ａ、２０ｂの出力は出力端
子ＣＯＣへ接続される。選択信号入力端子ＳＡは、Ｐ型
ＭＯＳトランジスタ１０ａのゲート電極とＮ型ＭＯＳト
ランジスタ１２ｂのゲート電極とインバータ１ｃの入力
に接続される。インバータ１ｃの出力はＮ型ＭＯＳトラ
ンジスタ１２ａのゲート電極とＰ型ＭＯＳトランジスタ
１０ｂのゲート電極とに接続される。
【０００４】選択信号入力端子ＳＡから入力される選択
信号が“１”であるとき、トランスミッションゲート２
０ａはオフ、トランスミッションゲート２０ｂはオンと
なり、出力端子ＣＯＣには入力端子Ａより入力された信
号の反転信号が出力される。選択信号入力端子ＳＡから
入力される選択信号が“０”であるとき、トランスミッ
ションゲート２０ａはオン、トランスミッションゲート
２０ｂはオフとなり、出力端子ＣＯＣには入力端子Ｂよ
り入力された信号の反転信号が出力される。
【０００５】図１３は図１２の選択回路を用いた全加算
器の一例を示す回路図、図１４は図１３の全加算器の真
理値表を示す図である。
【０００６】図１３の全加算器は、排他的論理和ゲート
４０、インバータ１ｆ、１ｇ、トランスミッションゲー
ト２０ｃ〜ｆを含む。
【０００７】排他的論理和ゲート４０において、入力端
子Ａはインバータ１ａの入力に接続され、インバータ１
ａの出力は、トランスミッションゲート２０ａの入力お
よびインバータ１ｂを介してトランスミッションゲート
２０ｂの入力に接続される。トランスミッションゲート
２０ａはＰ型ＭＯＳトランジスタ１０ａとＮ型ＭＯＳト
ランジスタ１２ａとから、トランスミッションゲート２
０ｂはＰ型ＭＯＳトランジスタ１０ｂとＮ型ＭＯＳトラ
ンジスタ１２ｂとから構成されている。トランスミッシ
ョンゲート２０ａ、ｂの出力はともにノードＮ２と、イ
ンバータ１ｅを介してノードＮ１に接続される。入力端
子Ｂはインバータ１ｃの入力に接続される。インバータ
１ｃの出力はノードＮ３およびＮ型ＭＯＳトランジスタ
１２ａおよびＰ型ＭＯＳトランジスタ１０ｂの各々のゲ
ート電極およびインバータ１ｄを介してＰ型ＭＯＳトラ
ンジスタ１０ａとＮ型ＭＯＳトランジスタ１２ｂの各々
のゲート電極へ接続される。
【０００８】ノードＮ１はトランスミッションゲート２
０ｃの入力およびＰ型ＭＯＳトランジスタ１０ｅとＮ型
ＭＯＳトランジスタ１２ｆの各々のゲート電極およびイ
ンバータ１ｆを介してトランスミッションゲート２０ｄ
の入力に接続されている。トランスミッションゲート２
０ｃ、ｄの出力はともに和信号出力端子Ｓに接続され
る。
【０００９】排他的論理和ゲート４０中のノードＮ２
は、Ｎ型ＭＯＳトランジスタ１２ｅとＰ型ＭＯＳトラン
ジスタ１０ｆの各々のゲート電極に接続される。桁上げ
入力端子ＣＩはＰ型ＭＯＳトランジスタ１０ｃとＮ型Ｍ
ＯＳトランジスタ１２ｂの各々のゲート電極およびイン
バータ１ｇを介してトランスミッションゲート２０ｆの
入力とＮ型ＭＯＳトランジスタ１２ｃ、Ｐ型ＭＯＳトラ
ンジスタ１０ｃの各々のゲート電極に接続される。
【００１０】排他的論理和ゲート４０中のノードＮ３は
トランスミッションゲート２０ｅの入力に接続される。
トランスミッションゲート２０ｅ、２０ｆの出力は桁上
げ出力端子ＣＯＣに接続される。
【００１１】次に図１３の全加算器の動作について説明
する。データ入力端子Ａには１つの２進数データの１ビ
ットの信号が与えられ、データ入力端子Ｂには他の２進
数データの１ビットの信号が与えられる。また桁上げ入
力端子ＣＩには下位ビット側の全加算器から出力される
桁上げ信号が与えられる。結果として和信号出力端子Ｓ
には加算結果が出力され、桁上げ出力端子ＣＯＣには桁
上げ（キャリー）信号の反転信号が出力される。
【００１２】ノードＮ１の信号は、データ入力端子Ａの
データおよびデータ入力端子Ｂのデータの排他的論理和
を表わす。すなわちデータ入力端子Ａのデータとデータ
入力端子Ｂのデータとが異なるとノードＮ１の信号は
“１”となり、データ入力端子Ａのデータとデータ入力
端子Ｂのデータとが同じであるとノードＮ１の信号は
“０”となる。
【００１３】ノードＮ１の信号が“１”のときにはトラ
ンスミッションゲート２０ｆがオンし、トランスミッシ
ョンゲート２０ｅがオフする。したがって桁上げ出力端
子ＣＯＣには、桁上げ入力端子ＣＩの桁上げ信号の反転
信号が伝播される。
【００１４】ノードＮ１の信号が“０”であるときに
は、トランスミッションゲート２０ｅはオンし、トラン
スミッションゲート２０ｆはオフする。したがって桁上
げ出力端子ＣＯＣには入力信号Ｂの反転信号が伝播され
る。
【００１５】図１４に示すように入力端子Ａ、Ｂのデー
タがともに“０”のときには、ノードＮ１の信号が
“０”となる。それにより桁上げ出力端子ＣＯＣには入
力信号Ｂの反転信号である“１”が伝播される。この状
態を消滅（Ｋｉｌｌ）状態と呼ぶ。
【００１６】入力端子Ａ、Ｂのデータがともに“１”の
ときにはノードＮ１の信号が“０”となる。それにより
桁上げ出力端子ＣＯＣには入力信号Ｂの反転信号である
“０”が伝播される。この状態を生成（Ｇｅｎｅｒａｔ
ｅ）状態と呼ぶ。
【００１７】入力端子Ａ、Ｂのデータが異なるときに
は、ノードＮ１の信号が“１”となる。それにより桁上
げ出力端子ＣＯＣには桁上げ入力端子ＣＩの桁上げ信号
の反転信号が伝播される。したがって桁上げ入力端子Ｃ
Ｉの桁上げ信号が“０”のときには、桁上げ出力端子Ｃ
ＯＣの桁上げ信号は“１”となり、桁上げ入力端子ＣＩ
の桁上げ信号が“１”のときには桁上げ出力端子ＣＯＣ
の桁上げ信号は“０”となる。この状態を伝播（Ｐｒｏ
ｐａｇａｔｅ）状態と呼ぶ。
【００１８】また桁上げ入力端子ＣＩからの桁上げ信号
が“１”であればトランスミッションゲート２０ｃはオ
フ、トランスミッションゲート２０ｄはオンとなり、和
信号出力端子ＳにはノードＮ１の信号の反転信号が出力
される。桁上げ入力端子ＣＩからの桁上げ信号が“０”
であればトランスミッションゲート２０ｃはオンし、ト
ランスミッションゲート２０ｄはオフとなり、和信号出
力端子ＳにはノードＮ１の信号が出力される。
【００１９】これにより図１３の全加算器においては入
力端子Ａのデータ、入力端子Ｂのデータおよび桁上げ入
力端子ＣＩの桁上げ信号に基づいて入力端子Ａのデータ
と入力端子Ｂのデータとの和が和信号として、和信号出
力端子Ｓに得られ、桁上げ信号が桁上げ出力端子ＣＯＣ
に得られる。
【００２０】
【発明が解決しようとする課題】図１３の全加算器にお
いて、桁上げ入力端子ＣＩに入力される桁上げ入力信号
は前段の加算器より伝播されたものであり、データ入力
端子ＡおよびＢに入力されるデータ信号よりも遅延して
いる。信号の遅延は加算器全体の高速化を妨げる大きな
要因となっている。
【００２１】この発明の目的は遅延時間の異なる２以上
の入力信号を選択する選択回路であって、入力信号の遅
延時間の差を小さくすることができる選択回路およびそ
れを用いた加算回路を提供することである。
【００２２】
【００２３】
【００２４】
【００２５】
【００２６】
【００２７】
【課題を解決するための手段】請求項１の発明に係わる
加算回路は、２進データＡ、Ｂと、前段からの桁上げ信
号とを入力し、当段の桁上げ信号を第２の出力ノードに
出力する加算回路において、複数の入力信号を、入力さ
れた第１または第２の選択信号により選択して出力ノー
ドに出力する選択回路であって、第１の時定数を有し、
第１の選択信号に応答して、複数の入力信号のうちの第
１の入力信号を選択的に出力ノードへ出力する第１の出
力手段と、第１の時定数よりも大きな第２の時定数を有
し、第２の選択信号に応答して、複数の入力信号のうち
の第２の入力信号を選択的に前記出力ノードへ出力する
第２の出力手段とを含む選択回路を備え、２進データＡ
とＢとの論理処理出力を第１または第２の選択信号と
し、前段からの桁上げ信号を第１の入力信号とし、２進
データＡあるいはＢを第２の入力信号とし、出力ノード
が第２のノードに対応したものである。
【００２８】請求項２の発明に係わる加算回路は、２進
データＡ、Ｂと、前段からの桁上げ信号とを入力し、当
段の桁上げ信号を出力ノードに出力する加算回路であっ
て、２進データＡとＢとの論理処理出力に基づいて第１
または第２の選択信号を発生する選択信号発生手段と、
第１の選択信号に応答して前段からの桁上げ信号を選択
的に出力ノードに出力する第１の３状態バッファと、第
２の選択信号に応答して２進データＡまたはＢを選択的
に出力ノードに出力する第２の３状態バッファとを備え
たものである。
【００２９】請求項３の発明に係わるキャリー選択回路
は、当段のキャリー信号と前段のキャリー信号とを入力
されたキャリー選択信号により選択して出力ノードに出
力するキャリー選択回路であって、キャリー選択信号に
応答して第１または第２の選択信号を発生する選択信号
発生手段と、第１の時定数を有し、第１の選択信号に応
答して前段のキャリー信号を選択的に出力ノードへ出力
する第１の出力手段と、第１の時定数よりも大きな第２
の時定数を有し、第２の選択信号に応答して当段のキャ
リー信号を選択的に出力ノードへ出力する第２の出力手
段とを備えたものである。
【００３０】
【００３１】
【００３２】
【００３３】
【００３４】
【００３５】
【００３６】
【作用】請求項１の発明に係わる加算回路は、遅延時間
の長い信号は時定数の小さな出力手段で出力し、遅延時
間の短い信号は時定数の大きな出力手段で出力する選択
回路を用い、２進データＡとＢとの論理処理出力を選択
信号とし、選択信号により２進データＡあるいはＢと前
段からの桁上げ信号とを選択する。
【００３７】請求項２の発明に係わる加算回路は２進デ
ータＡとＢとの論理処理出力に基づいて選択信号を発生
し、３状態バッファによって、前段からの桁上げ信号と
２進データＡまたはＢとを選択し、ノードに出力する。
【００３８】請求項３の発明に係わるキャリー選択回路
は異なる時定数をもつ出力手段を用いて、前段のキャリ
ー信号と当段のキャリー信号とを選択し出力ノードへ出
力する。
【００３９】
【００４０】
【実施例】図１は本発明の第１の実施例における選択回
路の回路図である。
【００４１】図１を参照してＰ型ＭＯＳトランジスタ６
ａ、６ｂおよびＮ型ＭＯＳトランジスタ７ｂ、７ａは電
源ノード８ａと接地ノード９ａとの間に直列に接続さ
れ、トライステートゲート（３状態バッファ）３０ａを
構成する。Ｐ型ＭＯＳトランジスタ６ｂおよびＮ型ＭＯ
Ｓトランジスタ７ｂの各々のゲート電極は入力端子Ａに
接続される。Ｐ型ＭＯＳトランジスタ６ｂとＮ型ＭＯＳ
トランジスタ７ｂの各々のドレイン電極は出力端子ＣＯ
Ｃへ接続される。
【００４２】Ｐ型ＭＯＳトランジスタ６ｃ、６ｄおよび
Ｎ型ＭＯＳトランジスタ７ｃ、７ｄは電源ノード８ｂと
接地ノード９ｂとの間に直列に接続され、トライステー
トゲート３０ｃを構成する。Ｐ型ＭＯＳトランジスタ６
ｄおよびＮ型ＭＯＳトランジスタ７ｄの各々のゲート電
極は入力端子Ｂに接続される。Ｐ型ＭＯＳトランジスタ
６ｄとＮ型ＭＯＳトランジスタ７ｄのドレイン電極は出
力端子ＣＯＣへ接続される。選択信号入力端子ＳＡは、
Ｎ型ＭＯＳトランジスタ７ａおよびＰ型ＭＯＳトランジ
スタ６ｃの各々のゲート電極へ、またインバータ１ａを
介してＰ型ＭＯＳトランジスタ６ａおよびＮ型ＭＯＳト
ランジスタ７ｃの各々のゲート電極へ接続される。
【００４３】本実施例の選択回路では、遅延時間の短い
信号を処理するトライステートゲートのトランジスタサ
イズは、遅延時間の長い信号を処理するトライステート
ゲートのトランジスタサイズよりも小さく設定される。
【００４４】たとえば入力端子Ａに入力される信号が入
力端子Ｂに入力される信号よりも遅延時間が長く遅いも
のであるとすると、遅延時間の短い入力信号が入力され
るトライステートゲート３０ｃを構成するトランジスタ
６ｃ、６ｄ、７ｃ、７ｄのサイズは、遅延時間の長い入
力信号が入力されるトライステートゲート３０ａを構成
するトランジスタ６ａ、６ｂ、７ａ、７ｂのサイズより
も小さく（たとえば１／３）なるように設定される。
【００４５】さらにトライステートゲート３０ｃのドレ
イン側のトランジスタ６ｄ、７ｄのサイズを、ソース側
のトランジスタ６ｃ、７ｃのサイズより小さく、あるい
はトライステートゲート３０ａ，ｃ各々のドレイン側の
トランジスタ６ｄ、７ｄ、６ｂ、７ｂのサイズをソース
側のトランジスタ６ｃ、７ｃ、６ａ、７ａのサイズより
小さく（たとえば１／２）設定することが、入力Ａの出
力をさらに速くするうえでより好ましい。
【００４６】ここでトランジスタのサイズとそれを変え
ることによる効果について以下に説明する。
【００４７】図２は図１の選択回路のトランジスタのサ
イズについて説明するための図である。
【００４８】本実施例でのトランジスタのサイズとはゲ
ートの幅Ｗｇ、およびドレイン領域の面積を指すもので
ある。つまりトランジスタサイズが大きいとはゲートの
幅Ｗｇの長さが長くおよび／またはドレイン領域の面積
が広いことであり、トランジスタサイズが小さいとは、
ゲートの幅の長さが短くおよび／またはドレイン領域の
面積が小さいことを示す。
【００４９】図２においてトランジスタＢに入力される
信号がトランジスタＡに入力される信号よりも遅い場合
は、トランジスタＡのサイズは小さく（すなわちＷｇ
（ゲート幅）、Ｌｄ、Ｗｄのいずれか、あるいは複数が
小さく）設定される。それによりトランジスタＡの負荷
駆動力は減少するためトランジスタＡから出力される信
号はトランジスタＡのサイズが大きいときに比べて遅延
する。トランジスタＡとＢは出力部分で直列につながれ
ているので、トランジスタＡのサイズが小さくなること
により、トランジスタＡの容量が減少するので、トラン
ジスタＢの駆動すべき負荷容量が減少しトランジスタＢ
の出力はトランジスタＡのサイズが大きいときに比べて
速くなる。
【００５０】結果として速い信号は遅くなり、遅い信号
が速くなることによって信号伝達時間の差を小さくする
ことができる。
【００５１】次に図１の選択回路の動作について説明す
る。図１の回路において選択信号ＳＡの入力が“１”で
あるときはＮ型ＭＯＳトランジスタ７ａおよびＰ型ＭＯ
Ｓトランジスタ６ａはオンとなり、Ｐ型ＭＯＳトランジ
スタ６ｃおよびＮ型ＭＯＳトランジスタ７ｃはオフとな
る。これにより出力端子ＣＯＣには入力端子Ａより入力
された信号の反転信号が伝播されることになる。このと
きトライステートゲート３０ｃを構成するトランジスタ
６ｃ、６ｄ、７ｃ、７ｄのサイズは、トライステートゲ
ート３０ａを構成するトランジスタ６ａ、６ｂ、７ａ、
７ｂのサイズよりも小さく設定されているためトランジ
スタ６ｂ、７ｂの負荷はトランジスタのサイズが全て同
じときに比べて小さくなり、結果的に入力端子Ａより入
力された信号の反転信号は速く出力端子ＣＯＣに出力さ
れることになる。
【００５２】選択信号入力端子ＳＡからの信号が“０”
であったときはＰ型ＭＯＳトランジスタ６ａ、Ｎ型ＭＯ
Ｓトランジスタ７ａはオフとなり、Ｐ型ＭＯＳトランジ
スタ６ｃ、Ｎ型ＭＯＳトランジスタ７ｃはオンとなる。
それにより入力端子Ｂより入力された信号の反転信号が
出力端子ＣＯＣへ出力される。
【００５３】図３は本発明の第２の実施例による図１の
選択回路をキャリー出力部（桁上げ信号出力部）に使用
した加算回路である。
【００５４】この加算回路が図１３の従来の加算回路と
異なる点は、図１３のキャリー出力部のトランスミッシ
ョンゲートによる選択回路に代えて図１のトライステー
トゲートによる選択回路が用いられた点である。
【００５５】より具体的には図１の選択回路の選択信号
入力端子ＳＡは図３のノードＮ１に対応し、図１の入力
端子Ａは図３のノードＮ４に対応し、図１の入力端子Ｂ
は図３のノードＮ３に対応する。
【００５６】これにより図１３の回路と同じようにノー
ドＮ１の出力が“１”のときは桁上げ出力端子ＣＯＣに
は桁上げ入力端子ＣＩの桁上げ信号の反転信号が伝播さ
れる。
【００５７】一方ノードＮ１の出力が“０”のときに
は、桁上げ出力端子ＣＯＣには入力信号Ｂの反転信号が
伝播される。
【００５８】図３の加算回路において、桁上げ信号入力
端子ＣＩからの信号は入力端子Ｂからの信号よりも遅い
ので、トランジスタ６１ｃ、６１ｄ、７１ｃ、７１ｄの
トランジスタサイズは、トランジスタ６１ａ、６１ｂ、
７１ａ、７１ｂのトランジスタサイズよりも小さくなる
ように設定されている。
【００５９】なおＰ型ＭＯＳトランジスタ６１ｄ、Ｎ型
ＭＯＳトランジスタ７１ｄのトランジスタサイズがＰ型
ＭＯＳトランジスタ６１ｃ、Ｎ型ＭＯＳトランジスタ７
１ｃのトランジスタサイズよりも小さくなるように、ま
たはトランジスタ６１ｄ、７１ｄ、６１ｂ、７１ｂのサ
イズがトランジスタ６１ｃ、７１ｃ、６１ａ、７１ａよ
り小さくなるように設定されることが動作速度を上げる
うえでより好ましい。
【００６０】またトライステートゲートを用いた選択回
路で信号処理速度は、トランスミッションゲートを用い
た選択回路での信号処理速度より速いので、トランジス
タのサイズを変えなくても、図３に示される加算回路の
処理速度は図１１に示される加算器の処理速度よりも速
い。しかし上記のようにトランジスタサイズに差をつけ
ることにより図３の加算器の処理速度はより高速とな
る。
【００６１】図４は本発明の第３の実施例である図３の
加算回路の和信号出力部に図１の選択回路を用いた加算
回路である。
【００６２】図１の回路図の入力端子Ｂは図４のノード
Ｎ５に対応し、図１の回路図の入力端子Ａは図４のノー
ドＮ６に対応し、図１の回路図の選択信号入力端子ＳＡ
は図４のノードＮ１に対応する。
【００６３】ノードＮ５での信号は、ノードＮ６の信号
よりもインバータ１ｇを通過する分遅延するため、トラ
ンジスタ６２ｃ、６２ｄ、７２ｃ、７２ｄのトランジス
タサイズは、トランジスタ６２ａ、６２ｂ、７２ａ、７
２ｂのトランジスタサイズより小さくなるように設定さ
れている。
【００６４】なおトランジスタ６２ｄ、７２ｄのサイズ
がトランジスタ６２ｃ、７２ｃのサイズより小さくなる
ように設定されるか、トランジスタ６２ｄ、７２ｄ、６
２ｂ、７２ｂのサイズがトランジスタ６２ｃ、７２ｃ、
６２ａ、７２ａのサイズより小さく設定されることが処
理速度を上げるうえでより好ましい。
【００６５】また図４の加算回路においてトランジスタ
のサイズを変えなくとも図４に示される加算回路の処理
速度は図３に示される加算器の処理速度よりも和信号の
出力速度に関して速い。
【００６６】図５は本発明の第４の実施例である図４の
排他的論理和ゲート４０をトライステートゲートにより
構成した加算回路の回路図である。
【００６７】この回路図では排他的論理和ゲート４１は
以下に述べるように構成される。Ｐ型ＭＯＳトランジス
タ６３ｃ、６３ｄ、Ｎ型ＭＯＳトランジスタ７３ｃ、７
３ｄは電源ノード８ｅと接地ノード９ｅとの間に直列に
接続される。Ｐ型ＭＯＳトランジスタ６３ａ、６３ｂ、
Ｎ型ＭＯＳトランジスタ７３ａ、７３ｂは電源ノード８
ｆと接地ノード９ｆとの間に直列に接続される。Ｐ型Ｍ
ＯＳトランジスタ６３ｂ、６３ｄとＮ型ＭＯＳトランジ
スタ７３ｂ、７３ｄのドレイン電極はノードＮ１および
インバータ１ｅを介してノードＮ２に接続される。デー
タ入力端子Ａはインバータ１ａの入力およびＰ型ＭＯＳ
トランジスタ６３ｃ、Ｎ型ＭＯＳトランジスタ７３ｃの
各々のゲート電極に接続される。インバータ１ａの出力
はＰ型ＭＯＳトランジスタ６３ａ、Ｎ型ＭＯＳトランジ
スタ７３ａの各々のゲート電極に接続される。データ入
力端子Ｂはインバータ１ｃの入力、ノードＮ３、Ｎ型Ｍ
ＯＳトランジスタ７３ｄとＰ型ＭＯＳトランジスタ６３
ｂの各々のゲート電極へ接続され、インバータ１ｃの出
力はＰ型ＭＯＳトランジスタ６３ｄとＮ型ＭＯＳトラン
ジスタ７３ｂの各々のゲート電極へ接続される。
【００６８】この回路図では図４の回路図の動作と同じ
くノードＮ１の信号は入力端子Ａのデータと入力端子Ｂ
のデータとの排他的論理和を表わす。
【００６９】排他的論理和ゲートにトライステートゲー
トを用いることによる利点として、トライステートゲー
トは電源ノード８および接地ノード９を持ちドライバを
兼ねるため、図４の排他的論理和ゲート４０において随
所ドライバの役目として接続されているインバータを減
らすことができ、信号の処理速度を速くすることができ
る。
【００７０】図６は本発明の第５の実施例である図５の
加算回路に排他的否定和ゲート４２を加えた加算回路の
回路図である。
【００７１】排他的否定和ゲート４２は以下に述べるよ
うに構成される。Ｐ型ＭＯＳトランジスタ６４ｃ、６４
ｄおよびＮ型ＭＯＳトランジスタ７４ｃ、７４ｄは電源
ノード８ｇと接地ノード９ｇとの間に直列に接続され
る。Ｐ型ＭＯＳトランジスタ６４ａ、６４ｂおよびＮ型
ＭＯＳトランジスタ７４ａ、７４ｂは電源ノード８ｈと
接地ノード９ｈとの間に直列に接続される。Ｐ型ＭＯＳ
トランジスタ６４ｄ、６４ｂおよびＮ型ＭＯＳトランジ
スタ７４ｂ、７４ｄの各々のドレイン電極はノードＮ２
を介してＰ型トランジスタ６２ｃ、Ｎ型ＭＯＳトランジ
スタ７２ｃおよびＰ型ＭＯＳトランジスタ６１ａおよび
Ｎ型ＭＯＳトランジスタ７１ｃの各々のゲート電極へ接
続される。
【００７２】排他的論理和ゲート４１の中のインバータ
１ａの出力は、第４の実施例での接続対象に加え、ノー
ドＮ７を介してＰ型ＭＯＳトランジスタ６４ａおよびＮ
型ＭＯＳトランジスタ７４ａの各々のゲート電極へも接
続される。
【００７３】データ入力端子Ａは第４の実施例での接続
対象に加え、ノードＮ８を介してＰ型ＭＯＳトランジス
タ６４ｃ、７４ｃの各々のゲート電極へも接続される。
インバータ１ｃの出力は第４の実施例での接続対象に加
え、ノードＮ９を介してＮ型ＭＯＳトランジスタ７４ｄ
およびＰ型ＭＯＳトランジスタ６４ｂのゲート電極へも
接続される。データ入力端子Ｂは第４の実施例での接続
対象に加え、ノードＮ１０を介してＰ型ＭＯＳトランジ
スタ６４ｄおよびＮ型ＭＯＳトランジスタ７４ｂのゲー
ト電極へも接続される。
【００７４】図５の加算回路では信号ＡおよびＢの排他
的論理和の出力（ノードＮ１）をさらにインバータ１ｅ
で反転させてノードＮ２の出力としているが、図６の加
算回路では信号ＡおよびＢの排他的否定和の出力を直接
ノードＮ２の出力としているため、インバータ１ｅを省
略することができ図５の加算回路よりも高速化を図るこ
とができる。
【００７５】図７は本発明の第６の実施例である図１の
選択回路を用いたキャリールックアヘッド回路（桁上げ
先見回路）のキャリー選択回路の回路図、図８は図７の
キャリー選択回路を用いたキャリールックアヘッド回路
付加算器のブロック図、図９は図８の加算器の具体例で
ある。図７のキャリー選択回路の構成は図１の選択回路
と同じであり、図１の入力端子Ｂは図７の当段のキャリ
ー信号入力端子に対応し、図１の入力端子Ａは図７の前
段のキャリー信号入力端子に対応し、図１の選択信号入
力端子ＳＡは図７のキャリー選択信号入力端子にそれぞ
れ対応する。
【００７６】図９の加算器は、図１３の加算器の構成に
加え、ノードＮ１は、排他的論理和信号出力端子Ｐに接
続される。
【００７７】図８を参照して４個の全加算器５２ａ〜ｄ
には各々のビットのデータＡ、Ｂが与えられる。４個の
全加算器５２ａ〜ｄに対して１つのキャリー生成部５５
と１つのキャリー選択回路５０とが設けられ、この加算
器は４ビットを１つのブロックとする構成となってい
る。全加算器５２ａの桁上げ入力端子ＣＩは前ブロック
からのキャリー信号を入力する。全加算器５２ｂ〜５２
ｄの桁上げ入力端子ＣＩはそれぞれ１ビット前の全加算
器の桁上げ出力端子ＣＯＣに接続される。全加算器５２
ｄの桁上げ信号出力端子ＣＯＣはキャリー生成部５５に
入力される。各々の加算器５２ａ〜ｄからキャリー生成
部５５へ各々の加算器５２ａ〜ｄに入力された各々のビ
ットのデータＡ、Ｂの排他的論理和の信号Ｐn 〜Ｐn+3
が伝播される。信号Ｐは図９の全加算器の回路図ではノ
ードＮ１の信号に相当する。
【００７８】キャリー生成部５５からキャリー選択回路
５０へ以下のルールに従って選択信号が伝播される。
【００７９】（１） 各々のビットのデータＡ、Ｂの排
他的論理和信号Ｐn 〜Ｐn+3 のすべてが１であればキャ
リー選択部５０が前ブロックからのキャリー信号を選択
し出力するように、キャリー生成部５５は選択信号
“１”を出力する。
【００８０】各々のビットのデータＡ、Ｂの排他的論理
和信号のすべてが１であるということは各々のビットの
データＡ、Ｂのどちらかが“１”で他方が“０”である
ことを意味しており、この場合加算器５２ａ〜ｄの桁上
げ信号出力端子ＣＯＣは前段からのキャリーを伝播させ
るのみであり、キャリー選択回路５０において前ブロッ
クからのキャリー信号をそのまま出力することと同じで
ある。
【００８１】（２） 各々のビットのデータＡ、Ｂの排
他的論理和信号Ｐn 〜Ｐn+3 のすべてが１でないのであ
ればキャリー選択部５０が当ブロックのキャリー信号を
選択し出力するように選択信号“０”を出力する。
【００８２】図８で当ブロックのキャリー信号は前ブロ
ックからのキャリー信号より遅延しているため本発明の
キャリー選択回路を用いることにより、加算回路を高速
化することが可能である。
【００８３】なお図８の加算器５２ａ〜ｄに図３〜６の
回路図に示される加算器を用いることにより、さらに高
速なキャリールックアヘッド回路付加算回路とすること
ができる。
【００８４】図１０は本発明の第７の実施例における選
択回路の回路図である。この選択回路の構成が図１２の
回路図と異なるのは遅延時間の短い信号を処理するトラ
ンスミッションゲートのトランジスタサイズが、遅延時
間の長い信号を処理するトランスミッションゲートのト
ランジスタサイズよりも小さく設定されることである。
【００８５】たとえばデータ入力端子Ａに入力されるデ
ータがデータ入力端子Ｂに入力されるデータよりも遅延
時間が長く遅い場合、トランジスタ１４ａ、１６ａのサ
イズはトランジスタ１４ｂ、１６ｂのサイズよりも小さ
く設定される。これにより遅い信号を処理するトランジ
スタの駆動すべき負荷を減少させることができ、遅い信
号の出力を速くすることができる。
【００８６】図１１は図１０の選択回路を用いた加算回
路の回路図である。この回路が図１２の回路と異なるの
は、トランジスタ１４ｅ、１６ｅのサイズが、トランジ
スタ１４ｆ、１６ｆよりも小さく設定される点である。
【００８７】これはノードＮ１４の信号は前段からの桁
上げ信号であり、当段の信号であるノードＮ１３の信号
よりも遅延時間が長いためである。
【００８８】
【００８９】
【００９０】
【００９１】
【００９２】
【発明の効果】請求項１の加算回路では従来の加算回路
に比べ処理速度が向上する。請求項２の加算回路では、
従来の加算回路に比べ処理速度が向上する。
【００９３】請求項３のキャリールックアヘッド回路で
は従来のキャリールックアヘッド回路に比べて信号の処
理速度が向上する。
【００９４】
【図面の簡単な説明】
【図１】 本発明の第１の実施例における選択回路の回
路図である。
【図２】 図１の選択回路のトランジスタのサイズにつ
いて説明するための図である。
【図３】 本発明の第２の実施例による、図１の選択回
路をキャリー出力部（桁上げ信号出力部）に使用した加
算回路である。
【図４】 本発明の第３の実施例である、図３の加算回
路の和信号出力部に図１の選択回路を用いた加算回路で
ある。
【図５】 本発明の第４の実施例である、図４の排他的
論理和ゲート４０をトライステートゲートにより構成し
た加算回路の回路図である。
【図６】 本発明の第５実施例である、図５の加算器に
排他的否定和ゲート４２を加えた加算回路の回路図であ
る。
【図７】 本発明の第６の実施例である、図１の選択回
路を用いたキャリールックアヘッド回路（桁上げ先見回
路）のキャリー選択回路の回路図である。
【図８】 図７のキャリー選択回路を用いたキャリール
ックアヘッド回路付加算器のブロック図である。
【図９】 図８の加算器の具体例である。
【図１０】 本発明の第７の実施例における選択回路の
回路図である。
【図１１】 図１０の選択回路を用いた本発明の第８の
実施例における加算回路の回路図である。
【図１２】 従来の２信号を選択し一方を出力する選択
回路の回路図である。
【図１３】 図１２の選択回路を用いた全加算器の一例
を示す回路図である。
【図１４】 図１３の加算器の真理値表を示す図であ
る。
【符号の説明】
１ インバータ、６，１０，６１〜６４ Ｐ型ＭＯＳト
ランジスタ、７，１２，７１〜７４ Ｎ型ＭＯＳトラン
ジスタ、８ 電源ノード、９ 接地ノード、２０ トラ
ンスミッションゲート、３０ トライステートゲート、
４０ 排他的論理和ゲート、５０ キャリー選択回路、
５２ 全加算器、５５ キャリー生成部。
───────────────────────────────────────────────────── フロントページの続き 審査官 江嶋 清仁 (56)参考文献 特開 平５−315912（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 17/693 G06F 7/50 H03K 19/0175

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 ２進データＡ、Ｂと、前段からの桁上げ
    信号とを入力し、当段の桁上げ信号を第２の出力ノード
    に出力する加算回路において、 複数の入力信号を、入力された第１または第２の選択信
    号により選択して出力ノードに出力する選択回路であっ
    て、第１の時定数を有し、前記第１の選択信号に応答し
    て、前記複数の入力信号のうちの第１の入力信号を選択
    的に前記出力ノードへ出力する第１の出力手段と、第１
    の時定数よりも大きな第２の時定数を有し、前記第２の
    選択信号に応答して、前記複数の入力信号のうちの第２
    の入力信号を選択的に前記出力ノードへ出力する第２の
    出力手段とを含む選択回路を備え、 前記２進データＡとＢとの論理処理出力を前記第１また
    は第２の選択信号とし、 前記前段からの桁上げ信号を前記第１の入力信号とし、 前記２進データＡあるいはＢを前記第２の入力信号と
    し、 前記出力ノードが前記第２の出力ノードに対応した、加
    算回路。
  2. 【請求項２】 ２進データＡ、Ｂと、前段からの桁上げ
    信号とを入力し、当段の桁上げ信号を出力ノードに出力
    する加算回路であって、 前記２進データＡとＢとの論理処理出力に基づいて第１
    または第２の選択信号を発生する選択信号発生手段と、 前記第１の選択信号に応答して前記前段からの桁上げ信
    号を選択的に前記出力ノードに出力する第１の３状態バ
    ッファと、 前記第２の選択信号に応答して前記２進データＡまたは
    Ｂを選択的に前記出力ノードに出力する第２の３状態バ
    ッファとを備えた、加算回路。
  3. 【請求項３】 当段のキャリー信号と前段のキャリー信
    号とを入力されたキャリー選択信号により選択して出力
    ノードに出力するキャリー選択回路であって、 前記キャリー選択信号に応答して第１または第２の選択
    信号を発生する選択信号発生手段と、 第１の時定数を有し、前記第１の選択信号に応答して前
    記前段のキャリー信号を選択的に前記出力ノードへ出力
    する第１の出力手段と、 第１の時定数よりも大きな第２の時定数を有し、前記第
    ２の選択信号に応答して前記当段のキャリー信号を選択
    的に前記出力ノードへ出力する第２の出力手段とを備え
    た、キャリー選択回路。
JP20873294A 1994-09-01 1994-09-01 加算回路およびキャリー選択回路 Expired - Fee Related JP3330236B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP20873294A JP3330236B2 (ja) 1994-09-01 1994-09-01 加算回路およびキャリー選択回路
US08/463,256 US5717622A (en) 1994-09-01 1995-06-05 Selecting circuit including circuits having different time constants to which each of a plurality of input signals is applied, and adding circuit using the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP20873294A JP3330236B2 (ja) 1994-09-01 1994-09-01 加算回路およびキャリー選択回路

Publications (2)

Publication Number Publication Date
JPH0879039A JPH0879039A (ja) 1996-03-22
JP3330236B2 true JP3330236B2 (ja) 2002-09-30

Family

ID=16561167

Family Applications (1)

Application Number Title Priority Date Filing Date
JP20873294A Expired - Fee Related JP3330236B2 (ja) 1994-09-01 1994-09-01 加算回路およびキャリー選択回路

Country Status (2)

Country Link
US (1) US5717622A (ja)
JP (1) JP3330236B2 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3701781B2 (ja) * 1997-11-28 2005-10-05 株式会社ルネサステクノロジ 論理回路とその作成方法
FR2789192B1 (fr) * 1999-02-02 2001-04-20 Thomson Csf Additionneur chainable rapide a retenue anticipee
US7085796B1 (en) * 2000-06-08 2006-08-01 International Business Machines Corporation Dynamic adder with reduced logic
GB2396718B (en) * 2002-12-23 2005-07-13 Arithmatica Ltd A logic circuit and method for carry and sum generation and method of designing such a logic circuit
WO2004104820A2 (en) * 2003-05-23 2004-12-02 Arithmatica Limited A sum bit generation circuit
US7932552B2 (en) * 2007-08-03 2011-04-26 International Business Machines Corporation Multiple source-single drain field effect semiconductor device and circuit
US20090033389A1 (en) * 2007-08-03 2009-02-05 Abadeer Wagdi W Micro-phase adjusting and micro-phase adjusting mixer circuits designed with standard field effect transistor structures
US7814449B2 (en) * 2007-10-17 2010-10-12 International Business Machines Corporation Design structure for multiple source-single drain field effect semiconductor device and circuit
US10613829B2 (en) * 2018-05-17 2020-04-07 Qualcomm Incorporated Performance power optimized full adder

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3069310D1 (en) * 1980-11-03 1984-10-31 Itt Ind Gmbh Deutsche Binary mos ripple carry parallel adder/subtractor and appropriate adding/subtracting stage
US5231318A (en) * 1990-08-03 1993-07-27 Reddy Chitranjan N Differential latch sense amplifier

Also Published As

Publication number Publication date
JPH0879039A (ja) 1996-03-22
US5717622A (en) 1998-02-10

Similar Documents

Publication Publication Date Title
US6188240B1 (en) Programmable function block
JP2540934B2 (ja) 論理回路装置
Hauck et al. High-performance carry chains for FPGAs
JP3587443B2 (ja) 選択回路およびそれを用いた論理回路
JP2001168707A (ja) 論理回路およびそれを用いた全加算器
EP0493835B1 (en) An arithmetic operation unit having bit inversion function
JP3330236B2 (ja) 加算回路およびキャリー選択回路
JP2760195B2 (ja) 論理回路
US5487025A (en) Carry chain adder using regenerative push-pull differential logic
JP2563460B2 (ja) ２進カウンタ
US4831578A (en) Binary adder
Delgado-Frias et al. A high-performance encoder with priority lookahead
US4866658A (en) High speed full adder
US5434810A (en) Binary operator using block select look ahead system which serves as parallel adder/subtracter able to greatly reduce the number of elements of circuit with out sacrifice to high speed of computation
US6066978A (en) Partial product generating circuit
JP2519227B2 (ja) 桁上げ伝播速度を増加させるダイナミック論理回路を含むグル−プ段を有する並列リバイナリ加算回路
US6003059A (en) Carry select adder using two level selectors
JPH07113885B2 (ja) マルチビット・ディジタル加算器
JPH0476133B2 (ja)
JP3841572B2 (ja) データ処理装置
US20030145034A1 (en) Ultra-fast adder
JPH01228023A (ja) 全加算器
JP2849346B2 (ja) 算術論理演算回路
TWI799076B (zh) 複合邏輯閘電路
JP3104694B2 (ja) 加算器

Legal Events

Date Code Title Description
S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313115

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313115

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees