JP3587443B2 - 選択回路およびそれを用いた論理回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）形式のＣＭＯＳ回路で構成した選択回路と、これを用いた論理回路とに関する。
【０００２】
【従来の技術】
従来のバルク形式のＣＭＯＳ回路技術において、ＭＯＳＦＥＴのゲート電極と、ソースまたはドレイン電極との負荷容量に有意な差はない。
【０００３】
このため、論理ゲートの入力に関して、ゲート電極に入力するものと、ソース電極またはドレイン電極に入力するものとが併存する場合、これらの入力を経由する信号伝搬経路の遅延時間が、互いにほぼ同じであると考えられ、区別されて扱われることはない。
【０００４】
ＳＯＩ形式において、ＭＯＳＦＥＴのソース電極、ドレイン電極の負荷容量は、ゲート電極の負荷容量よりも著しく小さい。このため、上記の論理ゲートにおいて、駆動すべき負荷が、主にソース電極またはドレイン電極に接続されている場合における遅延時間は、駆動すべき負荷が、主にゲート電極に接続されている場合における遅延時間よりも短い。
【０００５】
図１８は、２つの入力信号のうちの一方を選択して出力する従来の２−１選択回路１００を示す図である。
【０００６】
図１９は、従来の２−１選択回路１００をブロックで示した図である。
【０００７】
図２０は、従来の２−１選択回路１００における遅延時間と電源電圧との関係を示す図である。
【０００８】
図１８における選択信号ＣＣから出力信号Ｙに至る経路は、主にゲート電極からなる負荷を駆動する信号経路であり、被選択信号Ａ１から出力信号Ｙに至る経路は、主にソース電極またはドレイン電極からなる負荷を駆動する信号経路である。
【０００９】
従来のバルク形式のＣＭＯＳ回路によって、従来の２−１選択回路１００を構成した場合、両経路における遅延時間に差が生じていなかったが、ＳＯＩ形式のＣＭＯＳ回路で上記選択回路を構成した場合、両経路での遅延時間に差が生じ、図１８に示すように、ソース電極またはドレイン電極を駆動する被選択信号Ａ１から出力信号Ｙに至る経路の遅延時間が小さい。
【００１０】
選択回路を含む論理回路では、上記選択回路がクリティカルパスに含まれることが多く、しかもその経路は、選択信号から出力信号に至る経路であることが多い。これは、選択信号が、回路の動作を方向づける信号であり、また、選択回路１００に入力する信号の中で、最も遅く到着する信号となる可能性が高いからである。
【００１１】
【発明が解決しようとする課題】
上記のような回路内で、図１８に示すＳＯＩ形式の選択回路１００を用いた場合、選択信号から出力信号に至る経路が、選択回路内で最も遅い信号経路になるので、全体のクリティカルパスの遅延時間が長くなるという問題がある。
【００１２】
また、上記従来例では、ソース電極またはドレイン電極の負荷容量が小さいというＳＯＩの特徴を、回路性能の向上に生かしきれないという問題がある。
【００１３】
本発明は、選択回路の選択信号から出力信号に至る信号伝搬を高速化することができ、上記選択回路を用いた論理回路の動作を高速化することができる選択回路およびそれを用いた論理回路を提供することを目的とするものである。
【００１４】
【課題を解決するための手段】
本発明は、選択回路の選択信号を、従来のようにＭＯＳＦＥＴのゲート電極に入力するのではなく、ソース電極またはドレイン電極に入力する選択回路である。
【００１５】
【発明の実施の形態および実施例】
［第１の実施例］
図１は、本発明の第１の実施例である２−１選択回路１０１を示す図である。
【００１６】
図１（１）は、ＳＯＩ形式のＣＭＯＳ回路によって実現した２−１選択回路１０１を示す図であり、図１（２）は、図１（１）に示す２−１選択回路１０１をブロックで示した図である。
【００１７】
２−１選択回路１０１は、ＳＯＩ形式のＣＭＯＳ回路によって構成され、２つの入力信号のうちの一方を選択する選択回路において、上記ＣＭＯＳ回路を構成するＭＯＳＦＥＴのソース電極またはドレイン電極に、選択信号を入力する選択回路である。
【００１８】
２−１選択回路１０１は、論理ゲートＸ１〜Ｘ７とＭＯＳＦＥＴ Ｍ１〜Ｍ８とによって構成されている。選択信号ＣＣ、その相補信号！（ＣＣ）（！は、その後のカッコ内の信号が反転されているという意味であり、図面において相補信号をバーによって表示しているが、この表示とは異なる表示を明細書では行なう）の論理値がそれぞれ１、０である場合、被選択信号Ａ１の値が出力Ｙに出力され、選択信号ＣＣ、相補信号！（ＣＣ）の論理値がそれぞれ０、１である場合、被選択信号Ａ２の値が出力端子Ｙに出力される。
【００１９】
次に、図１に示す２−１選択回路１０１の動作について説明する。
【００２０】
変数Ａ１とＡ２とが共に論理値１であるときに、ＮＡＮＤゲートＸ１、Ｘ２の出力は、共に論理値１になる。このときに、トランジスタＭ６のゲートには論理値１が入力され、トランジスタＭ４のゲートには論理値０が入力されるので、トランジスタＭ６とＭ４とによって構成されているトランスミッションゲートは非導通になる。上記と同様に、トランジスタＭ５とＭ１とによって構成されているトランスミッションゲートも非導通になる。一方、トランジスタＭ８とＭ７とＭ３とＭ２とのゲートには、論理値０が入力されるので、トランジスタＭ８とＭ７が導通状態となり、トランジスタＭ３とＭ２とが非導通になる。この結果、出力端子Ｙには、論理値１が出力される。
【００２１】
上記とは逆に、変数Ａ１とＡ２とが共に論理値０であるときに、ＮＡＮＤゲートＸ１、Ｘ２の出力は共に論理値１になる。このときに、トランジスタＭ６のゲートには論理値１が入力され、トランジスタＭ４のゲートには論理値０が入力されるので、トランジスタＭ６とＭ４とによって構成されているトランスミッションゲートは、非導通になる。上記と同様に、トランジスタＭ５とＭ１とによって構成されているトランスミッションゲートも非導通になる。一方、トランジスタＭ８とＭ７とＭ３とＭ２とのゲートには、論理値１が入力されるので、トランジスタＭ８とＭ７とが非導通になり、トランジスタＭ３とＭ２とが導通状態となる。この結果、出力端子Ｙには論理値０が出力される。
【００２２】
変数Ａ１が論理値１であり、変数Ａ２が論理値０であるときに、ＮＡＮＤゲートＸ１、Ｘ２の出力は、それぞれ論理値１、０になる。このときに、トランジスタＭ６のゲートには論理値０が入力され、トランジスタＭ４のゲートには論理値１が入力されるので、トランジスタＭ６とＭ４とによって構成されているトランスミッションゲートは導通状態になる。一方、トランジスタＭ５のゲートには論理値１が入力され、トランジスタＭ１のゲートには論理値０が入力されるので、トランジスタＭ５とＭ１とによって構成されているトランスミッションゲートは非導通となる。一方、トランジスタＭ８とＭ７とＭ３とＭ２とのゲートにはそれぞれ、論理値１、０、０、１が入力されるので、トランジスタＭ７とＭ２とが導通状態になり、トランジスタＭ８とＭ３とが非導通になる。この結果、出力端子Ｙには、トランジスタＭ６とＭ４とによって構成されているトランスミッションゲートを通じて、ＣＣの論理値が出力される。
【００２３】
変数Ａ１が論理値０、Ａ２が論理値１であるときに、ＮＡＮＤゲートＸ１、Ｘ２の出力は、それぞれ論理値０、１になる。このときに、トランジスタＭ６のゲートには論理値１が入力され、トランジスタＭ４のゲートには論理値０が入力されるので、トランジスタＭ６とＭ４とによって構成されているトランスミッションゲートは非導通になる。一方、トランジスタＭ５のゲートには論理値０が入力され、トランジスタＭ１のゲートには論理値１が入力されるので、トランジスタＭ５とＭ１とによって構成されているトランスミッションゲートは導通状態になる。また、トランジスタＭ８とＭ７とＭ３とＭ２とのゲートには、それぞれ、論理値０、１、１、０が入力される、トランジスタＭ８とＭ３とが導通状態になり、トランジスタＭ７とＭ２とが非導通になる。この結果、出力端子Ｙには、トランジスタＭ５とＭ１とによって構成されているトランスミッションゲートを通じて、ＣＣの相補信号が出力される。
【００２４】
以上から、出力端子Ｙに現れる論理関数Ｙは、Ｙ＝ＣＣ＊Ａ１＋！（ＣＣ）＊Ａ２となる。これは、ＣＣを選択信号とする２−１選択回路を表している。なお、！（ＣＣ）は、ＣＣの反転信号である。
【００２５】
２−１選択回路１０１は、ＳＯＩ形式の選択回路であり、トランジスタＭ６は、所定の変数Ａｉがソースに入力され、上記変数Ａｉを論理値１に固定したときにおける任意の論理関数Ｆの値Ｇの反転信号と、上記変数Ａｉを論理値０に固定したときにおける上記論理関数Ｆの値Ｋとの論理和がゲートに入力され、出力信号Ｙがドレインに入力されている第１のＳＯＩ形式のｐＭＯＳトランジスタの例である。
【００２６】
トランジスタＭ５は、上記選択信号Ａｉがソースに入力され、上記論理関数Ｇと上記論理関数Ｋの反転信号との論理積がゲートに入力され、上記出力信号Ｙがドレインに接続されている第１のＳＯＩ形式のｎＭＯＳトランジスタの例である。
【００２７】
トランジスタＭ４は、上記選択信号Ａｉの反転信号がソースに入力され、上記論理関数Ｇと上記論理関数Ｋの反転信号との論理和がゲートに入力され、上記出力信号Ｙがドレインに入力されている第２のＳＯＩ形式のｐＭＯＳトランジスタの例である。
【００２８】
トランジスタＭ１は、上記選択信号Ａｉの反転信号がソースに入力され、上記論理関数Ｇの反転信号と上記論理関数Ｋとの論理積がゲートに入力され、上記出力信号Ｙがドレインに接続されている第２のＳＯＩ形式のｎＭＯＳトランジスタの例である。
【００２９】
トランジスタＭ７は、第４のＳＯＩ形式のｐＭＯＳトランジスタＭ８のドレインがソースに接続され、上記論理関数Ｋの反転信号がゲートに接続され、上記出力信号Ｙがドレインに接続された第３のＳＯＩ形式のｐＭＯＳトランジスタと；トランジスタＭ３は、第４のＳＯＩ形式のｎＭＯＳトランジスタＭ２のドレインがソースに接続され、上記論理関数Ｋの反転信号がゲートに接続され、上記出力信号Ｙがドレインに接続された第３のＳＯＩ形式のｎＭＯＳトランジスタの例である。
【００３０】
トランジスタＭ８は、電源端子がソースに接続され、上記論理関数Ｇの反転信号がゲートに接続され、上記第３のＳＯＩ形式のｐＭＯＳトランジスタのソースがドレインに接続されている第４のＳＯＩ形式のｐＭＯＳトランジスタの例である。
【００３１】
トランジスタＭ２は、接地端子にソースが接続され、上記論理関数Ｇの反転信号がゲートに接続され、上記第３のＳＯＩ形式のｎＭＯＳトランジスタのソースがドレインに接続されている第４のＳＯＩ形式のｎＭＯＳトランジスタの例である。
【００３２】
図２は、２−１選択回路１０１の遅延時間を、０．２５μｍＳＯＩ ＣＭＯＳ技術に基づき、回路シミュレーションで計算した結果を示す図である。
【００３３】
選択信号ＣＣから出力信号Ｙに至る経路の遅延時間が、優先的に小さくなっていることがわかる。また、この経路の遅延時間は、電源電圧１Ｖにおいて、図１７に示す従来型２−１選択回路１００における遅延時間よりも約６０％削減されていることがわかる。したがって、選択信号ＣＣから出力信号Ｙに至る経路が、回路全体のクリテイカルパスに含まれる場合、このパスの伝搬遅延時間を短縮することができる。
【００３４】
［第１の実施例の変形例］
図２１は、本発明における第１の実施例の変形例である２−１選択回路１０１ａを示す図である。
【００３５】
この２−１選択回路１０１ａは、任意の論理関数Ｆを所定の入力変数Ａｉに着目してＳＯＩ形式のＭＯＳトランジスタを用いて実現した回路を示す図である。
【００３６】
変数Ａｉ＝１であるときにおける論理関数Ｆの値をＧとし、Ａｉ＝０であるときにおける論理関数Ｆの値をＫにする。変数Ａｉを、できる限りＭＯＳトランジスタのソース、またはドレインに入力するようにしている。
【００３７】
ＳＯＩ形式のＭＯＳトランジスタではソース、またはドレインの負荷容量は、ゲートの負荷容量に比べて小さいので、図２１に示す回路構成にすることによって、変数Ａｉの入力負荷容量を削減することができ、変数Ａｉを経由する信号伝播を高速化することができる。
【００３８】
［第２の実施例］
図３〜図１４は、本発明の第２の実施例である１０８ビットキャリーセレクト型加算器１０２の各回路ブロックを示す図である。
【００３９】
図３は、本発明の第２の実施例である１０８ビットキャリーセレクト型加算器１０２の全体を示すブロック図である。
【００４０】
１０８ビットキャリーセレクト型加算器１０２は、下位ビットから順に、１６ビットの加算器ブロックＸ１〜Ｘ６と、１２ビットの加算器ブロックＸ７とによって構成されている。
【００４１】
なお、加算器Ｘ１〜Ｘ７のそれぞれに、２−１選択回路１０１が含まれている。
【００４２】
加算器ブロックＸ１を除く各加算器ブロック（加算器ブロックＸ２〜Ｘ７）では、加算入力Ａ１６〜Ａ１０７、Ｂ１６〜Ｂ１０７が与えられると同時に、下位ブロックからの桁上げ信号がある場合と無い場合との両方の場合について、仮の桁上げ信号と仮の和信号とを生成する。
【００４３】
また、加算器ブロックＸ１でも、加算入力Ａ０−１５、Ｂ０−１５に基づいて桁上げ信号、和信号を生成する。最下位ブロックＸ１からの桁上げ信号Ｃ１６が確定すると、次の１６ビットブロックＸ２において、予め生成してある仮の桁上げ信号の一方が選択され、桁上げ信号Ｃ３２として出力される。順次、上記手続きを踏み、最終的にオーバーフロー信号ＯＶＦに達する。
【００４４】
一方、和信号は、それぞれのブロックに対する桁上げ信号が確定すると同時に、仮の和信号のどちらかが選択され、出力される。桁上げ信号は、１６ビット毎にスキップするので、加算演算のクリティカルパスである桁上げ信号の伝搬を高速化することができる。
【００４５】
図４は、１０８ビットキャリーセレクト型加算器内の１６ビットの加算器ブロックＡＤ１６ＨＥＡＤを示すブロック図である。
【００４６】
１６ビットの加算器ブロックＡＤ１６ＨＥＡＤは、２−１選択回路Ｘ１〜Ｘ５と、インバータＸ６〜Ｘ１８と、４ビットの回路ブロックＸ１９〜Ｘ２２とによって構成されている。
【００４７】
４ビットブロックＸ１９は、４ビットの桁上げ伝搬加算器であり、入力Ａ０〜Ａ３、Ｂ０〜Ｂ３と桁上げ入力ＣＩＮとに基づいて、和信号Ｓ０〜Ｓ３と４ビット目の桁上げ信号とを生成する。
【００４８】
もう一方の４ビット回路ブロックＸ２０〜Ｘ２２は、それぞれの下位ビットからの桁上げがある場合と無い場合との両方の場合について、仮の桁上げ信号と仮和信号とを生成する。
【００４９】
２−１選択回路Ｘ１〜Ｘ５とインバータＸ６〜Ｘ１８とによって構成されている論理回路は、これら仮の桁上げ信号と、４ビットの回路ブロックＸ１９からの桁上げ信号とに基づいて、１６ビット目の桁上げ信号の相補信号Ｃ１６Ｂを生成する。
【００５０】
図５は、第２の実施例中の４ビットの単位ブロックＳＵＭＵＮＩＴ１（図４に示す４ビット加算器Ｘ１９）を示すブロック図である。
【００５１】
図６は、第２の実施例中の４ビットの単位ブロックＳＵＭＵＮＩＴ（図４に示す４ビット回路ブロックＸ２０〜Ｘ２２）を示すブロック図である。
【００５２】
単位ブロックＳＵＭＵＮＩＴ１は、第１の全加算器ＧＳＦＬＡＤＬＬを直列接続したリップルアダーである。
【００５３】
単位ブロックＳＵＭＵＮＩＴ１は、桁上げ入力がある場合と無い場合との２通りの場合について、桁上げ信号を発生できる半加算器ＧＳＡＤＤＩＬＬを１つと、２通りの桁上げ入力を伝搬できる全加算器ＧＳＡＤＤＬＬＬを３つ直列接続したリップルアダーとである。
【００５４】
図７は、本発明の第２の実施例における第１の全加算器ＧＳＦＬＡＤＬＬを示す回路図である。
【００５５】
第１の全加算器ＧＳＦＬＡＤＬＬは、論理ゲートＸ１〜Ｘ９と、ＭＯＳＦＥＴＭ１〜Ｍ４とによって構成されている。加算入力Ａ、Ｂと、桁上げ入力ＣＩとに基づいて、和Ｓと桁上げ信号ＣＯとを生成する。ＭＯＳＦＥＴ Ｍ１とＭ３とは、ＣＭＯＳトランスミッションゲートを構成し、下位ビットからの桁上げ信号ＣＩを上位へ伝達する役割を果たす。
【００５６】
図８は、第２の実施例における第１の半加算器ＧＳＡＤＩＬＬを示す回路図である。
【００５７】
第１の半加算器ＧＳＡＤＩＬＬは、論理ゲートＸ１〜Ｘ６と、ＭＯＳＦＥＴ Ｍ１〜Ｍ８とによって構成されている。
【００５８】
加算入力Ａ、Ｂに基づいて、仮の桁上げ信号ＣＯＬ、ＣＯＨを生成し、真の桁上げ入力ＣＣを確定すると、和Ｓを出力する。
【００５９】
図９は、第２の全加算器ＧＳＡＤＤＬＬＬを示す回路図である。
【００６０】
第２の全加算器ＧＳＡＤＤＬＬＬは、論理ゲートＸ１〜Ｘ８と、ＭＯＳＦＥＴ
Ｍ１〜Ｍ８とによって構成されている。
【００６１】
論理ゲートＸ４は、２−１選択回路を表し、図１８、１９に示す回路構成である。論理ゲートＸ４は、２通りの仮の桁上げ入力ＣＩＬ、ＣＩＨとに基づいて、２通りの仮の桁上げ出力ＣＯＬ、ＣＯＨを生成する。真の桁上げ入力ＣＣが確定すると、和Ｓを出力する。
【００６２】
図１０は、図３に示す１０８ビットキャリーセレクト型加算器１０２内の１６ビットの加算器ブロックＡＤ１６ＭＩＤを示すブロック図である。
【００６３】
１６ビットの加算器ブロックＡＤ１６ＭＩＤは、２−１選択回路Ｘ１〜Ｘ１２と、インバータＸ１３〜Ｘ３８と、４ビットの回路ブロックＸ３９〜Ｘ４２とによって構成されている。
【００６４】
４ビットの回路ブロックＸ３９〜Ｘ４２は、下位ビットからの桁上げ信号がある場合と無い場合との両方の場合について、２通りの仮の桁上げ信号を生成する。
【００６５】
２−１選択回路Ｘ１〜Ｘ１２とインバータＸ１３〜Ｘ３８とによって構成されている論理回路は、これら仮の桁上げ信号と、下段の１６ビットの加算器ブロックＡＤ１６ＭＩＤからの桁上げ信号の相補信号ＣＩＮＢとに基づいて、次段の１６ビットブロックへの桁上げ信号ＣＯ１５を生成する。
【００６６】
図１０に示す１６ビットの加算器ブロックＡＤ１６ＭＩＤの中で、２−１選択回路Ｘ１〜Ｘ４、Ｘ７〜Ｘ１２は、図１８、図１９に示す従来の２−１選択回路１００の回路構成を有し、２−１選択回路Ｘ５、Ｘ６は、図１（１）、（２）に示す実施例の２−１選択回路１０１の回路構成を有する。
【００６７】
２−１選択回路Ｘ５、Ｘ６は、選択信号から出力信号に至る経路が、１０８ビット加算器全体のクリティカルパス上に含まれるので、このパスの遅延時間が優先的に短い図１（１）、（２）に示す２−１選択回路１０１の回路構成を用いる。
【００６８】
図１１は、ＡＤ１６ＭＩＤ内の４ビット加算器ブロックＳＵＭＵＮＩＴ２を示すブロック図である。
【００６９】
４ビット加算器ブロックＳＵＭＵＮＩＴ２は、桁上げ入力がある場合と無い場合との２通りの場合について、仮の桁上げ信号を発生できる半加算器ＧＳＡＤＤＩＬＬを１つと、２通りの仮の桁上げ入力を伝搬できる全加算器ＧＳＡＤＤＬＬＬ２を３つとが直列接続されているリップルアダーである。
【００７０】
図１２は、全加算器ＧＳＡＤＤＬＬＬ２を示す回路図である。
【００７１】
全加算器ＧＳＡＤＤＬＬＬ２は、論理ゲートＸ１〜Ｘ１０と、ＭＯＳＦＥＴ Ｍ１〜Ｍ８とによって構成されている。
【００７２】
全加算器ＧＳＡＤＤＬＬＬ２が使用される場所では、仮の桁上げ信号ＣＩＬ、ＣＩＨの確定後に、真の桁上げ入力ＣＣとその相補信号ＣＣＢとが確定する。このために、２−１選択回路Ｘ４上のクリティカルパスは、選択信号から出力信号に至る経路となる。そこで、２−１選択回路Ｘ４として、２−１選択回路１０１を用い、回路動作の高速化をはかっている。
【００７３】
図１３は、図３に示す１０８ビットキャリーセレクト型加算器内の１６ビットの加算器ブロックＡＤ１６ＭＩＤ２を示すブロック図である。
【００７４】
加算器ブロックＡＤ１６ＭＩＤ２は、２−１選択回路Ｘ１〜Ｘ１２と、インバータＸ１３〜Ｘ４２と、４ビットの回路ブロックＸ４３〜Ｘ４６とによって構成されている。４ビットの回路ブロックＸ４３〜Ｘ４６は、図１１に示すＳＵＭＵＮＩＴ２であり、下位ビットからの桁上げ信号がある場合と無い場合との両方の場合について、２通りの仮の桁上げ信号を生成する。
【００７５】
２−１選択回路Ｘ１〜Ｘ１２とインバータＸ１３〜Ｘ４２とによて構成されている論理回路は、これら仮の桁上げ信号と、下位の１６ビットブロックからの桁上げ信号ＣＩＮに基づいて、次段の１６ビットブロックへの桁上げ信号ＣＯ１５を生成する。
【００７６】
２−１選択回路Ｘ１とＸ４とＸ５とＸ１２とは、１０８ビットキャリーセレクト型加算器のクリティカルパス上にあり、しかも、そのパスは、それぞれの２−１選択回路の選択信号から出力信号に至る経路を含んでいる。
【００７７】
このために、これら２−１選択回路として、図１（１）、（２）に示す実施例の２−１選択回路１０１を用い、回路動作の高速化を図っている。
【００７８】
ＡＤ１６ＭＩＤ２は、図１０に示すＡＤ１６ＭＩＤとほぼ同じ回路構成であるが、内部の２−１選択回路のより多くが、図１（１）、（２）に示す実施例の２−１選択回路１０１を採用している。これは、ＡＤ１６ＭＩＤ２が、１０８ビット加算器内で、ＡＤ１６ＭＩＤよりも高ビット側に位置しているためである。
【００７９】
２−１選択回路Ｘ１〜Ｘ１２とインバータＸ１３〜Ｘ４２とによって構成されている桁上げ信号処理部の２−１選択回路において、選択信号が被選択信号よりも、さらに遅く到着するからである。
【００８０】
図１４は、図３に示す１０８ビットキャリーセレクト型加算器（第２の実施例）内の１２ビットの加算器ブロックＡＤ１６ＭＩＤ３を示すブロック図である。
【００８１】
１２ビットの加算器ブロックＡＤ１６ＭＩＤ３は、２−１選択回路Ｘ１〜Ｘ７と、インバータＸ８〜Ｘ２９と、４ビットの回路ブロックＸ３０〜Ｘ３２とによって構成されている。４ビット回路ブロックＸ３０〜Ｘ３２は、図１１に示すＳＵＭＵＮＩＴ２であり、下位ビットからの桁上げ信号がある場合と無い場合との両方の場合について、２通りの仮の桁上げ信号を生成する。
【００８２】
２−１選択回路Ｘ１〜Ｘ７と、インバータＸ８〜Ｘ２９とによって構成されている論理回路は、これらの仮の桁上げ信号と、１２ビットの加算器ブロックＡＤ１６ＭＩＤ３よりも下位の１６ビットブロックからの桁上げ信号ＣＩＮに基づいて、次段のブロックへの桁上げ信号ＣＯ１１を生成する。
【００８３】
２−１選択回路Ｘ１〜Ｘ７の中で、その選択信号から出力信号に至る経路が、１０８ビット加算器のクリティカルパスに含まれる２−１選択回路Ｘ１とＸ２とＸ７には、図１（１）、（２）に示す実施例の２−１選択回路１０１と、この変形である後述の図１５、図１６に示す２−１選択回路１０３を用い、回路動作の高速化を図っている。
【００８４】
［第３の実施例］
図１５は、本発明の第３の実施例である２−１選択回路１０３を示すの回路図である。
【００８５】
図１６は、図１５に示す２−１選択回路１０３をブロックで示す図である。
【００８６】
２−１選択回路１０３は、図１に示す２−１選択回路１０１の変形である。
【００８７】
２−１選択回路１０３は、選択した出力の相補信号を出力し、かつ選択信号としてＣＣとその相補信号ＣＣＢとを共に入力する回路である。実現される論理関数はＹ＝ＣＣ＊！（Ａ１）＋ＣＣＢ＊！（Ａ２）である。なお、！（Ａ１）は、変数Ａ１の反転信号であり、！（Ａ２）は、変数Ａ２の変転信号である。
【００８８】
次に、２−１選択回路１０３の動作について説明する。
【００８９】
まず、変数Ａ１とＡ２が共に論理値１であるときに、ＮＡＮＤゲートＸ１、Ｘ２の出力は共に論理値１もなる。このときに、トランジスタＭ６のゲートには論理値１が入力され、トランジスタＭ４のゲートには論理値０が入力されるので、トランジスタＭ６とＭ４とによって構成されているトランスミッションゲートは非導通になる。上記と同様に、トランジスタＭ５とＭ１とによって構成されているトランスミッションゲートも非導通になる。一方、トランジスタＭ８とＭ７とＭ３とＭ２とのゲートには論理値１が入力されるので、トランジスタＭ３とＭ２とが導通状態になり、トランジスタＭ８とＭ７とが非導通になる。この結果、出力端子Ｙには論理値０が出力される。
【００９０】
変数Ａ１とＡ２とが共に論理値０であるときに、ＮＡＮＤゲートＸ１、Ｘ２の出力は共に論理値１になる。このときに、トランジスタＭ６のゲートには論理値１が入力され、トランジスタＭ４のゲートには論理値０が入力されるので、トランジスタＭ６とＭ４とによって構成されているトランスミッションゲートは非導通になる。同様に、トランジスタＭ５とＭ１とによって構成されているトランスミッションゲートも非導通になる。一方、トランジスタＭ８とＭ７とＭ３とＭ２とのゲートには論理値０が入力されるので、トランジスタＭ３とＭ２とが非導通になり、トランジスタＭ８とＭ７とが導通状態になる。この結果、出力端子Ｙには論理値１が出力される。
【００９１】
Ａ１が論理値１であり、Ａ２が論理値０であるときに、ＮＡＮＤゲートＸ１、Ｘ２の出力は、それぞれ論理値１、０になる。このときに、トランジスタＭ６のゲートには論理値０が入力され、トランジスタＭ４のゲートには論理値１が入力されるので、トランジスタＭ６とＭ４とによって構成されているトランスミッションゲートは導通状態になる。一方、トランジスタＭ５のゲートには論理値１が入力され、トランジスタＭ１のゲートには論理値０が入力されるので、トランジスタＭ５とＭ１とによって構成されているトランスミッションゲートは非導通になる。一方、トランジスタＭ８とＭ７とＭ３とＭ２とのゲートには、それぞれ、論理値０、１、１、０が入力されるので、トランジスタＭ８とＭ３とが導通状態になり、トランジスタＭ７とＭ２とが非導通になる。この結果、出力端子Ｙには、トランジスタＭ６とＭ４とによって構成されているトランスミッションゲートを通じて、選択信号ＣＣの相補信号であるＣＣＢが出力される。
【００９２】
変数Ａ１が論理値０であり、変数Ａ２が論理値１であるときに、ＮＡＮＤゲートＸ１、Ｘ２の出力は、それぞれ論理値０、１になる。このときに、トランジスタＭ６のゲートには論理値１が入力され、トランジスタＭ４のゲートには論理値０が入力されるので、トランジスタＭ６とＭ４とによって構成されるトランスミッションゲートは非導通になる。一方、トランジスタＭ５のゲートには論理値０が入力され、トランジスタＭ１のゲートには論理値１が入力されるので、トランジスタＭ５とＭ１とによって構成されているトランスミッションゲートは導通状態となる。また、トランジスタＭ８とＭ７とＭ３とＭ２とのゲートにはそれぞれ、論理値１、０、０、１が入力されるので、トランジスタＭ７とＭ２とが導通状態になり、トランジスタＭ８とＭ３とが非導通になる。この結果、出力端子Ｙには、トランジスタＭ５とＭ１とによって構成されているトランスミッションゲートを通じて、ＣＣが出力される。
【００９３】
以上から、出力端子Ｙに現れる論理関数は、Ｙ＝ＣＣ＊！（Ａ１）＋ＣＣＢ＊！（Ａ２）となる。これは、ＣＣを選択信号とし、ＣＣＢを相補信号とし、入力信号の一方を選択し、その反転信号を出力する２−１選択回路を表している。なお、！（Ａ１）は変数Ａ１の反転信号であり、！（Ａ２）は、変数Ａ２の反転信号である。
【００９４】
ところで、桁上げ信号を生成する部分では、選択回路の出力が次段の選択回路の選択信号に入力される。こうした信号経路では、選択信号の極性を調整するために、適宜インバータが挿入される。この場合、図１５に示す２−１選択回路１０３のように、予め反転されている信号を出力する２−１選択回路を用いることによって、冗長なインバータを削除することができ、より高速に桁上げ信号を生成することができる。
【００９５】
［第４の実施例］
図１７は、本発明の第４の実施例である５４×５４ビットの乗算器１０４を示す図である。
【００９６】
５４×５４ビットの乗算器１０４は、第２の実施例である１０８ビットキャリーセレクト型加算器１０２を内蔵する乗算器である。
【００９７】
部分積の生成には、２次のブースアルゴリズムを用い、部分積の加算には、ウォレスツリーを用いている。
【００９８】
ウォレスツリーを経て生成される１０８ビット長の２変数に対し、第２の実施例である１０８ビットキャリーセレクト型加算器１０２を用いて加算演算を施し、最終的な乗算結果を得る。
【００９９】
上記各実施例によれば、選択回路内部の選択信号から出力信号に至る経路の遅延時間を、優先的に短縮することができる。これによって、上記信号経路をクリティカルパス上に含む論理回路の動作を高速化することができる。
【０１００】
【発明の効果】
本発明によれば、選択回路の選択信号から出力に至る信号伝搬を高速化することができ、上記選択回路を用いた論理回路の動作を高速化することができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の第１の実施例である２−１選択回路１０１を示す図であり、ＳＯＩ形式のＣＭＯＳ回路で実現した２−１選択回路を示す図である。
【図２】２−１選択回路１０１の遅延時間を、０．２５μｍＳＯＩ ＣＭＯＳ技術に基づき、回路シミュレーションで計算した結果を示す図である。
【図３】本発明の第２の実施例である１０８ビットキャリーセレクト型加算器１０２の全体を示すブロック図である。
【図４】１０８ビットキャリーセレクト型加算器内の１６ビットの加算器ブロックＡＤ１６ＨＥＡＤを示すブロック図である。
【図５】第２の実施例中の４ビットの単位ブロックＳＵＭＵＮＩＴ１（図４に示す４ビット加算器Ｘ１９）を示すブロック図である。
【図６】第２の実施例中の４ビットの単位ブロックＳＵＭＵＮＩＴ（図４に示す４ビット回路ブロックＸ２０〜Ｘ２２）を示すブロック図である。
【図７】本発明の第２の実施例における第１の全加算器ＧＳＦＬＡＤＬＬを示す回路図である。
【図８】第２の実施例における第１の半加算器ＧＳＡＤＩＬＬを示す回路図である。
【図９】第２の全加算器ＧＳＡＤＤＬＬＬを示す回路図である。
【図１０】図３に示す１０８ビットキャリーセレクト型加算器１０２内の１６ビットの加算器ブロックＡＤ１６ＭＩＤを示すブロック図である。
【図１１】ＡＤ１６ＭＩＤ内の４ビット加算器ブロックＳＵＭＵＮＩＴ２を示すブロック図である。
【図１２】全加算器ＧＳＡＤＤＬＬＬ２を示す回路図である。
【図１３】図３に示す１０８ビットキャリーセレクト型加算器内の１６ビットの加算器ブロックＡＤ１６ＭＩＤ２を示すブロック図である。
【図１４】図３に示す１０８ビットキャリーセレクト型加算器（第２の実施例）内の１２ビットの加算器ブロックＡＤ１６ＭＩＤ３を示すブロック図である。
【図１５】本発明の第３の実施例である２−１選択回路１０３を示す回路図である。
【図１６】２−１選択回路１０３をブロックで示す図である。
【図１７】本発明の第４の実施例である５４×５４ビットの乗算器１０４を示す図である。
【図１８】２つの入力信号のうちの一方を選択して出力する従来の２−１選択回路１００を示す図である。
【図１９】従来の２−１選択回路１８をブロックで示す図である。
【図２０】従来の２−１選択回路１００における遅延時間と電源電圧との関係を示す図である。
【図２１】本発明における第１の実施例の変形例である２−１選択回路１０１ａを示す図である。
【符号の説明】
１０１、１０３、１０４…２−１選択回路、
１０２…１０８ビットキャリーセレクト型加算器、
Ｘ１〜Ｘ７…論理ゲート、
Ｍ１〜Ｍ８…ＭＯＳＦＥＴ、
ＣＣ…選択信号、
ＣＣＢ…選択信号の相補信号、
Ａ１、Ａ２…被選択信号、
Ｙ…出力信号。
【発明の属する技術分野】
本発明は、ＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）形式のＣＭＯＳ回路で構成した選択回路と、これを用いた論理回路とに関する。
【０００２】
【従来の技術】
従来のバルク形式のＣＭＯＳ回路技術において、ＭＯＳＦＥＴのゲート電極と、ソースまたはドレイン電極との負荷容量に有意な差はない。
【０００３】
このため、論理ゲートの入力に関して、ゲート電極に入力するものと、ソース電極またはドレイン電極に入力するものとが併存する場合、これらの入力を経由する信号伝搬経路の遅延時間が、互いにほぼ同じであると考えられ、区別されて扱われることはない。
【０００４】
ＳＯＩ形式において、ＭＯＳＦＥＴのソース電極、ドレイン電極の負荷容量は、ゲート電極の負荷容量よりも著しく小さい。このため、上記の論理ゲートにおいて、駆動すべき負荷が、主にソース電極またはドレイン電極に接続されている場合における遅延時間は、駆動すべき負荷が、主にゲート電極に接続されている場合における遅延時間よりも短い。
【０００５】
図１８は、２つの入力信号のうちの一方を選択して出力する従来の２−１選択回路１００を示す図である。
【０００６】
図１９は、従来の２−１選択回路１００をブロックで示した図である。
【０００７】
図２０は、従来の２−１選択回路１００における遅延時間と電源電圧との関係を示す図である。
【０００８】
図１８における選択信号ＣＣから出力信号Ｙに至る経路は、主にゲート電極からなる負荷を駆動する信号経路であり、被選択信号Ａ１から出力信号Ｙに至る経路は、主にソース電極またはドレイン電極からなる負荷を駆動する信号経路である。
【０００９】
従来のバルク形式のＣＭＯＳ回路によって、従来の２−１選択回路１００を構成した場合、両経路における遅延時間に差が生じていなかったが、ＳＯＩ形式のＣＭＯＳ回路で上記選択回路を構成した場合、両経路での遅延時間に差が生じ、図１８に示すように、ソース電極またはドレイン電極を駆動する被選択信号Ａ１から出力信号Ｙに至る経路の遅延時間が小さい。
【００１０】
選択回路を含む論理回路では、上記選択回路がクリティカルパスに含まれることが多く、しかもその経路は、選択信号から出力信号に至る経路であることが多い。これは、選択信号が、回路の動作を方向づける信号であり、また、選択回路１００に入力する信号の中で、最も遅く到着する信号となる可能性が高いからである。
【００１１】
【発明が解決しようとする課題】
上記のような回路内で、図１８に示すＳＯＩ形式の選択回路１００を用いた場合、選択信号から出力信号に至る経路が、選択回路内で最も遅い信号経路になるので、全体のクリティカルパスの遅延時間が長くなるという問題がある。
【００１２】
また、上記従来例では、ソース電極またはドレイン電極の負荷容量が小さいというＳＯＩの特徴を、回路性能の向上に生かしきれないという問題がある。
【００１３】
本発明は、選択回路の選択信号から出力信号に至る信号伝搬を高速化することができ、上記選択回路を用いた論理回路の動作を高速化することができる選択回路およびそれを用いた論理回路を提供することを目的とするものである。
【００１４】
【課題を解決するための手段】
本発明は、選択回路の選択信号を、従来のようにＭＯＳＦＥＴのゲート電極に入力するのではなく、ソース電極またはドレイン電極に入力する選択回路である。
【００１５】
【発明の実施の形態および実施例】
［第１の実施例］
図１は、本発明の第１の実施例である２−１選択回路１０１を示す図である。
【００１６】
図１（１）は、ＳＯＩ形式のＣＭＯＳ回路によって実現した２−１選択回路１０１を示す図であり、図１（２）は、図１（１）に示す２−１選択回路１０１をブロックで示した図である。
【００１７】
２−１選択回路１０１は、ＳＯＩ形式のＣＭＯＳ回路によって構成され、２つの入力信号のうちの一方を選択する選択回路において、上記ＣＭＯＳ回路を構成するＭＯＳＦＥＴのソース電極またはドレイン電極に、選択信号を入力する選択回路である。
【００１８】
２−１選択回路１０１は、論理ゲートＸ１〜Ｘ７とＭＯＳＦＥＴ Ｍ１〜Ｍ８とによって構成されている。選択信号ＣＣ、その相補信号！（ＣＣ）（！は、その後のカッコ内の信号が反転されているという意味であり、図面において相補信号をバーによって表示しているが、この表示とは異なる表示を明細書では行なう）の論理値がそれぞれ１、０である場合、被選択信号Ａ１の値が出力Ｙに出力され、選択信号ＣＣ、相補信号！（ＣＣ）の論理値がそれぞれ０、１である場合、被選択信号Ａ２の値が出力端子Ｙに出力される。
【００１９】
次に、図１に示す２−１選択回路１０１の動作について説明する。
【００２０】
変数Ａ１とＡ２とが共に論理値１であるときに、ＮＡＮＤゲートＸ１、Ｘ２の出力は、共に論理値１になる。このときに、トランジスタＭ６のゲートには論理値１が入力され、トランジスタＭ４のゲートには論理値０が入力されるので、トランジスタＭ６とＭ４とによって構成されているトランスミッションゲートは非導通になる。上記と同様に、トランジスタＭ５とＭ１とによって構成されているトランスミッションゲートも非導通になる。一方、トランジスタＭ８とＭ７とＭ３とＭ２とのゲートには、論理値０が入力されるので、トランジスタＭ８とＭ７が導通状態となり、トランジスタＭ３とＭ２とが非導通になる。この結果、出力端子Ｙには、論理値１が出力される。
【００２１】
上記とは逆に、変数Ａ１とＡ２とが共に論理値０であるときに、ＮＡＮＤゲートＸ１、Ｘ２の出力は共に論理値１になる。このときに、トランジスタＭ６のゲートには論理値１が入力され、トランジスタＭ４のゲートには論理値０が入力されるので、トランジスタＭ６とＭ４とによって構成されているトランスミッションゲートは、非導通になる。上記と同様に、トランジスタＭ５とＭ１とによって構成されているトランスミッションゲートも非導通になる。一方、トランジスタＭ８とＭ７とＭ３とＭ２とのゲートには、論理値１が入力されるので、トランジスタＭ８とＭ７とが非導通になり、トランジスタＭ３とＭ２とが導通状態となる。この結果、出力端子Ｙには論理値０が出力される。
【００２２】
変数Ａ１が論理値１であり、変数Ａ２が論理値０であるときに、ＮＡＮＤゲートＸ１、Ｘ２の出力は、それぞれ論理値１、０になる。このときに、トランジスタＭ６のゲートには論理値０が入力され、トランジスタＭ４のゲートには論理値１が入力されるので、トランジスタＭ６とＭ４とによって構成されているトランスミッションゲートは導通状態になる。一方、トランジスタＭ５のゲートには論理値１が入力され、トランジスタＭ１のゲートには論理値０が入力されるので、トランジスタＭ５とＭ１とによって構成されているトランスミッションゲートは非導通となる。一方、トランジスタＭ８とＭ７とＭ３とＭ２とのゲートにはそれぞれ、論理値１、０、０、１が入力されるので、トランジスタＭ７とＭ２とが導通状態になり、トランジスタＭ８とＭ３とが非導通になる。この結果、出力端子Ｙには、トランジスタＭ６とＭ４とによって構成されているトランスミッションゲートを通じて、ＣＣの論理値が出力される。
【００２３】
変数Ａ１が論理値０、Ａ２が論理値１であるときに、ＮＡＮＤゲートＸ１、Ｘ２の出力は、それぞれ論理値０、１になる。このときに、トランジスタＭ６のゲートには論理値１が入力され、トランジスタＭ４のゲートには論理値０が入力されるので、トランジスタＭ６とＭ４とによって構成されているトランスミッションゲートは非導通になる。一方、トランジスタＭ５のゲートには論理値０が入力され、トランジスタＭ１のゲートには論理値１が入力されるので、トランジスタＭ５とＭ１とによって構成されているトランスミッションゲートは導通状態になる。また、トランジスタＭ８とＭ７とＭ３とＭ２とのゲートには、それぞれ、論理値０、１、１、０が入力される、トランジスタＭ８とＭ３とが導通状態になり、トランジスタＭ７とＭ２とが非導通になる。この結果、出力端子Ｙには、トランジスタＭ５とＭ１とによって構成されているトランスミッションゲートを通じて、ＣＣの相補信号が出力される。
【００２４】
以上から、出力端子Ｙに現れる論理関数Ｙは、Ｙ＝ＣＣ＊Ａ１＋！（ＣＣ）＊Ａ２となる。これは、ＣＣを選択信号とする２−１選択回路を表している。なお、！（ＣＣ）は、ＣＣの反転信号である。
【００２５】
２−１選択回路１０１は、ＳＯＩ形式の選択回路であり、トランジスタＭ６は、所定の変数Ａｉがソースに入力され、上記変数Ａｉを論理値１に固定したときにおける任意の論理関数Ｆの値Ｇの反転信号と、上記変数Ａｉを論理値０に固定したときにおける上記論理関数Ｆの値Ｋとの論理和がゲートに入力され、出力信号Ｙがドレインに入力されている第１のＳＯＩ形式のｐＭＯＳトランジスタの例である。
【００２６】
トランジスタＭ５は、上記選択信号Ａｉがソースに入力され、上記論理関数Ｇと上記論理関数Ｋの反転信号との論理積がゲートに入力され、上記出力信号Ｙがドレインに接続されている第１のＳＯＩ形式のｎＭＯＳトランジスタの例である。
【００２７】
トランジスタＭ４は、上記選択信号Ａｉの反転信号がソースに入力され、上記論理関数Ｇと上記論理関数Ｋの反転信号との論理和がゲートに入力され、上記出力信号Ｙがドレインに入力されている第２のＳＯＩ形式のｐＭＯＳトランジスタの例である。
【００２８】
トランジスタＭ１は、上記選択信号Ａｉの反転信号がソースに入力され、上記論理関数Ｇの反転信号と上記論理関数Ｋとの論理積がゲートに入力され、上記出力信号Ｙがドレインに接続されている第２のＳＯＩ形式のｎＭＯＳトランジスタの例である。
【００２９】
トランジスタＭ７は、第４のＳＯＩ形式のｐＭＯＳトランジスタＭ８のドレインがソースに接続され、上記論理関数Ｋの反転信号がゲートに接続され、上記出力信号Ｙがドレインに接続された第３のＳＯＩ形式のｐＭＯＳトランジスタと；トランジスタＭ３は、第４のＳＯＩ形式のｎＭＯＳトランジスタＭ２のドレインがソースに接続され、上記論理関数Ｋの反転信号がゲートに接続され、上記出力信号Ｙがドレインに接続された第３のＳＯＩ形式のｎＭＯＳトランジスタの例である。
【００３０】
トランジスタＭ８は、電源端子がソースに接続され、上記論理関数Ｇの反転信号がゲートに接続され、上記第３のＳＯＩ形式のｐＭＯＳトランジスタのソースがドレインに接続されている第４のＳＯＩ形式のｐＭＯＳトランジスタの例である。
【００３１】
トランジスタＭ２は、接地端子にソースが接続され、上記論理関数Ｇの反転信号がゲートに接続され、上記第３のＳＯＩ形式のｎＭＯＳトランジスタのソースがドレインに接続されている第４のＳＯＩ形式のｎＭＯＳトランジスタの例である。
【００３２】
図２は、２−１選択回路１０１の遅延時間を、０．２５μｍＳＯＩ ＣＭＯＳ技術に基づき、回路シミュレーションで計算した結果を示す図である。
【００３３】
選択信号ＣＣから出力信号Ｙに至る経路の遅延時間が、優先的に小さくなっていることがわかる。また、この経路の遅延時間は、電源電圧１Ｖにおいて、図１７に示す従来型２−１選択回路１００における遅延時間よりも約６０％削減されていることがわかる。したがって、選択信号ＣＣから出力信号Ｙに至る経路が、回路全体のクリテイカルパスに含まれる場合、このパスの伝搬遅延時間を短縮することができる。
【００３４】
［第１の実施例の変形例］
図２１は、本発明における第１の実施例の変形例である２−１選択回路１０１ａを示す図である。
【００３５】
この２−１選択回路１０１ａは、任意の論理関数Ｆを所定の入力変数Ａｉに着目してＳＯＩ形式のＭＯＳトランジスタを用いて実現した回路を示す図である。
【００３６】
変数Ａｉ＝１であるときにおける論理関数Ｆの値をＧとし、Ａｉ＝０であるときにおける論理関数Ｆの値をＫにする。変数Ａｉを、できる限りＭＯＳトランジスタのソース、またはドレインに入力するようにしている。
【００３７】
ＳＯＩ形式のＭＯＳトランジスタではソース、またはドレインの負荷容量は、ゲートの負荷容量に比べて小さいので、図２１に示す回路構成にすることによって、変数Ａｉの入力負荷容量を削減することができ、変数Ａｉを経由する信号伝播を高速化することができる。
【００３８】
［第２の実施例］
図３〜図１４は、本発明の第２の実施例である１０８ビットキャリーセレクト型加算器１０２の各回路ブロックを示す図である。
【００３９】
図３は、本発明の第２の実施例である１０８ビットキャリーセレクト型加算器１０２の全体を示すブロック図である。
【００４０】
１０８ビットキャリーセレクト型加算器１０２は、下位ビットから順に、１６ビットの加算器ブロックＸ１〜Ｘ６と、１２ビットの加算器ブロックＸ７とによって構成されている。
【００４１】
なお、加算器Ｘ１〜Ｘ７のそれぞれに、２−１選択回路１０１が含まれている。
【００４２】
加算器ブロックＸ１を除く各加算器ブロック（加算器ブロックＸ２〜Ｘ７）では、加算入力Ａ１６〜Ａ１０７、Ｂ１６〜Ｂ１０７が与えられると同時に、下位ブロックからの桁上げ信号がある場合と無い場合との両方の場合について、仮の桁上げ信号と仮の和信号とを生成する。
【００４３】
また、加算器ブロックＸ１でも、加算入力Ａ０−１５、Ｂ０−１５に基づいて桁上げ信号、和信号を生成する。最下位ブロックＸ１からの桁上げ信号Ｃ１６が確定すると、次の１６ビットブロックＸ２において、予め生成してある仮の桁上げ信号の一方が選択され、桁上げ信号Ｃ３２として出力される。順次、上記手続きを踏み、最終的にオーバーフロー信号ＯＶＦに達する。
【００４４】
一方、和信号は、それぞれのブロックに対する桁上げ信号が確定すると同時に、仮の和信号のどちらかが選択され、出力される。桁上げ信号は、１６ビット毎にスキップするので、加算演算のクリティカルパスである桁上げ信号の伝搬を高速化することができる。
【００４５】
図４は、１０８ビットキャリーセレクト型加算器内の１６ビットの加算器ブロックＡＤ１６ＨＥＡＤを示すブロック図である。
【００４６】
１６ビットの加算器ブロックＡＤ１６ＨＥＡＤは、２−１選択回路Ｘ１〜Ｘ５と、インバータＸ６〜Ｘ１８と、４ビットの回路ブロックＸ１９〜Ｘ２２とによって構成されている。
【００４７】
４ビットブロックＸ１９は、４ビットの桁上げ伝搬加算器であり、入力Ａ０〜Ａ３、Ｂ０〜Ｂ３と桁上げ入力ＣＩＮとに基づいて、和信号Ｓ０〜Ｓ３と４ビット目の桁上げ信号とを生成する。
【００４８】
もう一方の４ビット回路ブロックＸ２０〜Ｘ２２は、それぞれの下位ビットからの桁上げがある場合と無い場合との両方の場合について、仮の桁上げ信号と仮和信号とを生成する。
【００４９】
２−１選択回路Ｘ１〜Ｘ５とインバータＸ６〜Ｘ１８とによって構成されている論理回路は、これら仮の桁上げ信号と、４ビットの回路ブロックＸ１９からの桁上げ信号とに基づいて、１６ビット目の桁上げ信号の相補信号Ｃ１６Ｂを生成する。
【００５０】
図５は、第２の実施例中の４ビットの単位ブロックＳＵＭＵＮＩＴ１（図４に示す４ビット加算器Ｘ１９）を示すブロック図である。
【００５１】
図６は、第２の実施例中の４ビットの単位ブロックＳＵＭＵＮＩＴ（図４に示す４ビット回路ブロックＸ２０〜Ｘ２２）を示すブロック図である。
【００５２】
単位ブロックＳＵＭＵＮＩＴ１は、第１の全加算器ＧＳＦＬＡＤＬＬを直列接続したリップルアダーである。
【００５３】
単位ブロックＳＵＭＵＮＩＴ１は、桁上げ入力がある場合と無い場合との２通りの場合について、桁上げ信号を発生できる半加算器ＧＳＡＤＤＩＬＬを１つと、２通りの桁上げ入力を伝搬できる全加算器ＧＳＡＤＤＬＬＬを３つ直列接続したリップルアダーとである。
【００５４】
図７は、本発明の第２の実施例における第１の全加算器ＧＳＦＬＡＤＬＬを示す回路図である。
【００５５】
第１の全加算器ＧＳＦＬＡＤＬＬは、論理ゲートＸ１〜Ｘ９と、ＭＯＳＦＥＴＭ１〜Ｍ４とによって構成されている。加算入力Ａ、Ｂと、桁上げ入力ＣＩとに基づいて、和Ｓと桁上げ信号ＣＯとを生成する。ＭＯＳＦＥＴ Ｍ１とＭ３とは、ＣＭＯＳトランスミッションゲートを構成し、下位ビットからの桁上げ信号ＣＩを上位へ伝達する役割を果たす。
【００５６】
図８は、第２の実施例における第１の半加算器ＧＳＡＤＩＬＬを示す回路図である。
【００５７】
第１の半加算器ＧＳＡＤＩＬＬは、論理ゲートＸ１〜Ｘ６と、ＭＯＳＦＥＴ Ｍ１〜Ｍ８とによって構成されている。
【００５８】
加算入力Ａ、Ｂに基づいて、仮の桁上げ信号ＣＯＬ、ＣＯＨを生成し、真の桁上げ入力ＣＣを確定すると、和Ｓを出力する。
【００５９】
図９は、第２の全加算器ＧＳＡＤＤＬＬＬを示す回路図である。
【００６０】
第２の全加算器ＧＳＡＤＤＬＬＬは、論理ゲートＸ１〜Ｘ８と、ＭＯＳＦＥＴ
Ｍ１〜Ｍ８とによって構成されている。
【００６１】
論理ゲートＸ４は、２−１選択回路を表し、図１８、１９に示す回路構成である。論理ゲートＸ４は、２通りの仮の桁上げ入力ＣＩＬ、ＣＩＨとに基づいて、２通りの仮の桁上げ出力ＣＯＬ、ＣＯＨを生成する。真の桁上げ入力ＣＣが確定すると、和Ｓを出力する。
【００６２】
図１０は、図３に示す１０８ビットキャリーセレクト型加算器１０２内の１６ビットの加算器ブロックＡＤ１６ＭＩＤを示すブロック図である。
【００６３】
１６ビットの加算器ブロックＡＤ１６ＭＩＤは、２−１選択回路Ｘ１〜Ｘ１２と、インバータＸ１３〜Ｘ３８と、４ビットの回路ブロックＸ３９〜Ｘ４２とによって構成されている。
【００６４】
４ビットの回路ブロックＸ３９〜Ｘ４２は、下位ビットからの桁上げ信号がある場合と無い場合との両方の場合について、２通りの仮の桁上げ信号を生成する。
【００６５】
２−１選択回路Ｘ１〜Ｘ１２とインバータＸ１３〜Ｘ３８とによって構成されている論理回路は、これら仮の桁上げ信号と、下段の１６ビットの加算器ブロックＡＤ１６ＭＩＤからの桁上げ信号の相補信号ＣＩＮＢとに基づいて、次段の１６ビットブロックへの桁上げ信号ＣＯ１５を生成する。
【００６６】
図１０に示す１６ビットの加算器ブロックＡＤ１６ＭＩＤの中で、２−１選択回路Ｘ１〜Ｘ４、Ｘ７〜Ｘ１２は、図１８、図１９に示す従来の２−１選択回路１００の回路構成を有し、２−１選択回路Ｘ５、Ｘ６は、図１（１）、（２）に示す実施例の２−１選択回路１０１の回路構成を有する。
【００６７】
２−１選択回路Ｘ５、Ｘ６は、選択信号から出力信号に至る経路が、１０８ビット加算器全体のクリティカルパス上に含まれるので、このパスの遅延時間が優先的に短い図１（１）、（２）に示す２−１選択回路１０１の回路構成を用いる。
【００６８】
図１１は、ＡＤ１６ＭＩＤ内の４ビット加算器ブロックＳＵＭＵＮＩＴ２を示すブロック図である。
【００６９】
４ビット加算器ブロックＳＵＭＵＮＩＴ２は、桁上げ入力がある場合と無い場合との２通りの場合について、仮の桁上げ信号を発生できる半加算器ＧＳＡＤＤＩＬＬを１つと、２通りの仮の桁上げ入力を伝搬できる全加算器ＧＳＡＤＤＬＬＬ２を３つとが直列接続されているリップルアダーである。
【００７０】
図１２は、全加算器ＧＳＡＤＤＬＬＬ２を示す回路図である。
【００７１】
全加算器ＧＳＡＤＤＬＬＬ２は、論理ゲートＸ１〜Ｘ１０と、ＭＯＳＦＥＴ Ｍ１〜Ｍ８とによって構成されている。
【００７２】
全加算器ＧＳＡＤＤＬＬＬ２が使用される場所では、仮の桁上げ信号ＣＩＬ、ＣＩＨの確定後に、真の桁上げ入力ＣＣとその相補信号ＣＣＢとが確定する。このために、２−１選択回路Ｘ４上のクリティカルパスは、選択信号から出力信号に至る経路となる。そこで、２−１選択回路Ｘ４として、２−１選択回路１０１を用い、回路動作の高速化をはかっている。
【００７３】
図１３は、図３に示す１０８ビットキャリーセレクト型加算器内の１６ビットの加算器ブロックＡＤ１６ＭＩＤ２を示すブロック図である。
【００７４】
加算器ブロックＡＤ１６ＭＩＤ２は、２−１選択回路Ｘ１〜Ｘ１２と、インバータＸ１３〜Ｘ４２と、４ビットの回路ブロックＸ４３〜Ｘ４６とによって構成されている。４ビットの回路ブロックＸ４３〜Ｘ４６は、図１１に示すＳＵＭＵＮＩＴ２であり、下位ビットからの桁上げ信号がある場合と無い場合との両方の場合について、２通りの仮の桁上げ信号を生成する。
【００７５】
２−１選択回路Ｘ１〜Ｘ１２とインバータＸ１３〜Ｘ４２とによて構成されている論理回路は、これら仮の桁上げ信号と、下位の１６ビットブロックからの桁上げ信号ＣＩＮに基づいて、次段の１６ビットブロックへの桁上げ信号ＣＯ１５を生成する。
【００７６】
２−１選択回路Ｘ１とＸ４とＸ５とＸ１２とは、１０８ビットキャリーセレクト型加算器のクリティカルパス上にあり、しかも、そのパスは、それぞれの２−１選択回路の選択信号から出力信号に至る経路を含んでいる。
【００７７】
このために、これら２−１選択回路として、図１（１）、（２）に示す実施例の２−１選択回路１０１を用い、回路動作の高速化を図っている。
【００７８】
ＡＤ１６ＭＩＤ２は、図１０に示すＡＤ１６ＭＩＤとほぼ同じ回路構成であるが、内部の２−１選択回路のより多くが、図１（１）、（２）に示す実施例の２−１選択回路１０１を採用している。これは、ＡＤ１６ＭＩＤ２が、１０８ビット加算器内で、ＡＤ１６ＭＩＤよりも高ビット側に位置しているためである。
【００７９】
２−１選択回路Ｘ１〜Ｘ１２とインバータＸ１３〜Ｘ４２とによって構成されている桁上げ信号処理部の２−１選択回路において、選択信号が被選択信号よりも、さらに遅く到着するからである。
【００８０】
図１４は、図３に示す１０８ビットキャリーセレクト型加算器（第２の実施例）内の１２ビットの加算器ブロックＡＤ１６ＭＩＤ３を示すブロック図である。
【００８１】
１２ビットの加算器ブロックＡＤ１６ＭＩＤ３は、２−１選択回路Ｘ１〜Ｘ７と、インバータＸ８〜Ｘ２９と、４ビットの回路ブロックＸ３０〜Ｘ３２とによって構成されている。４ビット回路ブロックＸ３０〜Ｘ３２は、図１１に示すＳＵＭＵＮＩＴ２であり、下位ビットからの桁上げ信号がある場合と無い場合との両方の場合について、２通りの仮の桁上げ信号を生成する。
【００８２】
２−１選択回路Ｘ１〜Ｘ７と、インバータＸ８〜Ｘ２９とによって構成されている論理回路は、これらの仮の桁上げ信号と、１２ビットの加算器ブロックＡＤ１６ＭＩＤ３よりも下位の１６ビットブロックからの桁上げ信号ＣＩＮに基づいて、次段のブロックへの桁上げ信号ＣＯ１１を生成する。
【００８３】
２−１選択回路Ｘ１〜Ｘ７の中で、その選択信号から出力信号に至る経路が、１０８ビット加算器のクリティカルパスに含まれる２−１選択回路Ｘ１とＸ２とＸ７には、図１（１）、（２）に示す実施例の２−１選択回路１０１と、この変形である後述の図１５、図１６に示す２−１選択回路１０３を用い、回路動作の高速化を図っている。
【００８４】
［第３の実施例］
図１５は、本発明の第３の実施例である２−１選択回路１０３を示すの回路図である。
【００８５】
図１６は、図１５に示す２−１選択回路１０３をブロックで示す図である。
【００８６】
２−１選択回路１０３は、図１に示す２−１選択回路１０１の変形である。
【００８７】
２−１選択回路１０３は、選択した出力の相補信号を出力し、かつ選択信号としてＣＣとその相補信号ＣＣＢとを共に入力する回路である。実現される論理関数はＹ＝ＣＣ＊！（Ａ１）＋ＣＣＢ＊！（Ａ２）である。なお、！（Ａ１）は、変数Ａ１の反転信号であり、！（Ａ２）は、変数Ａ２の変転信号である。
【００８８】
次に、２−１選択回路１０３の動作について説明する。
【００８９】
まず、変数Ａ１とＡ２が共に論理値１であるときに、ＮＡＮＤゲートＸ１、Ｘ２の出力は共に論理値１もなる。このときに、トランジスタＭ６のゲートには論理値１が入力され、トランジスタＭ４のゲートには論理値０が入力されるので、トランジスタＭ６とＭ４とによって構成されているトランスミッションゲートは非導通になる。上記と同様に、トランジスタＭ５とＭ１とによって構成されているトランスミッションゲートも非導通になる。一方、トランジスタＭ８とＭ７とＭ３とＭ２とのゲートには論理値１が入力されるので、トランジスタＭ３とＭ２とが導通状態になり、トランジスタＭ８とＭ７とが非導通になる。この結果、出力端子Ｙには論理値０が出力される。
【００９０】
変数Ａ１とＡ２とが共に論理値０であるときに、ＮＡＮＤゲートＸ１、Ｘ２の出力は共に論理値１になる。このときに、トランジスタＭ６のゲートには論理値１が入力され、トランジスタＭ４のゲートには論理値０が入力されるので、トランジスタＭ６とＭ４とによって構成されているトランスミッションゲートは非導通になる。同様に、トランジスタＭ５とＭ１とによって構成されているトランスミッションゲートも非導通になる。一方、トランジスタＭ８とＭ７とＭ３とＭ２とのゲートには論理値０が入力されるので、トランジスタＭ３とＭ２とが非導通になり、トランジスタＭ８とＭ７とが導通状態になる。この結果、出力端子Ｙには論理値１が出力される。
【００９１】
Ａ１が論理値１であり、Ａ２が論理値０であるときに、ＮＡＮＤゲートＸ１、Ｘ２の出力は、それぞれ論理値１、０になる。このときに、トランジスタＭ６のゲートには論理値０が入力され、トランジスタＭ４のゲートには論理値１が入力されるので、トランジスタＭ６とＭ４とによって構成されているトランスミッションゲートは導通状態になる。一方、トランジスタＭ５のゲートには論理値１が入力され、トランジスタＭ１のゲートには論理値０が入力されるので、トランジスタＭ５とＭ１とによって構成されているトランスミッションゲートは非導通になる。一方、トランジスタＭ８とＭ７とＭ３とＭ２とのゲートには、それぞれ、論理値０、１、１、０が入力されるので、トランジスタＭ８とＭ３とが導通状態になり、トランジスタＭ７とＭ２とが非導通になる。この結果、出力端子Ｙには、トランジスタＭ６とＭ４とによって構成されているトランスミッションゲートを通じて、選択信号ＣＣの相補信号であるＣＣＢが出力される。
【００９２】
変数Ａ１が論理値０であり、変数Ａ２が論理値１であるときに、ＮＡＮＤゲートＸ１、Ｘ２の出力は、それぞれ論理値０、１になる。このときに、トランジスタＭ６のゲートには論理値１が入力され、トランジスタＭ４のゲートには論理値０が入力されるので、トランジスタＭ６とＭ４とによって構成されるトランスミッションゲートは非導通になる。一方、トランジスタＭ５のゲートには論理値０が入力され、トランジスタＭ１のゲートには論理値１が入力されるので、トランジスタＭ５とＭ１とによって構成されているトランスミッションゲートは導通状態となる。また、トランジスタＭ８とＭ７とＭ３とＭ２とのゲートにはそれぞれ、論理値１、０、０、１が入力されるので、トランジスタＭ７とＭ２とが導通状態になり、トランジスタＭ８とＭ３とが非導通になる。この結果、出力端子Ｙには、トランジスタＭ５とＭ１とによって構成されているトランスミッションゲートを通じて、ＣＣが出力される。
【００９３】
以上から、出力端子Ｙに現れる論理関数は、Ｙ＝ＣＣ＊！（Ａ１）＋ＣＣＢ＊！（Ａ２）となる。これは、ＣＣを選択信号とし、ＣＣＢを相補信号とし、入力信号の一方を選択し、その反転信号を出力する２−１選択回路を表している。なお、！（Ａ１）は変数Ａ１の反転信号であり、！（Ａ２）は、変数Ａ２の反転信号である。
【００９４】
ところで、桁上げ信号を生成する部分では、選択回路の出力が次段の選択回路の選択信号に入力される。こうした信号経路では、選択信号の極性を調整するために、適宜インバータが挿入される。この場合、図１５に示す２−１選択回路１０３のように、予め反転されている信号を出力する２−１選択回路を用いることによって、冗長なインバータを削除することができ、より高速に桁上げ信号を生成することができる。
【００９５】
［第４の実施例］
図１７は、本発明の第４の実施例である５４×５４ビットの乗算器１０４を示す図である。
【００９６】
５４×５４ビットの乗算器１０４は、第２の実施例である１０８ビットキャリーセレクト型加算器１０２を内蔵する乗算器である。
【００９７】
部分積の生成には、２次のブースアルゴリズムを用い、部分積の加算には、ウォレスツリーを用いている。
【００９８】
ウォレスツリーを経て生成される１０８ビット長の２変数に対し、第２の実施例である１０８ビットキャリーセレクト型加算器１０２を用いて加算演算を施し、最終的な乗算結果を得る。
【００９９】
上記各実施例によれば、選択回路内部の選択信号から出力信号に至る経路の遅延時間を、優先的に短縮することができる。これによって、上記信号経路をクリティカルパス上に含む論理回路の動作を高速化することができる。
【０１００】
【発明の効果】
本発明によれば、選択回路の選択信号から出力に至る信号伝搬を高速化することができ、上記選択回路を用いた論理回路の動作を高速化することができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の第１の実施例である２−１選択回路１０１を示す図であり、ＳＯＩ形式のＣＭＯＳ回路で実現した２−１選択回路を示す図である。
【図２】２−１選択回路１０１の遅延時間を、０．２５μｍＳＯＩ ＣＭＯＳ技術に基づき、回路シミュレーションで計算した結果を示す図である。
【図３】本発明の第２の実施例である１０８ビットキャリーセレクト型加算器１０２の全体を示すブロック図である。
【図４】１０８ビットキャリーセレクト型加算器内の１６ビットの加算器ブロックＡＤ１６ＨＥＡＤを示すブロック図である。
【図５】第２の実施例中の４ビットの単位ブロックＳＵＭＵＮＩＴ１（図４に示す４ビット加算器Ｘ１９）を示すブロック図である。
【図６】第２の実施例中の４ビットの単位ブロックＳＵＭＵＮＩＴ（図４に示す４ビット回路ブロックＸ２０〜Ｘ２２）を示すブロック図である。
【図７】本発明の第２の実施例における第１の全加算器ＧＳＦＬＡＤＬＬを示す回路図である。
【図８】第２の実施例における第１の半加算器ＧＳＡＤＩＬＬを示す回路図である。
【図９】第２の全加算器ＧＳＡＤＤＬＬＬを示す回路図である。
【図１０】図３に示す１０８ビットキャリーセレクト型加算器１０２内の１６ビットの加算器ブロックＡＤ１６ＭＩＤを示すブロック図である。
【図１１】ＡＤ１６ＭＩＤ内の４ビット加算器ブロックＳＵＭＵＮＩＴ２を示すブロック図である。
【図１２】全加算器ＧＳＡＤＤＬＬＬ２を示す回路図である。
【図１３】図３に示す１０８ビットキャリーセレクト型加算器内の１６ビットの加算器ブロックＡＤ１６ＭＩＤ２を示すブロック図である。
【図１４】図３に示す１０８ビットキャリーセレクト型加算器（第２の実施例）内の１２ビットの加算器ブロックＡＤ１６ＭＩＤ３を示すブロック図である。
【図１５】本発明の第３の実施例である２−１選択回路１０３を示す回路図である。
【図１６】２−１選択回路１０３をブロックで示す図である。
【図１７】本発明の第４の実施例である５４×５４ビットの乗算器１０４を示す図である。
【図１８】２つの入力信号のうちの一方を選択して出力する従来の２−１選択回路１００を示す図である。
【図１９】従来の２−１選択回路１８をブロックで示す図である。
【図２０】従来の２−１選択回路１００における遅延時間と電源電圧との関係を示す図である。
【図２１】本発明における第１の実施例の変形例である２−１選択回路１０１ａを示す図である。
【符号の説明】
１０１、１０３、１０４…２−１選択回路、
１０２…１０８ビットキャリーセレクト型加算器、
Ｘ１〜Ｘ７…論理ゲート、
Ｍ１〜Ｍ８…ＭＯＳＦＥＴ、
ＣＣ…選択信号、
ＣＣＢ…選択信号の相補信号、
Ａ１、Ａ２…被選択信号、
Ｙ…出力信号。
Claims (3)
- 任意の組み合わせ論理関数Ｆにおいて、
所定の変数Ａｉがソースに入力され、上記変数Ａｉを論理値１に固定したときにおける任意の論理関数Ｆの値Ｇの反転信号と、上記変数Ａｉを論理値０に固定したときにおける上記論理関数Ｆの値Ｋとの論理和がゲートに入力され、出力信号Ｙがドレインに入力されている第１のＳＯＩ形式のｐＭＯＳトランジスタと；上記変数Ａｉがソースに入力され、上記論理関数Ｇと上記論理関数Ｋの反転信号との論理積がゲートに入力され、上記出力信号Ｙがドレインに接続されている第１のＳＯＩ形式のｎＭＯＳトランジスタと；
上記変数Ａｉの反転信号がソースに入力され、上記論理関数Ｇと上記論理関数Ｋの反転信号との論理和がゲートに入力され、上記出力信号Ｙがドレインに入力されている第２のＳＯＩ形式のｐＭＯＳトランジスタと；
上記変数Ａｉの反転信号がソースに入力され、上記論理関数Ｇの反転信号と上記論理関数Ｋとの論理積がゲートに入力され、上記出力信号Ｙがドレインに入力されている第２のＳＯＩ形式のｎＭＯＳトランジスタと；
第４のＳＯＩ形式のｐＭＯＳトランジスタのドレインがソースに接続され、上記論理関数Ｋの反転信号がゲートに入力され、上記出力信号Ｙがドレインに接続された第３のＳＯＩ形式のｐＭＯＳトランジスタと；
第４のＳＯＩ形式のｎＭＯＳトランジスタのドレインがソースに接続され、上記論理関数Ｋの反転信号がゲートに入力され、上記出力信号Ｙがドレインに接続された第３のＳＯＩ形式のｎＭＯＳトランジスタと；
電源端子にソースが接続され、上記論理関数Ｇの反転信号がゲートに入力され、上記第３のＳＯＩ形式のｐＭＯＳトランジスタのソースがドレインに接続されている第４のＳＯＩ形式のｐＭＯＳトランジスタと；
接地端子にソースが接続され、上記論理関数Ｇの反転信号がゲートに接続され、上記第３のＳＯＩ形式のｎＭＯＳトランジスタのソースがドレインに接続されている第４のＳＯＩ形式のｎＭＯＳトランジスタと；
によって、上記論理関数が実現されることを特徴とするＳＯＩ形式のＣＭＯＳ論理回路。 - ＳＯＩ形式の選択回路において、
選択信号Ａｉがソースに入力され、上記選択信号Ａｉが論理値１であるときに出力される被選択信号をＧとし、上記選択信号Ａｉが論理値０であるときに出力される被選択信号をＫとし、上記被選択信号Ｇの反転信号と、上記被選択信号Ｋとの論理和がゲートに入力され、出力信号Ｙがドレインに入力されている第１のＳＯＩ形式のｐＭＯＳトランジスタと；
上記選択信号Ａｉがソースに入力され、上記被選択信号Ｇと上記被選択信号Ｋの反転信号との論理積がゲートに入力され、上記出力信号Ｙがドレインに接続されている第１のＳＯＩ形式のｎＭＯＳトランジスタと；
上記選択信号Ａｉの反転信号がソースに入力され、上記被選択信号Ｇと上記被選択信号Ｋの反転信号との論理和がゲートに入力され、上記出力信号Ｙがドレインに入力されている第２のＳＯＩ形式のｐＭＯＳトランジスタと；
上記選択信号Ａｉの反転信号がソースに入力され、上記被選択信号Ｇの反転信号と上記被選択信号Ｋとの論理積がゲートに入力され、上記出力信号Ｙがドレインに入力されている第２のＳＯＩ形式のｎＭＯＳトランジスタと；
第４のＳＯＩ形式のｐＭＯＳトランジスタのドレインがソースに接続され、上記被選択信号Ｋの反転信号がゲートに入力され、上記出力信号Ｙがドレインに接続された第３のＳＯＩ形式のｐＭＯＳトランジスタと；
第４のＳＯＩ形式のｎＭＯＳトランジスタのドレインがソースに接続され、上記被選択信号Ｋの反転信号がゲートに入力され、上記出力信号Ｙがドレインに接続された第３のＳＯＩ形式のｎＭＯＳトランジスタと；
電源端子にソースが接続され、上記被選択信号Ｇの反転信号がゲートに入力され、上記第３のＳＯＩ形式のｐＭＯＳトランジスタのソースがドレインに接続されている第４のＳＯＩ形式のｐＭＯＳトランジスタと；
接地端子にソースが接続され、上記被選択信号Ｇの反転信号がゲートに接続され、上記第３のＳＯＩ形式のｎＭＯＳトランジスタのソースがドレインに接続されている第４のＳＯＩ形式のｎＭＯＳトランジスタと；
を有することを特徴とするＳＯＩ形式の選択回路。 - ＳＯＩ形式のＣＭＯＳ論理回路のクリティカルパスが、上記選択回路の選択信号から出力信号に至る信号伝搬経路を含む場合に、上記選択回路として、ＳＯＩ形式のＣＭＯＳ回路によって構成され、２つの入力信号のうちの一方を選択する選択回路において、
選択信号Ａｉがソースに入力され、上記選択信号Ａｉが論理値１であるときに出力される被選択信号をＧとし、上記選択信号Ａｉが論理値０であるときに出力される被選択信号をＫとし、上記被選択信号Ｇの反転信号と、上記被選択信号Ｋとの論理和がゲートに入力され、出力信号Ｙがドレインに入力されている第１のＳＯＩ形式のｐＭＯＳトランジスタと；
上記選択信号Ａｉがソースに入力され、上記被選択信号Ｇと上記被選択信号Ｋの反転信号との論理積がゲートに入力され、上記出力信号Ｙがドレインに接続されている第１のＳＯＩ形式のｎＭＯＳトランジスタと；
上記選択信号Ａｉの反転信号がソースに入力され、上記被選択信号Ｇと上記被選択信号Ｋの反転信号との論理和がゲートに入力され、上記出力信号Ｙがドレインに入力されている第２のＳＯＩ形式のｐＭＯＳトランジスタと；
上記選択信号Ａｉの反転信号がソースに入力され、上記被選択信号Ｇの反転信号と上記被選択信号Ｋとの論理積がゲートに入力され、上記出力信号Ｙがドレインに入力されている第２のＳＯＩ形式のｎＭＯＳトランジスタと；
第４のＳＯＩ形式のｐＭＯＳトランジスタのドレインがソースに接続され、上記被選択信号Ｋの反転信号がゲートに入力され、上記出力信号Ｙがドレインに接続された第３のＳＯＩ形式のｐＭＯＳトランジスタと；
第４のＳＯＩ形式のｎＭＯＳトランジスタのドレインがソースに接続され、上記被選択信号Ｋの反転信号がゲートに入力され、上記出力信号Ｙがドレインに接続された第３のＳＯＩ形式のｎＭＯＳトランジスタと；
電源端子にソースが接続され、上記被選択信号Ｇの反転信号がゲートに入力され、上記第３のＳＯＩ形式のｐＭＯＳトランジスタのソースがドレインに接続されている第４のＳＯＩ形式のｐＭＯＳトランジスタと；
接地端子にソースが接続され、上記被選択信号Ｇの反転信号がゲートに接続され、上記第３のＳＯＩ形式のｎＭＯＳトランジスタのソースがドレインに接続されている第４のＳＯＩ形式のｎＭＯＳトランジスタと；
を有するＳＯＩ形式の選択回路が使用されていることを特徴とする論理回路。
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