DE60108388T2 - Burst-architektur für flashspeicher - Google Patents

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Description

  • Die vorliegende Erfindung betrifft generell Halbleitervorrichtungen. Insbesondere betrifft die vorliegende Erfindung eine Burst-Architektur für einen Flash-Speicher.
  • Bei einem Flash-Random-Access-Speicher (RAM), der üblicherweise eher als Flash-Speicher bekannt ist, handelt es sich um eine Form eines nichtflüchtigen Speichers, bei dem eine Speicherzellen-Konzept mit einem Floating Gate verwendet wird. Den Speicherzellen-Eingängen werden High-Spannungen zugeführt, um Ladung an dem Floating Gate zu programmieren oder zu speichern oder um Ladung an dem Floating Gate zu löschen oder zu entfernen. Das Programmieren erfolgt über Heisselektronenübertragung, um Ladung an dem Floating Gate zu platzieren, während beim Löschen die Fowler-Nordheim-Tunnelung genutzt wird, bei der Elektronen ein dünnes dielektrisches Material durchdringen, wodurch der Betrag elektrischer Ladung an dem Floating Gate reduziert wird. Das Löschen einer Zelle setzt den logischen Wert der Zelle auf "1", während das Programmieren der Zelle den logischen Wert auf "0" setzt. Abgesehen von Programmier- oder Lösch-Operationen arbeitet ein Flash-Speicher ähnlich wie ein für beliebigen Zugriff ausgelegter Nurlesespeicher (ROM). Herkömmlicherweise wird ein Flash-Speicher-Chip, der Flash-Speicher-Speicherzellen und eine Stützungs-Logik/-Schaltung enthält, hergestellt, indem Schichten aus Halbleitermaterial und Verbindungsschichten aus Polysilicium und erste und zweite Metallschichten auf einem Substrat ausgebildet werden. Es ist ersichtlich, dass in diesem Zusammenhang zahlreiche IC-Schaltungs-Herstellungstechniken, bei denen eine oder mehrere Schichten verwendet werden, angewandt werden können.
  • Flash-Speicher unterliegen dem Erfordernis, kontinuierlich anspruchsvollere Standards der System-Leistungsfähigkeit zu erfüllen. Ein Gebiet, in dem Möglichkeiten zur Steigerung der Leistung eines Flash-Speichers liegen, ist das Gebiet der Burst-Modus-Flash-Speicher. Es wäre wünschenswert, einen Hochleistungs-Flash-Speicher zu implementieren, der in der Lage ist, einen verbesserten Burst-Modus-Betrieb durchzuführen.
  • In dem IBM Technical Disclosure Bulletin, Jahrgang 20, Nr. 12, Mai 1988, Armonk, N.Y., USA, ist auf 5. 339 bis 341 unter dem Titel "Increasing data read rate from memories" ein Verfahren zum Erhöhen der Rate beschrieben, mit der Daten aus einem Speicher gelesen werden können, wobei dieses Verfahren die Verwendung zweier oder mehr Speichereinheiten involviert, dahingehend, dass an dem Ausgang ein Datenstrom erzeugt wird, bei dem Daten von jedem Speicher mit denjenigen von dem anderen Speicher bzw. den anderen Speichern verschachtelt sind.
  • EP-A-0 821 363 beschreibt eine DRAM-Halbleiterspeichervorrichtung mit vereinfachten Lese- und Schreib-Schaltungen. Es ist eine Schaltung beschrieben, die ein geradzahliges Speicherzellen-Array und ein ungeradzahliges Speicherzellen-Array mit verschiedenen Steuerelementen aufweist.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • 1 zeigt ein Zeitsteuerungsdiagramm zwecks Veranschaulichung der Grund-Arbeitsweise eines Beispiels einer Burst-Modus-Zugriffsfunktion bei einem Speicher;
  • 2 zeigt ein Blockschaltbild eines Speichers, bei dem ein Beispiel einer Burst-Modus-Architektur gemäß einer derzeit bevorzugten Ausführungsform realisiert ist;
  • 3 zeigt ein Zeitsteuerungsdiagramm zwecks Veranschaulichung der Grund-Arbeitsweise des Beispiels der Burst-Modus-Architektur gemäß 2;
  • 4 zeigt ein Schaltbild eines Beispiels eines Adress-Gültig-Puffers bei dem Speicher gemäß 2;
  • 5 zeigt ein Schaltbild eines Beispiels eines Takt-Puffers bei dem Speicher gemäß 2;
  • 6 zeigt ein Schaltbild eines Beispiels einer Zeitgebungs-Steuereinheit bei dem Speicher gemäß 2;
  • 7 zeigt ein Schaltbild des Adress-Puffer-Blocks bei dem Speicher gemäß 2;
  • 8 zeigt ein Schaltbild eines Beispiels einer Adress-Puffer-Stufe bei dem Adress-Puffer-Block gemäß 7;
  • 9 zeigt ein Schaltbild eines Beispiels einer Adress-Puffer-Stufe, die speziell für das Bit niedrigster Signifikanz der Adresse in dem Adress-Puffer-Block gemäß 7 vorgesehen ist;
  • 10 zeigt ein Schaltbild eines Beispiels einer Takt-Schaltung bei dem Speicher gemäß 2; und
  • 11 zeigt ein Schaltbild zur Veranschaulichung von Beispielen von Detektions-, Halte- und Ausgangsschaltungen bei dem Speicher gemäß 2.
  • DETAILLIERTE BESCHREIBUNG DER DERZEIT BEVORZUGTEN AUSFÜHRUNGSFORMEN
  • Flash-Speicher unterliegen dem Erfordernis, stetig anspruchsvollere Standards der System-Leistungsfähigkeit zu erfüllen. Ein Gebiet, in dem noch Möglichkeiten zur Verbesserung der Leistungsfähigkeit von Flash-Speichern vorhanden sind, ist das Gebiet der Burst-Modus-Flash-Speicher. Bei den hier beschriebenen derzeit bevorzugten Ausführungsformen wird ein Hochleistungs-Flash-Speicher implementiert, der zu einem verbesserten Burst-Modus-Betrieb in der Lage ist.
  • Allgemein ausgedrückt beinhaltet ein Burst-Modus-Betrieb das Erzeugen von Daten, vorzugsweise in Form von Datenwörtern, am Ausgang des Speichers synchron mit einem Takt- oder Zeitsteuerungs-Signal. Auf die Stellen der Kern-Speicherzellen, an denen die Daten gespeichert sind, wird mittels einer Kern-Zell-Adress- und Dekodier-Logik zugegriffen. Im Burst-Modus-Betrieb wird eine Angangs-Adresse dem Speicher zugeführt oder von diesem erzeugt. Im Burst-Modus-Betrieb werden nachfolgende Adressen, die den Speicherzellen-Stellen entsprechen, intern von dem Speicher erzeugt, statt an dem Speicher aus einer extern vom Speicher gelegenen Quelle empfangen zu werden. Schließlich werden Daten in Form von Datenwörtern, die an Speicherstellen gespeichert sind, welche diesen anfänglichen und nachfolgenden intern erzeugten Adressen entsprechen, synchron mit einem Zeitsteuerungssignal an dem Ausgang des Speichers erzeugt.
  • 1 zeigt ein Zeitsteuerungsdiagramm zur Veranschaulichung der Grund-Arbeitsweise des Beispiels einer Burst-Modus-Zugriffsfunktion bei einem Speicher. Im Falle eines Burst-Betriebs wird eine Anfangs-Adresse an einen Eingang des Speichers angelegt, die in 1 als ein Signal ADDRESS gezeigt ist. Generell handelt es sich bei der Anfangs-Adresse um ein Mehr-Bit-Signal. Ein Signal ADDRESS VALID, das in Reaktion auf eine gültige Anfangs-Adresse erfolgt, befindet sich normalerweise im High-Zustand, geht jedoch in den Low-Zustand über, um anzuzeigen, dass dem Speicher eine gültige Anfangs-Adresse zugeführt worden ist. Somit ist das Signal ADDRESS VALID ein Low-Aktiv-Signal. Ein CLOCK-Signal dient der Zeitsteuerung für den Burst-Betrieb. Die Taktimpulse des in 1 gezeigten CLOCK-Signals sind bezeichnet mit C–1, C0, C1, C2, C3 bzw. C4. Eine DATA-Signal repräsentiert die Information, die an dem Ausgang des Speichers erscheint. Generell entspricht jedes Bit des Ausgangssignals der Information, die in einer Kern-Zelle des Speichers gespeichert ist. Typsicherweise handelt es sich bei dem DATA-Signal um ein Mehr-Bit-Signal, das der in einer Reihe von Speicherzellen des Speichers gespeicherten Information entspricht. Der schraffierte Bereich in 1 stellt die Grenze des vernachlässigbaren Bereichs dar, in dem der Wert des DATA-Signals unbestimmt ist und/oder nicht relevant für den Betrieb der Schaltung ist.
  • Der gesamte Betrieb des Speichers schreitet in Reaktion auf eine gültige Anfangs-Adresse fort, die an einem Eingang des Speichers eingegeben wird. Das Signal ADDRESS VALID lädt das gegebene gültige Anfangs-ADDRESS-Signal an der Abstiegsflanke des Signals ADDRESS VALID in den Speicher. An der Anstiegsflanke des Taktimpulses Co des CLOCK-Signals wird die Anfangs-Adresse in dem Speicher gehalten oder gespeichert, z. B. in einem Adress-Puffer. An der ersten Abstiegsflanke des CLOCK-Signals, nachdem das Signal ADDRESS VALID in den Low/Aktiv-Zustand übergeht, in diesem Fall der Abstiegsfanke des Taktimpulses Co, geht das Signal ADRESS VALID in seinen Ruhezustandwert high über.
  • Die Zeitperiode zwischen der Abstiegsflanke des Signals ADDRESS VALID und der Anstiegsflanke des Taktimpulses C4 des CLOCK-Signals wird als der Anfangszustand bezeichnet. Während des Anfangszustands muss der Speicher bereit für den Burst-Betrieb sein. Der Anfangszustand enthält eine bestimmte Anzahl N von Taktimpulsen.
  • Im Anschluss an die Anzahl N von Taktimpulsen (in 1 beträgt die Anzahl N vier) werden an jeder Anstiegsflanke des CLOCK-Signals vier Datenworte aus dem Speicher herausgetaktet. Vorzugsweise ist die Anzahl N der Taktimpulse durch das System voreingestellt. Um ein korrektes Funktionieren des Systems zu ermöglichen, sollten die ersten Daten D0 vor der Anstiegsflanke des Taktimpulses C4 bereit und gültig sein, so dass das System die ersten Daten D0 an oder nach der Anstiegsflanke des Taktimpulses C4 aussenden kann. Die zweiten Daten sollten vor der Anstiegsflanke des Taktimpulses C5 bereit sein. In ähnlicher Weise sollten die dritten Daten D2 vor der Anstiegsflanke des (in 1 nicht gezeigten) nächsten Taktimpulses des CLOCK-Signals bereit sein, usw. Die derzeit bevorzugte Ausführungsform und weitere Ausführungsformen und Variationen dieser Ausführungsformen machen die Architektur verfügbar, mit der diese Burst-Betriebsart-Funktion effektiv realisiert werden kann.
  • Die nun zu erläuternde 2 zeigt ein Blockschaltbild eines Speichers 200. Bei der gezeigten Ausführungsform ist der Speicher 200 als Flash-Speicher konfiguriert, der als Komplementär-Metalloxid-Halbleiter-(CMOS-)IC-Schaltung zum Speichern digitaler Daten ausgebildet ist. Der Speicher 200 kann jedoch in jeder anderen geeigneten Form vorgesehen sein, und in der Tat können die hier beschriebenen Prinzipien an jeder anderen geeigneten Schaltung angewandt werden, bei dem ein Teil des Arbeit der Schaltung einen Burst-Modus-Betrieb involviert. In dem Speicher 200 ist ein Beispiel einer Burst-Modus-Architektur gemäß einer derzeit bevorzugten Ausführungsform realisiert. Der Speicher 200 enthält ein Kern-Zeilen-Array 202, einen Dekodierer 204, einen Adress-Gültig-Puffer 206, einen Adress-Puffer-Block 208, eine Zeitgebungs-Steuerschaltung 210, eine Takt-Zählerschaltung 212, einen Takt-Puffer 214, eine erste Reihe von Leseverstärkern, beginnend mit S/ALO 216 und endend mit S/ALM 220, eine zweite Reihe von Leseverstärkern, beginnend mit S/ALO 218 und endend mit S/ALM 222, eine Reihe von Halteschaltungen, beginnend mit LATCHLO 224 und LATCHHO 226 und endend mit LATCHLM 228 und LATCHHM 230, eine Reihe von Daten-Multiplexern, beginnend mit MO 232 und endend mit MM 234, und eine Reihe von Ausgangspuffern, beginnend mit OUTBUFO 236 und endend mit OUTBUFM 238.
  • Bei einem Eingangssignal PD handelt es sich um ein Power-Down-Signal, das zum Herunterfahren der Energiezufuhr zum Speicher 200 verwendet wird. Insbesondere wird das Eingangssignal PD an einen Eingang, vorzugsweise einen externen Eingang, des Speichers 200 angelegt und an dem Adress-Gültig-Puffer 206, dem Adress-Puffer-Block 208 und dem Takt-Puffer 214 empfangen. Wenn sich das eingegebene Signal PD in einem logischen High-Zustand befindet, deaktiviert das eingegebene Signal PD effektiv die verschiedenen Pufferschaltungen 206, 208, 214. Vorzugsweise werden, wenn das eingegebene Signal PD logisch low ist, der Speicher und die verschiedenen Pufferschaltungen 206, 208, 214 deaktiviert.
  • Ein Takt- oder Zeitsteuerungssignal CLK wird an einen Eingang, vorzugsweise einen externen Eingang, des Speichers 200 angelegt und an dem Takt-Puffer 214 empfangen. Das Taktsignal CLK kann z. B. an einen System- oder einen Mikroprozessor-Taktgeber angelegt werden, der extern von dem Speicher 200 arbeitet. Vorzugsweise bestimmt das CLK-Signal die grundlegende Zeitsteuerung und die interne Betriebsfrequenz des Speichers 200. Vorzugsweise werden auch weitere Taktsignale oder Zeitsteuerungssignale ganz oder teilweise aus dem CLK-Signal erzeugt, wie hier beschrieben. Beispielsweise ist das CLCK-Signal ein Zeitsteuerungssignal, das von dem Takt-Puffer 214 erzeugt wird und das der Takt-Zählerschaltung 212 und dem Adress-Gültig-Puffer 206 zugeführt wird. Wenn das Taktsignal PD sich in einem logischen Low-Zustand befindet und der Speicher 200 aktiviert ist, folgt das CLCK-Signal dem CLK-Signal.
  • Ein Adress-Gültig-Signal ADV wird an einen Eingang, vorzugsweise einem externen Eingang, des Speichers 200 angelegt und an dem Adress-Gültig-Puffer 206 empfangen. Das ADV-Signal zeigt an, ob ein Anfangs-Adress-Signal ADD gültig ist oder nicht. Das Anfangs-Adress-Signal ADD wird an einen Eingang, vorzugsweise einem externen Eingang, des Speichers 200 angelegt und an dem Adress-Puffer-Block 208 empfangen. Der Adress-Puffer-Block 208 enthält eine Reihe von Adress-Puffern. Vorzugsweise sind die Adress-Puffer kaskadenartig in einer Kette angeordnet, wie in 7 gezeigt ist und noch detailliert beschrieben wird. Jeder Adress-Puffer der Kette von Adress-Puffern ist zum Erzeugen und Speichern eines Adress-Bits konfiguriert. Bei dem Speicher 200 gemäß 2 existieren n + 1 Adress-Puffer in dem Adress-Puffer-Block 208, die jeweils ein betreffendes Bit Add0, Add1, Add2, ... Addn des Anfangs-Adress-Signals ADD empfangen und ein jeweiliges Bit A0, A1, A2, ... An des aktuellen Adress-Signals ADDP erzeugen und speichern. Diese Adress-Bits A0, A1, A2, ... An bilden das aktuelle Adress-Signal ADDP, eine Adresse mit n + 1 Bits. Vorzugsweise werden die Adress-Bits A0, A1, A2, ... An von dem Dekodierer 204 erzeugt. Das Adress-Bit A0 ist das Bit niedrigster Signifikanz der Adresse und wird von dem ersten Adress-Puffer in der Adress-Puffer-Kette in dem Adress-Puffer-Block 208 erzeugt und gespeichert. Das Adress-Bit A0 dient vorzugsweise als Steuersignal und wird jedem Daten-Multiplexer der Reihe von Daten-Multiplexern, die mit MO 232 beginnen und mit MM 234 enden, zugeführt. Vorzugsweise wählt jeder Daten-Multiplexer Datenwörter entsprechend dem Übergang des Steuersignals A0 aus. Vorzugsweise ist es nicht erforderlich, dass das Steuersignal A0 dem Dekodierer 204 zugeführt wird. Dies bedeutet, das bei der hier vorliegenden Beschreibung von dem Verständnis ausgegangen werden soll, dass sich das aktuelle Adress-Signal generell auf die Adress-Bits A0, A1, A2, ... An mit oder ohne das Steuersignal A0 bezieht, was für den Kontext gilt, innerhalb dessen das vorliegende Adress-Signal ADDP beschrieben wird. Beispielsweise wird in 2 das Steuersignal A0 an die Zeitgebungs-Steuerschaltung 210 sowie an die Daten-Multiplexer 232 ... 234 ausgegeben, wird jedoch nicht an den Dekodierer 204 ausgegeben.
  • Ein Kern-Zell-Array 202 enthält mehrere Kern-Zellen, von denen jede zum Speichern von Daten konfiguriert ist. Vorzugsweise handelt es sich bei dem Kern-Zell-Array um ein Set von Flash-Speicher-Zellen. Bei anderen Ausführungsformen können jedoch auch andere nichtflüchtige Speicher verwendet werden. Vorzugsweise sind die Arrays in Worten und dann in Sektoren organisiert und können entweder byte- oder wort-adressierbar sein. Bei einigen Anwendungsfällen kann jede Kern-Zelle ein einzelnes Daten-Byte spei chern; bei anderen Anwendungsfällen kann jede Kern-Zelle zwei oder mehr Daten-Bits speichern. Bei der derzeit bevorzugten Ausführungsform sind die Kern-Zellen des Kern-Zell-Arrays 202 für Wort-Zugriff ausgelegt, und durch das vorliegende Adress-Signal ADDP an dem Adress-Puffer-Block 208 wird auf zwei Datenwörter gleichzeitig zugegriffen. Das vorliegende Adress-Signal ADDP aus dem Adress-Puffer-Block 208 wird von dem Dekodierer 204 dekodiert. Vorzugsweise enthält der Dekodierer 204 Reihen- und Spalten-Dekodierschaltungen, wie z. B. X- und Y-Dekodierer. X- und Y-Dekodierer sind auf dem Gebiet von Halbleiterspeichern und insbesondere von Flash-Speichern weithin bekannt. Einige Beispiele von Flash-Speicher-Dekodierer-Implementierungen sind beschrieben in dem U.S.-Patent Nr. 5,867,430 von Chen et al. sowie dem U.S.-Patent Nr. 5,847,998 von Van Buskirk et al, die hiermit durch Verweis einbezogen werden.
  • Der Dekodierer 204 verbindet entsprechende Spalten des Kern-Zell-Arrays 202 der ersten Reihe mit der ersten Reihe von Leseverstärkern S/ALO 216 ... S/ALM 220 und der zweiten Reihe von Leseverstärkern S/ALO 218 ... S/ALM 222. Die erste Reihe und die zweite Reihe von Leseverstärkern detektieren den Strom in gewählten Kern-Zellen, die ein Paar von Datenwörtern des Kern-Zell-Arrays 202 bilden, und bestimmen den binären Zustand der in den gewählten Kern-Zellen gespeicherten Daten, die ein Paar von Datenwörtern bilden, auf die gleichzeitig durch das aktuelle Adress-Signal ADDP an dem Adress-Puffer-Blick 208 zugegriffen wird. Generell existieren M + 1 Leseverstärker in jeder der ersten Reihe von Leseverstärkern und der zweiten Reihe von Leseverstärkern. Bei einer bevorzugten Ausführungsform des Speichers 200 existieren M + 1 Leseverstärker in der ersten Reihe von Leseverstärkern, um ein 16-Bit-Datenwort aus dem Kern-Zell-Array 202 zu lesen. In ähnlicher Weise existiert bei einer bevorzugten Ausführungsform des Speichers 200 eine Anzahl von M + 1 = 16 Leseverstärkern in der zweiten Reihe von Leseverstärkern, um ein 16-Bit-Datenwort aus dem Kern-Zell-Array 202 zu lesen.
  • Ein Paar von Datenwörtern in dem Speicher 200 zu einem bestimmten Zeitpunkt kann als high oder low gekennzeichnet werden. Ein High-Datenwort entspricht einem logischen High-Wert des Steuersignals A0, während ein Low-Datenwort einem logischen Low-Wert des Steuersignals A0 entspricht. Die High-Datenwörter werden von den High-Leseverstärkern, d. h. der zweiten Reihe von Leseverstärkern S/ALO 218 ... S/ALM 222 detektiert, während die Low-Datenwörter von den Low-Leseverstärkern, d. h. der ersten Reihe von Leseverstärkern S/ALO 216 ... S/ALM 220 detektiert werden. Das Steuersignal A0 von dem Adress-Puffer-Block 208 wird verwendet, um unter den High- und Low-Datenwörtern zu wählen, auf die der Zugriff aus dem Speicher 200 an der Reihe von Daten-Multiplexern 232 ... 234 erfolgt.
  • Ein Ausgangs-Aktivierungssignal OE wird an einen Eingang, vorzugsweise einen externen Eingang, der Speicher 200 angelegt und an der Reihe von Ausgangs-Puffern, beginnend mit OUTBUFO 236 und endend mit OUTBUFM 238, empfangen. Die Ausgangs-Puffer 236 ... 238 empfangen das Datenwort (high oder low) von Kern-Zell-Daten. Vorzugsweise erzeugen die Ausgangs-Puffer 236 ... 238 zusammen auf das Ausgangs-Aktivierungssignal OE hin ein Mehr-Bit Datenwort-Signal DATA an einem Ausgang des Speichers 200 zwecks Verwendung extern vom Speicher 200. Typischerweise entspricht das DATA-Signal der Information, die in einer Reihe von Kern-Speicherzellen gespeichert ist, die als Datenwörter des Speichers 200 adressierbar sind. Vorzugsweise alterniert das DATA-Signal zwischen einem High-Datenwort und einem Low-Datenwort, je nach dem Steuersignal A0 und dem Aktivierungssignal OE. Bei der bevorzugten Ausführungsform des Speichers 200 hat das DATA-Signal eine Länge von 16 Bits. Weitere Schaltungen, die in 2 nicht gezeigt sind, ermöglichen und erleichtern das Spannungs-Boosting, Programmieren, Lesen, Verifizieren, Löschen und das Durchführen weiterer Operationen, wie es für den Betrieb der einzelnen Kern-Zellen des Kern-Zell-Arrays 202 erforderlich ist.
  • Ein Signal ATDAd wird von dem Adress-Gültig-Puffer 206 erzeugt und der Zeitgebungs-Steuerschaltung 210 zugeführt. Wenn sich das Eingangssignal PD in einem logischen Low-Zustand befindet und der Speicher 200 aktiviert ist, folgt das ATDAd-Signal dem ADV-Signal. Ein Signal adv wird von dem Adress-Gültig-Puffer 206 erzeugt und dem Adress-Puffer-Block 208 und der Takt-Zählerschaltung 212 zugeführt. Ein Signal STP wird von der Takt-Zählerschaltung 212 erzeugt und dem Takt-Puffer 214 zugeführt. Ein Adressübergangs-Detektionssignal wird von der Zeitgebungs-Steuerschaltung 210 erzeugt und dem Adress-Puffer-Block 208 und insbesondere dem ersten Adress-Puffer in der Kette von Adress-Puffern zugeführt, wie in 7 gezeigt ist und noch detailliert beschrieben wird. Ein Signal EQ und ein Signal LT werden beide von der Zeitgebungs-Steuerschaltung 210 erzeugt und werden jedem Leseverstärker der ersten Reihe von Leseverstärkern S/ALO 216 ... S/ALM 220 und der zweiten Reihe von Leseverstärkern S/ALO 218 ... S/ALM 222 zugeführt. Ein Signal LD wird von der Zeitgebungs-Steuerschaltung 210 erzeugt und wird jeder Haltschaltung der Reihe von Halteschaltungen zugeführt, beginnend mit LATCHLO 224 und LATCHHO 226 und endend mit LATCHLM 228 und LATCHHM 230. Ein Signal CLKT wird von der Zeitgebungs-Steuerschaltung 210 erzeugt, und dieses Signal ist ein Zeitsteuerungssignal, das dem Takt-Puffer 214 zugeführt wird. Bei einem Signal CLKI handelt es sich um ein weiteres Zeitsteuerungssignal, das von dem Takt-Puffer 214 erzeugt wird und das dem Adress-Puffer-Block 208 und insbesondere jedem Adress-Puffer in der Kette von Adress-Puffern zugeführt wird.
  • Die nun zu erläuternde 3 ist ein Zeitsteuerungsdiagramm zur Veranschaulichung des grundlegenden Betriebs eines Beispiels der Burst-Architektur gemäß 2. Insbesondere zeigt 3 den Anfangs-Zustand und die auf den Anfangs-Zustand folgende Periode des Speichers 200. Die schraffierte Bereiche in 3 zeigen die Grenzen der vernachlässigbaren Bereiche, in denen die Werte der Signale unbestimmt sind und/oder für den Betrieb der Schaltung nicht relevant sind. In 3 aktiviert die Abstiegsflanke 301 des Eingangssignals PD den Speicher 200. Als Ergebnis folgt das CLKC-Signal dem CLK-Signal, so dass die Zeitsteuerungskurve für beide Signale als CLK(CLCK) gezeigt ist. Eine gültige Anfangs-Adresse ADD wird dem Speicher 200 zugeführt. Das ADV-Signal geht auf low, um anzuzeigen, dass ein gültiges Adress-ADD an dem Adress-Puffer-Block 208 vorhanden ist. Die Abstiegsflanke 306 des ADV-Signals bewirkt, dass das adv-Signal von dem Adress-Gültig-Puffer 206 auf low geht und das ATDAd-Signal von dem Adress-Gültig-Puffer 206 ebenfalls auf low geht. Die Anstiegsflanke 304 des adv-Signals lädt die Bits des Anfangs-Adress-ADD in den Adress-Puffer-Block 208, so dass das aktuelle Adress-ADDP-Signal zunächst der Anfangs-Adresse ADD gleich ist. Die Abstiegsflanke 304 des adv-Signals bewirkt, dass das STP-Signal aus der Takt-Zählerschaltung 212 auf high geht. Mit der Anstiegsflanke 303 des STP-Signals hört das CLKI-Signal auf, dem CLK-Signal zu folgen, und bleibt low, wobei es der nächsten Anstiegsflanke 308 des CLK-Signals folgt. Zudem setzt die Abstiegsflanke 304 des adv-Signals die Takt-Zählerschaltung 212 zurück, so dass die Schaltung 212 beginnt, die Anzahl von Takt-Impulsen des CLCK-Signal (und somit das CLK-Signal) zu zählen. Die Takt-Impuls des in 1 gezeigten CLK-Signals sind bezeichnet mit C–1, C0, C1, C2, C3, C4, C5, C6 bzw. C7. Die Anstiegsflanke 308 des ersten Takt-Impulses C0 bewirkt, dass das adv-Signal auf high geht. Die Anstiegsflanke 302 des adv-Signals hält die Mehr-Bit-Adresse ADD in dem Adress-Puffer-Block 208. Die Abstiegsflanke 305 des ATDAd triggert einen ATD-Signal-Impuls aus der Zeitgebungs-Steuerschaltung 210. Die Anstiegsflanke 310 des ATD-Signals setzt den Adress-Puffer-Block 208 derart, dass das vorliegende Adress-Signal inkrementiert werden kann, ohne dass das Steuersignal A0 verändert wird. Obwohl bei dem in dem Zeitsteuerungs-Schaubild gemäß 3 gezeigten Beispiel das Steuersignal A0 anfangs nach der Abstiegsflanke 304 des adv-Signals low ist, kann bei anderen Beispielen das Steuersignal A0 selbstverständlich nach der Abstiegsflanke 304 high sein.
  • Die Abstiegsflanke 312 des ATD-Signals bei im Low-Zustand befindlichen LD-Signal triggert einen Signal-Impuls und eine Anstiegsflanke 330 des EQ-Signals und initiiert somit einen ersten oder Initial-Zugriff auf das Kern-Zell-Array 202 gemäß 2. Vorzugsweise sind die Kern-Zellen des Kern-Zell-Arrays 202 word-adressierbar. Die Kern-Zell-Stellen, an denen die Daten wörter für die anfänglichen und nachfolgenden Zugriffe gespeichert sind, werden von den Bits des aktuellen Adress-Signals ADDP gewählt. Für den anfänglichen Zugriff nimmt das aktuelle Adress-Signal ADDP den Wert des Anfangs-Adress-Signals ADD an. Das Anfangs-Adress-Signals ADD, das vom Adress-Puffer-Block 208 gespeichert und erzeugt wird, greift z. B. gleichzeitig auf zwei Datenwörter des Speichers zu. Bei der derzeit bevorzugten Ausführungsform hat jedes Datenwort eine Länge von 16 Bits. Durch nachfolgende Adressen ADDP, die vom Adress-Puffer-Block 208 gespeichert und erzeugt werden, wird z. B. gleichzeitig auf zwei Datenwörter des Speicher zugegriffen. Bei einer derzeit bevorzugten Ausführungsform wird ein nachfolgender Zugriff jede zwei Impulse des Takt- oder Zeitsteuerungs-Signals CLK (oder CLCK, falls zutreffend) ausgeführt. Zum Initiieren zusätzlicher oder nachfolgender Zugriffe muss ein nachfolgendes Adress-ADDP vom Adress-Puffer-Block 208 initiiert werden. Das nachfolgende Adress-ADDP wird erzeugt durch Inkrementieren des Anfangs-Werts des aktuellen Adress-Signals ADDP, d. h. des Anfangs-Adress-Signals ADD. Somit erfolgt das Inkrementieren vorzugsweise zwischen Zugriffen. Bei einer bevorzugten Ausführungsform erfolgt ein Zugriff innerhalb eines Signal-Impulses des EQ-Signals.
  • Die Anstiegsflanke 330 des EQ-Signals aus der Zeitgebungs-Steuerschaltung 210 schaltet die erste Reihe von Leseverstärkern S/ALO 216 ... S/ALM 220 und die zweite Reihe von Leseverstärkern S/ALO 218 ... S/ALM 222 ein, so dass die erste Reihe und die zweite Reihe von Leseverstärkern beginnen, die Daten, vorzugsweise in Form von Datenwörtern, aus gewählten Kern-Stellen für den Anfangs-Zugriff zu detektieren. Bei einer bevorzugten Ausführungsform existieren 16 Low-Leseverstärker S/AL0 ... S/AL15, die zusammen ein Low-Datenwort empfangen, und 16 High-Leseverstärker S/AH0 ... S/AH15, die zusammen ein High-Datenwort empfangen, bei insgesamt 16 Leseverstärkern. Die Abstiegsflanke 314 des EQ-Signals triggert das LT-Signal aus der Zeitgebungs-Steuerschaltung 210. Die Anstiegsflanke 316 des LT-Signals bewegt das Datenwort aus der Anfangs-Adresse, wie auf dieses von der ersten Reihe und der zweiten Reihe von Leseverstärkern zuge griffen worden ist oder dieses von ihnen gelesen worden ist, in (nicht gezeigte) Halteschaltungen, die in der ersten Reihe von Leseverstärkern S/ALO 216 ... S/ALM 220 und der zweiten Reihe von Leseverstärkern S/ALO 218 ... S/ALM 222 angeordnet sind. Aus diesem Grund sind die erste Reihe und die zweite Reihe von Leseverstärkern vorzugsweise derart konzipiert, dass sie das Lesen der Kern-Daten und den Zugriff auf die Kern-Daten abschließen, so dass die Daten vor der Anstiegsflanke 316 des LT-Signals bereit sind. Die Abstiegsflanke 318 des LT-Signals hält die Daten in den (nicht gezeigten) internen Halte-Stufen innerhalb der ersten Reihe von Leseverstärkern S/ALO 216 ... S/ALM 220 und der zweiten Reihe von Leseverstärkern S/ALO 218 ... S/ALM 222. Die Anstiegsflanke 316 des ersten LT-Impulses triggert das CLCK-Zeitsteuerungssignal aus der Zeitgebungs-Steuerschaltung 210. Die Anstiegsflanke 320 des CLKT-Impulses erzeugt einen CLKT-Signal-Impuls aus dem Takt-Puffer 214 und einen LD-Signal-Impuls aus der Zeitgebungs-Steuerschaltung 210. Die Anstiegsflanke 322 des internen Taktsignals CLKI inkrementiert die internen Adress-Bits A1, A2, ... An des n + 1 Bits aufweisenden aktuellen Adress-Signals ADDP, das von dem Adress-Puffer-Block 208 erzeugt und gespeichert wird. Auf diese Weise erzeugt der Adress-Puffer-Block 208 nachfolgende Adressen ADDP durch Inkrementieren des aktuellen Adress-Signals ADDP mittels des CLCK-Signals, so dass ein neuer Zugriff beginnen kann. Vorzugsweise variiert an diesem Punkt das CLCK-Signal das vom ersten Adress-Puffer in der Adress-Puffer-Kette im Adress-Puffer-Block 208 erzeugte und gespeicherte Steuersignal A0 nicht. Vorzugsweise bleibt das Steuersignal A0 während des Angangs-Zustands konstant. Währendessen wird das LD-Signal jedem Haltespeicher der Reihe von Haltespeichern, beginnend mit LATCHLO 224 und LATCHHO 226 und endend mit LATCHLM 228 und LATCHHM 230, zugeführt. Bei einer bevorzugten Ausführungsform existieren bei insgesamt 32 Haltespeichern 16 Haltespeicher LATCHL0 ... LATCHL15, die zusammen ein Low-Datenwort empfangen und speichern, und 16 Haltespeicher LATCHH0 ... LATCHH15, die zusammen ein High-Datenwort empfangen und speichern. Die Anstiegsflanke 324 des LD-Signals lädt die Datenwörter aus dem Anfangs-Zugriff aus den internen Haltespeicher-Stufen in der ersten Reihe von Leseverstärkern S/ALO 216 ... S/ALM 220 und der zweiten Reihe von Leseverstärkern S/ALO 218 ... S/ALM 222 in die Haltespeicher 224, 226, .... 228, 230. Die Bits der High- und Low-Datenwörter werden die betreffenden High- und Low-Haltespeicher bewegt.
  • Vorzugsweise initiiert die Abstiegsflanke 326 des LD-Signals die Anstiegsflanke 328 des EQ-Signals, so dass ein zweiter Zugriff beginnen kann. Dies bedeutet, dass das aktuelle Adress-Signal ADDP, das anfangs dem anfänglichen Adress-Signal ADD äquivalent war, auf die Anstiegsflanke 322 des CLKI-Signals hin derart inkrementiert worden ist, dass ein neues aktuelles Adress-Signal ADDP, das z. B. zwei neuen Datenwörtern entspricht, für den zweiten Zugriff verfügbar ist. Die Anstiegsflanke 328 des zweiten Impulses des EQ-Signals schaltet die erste Reihe von Leseverstärkern S/ALO 216 ... S/ALM 220 und die zweite Reihe von Leseverstärkern S/ALO 218 ... S/ALM 222 ein, so dass die erste Reihe und die zweite Reihe von Leseverstärkern die Daten aus den gewählten Kern-Zellen-Stellen für den zweiten Zugriff zu detektieren beginnen, vorzugsweise in Form von Datenwörtern. Wenn die Abstiegsflanke 332 des EQ-Signals die Anstiegsflanke 334 des LT-Signals erzeugt, dann sind die dem zweiten Zugriff entsprechenden Daten bereit, und die Burst-Operation kann beginnen.
  • Wie oben beschrieben setzt die Abstiegsflanke 304 des adv-Signals die Takt-Zählerschaltung 212 zurück, so dass die Schaltung 212 beginnt, die Anzahl von Taktimpulsen des CLCK-Signals (und somit des CLK-Signals) zu zählen. Nach dem Zählen einer Anzahl von Impulsen von CLK (vier Impulsen in 3) führt das CLK-Signal die Aufgabe aus, das aktuelle Adress-Signal ADDP durch Triggern von Impulsen des CLCK-Signals zu inkrementieren. Jede weitere Anstiegsflanke des CLCK-Signals, das dem mit der Anstiegsflanke 336 des Takt-Impulses C4 beginnenden CLK-/CLCK-Signal äquivalent ist. Selbstverständlich kann die von der Takt-Zählerschaltung 212 gezählte Anzahl von Takt-Impulsen mehr oder weniger als vier Impulse betragen, je nach der Implementierung. Vorzugsweise ist die Anzahl von Impulsen in dem Speicher 200 voreingestellt. Das Vergrößern oder Verklei nern der Anzahl von Impulsen des CLK-Signals ermöglicht Design-Flexibilität hinsichtlich praktikablen Zugriffszeiten.
  • Das Steuersignal A0 wird zum Wählen der High- und Low-Datenwörter verwendet, auf die von dem Kern-Zell-Array 202 zugegriffen werden soll. Vorzugsweise wird jedes Mal, wenn das Steuersignal A0 von high auf low wechselt, z. B. an den zur Veranschaulichung dienen Abstiegsflanken 338, 340 gemäß 3, ein Impuls des LD-Signals erzeugt. Ein Beispiel einer Anstiegsflanke 344, 346 des LD-Signal-Impulses lädt die High- und Low-Datenwörter aus dem aktuellen Zugriff aus den (nicht gezeigten) aktuellen Haltespeicher-Stufen in der ersten Reihe von Leseverstärkern S/ALO 216 ... S/ALM 220 und der zweiten Reihe von Leseverstärkern S/ALO 218 ... S/ALM 222 in die Haltespeicher 224, 226, ... 228, 230. Vorzugsweise initiiert ein Beispiel einer Abstiegsfanke 348, 350 des LD-Signal-Impulses ein Beispiel einer Anstiegsflanke 352, 354 des EQ-Signals, so dass ein neuer Zugriff beginnen kann. Wenn der neue Zugriff abgeschlossen ist, triggert ein Beispiel einer Abstiegsflanke 356 des EQ-Signals einen Impuls des LT-Signals, um die Low- und High-Datenwörter aus dem neuen Zugriff in internen Haltespeicher-Stufen der ersten Reihe von Leseverstärkern und der zweiten Reihe von Leseverstärkern zu bewegen.
  • Für nachfolgende Impulse des CLKI-Signals, das dem CLK-Signal nach dem Anfangs-Zustand oder der Anfangs-Zeitperiode folgt, wird ein nachfolgendes aktuelles Adress-Signal bei jeden zwei Impulsen des CLK/CLKC/CLKI-Signals erzeugt; für jedes nachfolgende aktuelle Adress-Signal wird bei jeden zwei Impulsen des CLK/CLKC/CLKI-Signals auf zwei Daten-Wörter zugegriffen; bei jeden zwei Impulsen des CLK/CLKC/CLKI-Signals werden zwei Datenwörter gespeichert, und bei jedem Impuls des CLK/CLKC/CLKI-Signals wird ein Datenwort, d. h. das DATA-Signal, an dem Ausgang des Speichers erzeugt.
  • Falls die gegebene Anfangs-Adresse ADD eine geradzahlige Adresse ist, d. h. wenn das Bit Add0 niedrigster Signifikanz der Anfangs-Adresse ADD low ist, kann die Burst-Operation beginnen, während der zweite Zugriff noch durchgeführt wird. Falls die Anfangs-Adresse ADD eine ungeradzahlige Adresse ist, dann ist der Anfangs-Wert des Steuersignals A0 aus dem Adress-Puffer-Block 208 high, und der zweite Zugriff wird vorzugsweise vor dem Start der Burst-Operation abgeschlossen.
  • Die nun zu erläuternde 4 zeigt ein Schaltbild eines Beispiels eines Adress-Gültig-Puffers 206 gemäß dem Speicher 200 von 2. Der Adress-Gültig-Puffer 206 enthält ein Paar von NOR-Gattern 402, 406, einen ersten Haltespeicher 432, einen zweiten Haltespeicher 438, n-Kanal-Transistoren 430, 434, 442, 440 und p-Kanal-Transistoren 414, 416, 412, 422, die als Schalt-Logik verwendet werden, und Inverter 404, 408, 410. Vorzugsweise enthält der erste Haltespeicher 432 ein Paar von Invertern 418, 428. Vorzugsweise enthält der zweite Haltespeicher 438 ein Paar von Invertern 426, 436.
  • Das Adress-Gültig-Signal ADV wird dem Speicher 200 extern zugeführt und wird an dem Adress-Gültig-Puffer 206 empfangen. Das ADV-Signal gibt an, ob derzeit ein gültiges Anfangs-Adress-Signal ADD dem Speicher 200 zugeführt wird oder nicht. Das adv Signal wird von dem Adress-Gültig-Puffer 206 erzeugt und dem Adress-Puffer-Block 208 und der Takt-Zählerschaltung 212 zugeführt. Das CLCK-Signal wird von dem Takt-Puffer 2145 erzeugt und dem Adress-Gültig-Puffer 206 zugeführt.
  • Wenn das Eingangssignal PD sich im logischen High-Zustand befindet, befindet sich der Speicher 200 im Power-down-Modus, das ATDAd-Signal ist high, und das adv-Signal ist high, d. h. im Aus-Zustand. Wenn sich das Eingangssignal PD im logischen Low-Zustand befindet und der Speicher 200 aktiviert ist, folgt das ATDAd-Signal dem ADV-Signal, und das CLCK-Signal folgt dem CLK-Signal. Wenn das ADV-Signal high ist, ist das ATDAd-Signal high, und ein erster Knotenpunkt 420 ist high und ein zweiter Knotenpunkt 424 ist low. Dann, wenn das ADV-Signal auf low geht und das ATDAd-Signal auf high geht, wobei sich der zweite Knotenpunkt 424 auf low befindet, geht das adv-Signal auf low. Wenn das ADV-Signal und das adv-Signal beide low sind, dann geht der zweite Knotenpunkt 424 mit der Anstiegsflanke des CLCK-Signals auf high, und das adv-Signal geht auf high und kehrt in einen Aus-Zustand zurück.
  • Die nun zu erläuternde 5 zeigt ein Zeitsteuerungsdiagramm eines Beispiels eines Takt-Puffers 214 gemäß dem Speicher 200 von 2. Der Takt-Puffer 214 enthält ein Paar von NOR-Gattern 450, 466, ein AND-Gatter 462, einen Haltespeicher 460, einen n-Kanal-Transistor 454, der als Schalter verwendet wird, und Inverter 452, 464, 468. Vorzugsweise enthält der Haltespeicher 460 ein Paar von Invertern 456, 458.
  • Das CLK-Signal wird an einen Eingangs, vorzugsweise einen externen Eingang, des Speichers 200 angelegt und an dem Takt-Puffer 214 gemäß 5 empfangen. Bei dem CLCK-Signal handelt es sich um ein Zeitsteuerungssignal, das von dem Takt-Puffer 214 erzeugt wird und der Takt-Zählerschaltung 212 und dem Adress-Gültig-Puffer 206 gemäß 4 zugeführt wird. Das STP-Signal wird von der Takt-Zählerschaltung 212 erzeugt und dem Takt-Puffer 214 zugeführt. Das CLCK-Signal wird von der Zeitgebungs-Steuerschaltung 210 erzeugt und ist ein Zeitsteuerungs-Signal, das dem Takt-Puffer 214 zugeführt wird. Das CLKI-Signal ist ein weiteres Zeitsteuerungssignal, das von dem Takt-Puffer 214 erzeugt wird und das dem Adress-Puffer-Block 208 und insbesondere jedem Adress-Puffer in der Kette von Adress-Puffern zugeführt wird.
  • Wenn sich das Eingangssignal PD in einem logischen High-Zustand befindet, befindet sich der Speicher 200 im Power-down-Modus, und das CLCK-Signal ist high oder in einem Aus-Zustand. Wenn das Eingangs-PD-Signal sich in einem logischen Low-Zustand befindet und der Speicher 200 aktiviert ist, folgt das CLCK-Signal dem CLK-Signal. Eine Anstiegsflanke des CLCK-Signals steuert das CLKI-Signal auf high. Wenn das STP-Signal im High-Zustand einer Abstiegsflanke des CLK-Signals folgt, sind ein Ausgangssignal der Haltespeichers 460 und somit ein Inverter im Low-Zustand, und eine Abstiegsfanke des CLCK-Signals treibt das CLKI-Signal auf low. Wenn das STP-Signal auf high geht, hört das CLKI-Signal auf, dem CLK-Signal zu folgen und bleibt nach der nächsten Anstiegsflanke des CLK-Signals auf low. Wenn das STP-Signal auf low geht, folgt das CLKI-Signal dem CLK-Signal nach der nächsten Anstiegsflanke des CLK-Signals.
  • Die nun zu erläuternde 6 zeigt ein Zeitsteuerungsdiagramm eines Beispiels einer Zeitgebungs-Steuerschaltung 210 gemäß dem Speicher 200 von 2. Die Zeitgebungs-Steuerschaltung 210 weist NOR-Gatter 502, 504, 506, 508, 510, 512, 514, einen Haltespeicher 520, eine erste Inversions-Verzögerungsstufe 560, eine zweite Inversions-Verzögerungsstufe 562, eine dritte Inversions-Verzögerungsstufe 564, eine vierte Inversions-Verzögerungsstufe 566, eine fünfte Inversions-Verzögerungsstufe 568, Inverter 540, 554 und n-Kanal-Transistorn 556, 558 auf, die als Schalt-Logik verwendet werden. Vorzugsweise enthält die erste Inversions-Verzögerungsstufe 560 drei Inverter 522, 524, 526 in Serie. Vorzugsweise enthält die zweite Inversions-Verzögerungsstufe 562 drei Inverter 528, 530, 532 in Serie. Vorzugsweise enthält die dritte Inversions-Verzögerungsstufe 564 drei Inverter 534, 536, 538 in Serie. Vorzugsweise enthält die vierte Inversions-Verzögerungsstufe 566 drei Inverter 542, 544, 546 in Serie. Vorzugsweise enthält die fünfte Inversions-Verzögerungsstufe 568 drei Inverter 548, 550, 552 in Serie.
  • Bei der Erzeugung des ATD-Signals aus dem NOR-Gatter 504 gemäß 6 ist, wenn das ATDAd-Signal von high auf low geht, das Ausgangssignal der zweiten Inversions-Verzögerungsstufe 562 über eine Zeitperiode hinweg low, und der ATD-Signal-Impuls erscheint während dieser Zeitperiode aus dem NOR-Gatter 502. Ansonsten befindet sich das ATD-Signal im Low-Zustand. Dies bedeutet, dass die Abstiegsflanke des ATDAd-Signals einen Signal-Impulse des ATD-Signals triggert.
  • Hinsichtlich der Erzeugung des EQ-Signals aus dem NOR-Gatter 508 gemäß 6 geht, falls das LD-Signal von high auf low wechselt und das ATD- Signal nicht high ist, dann das Ausgangssignal des NOR-Gatters 506 von low auf high, und das Ausgangssignal des Inverters 540 geht von high auf low. In diesem Fall ist das Ausgangssignal der dritten Inversions-Verzögerungsstufe 564 während einer Zeitdauer low, und während dieser Zeitdauer erscheint ein EQ-Signal-Impuls aus dem NOR-Gatter 502. Andernfalls ist das EQ-Signal low. Dies bedeutet, dass eine Abstiegsflanke des LD-Signals bei im Low-Zustand befindlichem ATD-Signal einen Signal-Impuls des EQ-Signal triggert, und eine Abstiegsflanke des ATD-Signals bei im Low-Zustand befindlichem LD-Signal einen Signal-Impuls des EQ-Signal triggert.
  • Hinsichtlich der Erzeugung des LT-Signals aus dem NOR-Gatter 510 gemäß 6 ist, falls das EQ-Signal von high auf low wechselt, das Ausgangssignal der vierten Inversions-Verzögerungsstufe 566 während einer Zeitdauer low, und während dieser Zeitdauer erscheint ein LT-Signal-Impuls aus dem NOR-Gatter 510. Andernfalls ist das LT-Signal low. Dies bedeutet, dass eine Abstiegsflanke des EQ-Signals einen Signal-Impuls des EQ-Signal triggert.
  • Hinsichtlich der Erzeugung des CLCK-Signals aus dem NOR-Gatter 502 gemäß 6 schaltet das ATD-Signal an dem Gate des n-Kanal-Transistors 556 einen Eingang des Haltespeichers auf Masse. Das LT-Signal an dem Gate des n-Kanal-Transistors 558 schaltet einen Ausgang des Haltespeichers 520 auf Masse. Wenn das ATD-Signal getaktet wird, wird das Ausgangssignal des Haltespeichers 520 auf high gesteuert, und das CLCK-Signal wird auf low gezwungen. Sehr kurz danach ist das Ausgangssignal der ersten Inversions-Verzögerungsstufe 560 low. Der ATD-Signal-Impuls setzt den Haltespeicher 520 zurück, so dass der erste Impuls des LT-Signals, der folgt, den Ausgang des Haltespeichers 520 auf Masse setzt. Wenn das Ausgangssignal der ersten Inversions-Verzögerungsstufe 560 für eine Zeitdauer low ist, erscheint während dieser Zeitdauer ein CLCK-Signal-Impuls aus dem NOR-Gatter 502. Ein nachfolgender LT-Signal-Impuls triggert kein CLCK-Signal, bis ein ATD-Signal-Impuls der Haltespeicher 520 wieder rücksetzt.
  • Hinsichtlich der Erzeugung des LD-Signals aus dem Inverter 554 gemäß 6 ist, wenn das CLCK-Signal low ist und das Steuersignal A0 high ist, das Ausgangssignal des NOR-Gatters 514 high, und das LD-Signal am Ausgang des Inverters 554 ist low. Ein Impuls des CLCK-Signals triggert einen Signal-Impuls des LD-Signals. Wenn das Steuersignal A0 von high auf low geht, ist das Ausgangssignal der fünften Inversions-Verzögerungsstufe 568 während einer Zeitdauer low, und während dieser Zeitdauer erscheint ein Signal-Impulse aus dem NOR-Gatter 512. Dieser Signal-Impuls wiederum triggert einen Signal-Impuls des LD-Signals am Ausgang des Inverters 554. Dies bedeutet, dass eine Abstiegsflanke des Steuersignals A0 oder ein Signal-Impuls des CLCK-Signals einen Signal-Impuls des LD-Signals triggert.
  • Die nun zu erläuternde 7 zeigt ein Schaltungsdiagramm des Adress-Puffer-Blocks 208 gemäß dem Speicher 200 von 2. Der Adress-Puffer-Block 208 enthält eine Reihe von Adress-Puffern aus ADDBUFF0 252, ADDBUFF1 256 bis ADDBUFFn 256. Vorzugsweise sind die Adress-Puffer 252, 256, ... 256 kaskadenartig zusammen in einer Kette angeordnet, wie 7 zeigt. Jeder Adress-Puffer der Kette von Adress-Puffern ist zum Erzeugen und Speichern eines Adress-Bits konfiguriert. Bei dem Speicher 200 gemäß 2 existieren n + 1 Adress-Puffer in dem Adress-Puffer-Block 208, von denen jeder ein jeweiliges Bit Add0, Add1, Add2, ... Addn des Anfangs-Adress-Signals ADD empfängt und ein jeweiliges Bit A0, A1, A2, ... An des aktuellen Adress-Signals ADDP speichert. Die Adress-Bits A0, A1, A2, ... An des aktuellen Adress-Signals bilden das aktuelle Adress-Signal, die n + 1 Bits aufweisende Adresse. Vorzugsweise werden die Adress-Bits A1, A2, ... An an dem Dekodierer 204 empfangen. Das Steuersignal A0 wird von dem ersten Adress-Puffer ADDBUFF0 252 in der Adress-Puffer-Kette innerhalb des Adress-Puffer-Blocks 208 erzeugt und gespeichert.
  • Die nun zu erläuternde 8 zeigt ein Schaltungsdiagramm eines Beispiels eines Adress-Puffers ADDBUFFn 256 gemäß dem Adress-Puffer-Block 208 von 7. Der Adress-Puffer ADDBUFFn 256 enthält ein NOR-Gatter 632, ein AND-Gatter 636, ein Exklusiv-NOR- oder Äquivalenz-Gatter 634, einen ersten Haltespeicher 618, einen zweiten Haltespeicher 624, Inverter 608, 610, 612, 626, 628 und n-Kanal-Transistoren 602, 604, 606, die als Schalter verwendet werden. Vorzugsweise enthält der erste Haltespeicher 618 ein Paar von Invertern 614, 616. Vorzugsweise enthält der zweite Haltespeicher 624 ein Paar von Invertern 620, 622.
  • Der als Beispiel erwähnte Adress-Puffer ADDBUFFn 256 wird zum Speichern und Erzeugen eines Adress-Bit An der aktuellen Adress-Signals ADDP verwendet. Eine Reihe dieser Adress-Puffer 256 sind kaskadenartig zusammen angeordnet, und sie werden verwendet zum Speichern und Erzeugen sämtlicher der Adress-Bits außer dem Steuersignal A0, dem Bit niedrigster Signifikanz des aktuellen Adress-Signals ADDP. Der Adress-Puffers ADDBUFF0 252, der zum Erzeugen des Steuersignals A0 verwendet wird, ist in 9 gezeigt. Gemäß 8 wird, wenn das adv-Signal auf low geht, das aktuelle Adress-Signal ADDP von dem Adress-Bit Addn des Anfangs-Adress-Signals ADD gesteuert. Nachdem das adv-Signal auf high geht, alterniert das Adress-Bit An in seinem Wert entsprechend dem CLCK-Signal. Ein Signal TGLn–1 ist das Ausgangs-Toggle-Signal aus dem vorherigen Adress-Puffer in der Kaskade, d. h. dem Puffer, der das Adress-Bit An–1 erzeugt und speichert. Falls das Signal TGLn–1 high ist, dann verändert die Anstiegsflanke des CLCK-Signals das Adress-Bit An des aktuellen Adress-Signals ADDP von low auf high oder von high auf low. Falls das Signal TGLn–1 low ist, dann ist das Signal TGLn low. Falls sämtliche Adress-Puffer-Ausgangssignale (An–1, An–2, ... A0) vor dem Adress-Puffer ADDBUFFn 256, der An erzeugt, high sind, dann geht das Signal TGLn–1 auf high. Jedes aktuelle Adress-Signal ADDP entspricht vorzugsweise zwei Datenwörtern, und bei jeden zwei Impulsen des CLK-Signals wird auf zwei Datenwörter zugegriffen. Somit sind die Puffer 256 dahingehend konzipiert, dass sie anschließend an die Anfangs-Periode der Zeit, die mit der Anstiegsflanke von C4 gemäß 3 endet, die Bits A1, A2, ... An des aktuellen Adress-Signals ADDP einmal pro zwei Impulse des CLK-Signals inkrementiert. Das aktuelle Adress-Signal ADDP wird bei jeder zweiten Anstiegsflanke des CLCK-Signals inkrementiert, die mit der Abstiegsflanke des Steuersignals A0 übereinstimmt.
  • Die nun zu erläuternde 9 zeigt ein Schaltungsbild eines Beispiels eines Adress-Puffers ADDBUFF0 252, der speziell für das Bit niedrigster Signifikanz des Adress-Puffer-Blocks 208 gemäß 7 konzipiert ist. Der Adress-Puffer ADDBUFF0 252 enthält NOR-Gatter 682, 686, ein Exklusiv-NOR- oder Äquivalenz-Gatter 684, einen zweiten Haltespeicher 674, einen dritten Haltespeicher 698, Inverter 658, 660, 662, 676, 678, 680, 696 und n-Kanal-Transistoren 652, 654, 656, 692, 694, die als Schalter oder als Schalt-Logik verwendet werden. Vorzugsweise enthält der erste Haltespeicher 668 ein Paar von Invertern 664, 666. Vorzugsweise enthält der zweite Haltespeicher 674 ein Paar von Invertern 670, 672. Vorzugsweise enthält der dritte Haltespeicher 698 ein Paar von Invertern 688, 690.
  • Der als Beispiel erwähnte Adress-Puffer ADDBUFF0 252 wird zum Speichern und Erzeugen des Steuersignals A0 verwendet, des Bits niedrigster Signifikanz des aktuellen Adress-Signals ADDP. Eine Anstiegsflanke des ATD-Signals schaltet den Eingang des dritten Haltespeichers 698 auf Masse, indem der dritte n-Kanal-Transistor 692 eingeschaltet wird. Ein Signal INTB am Ausgang des Inverters 696 ist somit low, und ein TGL0-Signal ist vor dem ersten Impuls des LD-Signals high. In diesem Zustand, selbst wenn ein Signal-Impuls des CLKI-Signals, das von der Anstiegsflanke des CLCK-Signals getriggert wird, in den Adress-Puffer ADDBUFF0 252 eintritt, wird das Steuersignal A0 nicht getoggelt, während das TGL0-Signal high bleibt, so dass das aktuelle Adress-Signal ADDP inkrementiert werden kann, ohne dass das Steuersignal A0 verändert wird. Der erste Impuls des LD-Signals schaltet das Ausgangssignal des dritten Haltespeichers 698 auf Masse, indem der n-Kanal-Transistor 694 eingeschaltet wird. Das INTB-Signal geht auf high, und das Steuersignal A0 steuert das TGL0-Signal.
  • Die nun zu erläuternde 10 zeigt ein Schaltbild eines Beispiels einer Takt-Zählerschaltung 212 gemäß dem Speicher 200 von 2. Die Takt-Zählerschaltung 212 enthält AND-Gatter 720, 722, einem ersten Haltespeicher 732, einen zweiten Haltespeicher 740, einen dritten Haltespeicher 760, einen vierten Haltespeicher 762, einen fünften Haltespeicher 764, einen sechsten Haltespeicher 772, p-Kanal-Transistoren 716, 718 und n-Kanal-Transistoren 702, 704, 706, 710, 712, 714, die als Schalter oder als Schalt-Logik verwendet werden, und Inverter 724, 726, 738, 742, 752, 754, 766, 774, 776. Vorzugsweise enthält der erste Haltespeicher 732 ein Paar von Invertern 728, 730. Vorzugsweise enthält der zweite Haltespeicher 740 ein Paar von Invertern 734, 736. Vorzugsweise enthält der dritte Haltespeicher 760 ein Paar von Invertern 744, 746. Vorzugsweise enthält der vierte Haltespeicher 762 ein Paar von Invertern 748, 750. Vorzugsweise enthält der fünfte Haltespeicher 762 ein Paar von Invertern 756, 758. Vorzugsweise enthält der sechste Haltespeicher 772 ein Paar von Invertern 768, 770.
  • Das CLCK-Signal wird von dem Taktsignal-Puffer 214 erzeugt und der Takt-Zählerschaltung 212 und dem Adress-Gültig-Puffer 206 zugeführt. Das adv-Signal wird von dem Adress-Gültig-Puffer 206 erzeugt und der Takt-Zählerschaltung 212 und dem Adress-Puffer-Block 208 zugeführt. Ein Signal STP wird von der Takt-Zählerschaltung 212 erzeugt und dem Taktsignal-Puffer 214 zugeführt.
  • Die Takt-Zählerschaltung 212 misst eine Anfangs-Zeitperiode durch Zählen einer Anfangs-Anzahl von Impulsen des CLCK-Zeitsteuerungs-Signals. Das Beispiel der Takt-Zählerschaltung 212 gemäß 10 misst die Anfangs-Zeitperiode durch Zählen von vier Anfangs-Impulsen des CLCK-Signals. Die Zeitperiode zwischen der Abstiegsflanke des adv-Signals und dem Adress-Gültig-Signal ADV und die Anstiegsflanke des Takt-Impulses C4 des CLCK-Signals wird als Anfangs-Zustand bezeichnet. Während des Anfangs-Zustands muss der Speicher bereit für den Burst-Betrieb sein. Der Anfangs-Zustand enthält eine bestimmte Anzahl N, hier N = 4, von Takt-Impulsen. Selbstverständlich können auch andere Takt-Zählerschaltungen verwendet werden, und die Takt-Zählerschaltung 212 ist nicht auf das Zählen von vier Takt-Impulsen beschränkt. Die Abstiegsflanke 304 des adv-Signals setzt die Takt-Zählerschaltung 212 zurück, so dass die Schaltung 212 beginnt, die Anzahl vom Impulsen des CLCK-Signals (und somit des CLK-Signals) zu zählen. Die Abstiegsflanke 304 des adv-Signals schaltet den n-Kanal-Transistor 714 und die p-Kanal-Transistoren 716, 718 ein. Der Ausgang des sechsten Haltespeichers 772 wird auf Masse heruntergezogen, und das STP-Signal geht auf high. Ein Paar von Signalen C0 und C1 wird an den jeweiligen Ausgängen der sechsten und vierten Haltespeicher 740, 760 auf low gezogen. Das Signal C0 und das Komplement C1 des C1-Signals sind in dem Zeitsteuerungsdiagramm gemäß 3 gezeigt. Vor der Anstiegsflanke 308 des ersten Takt-Impulses Co sind gemäß 3 die jeweiligen Ausgangssignale der ersten und dritten Haltespeicher 732, 760 auf low. Die Anstiegsflanke 308 des ersten Takt-Impulses Co bewirkt, dass das adv-Signal auf high geht, wodurch die Transistoren 716, 718 und 714 ausgeschaltet werden. Der Betrieb der Takt-Zählerschaltung 212 wird Fachleuten auf dem Gebiet ersichtlich sein. Ferner sind die Signale CLK(CLKC), adv, STP, C0 und C1 in dem Zeitsteuerungsdiagramm gemäß 3 gezeigt.
  • Gemäß 3 führt der Betrieb der Takt-Zählerschaltung 212 gemäß 10 dazu, dass das STP-Sigkal gemäß 10 an der Anstiegsflanke 342 des Takt-Impulses C3 des CLCK-Signals auf low geht, so dass das CLCK-Signal aus dem Taktsignal-Puffer 214 zu laufen beginnt, und zwar im Anschluss an das CLCK-Signal von der Anstiegsflanke 336 des Takt-Impulses C4 des CLCK-Signals, d. h. dem fünften Impuls des CLCK-Signals nach der Anstiegsflanke des adv-Signals. Das STP-Signal wird in einem Low-Zustand gehalten, bis eine D des adv-Signals die Takt-Zählerschaltung rücksetzt.
  • Die nun zu erläuternde 11 zeigt ein Schaltbild eines Beispiels einer Lese-, Halte- und Ausgabe-Schaltung gemäß dem Speicher 200 gemäß 2. Die Schaltung ist im Zusammenhang mit einem Bit eines High-Datenworts und einem Bit eines Low-Datenworts detaillierter gezeigt. Die Lese-, Halte- und Ausgabe-Schaltung enthält aus 2 den Leseverstärker S/ALM 220 der ersten Reihe von Leseverstärkern S/ALO 216 ... S/ALM 220, den Leseverstärker S/AHM 222 der zweiten Reihe von Leseverstärkern S/ALO 218 ... S/ALM 222, den Haltespeicher LATCHLM 228 und LATCHHM 230 der Reihe von Haltespeichern, beginnend mit LATCHLO 224 und LATCHHO 226 und endend mit LATCHLM 228 und LATCHHM 230, den Daten-Multiplexer MM 234 der Reihe von Daten-Multiplexern, beginnend mit MO 232 und endend mit MM 234, und den Ausgangs-Puffer OUTBUFM 328 der Reihe von Ausgangs-Puffern, beginnend mit OUTBUFO 236 und endend mit OUTBUFM 238. Vorzugsweise enthält der Haltespeicher LATCHLM 228 einen Haltespeicher 810, p-Kanal-Transistoren 818, 820 und n-Kanal-Transistoren 826, 828, die als Schalt-Logik verwendet werden, und einen Inverter 802. Vorzugsweise enthält der Haltespeicher 810 ein Paar von Invertern 806, 808. Vorzugsweise enthält der Haltespeicher LATCHHM 230 einen Haltespeicher 816, p-Kanal-Transistoren 22, 824 und n-Kanal-Transistoren 830, 832, die als Schalt-Logik verwendet werden, und einen Inverter 804. Vorzugsweise enthält der Haltespeicher 816 ein Paar von Invertern 812, 814. Vorzugsweise enthält der Daten-Multiplexer MM 234 p-Kanal-Transistoren 838, 840, 842, 844 und n-Kanal-Transitoren 846, 848, 850, 852, die als Schalt-Logik verwendet werden, und Inverter 834, 836. Vorzugsweise enthält der Ausgangs-Puffer OUTBUFM 238 ein AND-Gatter 854, ein NOR-Gatter 858, einen p-Kanal-Transistor 860, einen n-Kanal-Transistor 862 und einen Inverter 856.
  • Das EQ-Signal und das LT-Signal werden beide von der Zeitgebungs-Steuerschaltung 210 erzeugt und werden dem Leseverstärker S/ALM der ersten Reihe von Leseverstärkern und dem Leseverstärker S/AHM der ersten Reihe von Leseverstärkern zugeführt. Das LD-Signal wird von der Zeitgebungs-Steuerschaltung 210 erzeugt und den Haltespeichern LATCHLM 228 und LATCHHM 230 zugeführt. Das Steuersignal A0 wird von dem Adress-Puffer-Block 208 erzeugt und wird dem Daten-Multiplexer MM 234 zugeführt. Vorzugsweise wählt der Daten-Multiplexer MM 234 ein Bit eines Low- oder High-Datenworts entsprechend dem Übergang des Steuersignals A0. Das Ausgangs-Aktivierungssignal OE wird an einen Eingang, vorzugsweise einen externen Eingang, des Speichers 200 angelegt und wird an dem Ausgangs-Puffer OUTBUFM 238 empfangen. Der Ausgangs-Puffer OUTBUFM 238 empfängt ein Bit eines High- oder Low-Datenworts des Speichers an einem Knotenpunkt 864. Vorzugsweise erzeugt der Ausgangs-Puffer 238 ein Bit DATAM des Mehr-Bit-Datenwortsignals DATA auf das OE-Signal hin an einem Aus gang des Speichers 200 für eine Verwendung extern vom Speicher 200. Typischerweise entspricht das DATA-Signal der Information, die in einer Reihe von Kern-Speicherzellen gespeichert ist und die als Datenwörter des Speichers 200 adressierbar ist. Vorzugsweise alterniert das Bit DATAM des DATA-Signals entsprechend dem Steuersignal A0 und dem OE-Signal zwischen einem Bit eines High-Datenworts und einem Bit eines Low-Datenworts.
  • Der Betrieb der Takt-Zählerschaltung 212 wird Fachleuten auf dem Gebiet ersichtlich sein. Ferner sind die Signale EQ, LT, LD, A0, DATA und OE in dem Zeitsteuerungsdiagramm gemäß 3 gezeigt. Ein Impuls des EQ-Signals schaltet die Leseverstärker S/ALM 220 und S/AHM 222 zwecks Zugriffs auf ein Bit eines Low-Datenworts bzw. eines Bits eines High-Datenworts durch Detektion der Information ein, die in den Kern-Speicherzellen als Datenwörter des Speichers 200 adressierbar ist. Das auf low gehende EQ-Signal triggert einen Impuls des LT-Signals. Eine Anstiegsflanke des LT-Signals bewegt das Bit des Low-Datenworts in eine Haltespeicher-Stufe, die in dem Leseverstärker S/ALM 220 angeordnet ist, das Bit des High-Datenworts in eine Haltespeicher-Stufe, die in dem Leseverstärker S/AHM 222 angeordnet ist. Eine Abstiegsflanke des LT-Signals hält oder speichert das Bit des Low-Datenworts und das Bit des High-Datenworts in den betreffenden Leseverstärkern 220, 222. Das Datenwort aus den Leseverstärkern 220, 222 wird mit dem LD-Signal in die entsprechenden Haltespeicher 228, 230 geladen. Die gespeicherten Datenwort-Bits werden dann mit dem Steuersignal A0 an dem Daten-Multiplexer MM 234 gewählt. Falls das Steuersignal A0 low ist, wird das Low-Datenwort-Bit aus S/ALM 220 gewählt. Falls das Steuersignal A0 high ist, wird das High-Datenwort-Bit aus S/AHM 238 gewählt, das Logik-Gatter 858, 854 enthält, die das Ausgangs-Aktivierungssignal OE bzw. das Komplement OE empfangen. Wenn das OE-Signal high ist, befinden sich die Transistoren 860, 862 im Aus-Zustand, und das Bit DATAM des DATA-Signals ist verfügbar oder ist nicht gültig. Wenn das OE-Signal low ist, sind die Ausgabe-Funktionen aktiviert, und das Bit DATAM des DATA-Signals, das am Ausgang des Ausgangs-Puffers 238 erzeugt wird, ist dem Bit des High- oder Low-Datenworts äquivalent, das mit dem Steuersignal A0 an dem Multiplexer MM 234 gewählt wurde.
  • Es sollte ersichtlich sein, dass die Adressen, wie z. B. das Anfangs-Adress-Signal ADD und das aktuelle Adress-Signal ADDP des Speichers 200, generell Mehr-Bit-Signals sind, da die Wahl einer bestimmten Kern-Zelle oder bestimmter Kern-Zellen in dem Speicher eine entsprechende Mehr-Bit-Adresse erfordert. Bei den derzeit bevorzugten Ausführungsformen jedoch kann eine Schaltung anhand bestimmter Bits der Mehr-Bit-Adresse beschrieben werden. In derartigen Fällen ist Fachleuten auf dem Gebiet ersichtlich, dass die anhand der Schaltung gezeigten Konzepte auf Mehr-Bit-Implementierungen angewandt und erweitert werden können. Fachleute auf dem Gebiet werden erkennen, dass derartige Implementierungen parallele Implementierungen umfassen können, einschließlich von Fällen, in denen die Schaltung für ein Bit je nach Bedarf für jedes Bit einer Mehr-Bit-Adresse dupliziert wird. Zu den weiteren Implementierungen kann das zusammen erfolgende Präsentieren sämtlicher oder einiger der Mehrfach-Adress-Bits zählen, um das gewünschte Ergebnis oder die gewünschte Funktion zu erzielen.
  • Bei einer Ausführungsform sind sämtliche Komponenten von 2 auf einem einzigen IC-Chip enthalten. Es ist zu beachten, dass Adress- und Steuer-Eingangssignale für das Beispiel der Flash-Speicher-Chips von der Speicherdichte und Interface-Implementierungen abhängig sind. Es ist ersichtlich, dass die offenbarten Ausführungsformen mit unterschiedlichen Speicherdichten und alternativen Interface-Implementierungen mit ihren zugehörigen alternativen Adress- und Steuereingangs-Konfigurationen arbeiten können.
  • Bei der vorliegenden Verwendung bezieht sich der Ausdruck Zugriff im weitesten Sinne auf das Rückgewinnen und/oder Lesen von Daten aus Kern-Zellen in einem Kernzellen-Speicher-Array, wobei die Kern-Zellen vorzugsweise als Datenwörter adressierbar sind. Der Ausdruck Zugriff kann sich auf das Zuführen einer Adresse zu einem Dekodierer oder einer Dekodier-Logik und das Erreichen einer oder mehrerer Kern-Zellen in dem Speicher beziehen, wie es z. B. von der Adress-Puffer-Schaltung durchgeführt wird. Ferner kann sich der Ausdruck Zugriff auf das Lesen von Daten, vorzugsweise in Form von Datenwörtern, aus einer oder mehreren Kern-Zellen in dem Speicher beziehen, wie es von der Lese-Verstärkungs-Schaltung durchgeführt wird. Bei einer bevorzugten Ausführungsform umfasst der Zugriff ferner das Speichern von Daten, vorzugsweise in Form von Datenwörtern, aus einer oder mehreren Kern-Zellen in dem Speicher, so dass ein nachfolgender Zugriff beginnen kann, während die Daten aus einem früheren Zugriff rückgehalten werden. Ein erster oder Anfangs-Zugriff, ein zweiter Zugriff und nachfolgende Zugriffe sind hier beschrieben.
  • In der vorliegenden Verwendung soll sich der Ausdruck Inversion im weitesten Sinne auf eine Verzögerungsstufe mit einer Inversions-Operation beziehen. Eine Verzögerungsstufe mit einer Inversions-Operation kann z. B. mit einer ungeradzahligen Anzahl von Invertern implementiert werden, die in Serie angeordnet sind. Beispielsweise sind hier Inversions-Verzögerungsstufen, die drei Inverter enthalten, beschrieben und in 6 gezeigt. Selbstverständlich können auch andere Verzögerungsstufen, Flip-flops oder geeignete Schaltungselemente verwendet werden.
  • Es sollte ersichtlich sein, dass die den Speicher 200 und die zugehörigen Schaltungen veranschaulichenden Zeitsteuerungsdiagramme nur als Beispiel dienen und dass bei sämtlichen hier beschriebenen Ausführungsformen jede Dauer eines Signal-Impulses eine derartige zeitlichen Länge hat, dass die Signal-Impulse ihre Funktion(en) zuverlässig in adäquater Weise erfüllen können.
  • In der vorliegenden Verwendung soll sich der Ausdruck aktuelle Adresse im weitesten Sinn auf jede Adresse beziehen, die eindeutig einer Kern-Speicherzelle oder deren Stelle entspricht. Beispielsweise kann sich eine aktuelle Adresse auf eine Lese-Adresse beziehen, die ausschließlich in einer Lese-Operation verwendet wird, während sich eine aktuelle Adresse ansonsten auf eine Adresse beziehen kann, die in einer Lese-Operation verwendet werden kann, jedoch ebenfalls in einer Schreib-Operation verwendbar ist. Im Zusammenhang mit den hier beschriebenen Ausführungsformen sind eine Burst-Modus-Lese-Operation und -Architektur angegeben. Aspekt der Ausführungsformen können jedoch auch für andere Operationen als das Auslesen von Daten angewandt werden, z. B. das Auslesen von Datenwörtern von Kern-Zellen-Speicherdaten.
  • In der vorliegenden Verwendung sollen sich die Ausdrücke und Phrasen low, logisch low, nicht aktiviert, nicht aktiv und inaktiv im weitesten Sinne auf logische Low-Werte eines Digitalsignals beziehen, das generell dahingehend zu verstehen ist, dass es eine binäre Null (0) repräsentiert.
  • In der vorliegenden Verwendung sollen sich die Ausdrücke und Phrasen high, logisch high, aktiviert und aktiv inaktiv im weitesten Sinne auf logische High-Werte eines Digitalsignals beziehen, das generell dahingehend zu verstehen ist, dass es eine binäre Eins (1) repräsentiert.
  • In der vorliegenden Verwendung ist die Phrase "A mit B verbunden" in ihrer Bedeutung dahingehend definiert, dass A direkt mit B verbunden ist oder A durch eine oder mehrere Zwischen-Komponenten indirekt mit B verbunden ist.
  • In der vorliegenden Verwendung soll der Ausdruck Anwender sich auf einen Prozessor oder eine andere Komponente oder Entität beziehen, der bzw. die Zugriff auf den Speicher sucht.
  • Obwohl bestimmte Ausführungsformen der vorliegenden Erfindung gezeigt und beschrieben worden sind, können Modifikationen vorgenommen werden. Beispielsweise können in geeigneten Anwendungsfällen die Richtungen der einzelnen Transistoren, p-Kanal und n-Kanal, umgekehrt werden. Anzumerken ist, dass geeignete Transistor-Größen, welche die Kanal-Breiten zu Längen-Verhältnisse (gemessen in Mikrometer oder Mikron) für die Transistoren spezifizieren, mit denen die gezeigten Schaltungen gebildet sind, in den Figuren weggelassen worden sind. Es versteht sich, dass geeignete Verhältnisse je nach den Konzeptions-Erfordernissen und den Fähigkeiten und Limitationen des bestimmten IC-Schaltungs-Herstellungsvorgangs, der zur Implementierung der Schaltung gewählt wird, sowie den Leistungs-Erfordernissen der bestimmten Ausführungsform gewählt werden können. Ferner können die hier beschriebenen erfinderischen Konzepte auch für andere Schaltungen als für Speichervorrichtungen verwendet werden.
  • Es sollte ersichtlich sein, dass in der vorliegenden Verwendung der Ausdruck Signal ein analoges oder digitales Signal bezeichnet und beide Typen von Signalen umfasst.
  • Aus dem vorstehenden ist ersichtlich, dass mit den derzeit bevorzugten Ausführungsformen eines Burst-Modus-Architektur vorgelegt wird, mit der ein Burst-Modus-Zugriff auf mehrere Datenwörter ein einem Speicher erfolgen kann. Die Burst-Modus-Architektur enthält eine erste Schaltung, eine mit der ersten Schaltung verbundene Steuerschaltung und einen Daten-Puffer, der durch die Steuerschaltung selektiv mit der ersten Schaltung verbunden wird. Die erste Schaltung greift auf mehrere Datenwörter zu, beginnend mit einem Anfangs-Zugriff auf ein erstes Datenwort und ein zweites Datenwort. Die Steuerschaltung erzeugt ein Zeitsteuerungs-Signal, das Impulse aufweist, und ein zweites Signal. Das zweite Signal wird bei Abschluss des Anfangs-Zugriffs auf das erste Datenwort und das zweite Datenwort erzeugt. Die erste Schaltung folgt dem Anfangs-Zugriff mit nachfolgenden Zugriffen auf die mehreren Datenwörter als Reaktion auf das zweite Signal und das Zeitsteuerungs-Signal. Der Daten-Puffer hat einen Ausgang und erzeugt das erste Datenwort an dem Ausgang, und er erzeugt sukzessive mit jedem nachfolgenden Impuls des Zeitsteuerungssignals im Anschluss an eine Anfangs-Zeitperiode das zweite Datenwort und nachfolgende Datenwörter an dem Ausgang. Die nachfolgenden Datenwörter entsprechen den nachfolgenden Zugriffen auf die mehreren Datenwörter.
  • Bei einer bevorzugten Ausführungsform enthält das zweite Signal das in 2 gezeigte LT-Signal. Selbstverständlich können, soweit erforderlich, andere Signale als das beispielhaft dargestellte LT-Signal verwendet werden. Bei einer bevorzugten Ausführungsform enthält das Zeitsteuersignal sowohl das CLK-Signal als auch das CLKI-Signal. Selbstverständlich können, soweit erforderlich, andere Signale als das beispielhaft dargestellte CLK-Signal und das beispielhaft dargestellte CLKI-Signal als Zeitsteuersignal verwendet werden.
  • Wie hier verwendet, bezieht sich der Ausdruck erste Schaltung im weitesten Sinne auf eine Schaltung zum Zugreifen auf Daten aus dem Speicher, vorzugsweise Daten in Form von Datenwörtern. Beispielsweise weist bei einer bevorzugten Ausführungsform die erste Schaltung die erste Reihe von Leseverstärkern, beginnend mit S/ALO 216 und endend mit S/ALM 220, und die zweite Reihe von Leseverstärkern, beginnend mit S/AHO 218 und endend mit S/AHM 222, des Speichers 200 aus 2 auf.
  • Wie hier verwendet, bezieht sich der Ausdruck Steuerschaltung im weitesten Sinne auf eine Schaltung zum Erzeugen und Produzieren einer Vielzahl von Signalen zum Durchführen einer Vielzahl von Burst-Modus-Zugriffsfunktionen gemäß den hier beschriebenen derzeit bevorzugten Ausführungsformen. Die Signale weisen vorteilhafterweise Zeitsteuersignale auf. Bei einigen Ausführungsformen empfängt die Steuerschaltung ein speicherexternes Zeitsteuersignal und erzeugt interne Zeitsteuersignale aus dem externen Zeitsteuersignal. Bei anderen Ausführungsformen werden externe Zeitsteuersignale nicht direkt von der Steuerschaltung empfangen. Die Steuerschaltung kann eine große Vielzahl von hier beschriebenen Schaltungen umfassen. Zum Beispiel weist die Steuerschaltung vorzugsweise die Zeitgebungs-Steuerschaltung 210 des Speichers 200 aus 2 auf. Bei einer weiteren bevorzugten Ausführungsform weist die Steuerschaltung einen Taktpuffer 214 sowie die Zeitgebungs-Steuerschaltung 210 des Speichers 200 aus 2 auf. Bei einer weiteren bevorzugten Ausführungsform weist die Steuerschaltung die Zeitgebungs-Steuerschaltung 210, den Taktpuffer 214 und die Taktzählerschaltung 212 des Speichers 200 aus 2 auf.
  • Wie hier verwendet, bezieht sich der Ausdruck Datenpuffer im weitesten Sinne auf eine Interface-Schaltung, die das Einbringen von Daten in eine weitere Schaltung oder das Abrufen von Daten von einer anderen Schaltung vereinfacht. Der Datenpuffer kann zum Beispiel einen Ausgangspuffer und einen Eingangspuffer aufweisen. Ein Ausgangspuffer kann eine Ausgangsschaltung aufweisen, während ein Eingangspuffer eine Eingangsschaltung aufweisen kann. Zum Beispiel weist bei einer bevorzugten Ausführungsform der Datenpuffer die Reihe von Eingangspuffern, beginnend mit OUTBUFO 236 und endend mit OUTBUFM 238, des in 2 gezeigten Speichers 200 auf.
  • Vorzugsweise weist die Burst-Modus-Architektur ferner eine Taktzählerschaltung auf. Die Taktzählerschaltung ist mit der Steuerschaltung gekoppelt und misst den Anfangszeitraum durch Zählen einer anfänglichen Anzahl von Impulsen des Zeitsteuersignals.
  • Vorzugsweise weist die Burst-Modus-Architektur ferner eine Adressenpuffer-Schaltung auf. Die Adressenpuffer-Schaltung ist mit der Steuerschaltung gekoppelt und spricht auf diese an. Die Adressenpuffer-Schaltung inkrementiert eine Anfangsadresse, die dem ersten Datenwort und dem zweiten Datenwort entspricht, um auf die Anfangsadresse folgende Adressen zu erzeugen. Vorzugsweise verwendet die erste Schaltung die Folgeadressen zum Zugreifen auf die mehreren Datenwörter, die dem anfänglichen Zugriff folgen.
  • Ferner bieten die derzeit bevorzugte Ausführungsformen eine Burst-Modus-Architektur zum Ermöglichen eines Burst-Modus-Zugriffs auf mehrer Datenwörter in einem Speicher. Die Burst-Modus-Architektur weist eine Steuerschaltung, eine erste Reihe von Leseverstärkern, eine zweite Reihe von Leseverstärkern, eine Adressenpuffer-Schaltung und eine Latch-Schaltung auf. Die erste Reihe von Leseverstärkern ist mit der Steuerschaltung gekoppelt und greift auf eine erste Reihe von Datenwörtern aus mehreren Datenwörtern zu. Bei der ersten Reihe von Datenwörtern erfolgt der Zugriff auf jeweils ein Datenwort auf einmal durch die erste Reihe von Leseverstärkern, und zwar beginnend mit einem anfänglichen Zugriff auf ein erstes Datenwort und weiter mit einem zweiten Zugriff auf ein drittes Datenwort und anschließenden Zugriffen auf die erste Reihe von Datenwörtern aus den mehreren Datenwörtern in Reaktion auf die Steuerschaltung. Die zweite Reihe von Leseverstärkern ist mit der Steuerschaltung gekoppelt und greift auf eine zweite Reihe von Datenwörtern aus mehreren Datenwörtern zu. Bei der zweiten Reihe von Datenwörtern erfolgt der Zugriff auf jeweils ein Datenwort auf einmal durch die zweite Reihe von Leseverstärkern, und zwar beginnend mit einem anfänglichen Zugriff auf ein zweites Datenwort und weiter mit einem zweiten Zugriff auf ein viertes Datenwort und anschließenden Zugriffen auf die zweite Reihe von Datenwörtern aus den mehreren Datenwörtern in Reaktion auf die Steuerschaltung.
  • Die Adressenpuffer-Schaltung ist mit der Steuerschaltung gekoppelt und spricht auf diese an. Die Adressenpuffer-Schaltung inkrementiert eine Anfangsadresse, die dem ersten Datenwort und dem zweiten Datenwort entspricht, um auf die Anfangsadresse folgende Adressen zu erzeugen. Die erste Reihe von Leseverstärkern und die zweite Reihe von Leseverstärkern verwenden die Folgeadresse, um auf die mehreren Datenwörter zuzugreifen.
  • Die Latch-Schaltung ist mit der Steuerschaltung gekoppelt und ist selektiv durch die Steuerschaltung mit der ersten Reihe von Leseverstärkern und der zweiten Reihe von Leseverstärkern gekoppelt. Die Latch-Schaltung speichert die erste Reihe von Datenwörtern und die zweite Reihe von Datenwörtern. Die Steuerschaltung leitet einen Transfer der ersten Reihe von Datenwörtern und der zweiten Reihe von Datenwörtern von der ersten Reihe von Leseverstärkern bzw. der zweiten Reihe von Leseverstärkern zu der Latch-Schaltung. Die Steuerschaltung triggert den zweiten Zugriff auf das dritte Datenwort und das vierte Datenwort in Reaktion auf die Beendigung des Transfers des ersten Datenworts und des zweiten Datenworts von dem anfänglichen Zugriff zu der Latch-Schaltung.
  • Wie hier verwendet, bezieht sich der Ausdruck Latch-Schaltung im weitesten Sinne auf eine oder mehrere Schaltungen mit einem oder mehreren Latches. Zum Beispiel weist bei einer bevorzugten Ausführungsform die Latch-Schaltung eine Reihe von Latches, beginnend mit LATCHLO 224 und LATCHHO 226 und endend mit LATCHLM 228 und LATCHHM 230, des in 2 gezeigten Speichers 200 auf.
  • Wie hier verwendet, bezieht sich der Ausdruck Latch auf ein temporäres Datenspeicherelement. Ein temporäres Datenspeicherelement kann beispielsweise in Form eines Inverter-Paars (wie nachstehend beschrieben und dargestellt), oder als Flip-Flop, wie z. B. ein D-Flip-Flop, implementiert sein.
  • Vorzugsweise weist die Burst-Modus-Architektur ferner einen Adresse-Gültig-Puffer auf. Der Adresse-Gültig-Puffer weist einen Eingang auf und ist mit der Adressenpuffer-Schaltung gekoppelt. Der Adresse-Gültig-Puffer startet einen Anfangszustand der Burst-Modus-Architektur in Reaktion auf eine Anfangsadresse.
  • Vorzugsweise weist die Burst-Modus-Architektur ferner eine Umschalt-Schaltung zum Auswählen eines Datenworts aus der Latch-Schaltung auf. Vorzugsweise wählt die Umschalt-Schaltung das Datenwort dahingehend aus, ob das Datenwort eines der ersten Reihe von Datenwörtern oder eines der zweiten Reihe von Datenwörtern ist. Vorzugsweise wählt die Umschalt-Schaltung das Datenwort entsprechend einem Übergang eines Steuersignals aus. Vorzugsweise ist das Steuersignal das niedrigstwertige Bit der Anfangsadresse.
  • Wie hier verwendet, bezieht sich der Ausdruck Umschalt-Schaltung im weitesten Sinne auf einen beliebigen Mechanismus aus einer Vielzahl von Me chanismen zum Umschalten des Werts eines Ausgangs C zwischen den Werten eines Eingangs A und eines Eingangs B. Ein Daten-Multiplexer kann als eine 2-zu-1-Umschalt-Schaltung organisiert sein. Beispielsweise weist bei einer bevorzugten Ausführungsform die Umschalt-Schaltung eine Reihe von Daten-Multiplexern, beginnend mit MO 232 und endend mit MM 232, des in 2 gezeigten Speichers 200 auf.
  • Vorzugsweise weist die Burst-Modus-Architektur ferner einen Datenpuffer, einen Taktpuffer und eine Taktzählerschaltung auf. Der Datenpuffer weist einen Ausgang auf und ist mit der Umschalt-Schaltung gekoppelt. Der Taktpuffer erzeugt ein Zeitsteuersignal mit Impulsen, während die Taktzählerschaltung, die mit dem Taktpuffer gekoppelt ist, einen Anfangszeitraum durch Zählen einer anfänglichen Anzahl von Impulsen des Zeitsteuersignals misst. Der Datenpuffer erzeugt sukzessive, vorzugsweise mit jedem sukzessiven Impuls des Zeitsteuersignals, der auf einen Anfangszeitraum folgt, am Ausgang das zweite Datenwort, das dritte Datenwort, das vierte Datenwort und nachfolgende Datenwörter. Die nachfolgenden Datenwörter entsprechen der ersten Reihe von Datenwörtern und der zweiten Reihe von Datenwörtern der mehreren Datenwörter.
  • Ferner bietet die derzeit bevorzugte Ausführungsform ein Verfahren zum Ermöglichen von Burst-Modus-Zugriff auf mehrere Datenwörter in einem Speicher. Ein Anfangszeitraum wird in Reaktion auf eine Anfangsadresse durch Zählen einer anfänglichen Anzahl von Zeitsteuersignalen gemessen. Innerhalb des Anfangszeitraums wird mit der Anfangsadresse auf ein erstes Datenwort und ein zweites Datenwort zugegriffen, wird anschließend ein zweites Signal erzeugt, wird die Anfangsadresse inkrementiert, um eine zweite Adresse zu erzeugen, und wird mit der zweiten Adresse in Reaktion auf das zweite Signal auf ein drittes Datenwort und ein viertes Datenwort zugegriffen. Vorzugsweise werden das erste Datenwort und das zweite Datenwort in Reaktion auf das zweite Signal gespeichert. Im Anschluss an den Anfangszeitraum wird das erste Datenwort in Reaktion auf einen ersten Impuls des Zeitsteuersignals an einem Ausgang des Speichers erzeugt und das zweite Datenwort in Reaktion auf einen zweiten Impuls des Zeitsteuersignals an dem Ausgang des Speichers erzeugt.
  • Ferner bietet die derzeit bevorzugte Ausführungsform ein Verfahren zum Ermöglichen eines Burst-Modus-Zugriffs auf mehrere Datenwörter in einem Speicher. Vorzugsweise sind die mehreren Datenwörter in mehreren Kernspeicherzellen des Speichers gespeichert. Ein Anfangszeitraum wird in Reaktion auf eine Anfangsadresse durch Zählen einer anfänglichen Anzahl von Impulsen eines Zeitsteuersignals gemessen. Innerhalb des Zeitraums wird mit der Anfangsadresse auf ein erstes Datenwort und ein zweites Datenwort zugegriffen, anschließend wird ein zweites Signal erzeugt, wird die Anfangsadresse zum Erzeugen einer zweiten Adresse inkrementiert, werden das erste Datenwort und das zweite Datenwort in Reaktion auf das zweite Signal gespeichert und wird in Reaktion auf das zweite Signal mit der zweiten Adresse auf ein drittes Datenwort und ein viertes Datenwort zugegriffen. Im Anschluss an den Anfangszeitraum wird das erste Datenwort in Reaktion auf einen ersten Impuls des Zeitsteuersignals an einem Ausgang des Speichers erzeugt, wird das zweite Datenwort in Reaktion auf einen zweiten Impuls des Zeitsteuersignals an dem Ausgang des Speichers erzeugt und werden das dritte und das vierte Datenwort in Reaktion auf den zweiten Impuls des Zeitsteuersignals gespeichert. Bei aufeinanderfolgenden Impulsen des Zeitsteuersignals wird eine Folgeadresse mit jedem zweiten Impuls des Zeitsteuersignals erzeugt, wird für jede Folgeadresse mit jedem zweiten Impuls des Zeitsteuersignals auf zwei Datenwörter zugegriffen, werden zwei Datenwörter mit jedem zweiten Impuls des Zeitsteuersignals gespeichert und wird ein Datenwort mit jedem Impuls des Zeitsteuersignals am Ausgang des Speichers erzeugt.
  • Es sei darauf hingewiesen, dass die hier beschriebenen Verfahrensschritte in einer beliebigen anderen Reihenfolge durchgeführt werden können, die mit der beschriebenen Vorgehensweise konsistent ist.
  • In der vorstehenden detaillierten Beschreibung sind nur einige wenige der zahlreichen Formen dargestellt, in der die vorliegende Erfindung ausgeführt sein kann. Die vorstehende detaillierte Beschreibung darf daher nur als erläuternd und nicht als einschränkend angesehen werden, und es sei darauf hingewiesen, dass die nachstehenden Patentansprüche den Geist und den Umfang der vorliegenden Erfindung definieren. Daher decken die beiliegenden Patentansprüche sämtliche Änderungen und Modifikationen ab, die in den Umfang der Erfindung fallen.

Claims (12)

  1. Nichtflüchtiger Speicher mit einer Burst-Modus-Architektur zum Burst-Modus-Zugriff auf den nichtflüchtigen Speicher, wobei die Architektur aufweist: eine erste Schaltung (216, 218, 220, 222) zum Zugriff auf mehrere Daten-Wörter, beginnend mit einem Anfangs-Zugriff auf ein erstes Daten-Wort und ein zweites Daten-Wort; einer Steuerschaltung (210, 214), die mit der ersten Schaltung (216, 218, 220, 222) verbunden ist und ein Zeitsteuerungssignal, das Impulse aufweist, und bei Abschluss des Anfangs-Zugriffs auf das erste Daten-Wort und das zweite Daten-Wort ein zweites Signal erzeugt; und einen Daten-Puffer (236, 238), der einen Ausgang aufweist und durch die Steuerschaltung (210, 214) selektiv mit der ersten Schaltung (216, 218, 220, 222) verbunden ist, wobei die erste Schaltung (216, 218, 220, 222) auf das zweite Signal und das Zeitsteuerungssignal hin im Anschluss auf den Anfangs-Zugriff nachfolgende Zugriffe auf die mehreren Daten-Wörter durchführt; und der Daten-Puffer (236, 238) das erste Daten-Wort am Ausgangs-Ende erzeugt und nach einer Anfangs-Zeitperiode sukzessive das zweite Daten-Wort und nachfolgende Daten-Wörter an dem Ausgang erzeugt, wobei die nachfolgenden Daten-Wörter den nachfolgenden Zugriffen auf die mehreren Daten-Wörter entsprechen, dadurch gekennzeichnet, dass: die mehreren Daten-Wörter in einem Einzelkern-Zellen-Array (202) gespeichert werden; und mit sukzessivem Impuls des Zeitsteuerungssignals, jedes des zweiten Daten-Worts und der nachfolgenden Daten-Wörter sukzessive an dem Ausgang erzeugt wird.
  2. Burst-Modus-Architektur nach Anspruch 1, ferner mit: einer mit der Steuerschaltung (210, 214) verbundenen Taktzähler-Schaltung (212) zum Messen der Anfangs-Zeitperiode durch Zählen einer Anfangs-Anzahl von Impulsen des Zeitsteuerungssignals.
  3. Burst-Modus-Architektur nach Anspruch 1, ferner mit: einer mit der Steuerschaltung (210, 214) verbundenen und auf diese reagierenden Adress-Puffer-Schaltung (208) zum Inkrementieren einer dem ersten Daten-Wort und dem zweiten Daten-Wort entsprechenden Anfangs-Adresse, um auf die Anfangs-Adresse folgende Adressen zu erzeugen, wobei die erste Schaltung (216, 218, 220, 222) die nachfolgenden Adressen verwendet, um auf die den Anfangs-Adressen folgenden mehreren Daten-Wörter zuzugreifen.
  4. Burst-Modus-Architektur nach Anspruch 1, ferner mit: einer ersten Reihe von Leseverstärkern (216, 220) zum Zugreifen auf eine erste Reihe von Daten-Wörtern der mehreren Daten-Wörter, wobei die erste Reihe von Leseverstärkern (216, 220) mit der Steuerschaltung (210, 214) verbunden ist, wobei auf die erste Reihe von Daten-Wörtern von der ersten Reihe von Leseverstärkern (216, 220) zugegriffen wird, und zwar, pro Zugriff, auf ein Daten-Wort, beginnend mit einem Anfangs-Zugriff auf ein erstes Daten-Wort, und fortschrei tend mit einem zweiten Zugriff auf ein drittes Daten-Wort, und nachfolgenden Zugriffen auf die erste Reihe von Daten-Wörtern der mehreren Daten-Wörter als Reaktion auf die Steuerschaltung (210, 214); einer zweiten Reihe von Leseverstärkern (218, 222) zum Zugreifen auf eine zweite Reihe von Daten-Wörtern der mehreren Daten-Wörter, wobei die zweite Reihe von Leseverstärkern (218, 222) mit der Steuerschaltung (210, 214) verbunden ist, wobei auf die zweite Reihe von Daten-Wörtern von der zweiten Reihe von Leseverstärkern (218, 222) zugegriffen wird, und zwar, pro Zugriff, auf ein Daten-Wort, beginnend mit einem Anfangs-Zugriff auf ein zweites Daten-Wort, und fortschreitend mit einem zweiten Zugriff auf ein viertes Daten-Wort, und nachfolgenden Zugriffen auf die zweite Reihe von Daten-Wörtern der mehreren Daten-Wörter als Reaktion auf die Steuerschaltung (210, 214); einer mit der Steuerschaltung (210, 214) verbundenen und auf diese reagierenden Adress-Puffer-Schaltung (208) zum Inkrementieren einer dem ersten Daten-Wort und dem zweiten Daten-Wort entsprechenden Anfangs-Adresse, um auf die Anfangs-Adresse folgende Adressen zu erzeugen, wobei die erste Reihe von Leseverstärkern (216, 220) und die zweite Reihe von Leseverstärkern (218, 222) die nachfolgenden Adressen verwenden, um auf die mehreren Daten-Wörter zuzugreifen; und einer Halteschaltung (224, 226, 228, 230), die mit der Steuerschaltung (210, 214) verbunden ist und von der Steuerschaltung (210, 214) selektiv mit der ersten Reihe von Leseverstärkern (216, 220) und der zweiten Reihe von Leseverstärkern (218, 222) verbunden wird, um die erste Reihe von Daten-Wörtern und die zweite Reihe von Daten-Wörtern zu speichern, wobei die Steuerschaltung (210, 214) eine Übertragung der ersten Reihe von Daten-Wörtern und der zweiten Reihe von Daten-Wörtern aus der ersten Reihe von Leseverstärkern (216, 220) bzw. der zweiten Reihe von Leseverstärkern (218, 222) an die Halteschaltung (224, 226, 228, 230) leitet; wobei die Steuerschaltung (210, 214) den zweiten Zugriff auf das dritte Daten-Wort und das vierte Daten-Wort reaktiv bei Abschluss der Übertragung des ersten Daten-Worts und des zweiten Daten-Worts aus dem Anfangs-Zugriff in die Halteschaltung (224, 226, 228, 230) triggert.
  5. Burst-Modus-Architektur nach Anspruch 4, ferner mit: einem Adress-Gültig-Puffer (206), der einen Eingang aufweist und mit der Adress-Puffer-Schaltung (208) verbunden ist, um auf die Anfangs-Adresse hin einen Anfangs-Zustand der Burst-Modus-Architektur zu starten.
  6. Burst-Modus-Architektur nach Anspruch 4, ferner mit: einer Umschalt-Schaltung (232, 234) zum Wählen eines Daten-Worts aus der Halteschaltung (224, 226, 228, 230) in Abhängigkeit davon, ob das Daten-Wort eines der ersten Reihe von Daten-Wörtern oder eines der zweiten Reihe von Daten-Wörtern ist.
  7. Burst-Modus-Architektur nach Anspruch 4, ferner mit: einer Umschalt-Schaltung (232, 234) zum Wählen eines Daten-Worts aus der Halteschaltung (224, 226, 228, 230) in Abhängigkeit von einem Übergang eines Steuersignals, wobei das Steuersignal das die niedrigste Signifikanz aufweisende Bit der Anfangs-Adresse ist.
  8. Burst-Modus-Architektur nach Anspruch 4, ferner mit: einer Umschalt-Schaltung (232, 234) zum Wählen eines Daten-Worts aus der Halteschaltung (224, 226, 228, 230); und einem Daten-Puffer (236, 238), der einen Ausgang aufweist und mit der Umschalt-Schaltung (232, 234) verbunden ist, wobei der Daten-Puffer (236, 238) sukzessive das erste Daten-Wort, das zweite Daten-Wort, das dritte Daten-Wort, das vierte Daten-Wort und nachfolgende Daten-Wörter an dem Ausgang erzeugt, wobei die nachfolgenden Daten-Wörter der ersten Reihe von Daten-Wörtern und der zweiten Reihe von Daten-Wörtern der mehreren Daten-Wörter entsprechen.
  9. Burst-Modus-Architektur nach Anspruch 8, ferner mit: einem Takt-Puffer (214) zum Erzeugen eines Zeitsteuerungssignals, das Impulse aufweist; und einer mit dem Takt-Puffer (214) verbundenen Taktzähler-Schaltung (212) zum Messen einer Anfangs-Zeitperiode durch Zählen einer Anfangs-Anzahl von Impulsen des Zeitsteuerungssignals, wobei der Daten-Puffer (236, 238) mit jedem der aufeinanderfolgenden Impulse des Zeitsteuerungssignals im Anschluss an eine Anfangs-Zeitperiode sukzessive das zweite Daten-Wort, das dritte Daten-Wort, das vierte Daten-Wort und nachfolgende Daten-Wörter an dem Ausgang erzeugt.
  10. Für einen nichtflüchtigen Speicher (200) vorgesehenes Verfahren zum Ermöglichen eines Burst-Modus-Zugriffs auf mehrere Daten-Wörter, mit den folgenden Verfahrenschritten: innerhalb einer Anfangs-Zeitperiode: Zugreifen auf ein erstes Daten-Wort und ein zweites Daten-Wort mit einer Anfangs-Adresse; anschließendes Erzeugen eines zweiten Signals; Inkrementieren der Anfangs-Adresse zum Erzeugen einer zweiten Adresse; und Zugreifen auf ein drittes Daten-Wort und ein viertes Daten-Wort mit der zweiten Adresse auf das zweite Signal hin, und im Anschluss an die Anfangs-Zeitperiode: Erzeugen des ersten Daten-Worts an einem Ausgang des Speichers auf einen ersten Impuls eines Zeitsteuerungssignals hin; und anschließend, Erzeugen des zweiten Daten-Worts, des dritten Daten-Worts und des vierten Daten-Worts an dem Ausgang des Speichers, wobei das Verfahren dadurch gekennzeichnet ist, dass: die Daten-Wörter in einem Einzelkern-Zellen-Array (202) gespeichert werden; mit sukzessivem Impuls des Zeitsteuerungssignals das zweite Daten-Wort, das dritte Daten-Wort und das vierte Daten-Wort sukzessive an dem Ausgang erzeugt werden; und die Anfangs-Zeitperiode durch Zählen einer Anfangs-Anzahl von Impulsen des Zeitsteuerungssignals gemessen wird.
  11. Verfahren nach Anspruch 10, bei dem ferner innerhalb der Anfangs-Zeitperiode das erste Daten-Wort und das zweite Daten-Wort auf das zweite Signal hin gespeichert werden.
  12. Verfahren nach Anspruch 10, ferner mit den folgenden Verfahrensschritten im Anschluss an die Anfangs-Zeitperiode: Speichern des dritten Daten-Worts und des vierten Daten-Worts auf den dritten und den vierten Impuls des Zeitsteuerungssignals hin; und bei aufeinanderfolgenden Impulsen des Zeitsteuerungssignals: Erzeugen einer nachfolgenden Adresse bei jeweils zwei Impulsen des Zeitsteuerungssignals; Zugreifen auf zwei Daten-Wörter für jede nachfolgende Adresse bei jeweils zwei Impulsen des Zeitsteuerungssignals; Speichern zweier Daten-Wörter bei jeweils zwei Impulsen des Zeitsteuerungssignals; und Erzeugen eines Daten-Worts an dem Ausgang des Speichers bei jedem Impuls des Zeitsteuerungssignals.
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