JP2003535428A - フラッシュメモリ用バーストアーキテクチャ - Google Patents
フラッシュメモリ用バーストアーキテクチャInfo
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Abstract
(57)【要約】
フラッシュメモリにおいて複数のデータワードへのバーストモードアクセスを行うバーストモードアーキテクチャが記載されている。バーストモードアーキテクチャは、第１の回路（２１６，２２０）と、第１の回路（２１６，２２０）に結合された制御回路（２１０）と、制御回路（２１０）によって第１の回路（２１６，２２０）に選択的に結合されるデータバッファ（２３６，２３８）とを備える。第１の回路（２１６，２２０）は、第１のデータワード及び第２のデータワードの先頭アクセスから始まる複数のデータワードにアクセスする。制御回路（２１０）は、パルスを有するタイミング信号と第２の信号とを生成する。第２の信号は、第１のデータワード及び第２のデータワードの先頭アクセスが終了したときに生成される。第１の回路（２１６，２２０）は、先頭アクセスに続き、第２の信号及びタイミング信号に応答して複数のデータワードの後続アクセスを行う。データバッファは、出力端を有し、該出力端に第１のデータワードを生成し、引き続き、初期期間後のタイミング信号の各連続パルスにより、第２のデータワードと後続データワードとを出力端に生成する。後続データワードは、複数のデータワードの後続アクセスに対応している。
Description
（背景技術）
本発明は、より広くは半導体メモリ装置に関する。より詳細には、本発明は、
フラッシュメモリ用のバーストアーキテクチャに関する。
フラッシュメモリ用のバーストアーキテクチャに関する。
【０００１】
フラッシュランダムアクセスメモリ（ＲＡＭ）は、より一般にはフラッシュメ
モリとして知られ、フローティングゲートを有するメモリセル設計を使用する不
揮発性メモリの一形態である。フローティングゲートに電荷をプログラム又は蓄
積させたり、フローティングゲートから電荷を消去又は除去したりするために、
メモリセルの入力端には高い電圧が印加される。プログラミングは、フローティ
ングゲート上に電荷を堆積させるホットエレクトロンの転送によって行われ、一
方、消去は、薄い誘電材料を電子が貫通するファウラー−ノルトハイム・トンネ
ル効果を利用してフローティングゲート上の電荷の量を減少させるものである。
セルの消去ではセルの論理値が「１」にセットされ、セルのプログラミングでは
論理値が「０」にセットされる。プログラミング動作や消去動作の他は、フラッ
シュメモリは、ランダムアクセス可能な読み出し専用メモリ（ＲＯＭ）と同じよ
うに動作する。従来、フラッシュメモリ記憶セルや支援ロジック／回路を含むフ
ラッシュメモリチップは、基板上に半導体層やポリシリコン相互接続層、第１及
び第２の金属層を形成することによって製造される。これ以外にも、より多い数
又は少ない数の層を含む集積回路製造技術がたくさんあり、それらが本発明に適
用可能であることは理解されよう。
モリとして知られ、フローティングゲートを有するメモリセル設計を使用する不
揮発性メモリの一形態である。フローティングゲートに電荷をプログラム又は蓄
積させたり、フローティングゲートから電荷を消去又は除去したりするために、
メモリセルの入力端には高い電圧が印加される。プログラミングは、フローティ
ングゲート上に電荷を堆積させるホットエレクトロンの転送によって行われ、一
方、消去は、薄い誘電材料を電子が貫通するファウラー−ノルトハイム・トンネ
ル効果を利用してフローティングゲート上の電荷の量を減少させるものである。
セルの消去ではセルの論理値が「１」にセットされ、セルのプログラミングでは
論理値が「０」にセットされる。プログラミング動作や消去動作の他は、フラッ
シュメモリは、ランダムアクセス可能な読み出し専用メモリ（ＲＯＭ）と同じよ
うに動作する。従来、フラッシュメモリ記憶セルや支援ロジック／回路を含むフ
ラッシュメモリチップは、基板上に半導体層やポリシリコン相互接続層、第１及
び第２の金属層を形成することによって製造される。これ以外にも、より多い数
又は少ない数の層を含む集積回路製造技術がたくさんあり、それらが本発明に適
用可能であることは理解されよう。
【０００２】
フラッシュメモリは、高まりつつあるシステム性能の基準を満たすことが求め
られている。フラッシュメモリの性能を高める見込みがある１つの分野は、バー
ストモード・フラッシュメモリの分野である。よって、改善されたバーストモー
ド動作が可能な高性能フラッシュメモリを実現できれば望ましいであろう。
られている。フラッシュメモリの性能を高める見込みがある１つの分野は、バー
ストモード・フラッシュメモリの分野である。よって、改善されたバーストモー
ド動作が可能な高性能フラッシュメモリを実現できれば望ましいであろう。
【０００３】
（好適な実施形態の詳細な説明）
フラッシュメモリは、高まりつつあるシステム性能の基準を満たすことが求め
られている。フラッシュメモリの性能を高める見込みのある１つの分野は、バー
ストモード・フラッシュメモリの分野である。本明細書において説明する現時点
で好適な実施形態は、改善されたバーストモード動作が可能な高性能フラッシュ
メモリを実現するものである。
られている。フラッシュメモリの性能を高める見込みのある１つの分野は、バー
ストモード・フラッシュメモリの分野である。本明細書において説明する現時点
で好適な実施形態は、改善されたバーストモード動作が可能な高性能フラッシュ
メモリを実現するものである。
【０００４】
一般には、バーストモード動作は、クロック又はタイミング信号と同期したメ
モリの出力端にデータを、好ましくはデータワードの形で生成することを含む。
データが格納されているコアメモリセルの場所は、コアセルアドレス及びデコー
ディング・ロジックを介してアクセスされる。バーストモード動作において、先
頭アドレスは、メモリに送られるか又はメモリによって生成される。通常、コア
セル・ロケーションに対応する後続アドレスは、メモリがメモリの外部ソースか
ら受け取るのではなく、メモリの内部で生成される。最終的に、そのような先頭
アドレス及び後続の内部で生成されたアドレスに対応するコアセル・ロケーショ
ンに格納されたデータワードの形のデータが、メモリの出力端にタイミング信号
と同期して生成される。
モリの出力端にデータを、好ましくはデータワードの形で生成することを含む。
データが格納されているコアメモリセルの場所は、コアセルアドレス及びデコー
ディング・ロジックを介してアクセスされる。バーストモード動作において、先
頭アドレスは、メモリに送られるか又はメモリによって生成される。通常、コア
セル・ロケーションに対応する後続アドレスは、メモリがメモリの外部ソースか
ら受け取るのではなく、メモリの内部で生成される。最終的に、そのような先頭
アドレス及び後続の内部で生成されたアドレスに対応するコアセル・ロケーショ
ンに格納されたデータワードの形のデータが、メモリの出力端にタイミング信号
と同期して生成される。
【０００５】
図１は、メモリにおける例示的なバーストモードアクセス機能の基本動作を示
すタイミング図である。バースト動作の場合は、先頭アドレスがメモリの入力端
に与えられ、図１においてアドレス信号として示されている。一般に、先頭アド
レスはマルチビット信号になる。有効先頭アドレスに応答するアドレス有効信号
は、通常はハイであるが、有効先頭アドレスがメモリに与えられたことを示すと
きにローになる。従って、アドレス有効信号は、ロー・アクティブ信号である。
クロック信号は、バースト動作のタイミングを提供する。図１に示されるクロッ
ク信号のクロックパルスは、それぞれＣ-1、Ｃ0 、Ｃ1 、Ｃ2 、Ｃ3 、Ｃ4 及び
Ｃ5 として示されている。データ信号はメモリの出力端に現われる情報を表す。
一般に、出力の各ビットは、メモリのコアメモリセルに格納された情報に対応す
る。通常、データ信号は、メモリの一連のコアメモリセルに格納された情報に対
応するマルチビット信号になる。図１のハッチングで示された部分は、ドント・
ケア（don't care）領域の境界を表しており、この部分ではデータ信号の値が不
確定且つ／又は回路動作に対応していない。
すタイミング図である。バースト動作の場合は、先頭アドレスがメモリの入力端
に与えられ、図１においてアドレス信号として示されている。一般に、先頭アド
レスはマルチビット信号になる。有効先頭アドレスに応答するアドレス有効信号
は、通常はハイであるが、有効先頭アドレスがメモリに与えられたことを示すと
きにローになる。従って、アドレス有効信号は、ロー・アクティブ信号である。
クロック信号は、バースト動作のタイミングを提供する。図１に示されるクロッ
ク信号のクロックパルスは、それぞれＣ-1、Ｃ0 、Ｃ1 、Ｃ2 、Ｃ3 、Ｃ4 及び
Ｃ5 として示されている。データ信号はメモリの出力端に現われる情報を表す。
一般に、出力の各ビットは、メモリのコアメモリセルに格納された情報に対応す
る。通常、データ信号は、メモリの一連のコアメモリセルに格納された情報に対
応するマルチビット信号になる。図１のハッチングで示された部分は、ドント・
ケア（don't care）領域の境界を表しており、この部分ではデータ信号の値が不
確定且つ／又は回路動作に対応していない。
【０００６】
メモリの全体的な動作は、メモリの入力端に与えられる有効先頭アドレスに応
答して進行する。アドレス有効信号は、アドレス有効信号の立下りエッジにおい
て、所定の有効先頭アドレス信号をメモリにロードする。クロック信号のクロッ
クパルスＣ0 の立上りエッジでは、先頭アドレスが、メモリ、例えばアドレスバ
ッファにラッチされるか又は格納される。アドレス有効信号がロー・アクティブ
になった後のクロック信号の最初の立下りエッジで、このケースでは、クロック
パルスＣ0 の立下りエッジで、アドレス有効信号はハイの休止状態になる。
答して進行する。アドレス有効信号は、アドレス有効信号の立下りエッジにおい
て、所定の有効先頭アドレス信号をメモリにロードする。クロック信号のクロッ
クパルスＣ0 の立上りエッジでは、先頭アドレスが、メモリ、例えばアドレスバ
ッファにラッチされるか又は格納される。アドレス有効信号がロー・アクティブ
になった後のクロック信号の最初の立下りエッジで、このケースでは、クロック
パルスＣ0 の立下りエッジで、アドレス有効信号はハイの休止状態になる。
【０００７】
アドレス有効信号の立下りエッジからクロック信号のクロックパルスＣ4 の立
上りエッジまで期間は、初期状態と呼ばれる。この初期状態の間、メモリは、バ
ースト動作の準備ができていなければならない。この初期状態は、ある一定数Ｎ
のクロックパルスを含む。
上りエッジまで期間は、初期状態と呼ばれる。この初期状態の間、メモリは、バ
ースト動作の準備ができていなければならない。この初期状態は、ある一定数Ｎ
のクロックパルスを含む。
【０００８】
一定数Ｎのクロックパルス（図１ではＮの数は４）に従い、データワードは、
クロック信号の各立上りエッジでメモリから出力される。クロックパルスの数Ｎ
は、システムによって事前に設定されることが好ましい。システムが正しく機能
するためには、システムが第１のデータＤ0 をクロックパルスＣ4 の立上りエッ
ジの時点又はその後で送出できるように、第１のデータＤ0 が、クロックパルス
Ｃ4 の立上りエッジの時点の前に準備され、且つ有効になっていなければならな
い。第２のデータＤ1 は、クロックパルスＣ5 の立上りエッジの時点の前に準備
されていなければならない。同様に、第３のデータＤ2 は、クロック信号の次の
クロックパルス（図１には示していない）の立上りエッジの時点よりも前に準備
されていなければならない。現時点で好適な実施形態及び他の実施形態並びにそ
の変形例は、このバーストモード機能を有効に実現するアーキテクチャを提供す
る。
クロック信号の各立上りエッジでメモリから出力される。クロックパルスの数Ｎ
は、システムによって事前に設定されることが好ましい。システムが正しく機能
するためには、システムが第１のデータＤ0 をクロックパルスＣ4 の立上りエッ
ジの時点又はその後で送出できるように、第１のデータＤ0 が、クロックパルス
Ｃ4 の立上りエッジの時点の前に準備され、且つ有効になっていなければならな
い。第２のデータＤ1 は、クロックパルスＣ5 の立上りエッジの時点の前に準備
されていなければならない。同様に、第３のデータＤ2 は、クロック信号の次の
クロックパルス（図１には示していない）の立上りエッジの時点よりも前に準備
されていなければならない。現時点で好適な実施形態及び他の実施形態並びにそ
の変形例は、このバーストモード機能を有効に実現するアーキテクチャを提供す
る。
【０００９】
図２を参照すると、メモリ２００のブロック図が示されている。例示された実
施形態において、メモリ２００は、デジタルデータを格納するための相補型金属
酸化物半導体（ＣＭＯＳ）集積回路として形成されたフラッシュメモリとして構
成されている。しかしながら、メモリ２００は、他の適当な形態をとることがで
き、実際には、本明細書で説明する原理は、回路の動作の一部分がバーストモー
ド動作を伴う他の適当な回路にも応用することができる。メモリ２００は、現時
点で好適な実施形態に係る例示的なバーストモードアーキテクチャを組み込んで
いる。メモリ２００は、コアセルアレイ２０２と、デコーダ２０４と、アドレス
有効バッファ２０６と、アドレスバッファブロック２０８と、タイミング制御回
路２１０と、クロックカウンタ回路２１２と、クロックバッファ２１４と、Ｓ／
ＡL0２１６から始まりＳ／ＡLM２２０で終わる第１の一連のセンスアンプと、Ｓ
／ＡH0２１８から始まりＳ／ＡHM２２２で終わる第２の一連のセンスアンプと、
ＬＡＴＣＨL0２２４及びＬＡＴＣＨH0２２６から始まりＬＡＴＣＨLM２２８及び
ＬＡＴＣＨHM２３０で終わる一連のラッチと、Ｍ0 ２３２から始まりＭM ２３４
で終わる一連のデータマルチプレクサと、ＯＵＴＢＵＦ0 ２３６から始まりＯＵ
ＴＢＵＦM ２３８で終わる一連の出力バッファとを有している。
施形態において、メモリ２００は、デジタルデータを格納するための相補型金属
酸化物半導体（ＣＭＯＳ）集積回路として形成されたフラッシュメモリとして構
成されている。しかしながら、メモリ２００は、他の適当な形態をとることがで
き、実際には、本明細書で説明する原理は、回路の動作の一部分がバーストモー
ド動作を伴う他の適当な回路にも応用することができる。メモリ２００は、現時
点で好適な実施形態に係る例示的なバーストモードアーキテクチャを組み込んで
いる。メモリ２００は、コアセルアレイ２０２と、デコーダ２０４と、アドレス
有効バッファ２０６と、アドレスバッファブロック２０８と、タイミング制御回
路２１０と、クロックカウンタ回路２１２と、クロックバッファ２１４と、Ｓ／
ＡL0２１６から始まりＳ／ＡLM２２０で終わる第１の一連のセンスアンプと、Ｓ
／ＡH0２１８から始まりＳ／ＡHM２２２で終わる第２の一連のセンスアンプと、
ＬＡＴＣＨL0２２４及びＬＡＴＣＨH0２２６から始まりＬＡＴＣＨLM２２８及び
ＬＡＴＣＨHM２３０で終わる一連のラッチと、Ｍ0 ２３２から始まりＭM ２３４
で終わる一連のデータマルチプレクサと、ＯＵＴＢＵＦ0 ２３６から始まりＯＵ
ＴＢＵＦM ２３８で終わる一連の出力バッファとを有している。
【００１０】
入力信号ＰＤは、メモリ２００の電源を切るために用いられる電源切断信号で
ある。特に、入力信号ＰＤは、メモリ２００の入力端、好ましくは外部入力端に
加えられ、アドレス有効バッファ２０６、アドレスバッファブロック２０８及び
クロックバッファ２１４に受信される。入力信号ＰＤが論理的にハイのとき、入
力信号ＰＤは、各バッファ回路２０６，２０８，２１４を完全にディセーブル状
態にする。入力信号ＰＤが論理的にローのときは、メモリ２００と各バッファ回
路２０６，２０８，２１４は、イネーブル状態とされる。
ある。特に、入力信号ＰＤは、メモリ２００の入力端、好ましくは外部入力端に
加えられ、アドレス有効バッファ２０６、アドレスバッファブロック２０８及び
クロックバッファ２１４に受信される。入力信号ＰＤが論理的にハイのとき、入
力信号ＰＤは、各バッファ回路２０６，２０８，２１４を完全にディセーブル状
態にする。入力信号ＰＤが論理的にローのときは、メモリ２００と各バッファ回
路２０６，２０８，２１４は、イネーブル状態とされる。
【００１１】
クロック又はタイミング信号ＣＬＫは、メモリ２００の入力端、好ましくは外
部入力端に加えられ、クロックバッファに入力される。クロック信号ＣＬＫは、
例えばメモリ２００の外部で動作するシステム又はマイクロプロセッサ・クロッ
クに接続されてもよい。ＣＬＫ信号は、メモリ２００の基本タイミング及び内部
動作周波数を提供することが好ましい。本明細書で説明されているように、ＣＬ
Ｋ信号から他のクロック又はタイミング信号の一部分又は全体を生成することが
好ましい。例えば、ＣＬＫＣ信号はクロックバッファ２１４によって生成され、
クロックカウンタ回路２１２とアドレス有効バッファ２０６に提供されるタイミ
ング信号である。入力信号ＰＤが論理的にローで、且つメモリ２００がイネーブ
ル状態とされているとき、ＣＬＫＣ信号はＣＬＫ信号に従う。
部入力端に加えられ、クロックバッファに入力される。クロック信号ＣＬＫは、
例えばメモリ２００の外部で動作するシステム又はマイクロプロセッサ・クロッ
クに接続されてもよい。ＣＬＫ信号は、メモリ２００の基本タイミング及び内部
動作周波数を提供することが好ましい。本明細書で説明されているように、ＣＬ
Ｋ信号から他のクロック又はタイミング信号の一部分又は全体を生成することが
好ましい。例えば、ＣＬＫＣ信号はクロックバッファ２１４によって生成され、
クロックカウンタ回路２１２とアドレス有効バッファ２０６に提供されるタイミ
ング信号である。入力信号ＰＤが論理的にローで、且つメモリ２００がイネーブ
ル状態とされているとき、ＣＬＫＣ信号はＣＬＫ信号に従う。
【００１２】
アドレス有効信号ＡＤＶ（バー）が、メモリ２００の入力端、好ましくは外部
入力端に印加され、アドレス有効バッファ２０６に入力される。ＡＤＶ（バー）
信号は、先頭アドレス信号ＡＤＤが現在メモリ２００に印加されているか否かを
示すと共に、先頭アドレス信号ＡＤＤが有効か否かをも示す。先頭アドレス信号
ＡＤＤは、メモリ２００の入力端、好ましくは外部入力端に印加され、アドレス
バッファブロック２０８に入力される。アドレスバッファブロック２０８は一連
のアドレスバッファを含む。アドレスバッファは、図７に示されると共に後でさ
らに詳しく説明するように、チェーンでカスケード接続されることが好ましい。
アドレスバッファチェーンの各アドレスバッファは、アドレスビットを生成し格
納するように構成されている。図２のメモリ２００において、アドレスバッファ
ブロック２０８内にはｎ＋１個のアドレスバッファがあり、各アドレスバッファ
は、それぞれ先頭アドレス信号ＡＤＤのビットＡｄｄ0 ，Ａｄｄ1 ，Ａｄｄ2 ，
………Ａｄｄn を受け取り、現行アドレス信号ＡＤＤＰの各ビットＡ0 ，Ａ1 ，
Ａ2 ，………Ａn を生成し格納する。各アドレスビットＡ0 ，Ａ1 ，Ａ2 ，……
…Ａn は、現行アドレス信号ＡＤＤＰのｎ＋１個のビットアドレスを構成する。
アドレスビットＡ1 ，Ａ2,………Ａn は、デコーダ２０４によって受け取られる
ことが好ましい。アドレスビットＡ0 は、アドレスの最下位ビットであり、第１
アドレスバッファによってアドレスバッファブロック２０８内のアドレスバッフ
ァチェーンに生成され格納される。アドレスビットＡ0 は、制御信号として機能
し、Ｍ0 ２３２から始まりＭM ２３４で終わる一連のデータマルチプレクサのう
ちの各データマルチプレクサに提供されることが好ましい。各データマルチプレ
クサは、制御信号Ａ0 の遷移に従ってデータワードを選択することが好ましい。
制御信号Ａ0 は、デコーダ２０４に与えられる必要がないことが好ましい。すな
わち、本明細書では、現行アドレス信号ＡＤＤＰが、現行アドレス信号ＡＤＤＰ
が示されている状況に準じて制御信号Ａ0 の有無が決まるアドレスビットＡ1 ，
Ａ2 ，………Ａn を広義に指していることを理解されたい。例えば、図２におい
て、制御信号Ａ0 は、タイミング制御回路２１０及びデータマルチプレクサ２３
２，………２３４に提供されるが、デコーダ２０４には提供されない。この例で
は、現行アドレス信号ＡＤＤＰはデコーダ２０４に提供される。
入力端に印加され、アドレス有効バッファ２０６に入力される。ＡＤＶ（バー）
信号は、先頭アドレス信号ＡＤＤが現在メモリ２００に印加されているか否かを
示すと共に、先頭アドレス信号ＡＤＤが有効か否かをも示す。先頭アドレス信号
ＡＤＤは、メモリ２００の入力端、好ましくは外部入力端に印加され、アドレス
バッファブロック２０８に入力される。アドレスバッファブロック２０８は一連
のアドレスバッファを含む。アドレスバッファは、図７に示されると共に後でさ
らに詳しく説明するように、チェーンでカスケード接続されることが好ましい。
アドレスバッファチェーンの各アドレスバッファは、アドレスビットを生成し格
納するように構成されている。図２のメモリ２００において、アドレスバッファ
ブロック２０８内にはｎ＋１個のアドレスバッファがあり、各アドレスバッファ
は、それぞれ先頭アドレス信号ＡＤＤのビットＡｄｄ0 ，Ａｄｄ1 ，Ａｄｄ2 ，
………Ａｄｄn を受け取り、現行アドレス信号ＡＤＤＰの各ビットＡ0 ，Ａ1 ，
Ａ2 ，………Ａn を生成し格納する。各アドレスビットＡ0 ，Ａ1 ，Ａ2 ，……
…Ａn は、現行アドレス信号ＡＤＤＰのｎ＋１個のビットアドレスを構成する。
アドレスビットＡ1 ，Ａ2,………Ａn は、デコーダ２０４によって受け取られる
ことが好ましい。アドレスビットＡ0 は、アドレスの最下位ビットであり、第１
アドレスバッファによってアドレスバッファブロック２０８内のアドレスバッフ
ァチェーンに生成され格納される。アドレスビットＡ0 は、制御信号として機能
し、Ｍ0 ２３２から始まりＭM ２３４で終わる一連のデータマルチプレクサのう
ちの各データマルチプレクサに提供されることが好ましい。各データマルチプレ
クサは、制御信号Ａ0 の遷移に従ってデータワードを選択することが好ましい。
制御信号Ａ0 は、デコーダ２０４に与えられる必要がないことが好ましい。すな
わち、本明細書では、現行アドレス信号ＡＤＤＰが、現行アドレス信号ＡＤＤＰ
が示されている状況に準じて制御信号Ａ0 の有無が決まるアドレスビットＡ1 ，
Ａ2 ，………Ａn を広義に指していることを理解されたい。例えば、図２におい
て、制御信号Ａ0 は、タイミング制御回路２１０及びデータマルチプレクサ２３
２，………２３４に提供されるが、デコーダ２０４には提供されない。この例で
は、現行アドレス信号ＡＤＤＰはデコーダ２０４に提供される。
【００１３】
コアセルアレイ２０２は、データを格納するように構成された複数のコアセル
を含む。コアセルアレイは１組のフラッシュメモリセルである。しかしながら、
他の実施形態では他の不揮発性メモリを使用できることが好ましい。アレイは、
ワードによって編成され、更にセクタによって編成されており、バイト単位又は
ワード単位でアドレス指定できることが好ましい。幾つかの応用例では、各コア
セルは単一ビットのデータを格納することでき、他の応用例では、各コアセルは
複数ビットのデータを格納することができる。現時点で好ましい実施形態におい
て、コアセルアレイ２０２のコアセルは、ワード単位でアドレス指定が可能であ
り、２つのデータワードは、アドレスバッファブロック２０８にある現行アドレ
ス信号ＡＤＤＰによって同時にアクセスされる。アドレスバッファブロック２０
８からの現行アドレス信号ＡＤＤＰは、デコーダ２０４によりデコードされる。
デコーダ２０４は、ＸデコーダやＹデコーダ等の行と列のデコーディング回路を
含むことが好ましい。ＸデコーダとＹデコーダは、半導体メモリ、特にフラッシ
ュメモリの技術分野では周知である。フラッシュメモリデコーダの実施態様のい
くつかの例は、Chen et al. の米国特許第５，８６７，４３０号とVan Buskirk
et al.の米国特許第５，８４７，９９８号に記載されており、参考として本明細
書に組み込まれている。
を含む。コアセルアレイは１組のフラッシュメモリセルである。しかしながら、
他の実施形態では他の不揮発性メモリを使用できることが好ましい。アレイは、
ワードによって編成され、更にセクタによって編成されており、バイト単位又は
ワード単位でアドレス指定できることが好ましい。幾つかの応用例では、各コア
セルは単一ビットのデータを格納することでき、他の応用例では、各コアセルは
複数ビットのデータを格納することができる。現時点で好ましい実施形態におい
て、コアセルアレイ２０２のコアセルは、ワード単位でアドレス指定が可能であ
り、２つのデータワードは、アドレスバッファブロック２０８にある現行アドレ
ス信号ＡＤＤＰによって同時にアクセスされる。アドレスバッファブロック２０
８からの現行アドレス信号ＡＤＤＰは、デコーダ２０４によりデコードされる。
デコーダ２０４は、ＸデコーダやＹデコーダ等の行と列のデコーディング回路を
含むことが好ましい。ＸデコーダとＹデコーダは、半導体メモリ、特にフラッシ
ュメモリの技術分野では周知である。フラッシュメモリデコーダの実施態様のい
くつかの例は、Chen et al. の米国特許第５，８６７，４３０号とVan Buskirk
et al.の米国特許第５，８４７，９９８号に記載されており、参考として本明細
書に組み込まれている。
【００１４】
デコーダ２０４は、コアセルアレイ２０２の適当な幾つかの列を、第１の一連
のセンスアンプＳ／ＡL0２１６，………Ｓ／ＡLM２２０と、第２の一連のセンス
アンプＳ／ＡH0２１８，………Ｓ／ＡHM２２２とに結合する。第１及び第２の一
連のセンスアンプは、コアセルアレイ２０２の１対のデータワードを構成する選
択されたコアセル内の電流をセンスし、アドレスバッファブロック２０８内の現
行アドレス信号ＡＤＤＰにより同時にアクセスされる１対のデータワードを構成
する選択されたコアセルに格納されたデータの２値状態を決定する。一般には、
第１の一連のセンスアンプと第２の一連のセンスアンプの各々にＭ＋１個のセン
スアンプがある。メモリ２００の好適な実施形態において、第１の一連のセンス
アンプには、コアセルアレイ２０２から１６ビットデータワードをセンスするた
めにＭ＋１＝１６個のセンスアンプがある。同様に、メモリ２００の好適な実施
形態において、第２の一連のセンスアンプには、コアセルアレイ２０２からの１
６ビットのデータワードをセンスするためにＭ＋１＝１６個のセンスアンプがあ
る。
のセンスアンプＳ／ＡL0２１６，………Ｓ／ＡLM２２０と、第２の一連のセンス
アンプＳ／ＡH0２１８，………Ｓ／ＡHM２２２とに結合する。第１及び第２の一
連のセンスアンプは、コアセルアレイ２０２の１対のデータワードを構成する選
択されたコアセル内の電流をセンスし、アドレスバッファブロック２０８内の現
行アドレス信号ＡＤＤＰにより同時にアクセスされる１対のデータワードを構成
する選択されたコアセルに格納されたデータの２値状態を決定する。一般には、
第１の一連のセンスアンプと第２の一連のセンスアンプの各々にＭ＋１個のセン
スアンプがある。メモリ２００の好適な実施形態において、第１の一連のセンス
アンプには、コアセルアレイ２０２から１６ビットデータワードをセンスするた
めにＭ＋１＝１６個のセンスアンプがある。同様に、メモリ２００の好適な実施
形態において、第２の一連のセンスアンプには、コアセルアレイ２０２からの１
６ビットのデータワードをセンスするためにＭ＋１＝１６個のセンスアンプがあ
る。
【００１５】
特定の瞬間におけるメモリ２００内の１対のデータワードは、それぞれハイ及
びローとして特徴づけることができる。ハイのデータワードは制御信号Ａ0 の論
理的にハイの値に対応し、ローのデータワードは制御信号Ａ0 の論理的にローの
値に対応する。ハイのデータワードは、ハイのセンスアンプ、すなわち第２の一
連のセンスアンプＳ／ＡH0２１８，………Ｓ／ＡHM２２２によってセンスされ、
ローのデータワードは、ローのセンスアンプ、すなわちセンスアンプＳ／ＡL0２
１６，………Ｓ／ＡLM２２０によってセンスされる。アドレスバッファブロック
２０８からの制御信号Ａ0 は、一連のデータマルチプレクサ２３２，………２３
４においてメモリ２００からアクセスされるハイのデータワードか、又はローの
データワードかを選択するために用いられる。出力イネーブル信号ＯＥ（バー）
は、メモリ２００の入力端、好ましくは外部入力端に印加され、ＯＵＴＢＵＦ0 ２３６から始まりＯＵＴＢＵＦM ２３８で終わる一連の出力バッファに入力され
る。出力バッファ２３６，………２３８は、コアセルデータのデータワード（ハ
イ又はロー）を受け取る。出力バッファ２３６，………２３８は、出力イネーブ
ル信号ＯＥ（バー）に応答して、メモリ２００の外部で使用するために、メモリ
２００の出力端にマルチビットデータワード信号データを生成することが好まし
い。通常、データ信号は、メモリ２００のデータワードとしてアドレス指定が可
能な一連のコアメモリセルに格納された情報に対応する。データ信号は、制御信
号Ａ0 と出力イネーブル信号ＯＥ（バー）に基づいてハイのデータワードとロー
のデータワードとに切り換えられることが好ましい。メモリ２００の好適な実施
形態では、データ信号の長さは６ビットである。図２には示していないが他の回
路は、コアセルアレイ２０２の個々のコアセルで必要に応じて、電圧上昇、プロ
グラミング、読み出し、検証、消去、及び他の動作を行うことを可能にし且つ容
易にする。
びローとして特徴づけることができる。ハイのデータワードは制御信号Ａ0 の論
理的にハイの値に対応し、ローのデータワードは制御信号Ａ0 の論理的にローの
値に対応する。ハイのデータワードは、ハイのセンスアンプ、すなわち第２の一
連のセンスアンプＳ／ＡH0２１８，………Ｓ／ＡHM２２２によってセンスされ、
ローのデータワードは、ローのセンスアンプ、すなわちセンスアンプＳ／ＡL0２
１６，………Ｓ／ＡLM２２０によってセンスされる。アドレスバッファブロック
２０８からの制御信号Ａ0 は、一連のデータマルチプレクサ２３２，………２３
４においてメモリ２００からアクセスされるハイのデータワードか、又はローの
データワードかを選択するために用いられる。出力イネーブル信号ＯＥ（バー）
は、メモリ２００の入力端、好ましくは外部入力端に印加され、ＯＵＴＢＵＦ0 ２３６から始まりＯＵＴＢＵＦM ２３８で終わる一連の出力バッファに入力され
る。出力バッファ２３６，………２３８は、コアセルデータのデータワード（ハ
イ又はロー）を受け取る。出力バッファ２３６，………２３８は、出力イネーブ
ル信号ＯＥ（バー）に応答して、メモリ２００の外部で使用するために、メモリ
２００の出力端にマルチビットデータワード信号データを生成することが好まし
い。通常、データ信号は、メモリ２００のデータワードとしてアドレス指定が可
能な一連のコアメモリセルに格納された情報に対応する。データ信号は、制御信
号Ａ0 と出力イネーブル信号ＯＥ（バー）に基づいてハイのデータワードとロー
のデータワードとに切り換えられることが好ましい。メモリ２００の好適な実施
形態では、データ信号の長さは６ビットである。図２には示していないが他の回
路は、コアセルアレイ２０２の個々のコアセルで必要に応じて、電圧上昇、プロ
グラミング、読み出し、検証、消去、及び他の動作を行うことを可能にし且つ容
易にする。
【００１６】
信号ＡＴＤＡｄは、アドレス有効バッファ２０６により生成され、タイミング
制御回路２１０に供給される。入力信号ＰＤが論理的にローで、且つメモリ２０
０がイネーブル状態とされているとき、ＡＴＤＡｄ信号はＡＤＶ（バー）信号に
従う。信号ａｄｖ（バー）は、アドレス有効バッファ２０６により生成され、ア
ドレスバッファブロック２０８及びクロックカウンタ回路２１２に供給される。
信号ＳＴＰは、クロックカウンタ回路２１２により生成され、クロックバッファ
２１４に供給される。図７に示されると共に後で詳しく説明するように、アドレ
ス遷移検出信号ＡＴＤは、タイミング制御回路２１０により生成され、アドレス
バッファブロック２０８、特にアドレスバッファチェーンのうちの第１アドレス
バッファに供給される。信号ＥＱ及び信号ＬＴは、共にタイミング制御回路２１
０により生成され、第１の一連のセンスアンプＳ／ＡL0２１６，………Ｓ／ＡLM ２２０及び第２の一連のセンスアンプＳ／ＡH0２１８，………Ｓ／ＡHM２２２に
供給される。信号ＬＤは、タイミング制御回路２１０により生成され、ＬＡＴＣ
ＨL0２２４及びＬＡＴＣＨH0２２６から始まりＬＡＴＣＨLM２２８及びＬＡＴＣ
ＨHM２３０で終わる一連のラッチの各々に供給される。信号ＣＬＫＴは、タイミ
ング制御回路２１０により生成され、クロックバッファ２１４に供給されるタイ
ミング信号である。信号ＣＬＫＩは、クロックバッファ２１４により生成され、
アドレスバッファブロック２０８、特にアドレスバッファチェーン内の各アドレ
スバッファに供給されるもう１つのタイミング信号である。
制御回路２１０に供給される。入力信号ＰＤが論理的にローで、且つメモリ２０
０がイネーブル状態とされているとき、ＡＴＤＡｄ信号はＡＤＶ（バー）信号に
従う。信号ａｄｖ（バー）は、アドレス有効バッファ２０６により生成され、ア
ドレスバッファブロック２０８及びクロックカウンタ回路２１２に供給される。
信号ＳＴＰは、クロックカウンタ回路２１２により生成され、クロックバッファ
２１４に供給される。図７に示されると共に後で詳しく説明するように、アドレ
ス遷移検出信号ＡＴＤは、タイミング制御回路２１０により生成され、アドレス
バッファブロック２０８、特にアドレスバッファチェーンのうちの第１アドレス
バッファに供給される。信号ＥＱ及び信号ＬＴは、共にタイミング制御回路２１
０により生成され、第１の一連のセンスアンプＳ／ＡL0２１６，………Ｓ／ＡLM ２２０及び第２の一連のセンスアンプＳ／ＡH0２１８，………Ｓ／ＡHM２２２に
供給される。信号ＬＤは、タイミング制御回路２１０により生成され、ＬＡＴＣ
ＨL0２２４及びＬＡＴＣＨH0２２６から始まりＬＡＴＣＨLM２２８及びＬＡＴＣ
ＨHM２３０で終わる一連のラッチの各々に供給される。信号ＣＬＫＴは、タイミ
ング制御回路２１０により生成され、クロックバッファ２１４に供給されるタイ
ミング信号である。信号ＣＬＫＩは、クロックバッファ２１４により生成され、
アドレスバッファブロック２０８、特にアドレスバッファチェーン内の各アドレ
スバッファに供給されるもう１つのタイミング信号である。
【００１７】
次に、図２の例示的なバーストアーキテクチャの基本動作を示すタイミング図
である図３を参照する。図３は、メモリ２００の初期状態とこの初期状態の後に
続く期間を示す。図３においてハッチングで示す領域は、信号の値が不確定且つ
／又は回路動作に関与しないドント・ケア領域の境界を表す。図３において、入
力信号ＰＤの立下りエッジ３０１でメモリ２００がイネーブル状態とされる。そ
の結果、ＣＬＫＣ信号がＣＬＫ信号に対応し、従って、両方の信号のタイミング
グラフが、ＣＬＫ（ＣＬＫＣ）として示されている。有効先頭アドレスＡＤＤは
メモリ２００に送られる。ＡＤＶ（バー）信号は、有効アドレスＡＤＤがアドレ
スバッファブロック２０８にあることを示すためにローになる。ＡＤＶ（バー）
信号の立下りエッジ３０６でアドレス有効バッファ２０６からのａｄｖ（バー）
がローになり、アドレス有効バッファ２０６からのＡＴＤＡｄ信号がやはりロー
になる。現行アドレスＡＤＤＰが、最初に先頭アドレスＡＤＤと等しくなるよう
に、ａｄｖ（バー）信号の立下りエッジ３０４で先頭アドレスＡＤＤのビットが
アドレスバッファブロック２０８にロードされる。ａｄｖ（バー）信号の立下り
エッジ３０４で、クロックカウンタ回路２１２からのＳＴＰ信号がハイになる。
ＳＴＰ信号の立上りエッジ３０３により、ＣＬＫＩ信号がＣＬＫ信号に続いて止
まり、ＣＬＫ信号の次の立上りエッジ３０８でローに留まる。更に、ａｄｖ（バ
ー）信号の立下りエッジ３０４でクロックカウンタ回路２１２がリセットされ、
その結果、回路２１２が、ＣＬＫＣ信号（及び、ＣＬＫ信号）のクロックパルス
の数をカウントし始める。図１に示したクロック信号のクロックパルスは、それ
ぞれＣ-1、Ｃ0 、Ｃ1 、Ｃ2 、Ｃ3 、Ｃ4 、Ｃ5 、Ｃ6 及びＣ7 である。第１の
クロックパルスＣ0 の立上りエッジ３０８でａｄｖ（バー）信号がハイになる。
ａｄｖ（バー）信号の立上りエッジ３０２で、アドレスバッファブロック２０８
内のマルチビットアドレスＡＤＤがラッチされる。ＡＴＤＡｄ信号の立下りエッ
ジ３０５でタイミング制御回路２１０からのＡＴＤ信号パルスがトリガされる。
ＡＴＤ信号の立上りエッジ３１０で、制御信号Ａ0 を変化させずに現行アドレス
信号ＡＤＤＰを増分できるように、アドレスバッファブロック２０８がセットさ
れる。図３のタイミング図に示した例では、制御信号Ａ0 は、最初はａｄｖ（バ
ー）信号の立下りエッジ３０４に続いてローであるが、他の例では制御信号Ａ0 は、当然ながら立下りエッジ３０４に続いてハイになることがある。
である図３を参照する。図３は、メモリ２００の初期状態とこの初期状態の後に
続く期間を示す。図３においてハッチングで示す領域は、信号の値が不確定且つ
／又は回路動作に関与しないドント・ケア領域の境界を表す。図３において、入
力信号ＰＤの立下りエッジ３０１でメモリ２００がイネーブル状態とされる。そ
の結果、ＣＬＫＣ信号がＣＬＫ信号に対応し、従って、両方の信号のタイミング
グラフが、ＣＬＫ（ＣＬＫＣ）として示されている。有効先頭アドレスＡＤＤは
メモリ２００に送られる。ＡＤＶ（バー）信号は、有効アドレスＡＤＤがアドレ
スバッファブロック２０８にあることを示すためにローになる。ＡＤＶ（バー）
信号の立下りエッジ３０６でアドレス有効バッファ２０６からのａｄｖ（バー）
がローになり、アドレス有効バッファ２０６からのＡＴＤＡｄ信号がやはりロー
になる。現行アドレスＡＤＤＰが、最初に先頭アドレスＡＤＤと等しくなるよう
に、ａｄｖ（バー）信号の立下りエッジ３０４で先頭アドレスＡＤＤのビットが
アドレスバッファブロック２０８にロードされる。ａｄｖ（バー）信号の立下り
エッジ３０４で、クロックカウンタ回路２１２からのＳＴＰ信号がハイになる。
ＳＴＰ信号の立上りエッジ３０３により、ＣＬＫＩ信号がＣＬＫ信号に続いて止
まり、ＣＬＫ信号の次の立上りエッジ３０８でローに留まる。更に、ａｄｖ（バ
ー）信号の立下りエッジ３０４でクロックカウンタ回路２１２がリセットされ、
その結果、回路２１２が、ＣＬＫＣ信号（及び、ＣＬＫ信号）のクロックパルス
の数をカウントし始める。図１に示したクロック信号のクロックパルスは、それ
ぞれＣ-1、Ｃ0 、Ｃ1 、Ｃ2 、Ｃ3 、Ｃ4 、Ｃ5 、Ｃ6 及びＣ7 である。第１の
クロックパルスＣ0 の立上りエッジ３０８でａｄｖ（バー）信号がハイになる。
ａｄｖ（バー）信号の立上りエッジ３０２で、アドレスバッファブロック２０８
内のマルチビットアドレスＡＤＤがラッチされる。ＡＴＤＡｄ信号の立下りエッ
ジ３０５でタイミング制御回路２１０からのＡＴＤ信号パルスがトリガされる。
ＡＴＤ信号の立上りエッジ３１０で、制御信号Ａ0 を変化させずに現行アドレス
信号ＡＤＤＰを増分できるように、アドレスバッファブロック２０８がセットさ
れる。図３のタイミング図に示した例では、制御信号Ａ0 は、最初はａｄｖ（バ
ー）信号の立下りエッジ３０４に続いてローであるが、他の例では制御信号Ａ0 は、当然ながら立下りエッジ３０４に続いてハイになることがある。
【００１８】
ＬＤ信号がローのときＡＴＤ信号の立下りエッジ３１２で、ＥＱ信号の信号パ
ルス及び立上りエッジ３３０がトリガされ、図２のコアセルアレイ２０２の第１
又は先頭アクセスが開始される。コアセルアレイ２０２のコアセルは、ワード単
位でアドレス指定が可能であることが好ましい。最初とその後のアクセスのため
にデータワードを記憶するコアセル・ロケーションは、現行アドレス信号ＡＤＤ
Ｐのビットによって選択される。先頭アクセスの場合、現行アドレス信号ＡＤＤ
Ｐは、先頭アドレス信号ＡＤＤの値になる。アドレスバッファブロック２０８に
よって格納され生成される先頭アドレス信号ＡＤＤは、例えば、同時にメモリの
２つのデータワードにアクセスする。現時点で好適な実施形態において、各デー
タワードは長さが１６ビットである。アドレスバッファブロック２０８によって
格納され生成された後続アドレスＡＤＤＰは、例えば、同時にメモリの２つのデ
ータワードにアクセスする。現時点で好適な実施形態では、後続アクセスは、ク
ロック又はタイミング信号ＣＬＫ（又は、該当する場合にはＣＬＫＣ）の２つの
パルス毎に実行される。追加又は後続アクセスを開始するために、アドレスバッ
ファブロック２０８は、後続アドレスＡＤＤＰを生成しなければならない。後続
アドレスＡＤＤＰは、現行アドレス信号ＡＤＤＰの初期値、すなわち先頭アドレ
ス信号ＡＤＤを増分することによって生成される。従って、アクセスの間に増分
が行われることが好ましい。好適な実施形態では、ＥＱ信号の信号パルス内でア
クセスが行われる。
ルス及び立上りエッジ３３０がトリガされ、図２のコアセルアレイ２０２の第１
又は先頭アクセスが開始される。コアセルアレイ２０２のコアセルは、ワード単
位でアドレス指定が可能であることが好ましい。最初とその後のアクセスのため
にデータワードを記憶するコアセル・ロケーションは、現行アドレス信号ＡＤＤ
Ｐのビットによって選択される。先頭アクセスの場合、現行アドレス信号ＡＤＤ
Ｐは、先頭アドレス信号ＡＤＤの値になる。アドレスバッファブロック２０８に
よって格納され生成される先頭アドレス信号ＡＤＤは、例えば、同時にメモリの
２つのデータワードにアクセスする。現時点で好適な実施形態において、各デー
タワードは長さが１６ビットである。アドレスバッファブロック２０８によって
格納され生成された後続アドレスＡＤＤＰは、例えば、同時にメモリの２つのデ
ータワードにアクセスする。現時点で好適な実施形態では、後続アクセスは、ク
ロック又はタイミング信号ＣＬＫ（又は、該当する場合にはＣＬＫＣ）の２つの
パルス毎に実行される。追加又は後続アクセスを開始するために、アドレスバッ
ファブロック２０８は、後続アドレスＡＤＤＰを生成しなければならない。後続
アドレスＡＤＤＰは、現行アドレス信号ＡＤＤＰの初期値、すなわち先頭アドレ
ス信号ＡＤＤを増分することによって生成される。従って、アクセスの間に増分
が行われることが好ましい。好適な実施形態では、ＥＱ信号の信号パルス内でア
クセスが行われる。
【００１９】
タイミング制御回路２１０からのＥＱ信号の立上りエッジ３３０で、第１の一
連のセンスアンプＳ／L0２１６，………Ｓ／ＡLM２２０及び第２の一連のセンス
アンプＳ／ＡH0２１８，………Ｓ／ＡHM２２２が作動し、その結果、第１及び第
２の一連のセンスアンプは、先頭アクセス用に選択されたコアセル・ロケーショ
ンからデータを、好ましくはデータワードの形で、センスし始める。好適な実施
形態において、ローのデータワードをまとめて受け取る１６個のローのセンスア
ンプＳ／ＡL0，………Ｓ／ＡL15 があり、ハイのデータワードをまとめて受け取
る１６個のハイのセンスアンプＳ／ＡH0，………Ｓ／ＡH15 があり、合計３２の
センスアンプがある。ＥＱ信号の立下りエッジ３１４で、タイミング制御回路２
１０からのＬＴ信号がトリガされる。第１及び第２の一連のセンスアンプがコア
セルにアクセスするか又はコアセルから読み出すときに、ＬＴ信号の立上りエッ
ジ３１６で、先頭アクセスからのデータワードが、第１の一連のセンスアンプＳ
／ＡL0２１，………Ｓ／ＡLM２２０及び第２の一連のセンスアンプＳ／ＡH0２１
８，………Ｓ／ＡHM２２２内にあるラッチ段（図示せず）に入力される。このた
め、第１及び第２の一連のセンスアンプは、ＬＴ信号の立上りエッジ３１６より
も前にデータの準備ができるように、コアセルデータの読み出し又はアクセスを
完了するように設計されることが好ましい。ＬＴ信号の立下りエッジ３１８で、
第１の一連のセンスアンプＳ／ＡL0２１６，………Ｓ／ＡLM２２０及び第２の一
連のセンスアンプＳ／ＡH0２１８，………Ｓ／ＡHM２２２内にある内部ラッチ段
（図示せず）にデータがラッチされる。第１のＬＴパルスの立上りエッジ３１６
で、タイミング制御回路２１０からのＣＬＫＴタイミング信号がトリガされる。
ＣＬＫＴパルスの立上りエッジ３２０で、クロックバッファ２１４からＣＬＫＩ
信号パルスが生成され、タイミング制御回路２１０からＬＤ信号パルスが生成さ
れる。ＣＬＫＩ内部クロック信号の立上りエッジ３２２で、アドレスバッファブ
ロック２０８によって生成され格納されたｎ＋１ビットの現行アドレス信号ＡＤ
ＤＰの内部アドレスビットＡ1 ，Ａ2 ，………Ａn が増分される。このようにし
て、アドレスバッファブロック２０８は、ＣＬＫＩ信号を使用して現行アドレス
信号ＡＤＤＰを増分して新しいアクセスを開始できるようにすることで、後続ア
ドレスＡＤＤＰを生成する。この際、ＣＬＫＩ信号は、アドレスバッファブロッ
ク２０８内のアドレスバッファチェーン内の第１のアドレスバッファによって生
成され格納された制御信号Ａ0 を変化させないことが好ましい。制御信号Ａ0 は
初期状態において一定のままであることが好ましい。その間に、ＬＤ信号は、Ｌ
ＡＴＣＨL0２２４及びＬＡＴＣＨH0２２６から始まりＬＡＴＣＨLM２２８及びＬ
ＡＴＣＨHM２３０で終わる一連のラッチの各々に供給される。好適な実施形態で
は、ローのデータワードをまとめて受信し記憶する１６個のＬＡＴＣＨL0，……
…ＬＡＴＣＨL15 と、ハイのデータワードをまとめて受信し記憶する１６個のＬ
ＡＴＣＨH0，………ＬＡＴＣＨＬ15があり、合計３２個のラッチがある。ＬＤ信
号の立上りエッジ３２４で、先頭アクセスによるデータワードが、第１の一連の
センスアンプＳ／ＡL0２１６，………Ｓ／ＡLM２２０及び第２の一連のセンスア
ンプＳ／ＡH0２１８，………Ｓ／ＡHM２２２内のラッチ段からラッチ２２４，２
２６，………２２８，２３０にロードされる。ハイのデータワードとローのデー
タワードのビットは、それぞれハイのラッチとローのラッチに入れられる。
連のセンスアンプＳ／L0２１６，………Ｓ／ＡLM２２０及び第２の一連のセンス
アンプＳ／ＡH0２１８，………Ｓ／ＡHM２２２が作動し、その結果、第１及び第
２の一連のセンスアンプは、先頭アクセス用に選択されたコアセル・ロケーショ
ンからデータを、好ましくはデータワードの形で、センスし始める。好適な実施
形態において、ローのデータワードをまとめて受け取る１６個のローのセンスア
ンプＳ／ＡL0，………Ｓ／ＡL15 があり、ハイのデータワードをまとめて受け取
る１６個のハイのセンスアンプＳ／ＡH0，………Ｓ／ＡH15 があり、合計３２の
センスアンプがある。ＥＱ信号の立下りエッジ３１４で、タイミング制御回路２
１０からのＬＴ信号がトリガされる。第１及び第２の一連のセンスアンプがコア
セルにアクセスするか又はコアセルから読み出すときに、ＬＴ信号の立上りエッ
ジ３１６で、先頭アクセスからのデータワードが、第１の一連のセンスアンプＳ
／ＡL0２１，………Ｓ／ＡLM２２０及び第２の一連のセンスアンプＳ／ＡH0２１
８，………Ｓ／ＡHM２２２内にあるラッチ段（図示せず）に入力される。このた
め、第１及び第２の一連のセンスアンプは、ＬＴ信号の立上りエッジ３１６より
も前にデータの準備ができるように、コアセルデータの読み出し又はアクセスを
完了するように設計されることが好ましい。ＬＴ信号の立下りエッジ３１８で、
第１の一連のセンスアンプＳ／ＡL0２１６，………Ｓ／ＡLM２２０及び第２の一
連のセンスアンプＳ／ＡH0２１８，………Ｓ／ＡHM２２２内にある内部ラッチ段
（図示せず）にデータがラッチされる。第１のＬＴパルスの立上りエッジ３１６
で、タイミング制御回路２１０からのＣＬＫＴタイミング信号がトリガされる。
ＣＬＫＴパルスの立上りエッジ３２０で、クロックバッファ２１４からＣＬＫＩ
信号パルスが生成され、タイミング制御回路２１０からＬＤ信号パルスが生成さ
れる。ＣＬＫＩ内部クロック信号の立上りエッジ３２２で、アドレスバッファブ
ロック２０８によって生成され格納されたｎ＋１ビットの現行アドレス信号ＡＤ
ＤＰの内部アドレスビットＡ1 ，Ａ2 ，………Ａn が増分される。このようにし
て、アドレスバッファブロック２０８は、ＣＬＫＩ信号を使用して現行アドレス
信号ＡＤＤＰを増分して新しいアクセスを開始できるようにすることで、後続ア
ドレスＡＤＤＰを生成する。この際、ＣＬＫＩ信号は、アドレスバッファブロッ
ク２０８内のアドレスバッファチェーン内の第１のアドレスバッファによって生
成され格納された制御信号Ａ0 を変化させないことが好ましい。制御信号Ａ0 は
初期状態において一定のままであることが好ましい。その間に、ＬＤ信号は、Ｌ
ＡＴＣＨL0２２４及びＬＡＴＣＨH0２２６から始まりＬＡＴＣＨLM２２８及びＬ
ＡＴＣＨHM２３０で終わる一連のラッチの各々に供給される。好適な実施形態で
は、ローのデータワードをまとめて受信し記憶する１６個のＬＡＴＣＨL0，……
…ＬＡＴＣＨL15 と、ハイのデータワードをまとめて受信し記憶する１６個のＬ
ＡＴＣＨH0，………ＬＡＴＣＨＬ15があり、合計３２個のラッチがある。ＬＤ信
号の立上りエッジ３２４で、先頭アクセスによるデータワードが、第１の一連の
センスアンプＳ／ＡL0２１６，………Ｓ／ＡLM２２０及び第２の一連のセンスア
ンプＳ／ＡH0２１８，………Ｓ／ＡHM２２２内のラッチ段からラッチ２２４，２
２６，………２２８，２３０にロードされる。ハイのデータワードとローのデー
タワードのビットは、それぞれハイのラッチとローのラッチに入れられる。
【００２０】
ＬＤ信号の立下りエッジ３２６でＥＱ信号の立上りエッジ３２８が始まり、そ
の結果、第２のアクセスを開始することができる。すなわち、最初のうち先頭ア
ドレス信号ＡＤＤと等価な現行アドレス信号ＡＤＤＰは、ＣＬＫＩ信号の立上り
エッジ３２２に応答して増分され、その結果、例えば２つの新しいデータワード
に対応する新しい現行アドレス信号ＡＤＤＰが、第２のアクセスに利用可能にな
る。ＥＱ信号の第２のパルスの立上りエッジ３２８で、第１の一連のセンスアン
プＳ／ＡL0２１６，………Ｓ／ＡLM２２０及び第２の一連のセンスアンプＳ／ＡH0 ２１８，………Ｓ／ＡHM２２２が作動し、その結果、第１及び第２の一連のセ
ンスアンプは、第２のアクセス用に選択されたコアセル・ロケーションからデー
タを、好ましくはデータワードの形で、センスし始める。ＥＱ信号の立下りエッ
ジ３３２でＬＴ信号の立上りエッジ３３４が生成されたときは、第２のアクセス
に対応するデータが準備でき、バースト動作を開始することができる。
の結果、第２のアクセスを開始することができる。すなわち、最初のうち先頭ア
ドレス信号ＡＤＤと等価な現行アドレス信号ＡＤＤＰは、ＣＬＫＩ信号の立上り
エッジ３２２に応答して増分され、その結果、例えば２つの新しいデータワード
に対応する新しい現行アドレス信号ＡＤＤＰが、第２のアクセスに利用可能にな
る。ＥＱ信号の第２のパルスの立上りエッジ３２８で、第１の一連のセンスアン
プＳ／ＡL0２１６，………Ｓ／ＡLM２２０及び第２の一連のセンスアンプＳ／ＡH0 ２１８，………Ｓ／ＡHM２２２が作動し、その結果、第１及び第２の一連のセ
ンスアンプは、第２のアクセス用に選択されたコアセル・ロケーションからデー
タを、好ましくはデータワードの形で、センスし始める。ＥＱ信号の立下りエッ
ジ３３２でＬＴ信号の立上りエッジ３３４が生成されたときは、第２のアクセス
に対応するデータが準備でき、バースト動作を開始することができる。
【００２１】
上述したように、ａｄｖ（バー）信号の立下りエッジ３０４でクロックカウン
タ回路２１２がリセットされ、その結果、回路２１２は、ＣＬＫＣ信号（及び、
ＣＬＫ信号）のクロックパルス数のカウント計数を開始する。ＣＬＫのパルスの
数（図３では４つのパルス）をカウントした後で、ＣＬＫ信号が、ＣＬＫＩ信号
パルスをトリガすることによって、現行アドレス信号ＡＤＤＰを増分するタスク
が行われる。クロックパルスＣ4 の立上りエッジ３３６で始まるＣＬＫ／ＣＬＫ
Ｃ信号と等価なＣＬＫＩ信号の各立上りエッジで、現行アドレス信号ＡＤＤＰが
増分されて更新され、同時にＣＬＫ／ＣＬＫＣ信号の各パルスでデータ信号が生
成される。当然ながら、実施態様によっては、クロックカウンタ回路２１２によ
ってカウントされるクロックパルス数は４パルスより多くても少なくてもよい。
パルスの数はメモリ２００に事前に設定されることが好ましい。ＣＬＫ信号のパ
ルス数を増減することにより、アクセス時間を考慮する際の設計に融通性を与え
ることができる。
タ回路２１２がリセットされ、その結果、回路２１２は、ＣＬＫＣ信号（及び、
ＣＬＫ信号）のクロックパルス数のカウント計数を開始する。ＣＬＫのパルスの
数（図３では４つのパルス）をカウントした後で、ＣＬＫ信号が、ＣＬＫＩ信号
パルスをトリガすることによって、現行アドレス信号ＡＤＤＰを増分するタスク
が行われる。クロックパルスＣ4 の立上りエッジ３３６で始まるＣＬＫ／ＣＬＫ
Ｃ信号と等価なＣＬＫＩ信号の各立上りエッジで、現行アドレス信号ＡＤＤＰが
増分されて更新され、同時にＣＬＫ／ＣＬＫＣ信号の各パルスでデータ信号が生
成される。当然ながら、実施態様によっては、クロックカウンタ回路２１２によ
ってカウントされるクロックパルス数は４パルスより多くても少なくてもよい。
パルスの数はメモリ２００に事前に設定されることが好ましい。ＣＬＫ信号のパ
ルス数を増減することにより、アクセス時間を考慮する際の設計に融通性を与え
ることができる。
【００２２】
制御信号Ａ0 は、コアセルアレイ２０２からアクセスされるハイのデータワー
ドとローのデータワードとを選択するために用いられる。制御信号Ａ0 が、例え
ば図３に示した例示的な立下りエッジ３３８、３４０でハイからローに変化する
毎に、ＬＤ信号パルスが生成されることが好ましい。ＬＤ信号パルスの例示的な
立上りエッジ３４４，３４６で、現行アクセスによるローのデータワード及びハ
イのワード・データが、第１の一連のセンスアンプＳ／ＡL0２１６，………Ｓ／
ＡLM２２０及び第２の一連のセンスアンプＳ／ＡH0２１８，………Ｓ／ＡHM２２
２の内部ラッチ段（図示せず）からラッチ２２４，２２６，………２２８，２３
０にロードされる。ＬＤ信号パルスの例示的な立下りエッジ３４８，３５０でＥ
Ｑ信号の例示的な立上りエッジ３５２、３５４が始まり、その結果、新しいアク
セスを開始できることが好ましい。新しいアクセスが完了すると、ＥＱ信号の例
示的な立下りエッジ３５６でＬＴ信号パルスがトリガされ、新しいアクセスから
のローのデータワード及びハイのデータワードが、第１の一連のセンスアンプ及
び第２の一連のセンスアンプの内部ラッチ段に入力される。
ドとローのデータワードとを選択するために用いられる。制御信号Ａ0 が、例え
ば図３に示した例示的な立下りエッジ３３８、３４０でハイからローに変化する
毎に、ＬＤ信号パルスが生成されることが好ましい。ＬＤ信号パルスの例示的な
立上りエッジ３４４，３４６で、現行アクセスによるローのデータワード及びハ
イのワード・データが、第１の一連のセンスアンプＳ／ＡL0２１６，………Ｓ／
ＡLM２２０及び第２の一連のセンスアンプＳ／ＡH0２１８，………Ｓ／ＡHM２２
２の内部ラッチ段（図示せず）からラッチ２２４，２２６，………２２８，２３
０にロードされる。ＬＤ信号パルスの例示的な立下りエッジ３４８，３５０でＥ
Ｑ信号の例示的な立上りエッジ３５２、３５４が始まり、その結果、新しいアク
セスを開始できることが好ましい。新しいアクセスが完了すると、ＥＱ信号の例
示的な立下りエッジ３５６でＬＴ信号パルスがトリガされ、新しいアクセスから
のローのデータワード及びハイのデータワードが、第１の一連のセンスアンプ及
び第２の一連のセンスアンプの内部ラッチ段に入力される。
【００２３】
初期状態又は初期期間の後でＣＬＫ信号に続くＣＬＫＩ信号の連続パルスに対
応して、ＣＬＫ／ＣＬＫＣ／ＣＬＫＩ信号の２つのパルス毎に後続の現行アドレ
ス信号ＡＤＤＰが生成され、ＣＬＫ／ＣＬＫＣ／ＣＬＫＩ信号の２つのパルス毎
の後続の現行アドレス信号ＡＤＤＰ毎に２つのデータワードがアクセスされ、Ｃ
ＬＫ／ＣＬＫＣ／ＣＬＫＩ信号の２つのパルス毎に２つのデータワードが格納さ
れ、ＣＬＫ／ＣＬＫＣ／ＣＬＫＩ信号のパルス毎に１つのデータワード、すなわ
ちデータ信号がメモリの出力端に生成される。
応して、ＣＬＫ／ＣＬＫＣ／ＣＬＫＩ信号の２つのパルス毎に後続の現行アドレ
ス信号ＡＤＤＰが生成され、ＣＬＫ／ＣＬＫＣ／ＣＬＫＩ信号の２つのパルス毎
の後続の現行アドレス信号ＡＤＤＰ毎に２つのデータワードがアクセスされ、Ｃ
ＬＫ／ＣＬＫＣ／ＣＬＫＩ信号の２つのパルス毎に２つのデータワードが格納さ
れ、ＣＬＫ／ＣＬＫＣ／ＣＬＫＩ信号のパルス毎に１つのデータワード、すなわ
ちデータ信号がメモリの出力端に生成される。
【００２４】
所定の先頭アドレスＡＤＤが偶数アドレスの場合、すなわち先頭アドレスＡＤ
Ｄの最下位ビットＡｄｄ0 がローの場合は、第２のアクセスが行われている間に
バースト動作を開始することができる。先頭アドレスＡＤＤが奇数アドレスの場
合は、アドレスバッファブロック２０８からの制御信号Ａ0 の初期値がハイであ
り、バースト動作が始まる前に第２のアクセスが終了することが好ましい。
Ｄの最下位ビットＡｄｄ0 がローの場合は、第２のアクセスが行われている間に
バースト動作を開始することができる。先頭アドレスＡＤＤが奇数アドレスの場
合は、アドレスバッファブロック２０８からの制御信号Ａ0 の初期値がハイであ
り、バースト動作が始まる前に第２のアクセスが終了することが好ましい。
【００２５】
次に、図２のメモリ２００に係る例示的なアドレス有効バッファ２０６の回路
図を示す図４を参照する。アドレス有効バッファ２０６は、１対のＮＯＲゲート
４０２，４０６と、第１のラッチ４３２と、第２のラッチ４３８と、スイッチン
グ素子として利用されるｎチャネルトランジスタ４３０，４３４，４４２，４４
０及びｐチャネルトランジスタ４１４，４１６，４１２，４２２と、インバータ
４０４，４０８，４１０とを含む。第１のラッチ４３２は、１対のインバータ４
１８，４２８を含むことが好ましい。第２のラッチ４３８は、１対のインバータ
４２６，４３６を含むことが好ましい。
図を示す図４を参照する。アドレス有効バッファ２０６は、１対のＮＯＲゲート
４０２，４０６と、第１のラッチ４３２と、第２のラッチ４３８と、スイッチン
グ素子として利用されるｎチャネルトランジスタ４３０，４３４，４４２，４４
０及びｐチャネルトランジスタ４１４，４１６，４１２，４２２と、インバータ
４０４，４０８，４１０とを含む。第１のラッチ４３２は、１対のインバータ４
１８，４２８を含むことが好ましい。第２のラッチ４３８は、１対のインバータ
４２６，４３６を含むことが好ましい。
【００２６】
アドレス有効信号ＡＤＶ（バー）は、外部からメモリ２００に印加され、アド
レス有効バッファ２０６に受け取られる。このＡＤＶ（バー）信号は、有効先頭
アドレス信号ＡＤＤがメモリ２００に現在印加されているか否かを示す。ａｄｖ
（バー）信号は、アドレス有効バッファ２０６により生成され、アドレスバッフ
ァブロック２０８及びクロックカウンタ回路２１２に供給される。ＡＴＤＡｄ信
号は、アドレス有効バッファ２０６により生成され、タイミング制御回路２１０
に供給される。ＣＬＫＣ信号は、クロックバッファ２１４により生成され、アド
レス有効バッファ２０６に供給される。
レス有効バッファ２０６に受け取られる。このＡＤＶ（バー）信号は、有効先頭
アドレス信号ＡＤＤがメモリ２００に現在印加されているか否かを示す。ａｄｖ
（バー）信号は、アドレス有効バッファ２０６により生成され、アドレスバッフ
ァブロック２０８及びクロックカウンタ回路２１２に供給される。ＡＴＤＡｄ信
号は、アドレス有効バッファ２０６により生成され、タイミング制御回路２１０
に供給される。ＣＬＫＣ信号は、クロックバッファ２１４により生成され、アド
レス有効バッファ２０６に供給される。
【００２７】
入力信号ＰＤが論理的にハイのとき、メモリ２００は電源遮断モードにあり、
ＡＴＤＡｄ信号はハイ、ａｄｖ（バー）信号はハイ、すなわちオフ状態にある。
入力信号ＰＤが論理的にローで、メモリ２００がイネーブル状態とされていると
き、ＡＴＤＡｄ信号はＡＤＶ（バー）信号に従い、ＣＬＫＣ信号がＣＬＫ信号に
従う。ＡＤＶ（バー）信号がハイのときは、ＡＴＤＡｄ信号がハイであり、第１
のノード４２０がハイであり、第２のノード４２４がローである。次に、ＡＤＶ
（バー）信号がローになり、ＡＴＤＡｄ信号がハイになり、第２のノード４２４
がローの状態のときは、ａｄｖ（バー）信号がローになる。ＡＤＶ（バー）とａ
ｄｖ（バー）が両方共ローのときは、第２のノード４２４がＣＬＫＣ信号の立上
りエッジでハイになり、ａｄｖ（バー）信号がハイになり、オフ状態に戻る。
ＡＴＤＡｄ信号はハイ、ａｄｖ（バー）信号はハイ、すなわちオフ状態にある。
入力信号ＰＤが論理的にローで、メモリ２００がイネーブル状態とされていると
き、ＡＴＤＡｄ信号はＡＤＶ（バー）信号に従い、ＣＬＫＣ信号がＣＬＫ信号に
従う。ＡＤＶ（バー）信号がハイのときは、ＡＴＤＡｄ信号がハイであり、第１
のノード４２０がハイであり、第２のノード４２４がローである。次に、ＡＤＶ
（バー）信号がローになり、ＡＴＤＡｄ信号がハイになり、第２のノード４２４
がローの状態のときは、ａｄｖ（バー）信号がローになる。ＡＤＶ（バー）とａ
ｄｖ（バー）が両方共ローのときは、第２のノード４２４がＣＬＫＣ信号の立上
りエッジでハイになり、ａｄｖ（バー）信号がハイになり、オフ状態に戻る。
【００２８】
次に、図２のメモリ２００に係る例示的なクロックバッファ２１４の回路図を
示す図５を参照する。クロックバッファ２１４は、１対のＮＯＲゲート４５０，
４６６と、ＡＮＤゲート４６２と、ラッチ４６０と、スイッチとして用いられる
ｎチャネルトランジスタ４５４と、インバータ４５２，４６４，４６８とを有し
ている。ラッチ４６０は、１対のインバータ４５６，４５８を含むことが好まし
い。
示す図５を参照する。クロックバッファ２１４は、１対のＮＯＲゲート４５０，
４６６と、ＡＮＤゲート４６２と、ラッチ４６０と、スイッチとして用いられる
ｎチャネルトランジスタ４５４と、インバータ４５２，４６４，４６８とを有し
ている。ラッチ４６０は、１対のインバータ４５６，４５８を含むことが好まし
い。
【００２９】
ＣＬＫ信号は、メモリ２００の入力端、好ましくは外部入力端に印加され、図
５のクロックバッファ２１４に受け取られる。ＣＬＫＣ信号は、クロックバッフ
ァ２１４によって生成され、図４のクロックカウンタ回路２１２及びアドレス有
効バッファ２０６に供給されるタイミング信号である。ＳＴＰ信号は、クロック
カウンタ回路２１２により生成され、クロックバッファ２１４に供給される。Ｃ
ＬＫＴ信号は、タイミング制御回路２１０により生成され、クロックバッファ２
１４に供給されるタイミング信号である。ＣＬＫＬ信号は、クロックバッファ２
１４により生成され、アドレスバッファブロック２０８、特にアドレスバッファ
チェーンにおける各アドレスバッファに供給されるもう１つのタイミング信号で
ある。
５のクロックバッファ２１４に受け取られる。ＣＬＫＣ信号は、クロックバッフ
ァ２１４によって生成され、図４のクロックカウンタ回路２１２及びアドレス有
効バッファ２０６に供給されるタイミング信号である。ＳＴＰ信号は、クロック
カウンタ回路２１２により生成され、クロックバッファ２１４に供給される。Ｃ
ＬＫＴ信号は、タイミング制御回路２１０により生成され、クロックバッファ２
１４に供給されるタイミング信号である。ＣＬＫＬ信号は、クロックバッファ２
１４により生成され、アドレスバッファブロック２０８、特にアドレスバッファ
チェーンにおける各アドレスバッファに供給されるもう１つのタイミング信号で
ある。
【００３０】
入力信号ＰＤが論理的にハイのとき、メモリ２００は電源遮断モードにあり、
ＣＬＫＣ信号はハイ又はオフ状態にある。入力信号ＰＤが論理的にローで、且つ
メモリ２００がイネーブル状態とされているとき、ＣＬＫＣ信号はＣＬＫ信号に
従う。ＣＬＫＴ信号の立上りエッジでＣＬＫＩ信号がハイになる。ＣＬＫ信号の
立下りエッジの後でＳＴＰ信号がハイになる場合、ラッチ４６０の出力及びイン
バータ４６４の出力がローになり、ＣＬＫＴ信号の立下りエッジでＣＬＸＩ信号
がローになる。ＳＴＰ信号がハイになると、ＣＬＫＩ信号はＣＬＫ信号に従って
止まり、ＣＬＫ信号の次の立上りエッジの後でローに留まる。ＳＴＰ信号がロー
になるとき、ＣＬＫＩ信号はＣＬＫ信号に従い、ＣＬＫ信号の次の立上りエッジ
に従う。
ＣＬＫＣ信号はハイ又はオフ状態にある。入力信号ＰＤが論理的にローで、且つ
メモリ２００がイネーブル状態とされているとき、ＣＬＫＣ信号はＣＬＫ信号に
従う。ＣＬＫＴ信号の立上りエッジでＣＬＫＩ信号がハイになる。ＣＬＫ信号の
立下りエッジの後でＳＴＰ信号がハイになる場合、ラッチ４６０の出力及びイン
バータ４６４の出力がローになり、ＣＬＫＴ信号の立下りエッジでＣＬＸＩ信号
がローになる。ＳＴＰ信号がハイになると、ＣＬＫＩ信号はＣＬＫ信号に従って
止まり、ＣＬＫ信号の次の立上りエッジの後でローに留まる。ＳＴＰ信号がロー
になるとき、ＣＬＫＩ信号はＣＬＫ信号に従い、ＣＬＫ信号の次の立上りエッジ
に従う。
【００３１】
次に、図２のメモリ２００に係る例示的なタイミング制御回路２１０の回路図
を示す図６を参照する。タイミング制御回路２１０は、ＮＯＲゲート５０２，５
０４，５０６，５０８，５１０，５１２，５１４と、ラッチ５２０と、第１の反
転遅延段５６０と、第２の反転遅延段５６２と、第３の反転遅延段５６４と、第
４の反転遅延段５６６と、第５の反転遅延段５６８と、インバータ５４０，５５
４と、スイッチング素子として機能するｎチャネルトランジスタ５５６，５５８
とを含む。ラッチ５２０は、１対のインバータ５１６，５１８を含むことが好ま
しい。第１の反転遅延段５６０は、３つのインバータ５２２，５２４，５２６を
直列に含むことが好ましい。第２の反転遅延段５６２は、３つのインバータ５２
８，５３０，５３２を直列に含むことが好ましい。第３の反転遅延段５６４は、
３つのインバータ５３４，５３６，５３８を直列に含むことが好ましい。第４の
反転遅延段５６６は、３つのインバータ５４２，５４４，５４６を直列に含むこ
とが好ましい。第５の反転遅延段５６８は、３つのインバータ５４８，５５０，
５５２を直列に含むことが好ましい。
を示す図６を参照する。タイミング制御回路２１０は、ＮＯＲゲート５０２，５
０４，５０６，５０８，５１０，５１２，５１４と、ラッチ５２０と、第１の反
転遅延段５６０と、第２の反転遅延段５６２と、第３の反転遅延段５６４と、第
４の反転遅延段５６６と、第５の反転遅延段５６８と、インバータ５４０，５５
４と、スイッチング素子として機能するｎチャネルトランジスタ５５６，５５８
とを含む。ラッチ５２０は、１対のインバータ５１６，５１８を含むことが好ま
しい。第１の反転遅延段５６０は、３つのインバータ５２２，５２４，５２６を
直列に含むことが好ましい。第２の反転遅延段５６２は、３つのインバータ５２
８，５３０，５３２を直列に含むことが好ましい。第３の反転遅延段５６４は、
３つのインバータ５３４，５３６，５３８を直列に含むことが好ましい。第４の
反転遅延段５６６は、３つのインバータ５４２，５４４，５４６を直列に含むこ
とが好ましい。第５の反転遅延段５６８は、３つのインバータ５４８，５５０，
５５２を直列に含むことが好ましい。
【００３２】
図６のＮＯＲゲート５０４からのＡＴＤ信号の生成を考慮すると、ＡＴＤＡｄ
信号がハイからローになるとき、第２の反転遅延段５６２の出力は、ある期間ロ
ーになり、その期間中、ＮＯＲゲート５０２からＡＴＤ信号パルスが現われる。
そうでない場合は、ＡＴＤ信号はローになる。すなわち、ＡＴＤＡｄ信号の立下
りエッジでＡＴＤ信号の信号パルスがトリガされる。
信号がハイからローになるとき、第２の反転遅延段５６２の出力は、ある期間ロ
ーになり、その期間中、ＮＯＲゲート５０２からＡＴＤ信号パルスが現われる。
そうでない場合は、ＡＴＤ信号はローになる。すなわち、ＡＴＤＡｄ信号の立下
りエッジでＡＴＤ信号の信号パルスがトリガされる。
【００３３】
図６のＮＯＲゲート５０８からのＥＱ信号の生成に関しては、ＬＤ信号がハイ
からローになり、ＡＴＤ信号がハイでない場合、あるいはＡＴＤ信号がハイから
ローになり且つＬＤ信号がハイでない場合には、ＮＯＲゲート５０６の出力がロ
ーからハイになり、インバータ５４０の出力がハイからローになる。この場合、
第３の反転遅延段５６４の出力は、ある期間ローになり、その期間中、ＮＯＲゲ
ート５０２からＥＱ信号パルスが現われる。そうでない場合は、ＥＱ信号はロー
になる。すなわち、ＡＴＤ信号がローのときにＬＤ信号の立下りエッジで、ＥＱ
信号の信号パルスがトリガされ、ＬＤ信号がローのときにＡＴＤ信号の立下りエ
ッジで、ＥＱ信号の信号パルスがトリガされる。
からローになり、ＡＴＤ信号がハイでない場合、あるいはＡＴＤ信号がハイから
ローになり且つＬＤ信号がハイでない場合には、ＮＯＲゲート５０６の出力がロ
ーからハイになり、インバータ５４０の出力がハイからローになる。この場合、
第３の反転遅延段５６４の出力は、ある期間ローになり、その期間中、ＮＯＲゲ
ート５０２からＥＱ信号パルスが現われる。そうでない場合は、ＥＱ信号はロー
になる。すなわち、ＡＴＤ信号がローのときにＬＤ信号の立下りエッジで、ＥＱ
信号の信号パルスがトリガされ、ＬＤ信号がローのときにＡＴＤ信号の立下りエ
ッジで、ＥＱ信号の信号パルスがトリガされる。
【００３４】
図６のＮＯＲゲート５１０からのＬＴ信号の生成を考慮すると、ＥＱ信号がハ
イからローになるとき、第４の反転遅延段５６６の出力は、ある期間だけローに
なり、その期間中、ＮＯＲゲート５１０からＬＴ信号パルスが現われる。そうで
ない場合は、ＬＴ信号はローになる。すなわち、ＥＱ信号の立下りエッジでＬＴ
信号の信号パルスがトリガされる。
イからローになるとき、第４の反転遅延段５６６の出力は、ある期間だけローに
なり、その期間中、ＮＯＲゲート５１０からＬＴ信号パルスが現われる。そうで
ない場合は、ＬＴ信号はローになる。すなわち、ＥＱ信号の立下りエッジでＬＴ
信号の信号パルスがトリガされる。
【００３５】
図６のＮＯＲゲート５０２からのＣＬＫＴ信号の生成に関しては、ｎチャネル
トランジスタ５５６のゲートのＡＴＤ信号により、ラッチ５２０の入力がグラン
ドに切り換わる。ｎチャネルトランジスタ５５８のゲートのＬＴ信号により、ラ
ッチ５２０の出力がグランドに切り換わる。ＡＴＤ信号がパルスのとき、ラッチ
５２０の出力はハイにされ、ＣＬＫＴ信号は強制的にローにされる。そのすぐ後
で、第１の反転遅延段５６０の出力がローになる。ＡＴＤ信号パルスによってラ
ッチ５２０がリセットされ、その結果、後続のＬＴ信号の第１のパルスにより、
ラッチ５２０の出力がグランドに切り換わる。第１の反転遅延段５６０の出力が
ある期間ローになる場合は、その期間中、ＮＯＲゲート５０２からＣＬＫＴ信号
パルスが現われる。ＡＴＤ信号パルスがラッチ５２０を再びリセットするまで、
後続のＬＴ信号パルスはＣＬＫＴ信号パルスをトリガしない。
トランジスタ５５６のゲートのＡＴＤ信号により、ラッチ５２０の入力がグラン
ドに切り換わる。ｎチャネルトランジスタ５５８のゲートのＬＴ信号により、ラ
ッチ５２０の出力がグランドに切り換わる。ＡＴＤ信号がパルスのとき、ラッチ
５２０の出力はハイにされ、ＣＬＫＴ信号は強制的にローにされる。そのすぐ後
で、第１の反転遅延段５６０の出力がローになる。ＡＴＤ信号パルスによってラ
ッチ５２０がリセットされ、その結果、後続のＬＴ信号の第１のパルスにより、
ラッチ５２０の出力がグランドに切り換わる。第１の反転遅延段５６０の出力が
ある期間ローになる場合は、その期間中、ＮＯＲゲート５０２からＣＬＫＴ信号
パルスが現われる。ＡＴＤ信号パルスがラッチ５２０を再びリセットするまで、
後続のＬＴ信号パルスはＣＬＫＴ信号パルスをトリガしない。
【００３６】
図６のインバータ５５４からのＬＤ信号の生成を考慮すると、ＣＬＫＴ信号が
ローで制御信号Ａ0 がハイの場合、ＮＯＲゲート５１４の出力はハイであり、イ
ンバータの出力のＬＤ信号はローである。ＣＬＫＴ信号のパルスが、ＬＤ信号の
信号パルスをトリガする。制御信号Ａ0 がハイからローになるとき、第５の反転
遅延段５６８の出力は、ある期間ローになり、その期間中、ＮＯＲゲート５１２
から信号パルスが現われる。この信号パルスは、次にインバータ５５４の出力に
おけるＬＤ信号の信号パルスをトリガする。すなわち、制御信号Ａ0 の立下りエ
ッジ又はＣＬＫＴ信号の信号パルスが、ＬＤ信号の信号パルスをトリガする。
ローで制御信号Ａ0 がハイの場合、ＮＯＲゲート５１４の出力はハイであり、イ
ンバータの出力のＬＤ信号はローである。ＣＬＫＴ信号のパルスが、ＬＤ信号の
信号パルスをトリガする。制御信号Ａ0 がハイからローになるとき、第５の反転
遅延段５６８の出力は、ある期間ローになり、その期間中、ＮＯＲゲート５１２
から信号パルスが現われる。この信号パルスは、次にインバータ５５４の出力に
おけるＬＤ信号の信号パルスをトリガする。すなわち、制御信号Ａ0 の立下りエ
ッジ又はＣＬＫＴ信号の信号パルスが、ＬＤ信号の信号パルスをトリガする。
【００３７】
次に、図２のメモリ２００に係るアドレスバッファブロック２０８の回路図を
示す図７を参照する。アドレスバッファブロック２０８は、ＡＤＤＢＵＦＦ0 ２
５２と、ＡＤＤＢＵＦＦ1 ２５６〜ＡＤＤＢＵＦＦn ２５６からなる一連のアド
レスバッファとを含む。アドレスバッファ２５２，２５６，………２５６は、図
７に示すように、チェーン状にカスケード接続されることが好ましい。アドレス
バッファチェーンの各アドレスバッファは、アドレスビットを生成し格納するよ
うに構成される。図２のメモリ２００において、アドレスバッファブロック２０
８内にｎ＋１個のアドレスバッファがあり、各アドレスバッファは、先頭アドレ
スの各ビットＡｄｄ0 ，Ａｄｄ1 ，Ａｄｄ2 ，………Ａｄｄn を受け取り、現行
アドレス信号ＡＤＤＰの各ビットＡ0 ，Ａ1 ，Ａ2 ，………Ａn を生成し格納す
る。各アドレスビットＡ0 ，Ａ1 ，Ａ2 ，，………Ａn は、現行アドレス信号Ａ
ＤＤＰのｎ＋１のビットアドレスを構成する。アドレスビットＡ1 ，Ａ2 ，……
…Ａn は、デコーダ２０４によって受け取られることが好ましい。制御信号Ａ0 は、アドレスバッファブロック２０８内のアドレスバッファチェーンの第１アド
レスバッファＡＤＤＢＵＦＦ0 ２５２によって生成され、格納される。
示す図７を参照する。アドレスバッファブロック２０８は、ＡＤＤＢＵＦＦ0 ２
５２と、ＡＤＤＢＵＦＦ1 ２５６〜ＡＤＤＢＵＦＦn ２５６からなる一連のアド
レスバッファとを含む。アドレスバッファ２５２，２５６，………２５６は、図
７に示すように、チェーン状にカスケード接続されることが好ましい。アドレス
バッファチェーンの各アドレスバッファは、アドレスビットを生成し格納するよ
うに構成される。図２のメモリ２００において、アドレスバッファブロック２０
８内にｎ＋１個のアドレスバッファがあり、各アドレスバッファは、先頭アドレ
スの各ビットＡｄｄ0 ，Ａｄｄ1 ，Ａｄｄ2 ，………Ａｄｄn を受け取り、現行
アドレス信号ＡＤＤＰの各ビットＡ0 ，Ａ1 ，Ａ2 ，………Ａn を生成し格納す
る。各アドレスビットＡ0 ，Ａ1 ，Ａ2 ，，………Ａn は、現行アドレス信号Ａ
ＤＤＰのｎ＋１のビットアドレスを構成する。アドレスビットＡ1 ，Ａ2 ，……
…Ａn は、デコーダ２０４によって受け取られることが好ましい。制御信号Ａ0 は、アドレスバッファブロック２０８内のアドレスバッファチェーンの第１アド
レスバッファＡＤＤＢＵＦＦ0 ２５２によって生成され、格納される。
【００３８】
次に、図７のアドレスバッファブロック２０８に係る例示的なアドレスバッフ
ァＡＤＤＢＵＦＦn ２５６の回路図を示す図８を参照する。アドレスバッファＡ
ＤＤＢＵＦＦn ２５６は、ＮＯＲゲート６３２と、ＡＮＤゲート６３６と、排他
的ＮＯＲ又はその等価回路６３４と、第１のラッチ６１８と、第２のラッチ６２
４と、インバータ６０８，６１０，６１２，６２６，６２８と、スイッチとして
用いられるｎチャネルトランジスタ６０２，６０４，６０６とを含む。第１のラ
ッチ６１８は、１対のインバータ６１４，６１６を含むことが好ましい。第２の
ラッチ６２４は、１対のインバータ６２０，６２２を含むことが好ましい。
ァＡＤＤＢＵＦＦn ２５６の回路図を示す図８を参照する。アドレスバッファＡ
ＤＤＢＵＦＦn ２５６は、ＮＯＲゲート６３２と、ＡＮＤゲート６３６と、排他
的ＮＯＲ又はその等価回路６３４と、第１のラッチ６１８と、第２のラッチ６２
４と、インバータ６０８，６１０，６１２，６２６，６２８と、スイッチとして
用いられるｎチャネルトランジスタ６０２，６０４，６０６とを含む。第１のラ
ッチ６１８は、１対のインバータ６１４，６１６を含むことが好ましい。第２の
ラッチ６２４は、１対のインバータ６２０，６２２を含むことが好ましい。
【００３９】
例示的なアドレスバッファＡＤＤＢＵＦＦn ２５６は、現行アドレス信号ＡＤ
ＤＰのアドレスビットＡn を格納し生成するために用いられる。これら一連のア
ドレスバッファ２５６は、カスケード接続され、制御信号Ａ0 を除いた全てのア
ドレスビットと、現行アドレス信号ＡＤＤＰの最下位ビットを格納し生成するた
めに用いられる。制御信号Ａ0 を生成するために用いられるアドレスバッファＡ
ＤＤＢＵＦＦ0 ２５２については、図９に示す。図８を参照すると、ａｄｖ（バ
ー）信号がローになるとき、現行アドレス信号ＡＤＤＰのアドレスビットＡn が
先頭アドレス信号ＡＤＤのアドレスビットＡｄｄn によって制御される。ａｄｖ
（バー）信号がハイになった後、アドレスビットＡn はＣＬＫＩ信号によって値
が変化する。信号ＴＧＬn-1 は、カスケードにおける前のアドレスバッファ、す
なわちアドレスビットＡn-1 を生成し格納するバッファからの出力トグル信号で
ある。信号ＴＧＬn-1 がハイの場合は、ＣＬＫＩ信号の立上りエッジで、現行ア
ドレス信号ＡＤＤＰのアドレスビットＡn がローからハイへ、あるいはハイから
ローへと変化し、信号ＴＧＬn-1 がローの場合は、信号ＴＧＬn がローであり、
Ａn を生成するアドレスバッファＡＤＤＢＵＦＦn ２５６よりも前のアドレスバ
ッファの出力（Ａn-1 ，Ａn-2 ，………Ａ0 ）がすべてハイの場合は、信号ＴＧ
Ｌn-1 がハイになる。各現行アドレス信号ＡＤＤＰは、２つのデータワードに対
応することが好ましく、２つのデータワードは、ＣＬＫ信号の２つのパルス毎に
アクセスされる。従って、バッファ２５６は、図３のＣ4 の立上りエッジで終わ
る初期期間の後で、現行アドレス信号ＡＤＤＰのビットＡ1 ，Ａ2 ，………Ａn を、ＣＬＫ信号の２つのパルス毎に１回増分するように設計されている。現行ア
ドレス信号ＡＤＤＰは、制御信号Ａ0 の立下りエッジと一致するＣＬＫＩ信号の
他の立上りエッジ毎に増分される。
ＤＰのアドレスビットＡn を格納し生成するために用いられる。これら一連のア
ドレスバッファ２５６は、カスケード接続され、制御信号Ａ0 を除いた全てのア
ドレスビットと、現行アドレス信号ＡＤＤＰの最下位ビットを格納し生成するた
めに用いられる。制御信号Ａ0 を生成するために用いられるアドレスバッファＡ
ＤＤＢＵＦＦ0 ２５２については、図９に示す。図８を参照すると、ａｄｖ（バ
ー）信号がローになるとき、現行アドレス信号ＡＤＤＰのアドレスビットＡn が
先頭アドレス信号ＡＤＤのアドレスビットＡｄｄn によって制御される。ａｄｖ
（バー）信号がハイになった後、アドレスビットＡn はＣＬＫＩ信号によって値
が変化する。信号ＴＧＬn-1 は、カスケードにおける前のアドレスバッファ、す
なわちアドレスビットＡn-1 を生成し格納するバッファからの出力トグル信号で
ある。信号ＴＧＬn-1 がハイの場合は、ＣＬＫＩ信号の立上りエッジで、現行ア
ドレス信号ＡＤＤＰのアドレスビットＡn がローからハイへ、あるいはハイから
ローへと変化し、信号ＴＧＬn-1 がローの場合は、信号ＴＧＬn がローであり、
Ａn を生成するアドレスバッファＡＤＤＢＵＦＦn ２５６よりも前のアドレスバ
ッファの出力（Ａn-1 ，Ａn-2 ，………Ａ0 ）がすべてハイの場合は、信号ＴＧ
Ｌn-1 がハイになる。各現行アドレス信号ＡＤＤＰは、２つのデータワードに対
応することが好ましく、２つのデータワードは、ＣＬＫ信号の２つのパルス毎に
アクセスされる。従って、バッファ２５６は、図３のＣ4 の立上りエッジで終わ
る初期期間の後で、現行アドレス信号ＡＤＤＰのビットＡ1 ，Ａ2 ，………Ａn を、ＣＬＫ信号の２つのパルス毎に１回増分するように設計されている。現行ア
ドレス信号ＡＤＤＰは、制御信号Ａ0 の立下りエッジと一致するＣＬＫＩ信号の
他の立上りエッジ毎に増分される。
【００４０】
次に、図７のアドレスバッファブロック２０８におけるアドレスの最下位ビッ
ト用に独自に設計された例示的なアドレスバッファＡＤＤＢＵＦＦ0 ２５２の回
路図を示す図９を参照する。アドレスバッファＡＤＤＢＵＦＦ0 ２５２は、ＮＯ
Ｒゲート６８２，６８６と、排他的ＮＯＲ又はその等価回路６８４と、第１のラ
ッチ６６８と、第２のラッチ６７４と、第３のラッチ６９８と、インバータ６５
８，６６０，６６２，６７６，６７８，６８０，６９６と、スイッチング素子と
して用いられるｎチャネルトランジスタ６５２，６５４，６５６，６９２，６９
４とを含む。第１のラッチ６６８は、１対のインバータ６６４，６６６を含むこ
とが好ましい。第２のラッチ６７４は、１対のインバータ６７０，６７２を含む
ことが好ましい。第３のラッチ６９８は、１対のインバータ６８８，６９０を含
むことが好ましい。
ト用に独自に設計された例示的なアドレスバッファＡＤＤＢＵＦＦ0 ２５２の回
路図を示す図９を参照する。アドレスバッファＡＤＤＢＵＦＦ0 ２５２は、ＮＯ
Ｒゲート６８２，６８６と、排他的ＮＯＲ又はその等価回路６８４と、第１のラ
ッチ６６８と、第２のラッチ６７４と、第３のラッチ６９８と、インバータ６５
８，６６０，６６２，６７６，６７８，６８０，６９６と、スイッチング素子と
して用いられるｎチャネルトランジスタ６５２，６５４，６５６，６９２，６９
４とを含む。第１のラッチ６６８は、１対のインバータ６６４，６６６を含むこ
とが好ましい。第２のラッチ６７４は、１対のインバータ６７０，６７２を含む
ことが好ましい。第３のラッチ６９８は、１対のインバータ６８８，６９０を含
むことが好ましい。
【００４１】
例示的なアドレスバッファＡＤＤＢＵＦＦ0 ２５２は、制御信号Ａ0 と、現行
アドレス信号ＡＤＤＰの最下位ビットを格納し生成するために用いられる。ＡＴ
Ｄ信号の立上りエッジでｎチャネルトランジスタ６９２がターンオンされ、第３
のラッチ６９８の入力がグランドに切り換わる。従って、信号ＩＮＴＢは、イン
バータ６９６の出力でローになり、ＴＧＬ0 信号は、ＬＤ信号の第１のパルスよ
りも前の時点でハイになる。この状態では、信号ＣＬＫＴの立上りエッジでトリ
ガされるＣＬＫＩ信号の信号パルスがアドレスバッファＡＤＤＢＵＦＦ0 ２５２
に入った場合でも、制御信号Ａ0 はトグルされず、ＴＧＬ0 信号がハイのままで
あり、制御信号Ａ0 を変化させずに現行アドレス信号ＡＤＤＰを増分させること
ができる。ＬＤ信号の第１のパルスは、ｎチャネルトランジスタ６９４をターン
オンさせることによって、第３のラッチ６９８の出力をグランドに切り換える。
ＩＮＴＢ信号がハイになり、制御信号Ａ0 がＴＧＬ0 信号を制御する。
アドレス信号ＡＤＤＰの最下位ビットを格納し生成するために用いられる。ＡＴ
Ｄ信号の立上りエッジでｎチャネルトランジスタ６９２がターンオンされ、第３
のラッチ６９８の入力がグランドに切り換わる。従って、信号ＩＮＴＢは、イン
バータ６９６の出力でローになり、ＴＧＬ0 信号は、ＬＤ信号の第１のパルスよ
りも前の時点でハイになる。この状態では、信号ＣＬＫＴの立上りエッジでトリ
ガされるＣＬＫＩ信号の信号パルスがアドレスバッファＡＤＤＢＵＦＦ0 ２５２
に入った場合でも、制御信号Ａ0 はトグルされず、ＴＧＬ0 信号がハイのままで
あり、制御信号Ａ0 を変化させずに現行アドレス信号ＡＤＤＰを増分させること
ができる。ＬＤ信号の第１のパルスは、ｎチャネルトランジスタ６９４をターン
オンさせることによって、第３のラッチ６９８の出力をグランドに切り換える。
ＩＮＴＢ信号がハイになり、制御信号Ａ0 がＴＧＬ0 信号を制御する。
【００４２】
次に、図２のメモリ２００における例示的なクロックカウンタ回路２１２の回
路図を示す図１０を参照する。クロックカウンタ回路２１２は、ＡＮＤゲート７
２０，７２２と、第１のラッチ７３２と、第２のラッチ７４０と、第３のラッチ
７６０と、第４のラッチ７６２と、第５のラッチ７６４と、第６のラッチ７７２
と、スイッチとして用いられるｐチャネルトランジスタ７１６，７１８及びｎチ
ャネルトランジスタ７０２，７０４，７０６，７０８，７１０，７１２，７１４
と、インバータ７２４，７２６，７３８，７４２，７５２，７５４，７６６，７
７４，７７６とを含む。第１のラッチ７３２は１対のインバータ７２８，７３０
を含むことが好ましい。第２のラッチ７４０は１対のインバータ７３４，７３６
を含むことが好ましい。第３のラッチ７６０は１対のインバータ７４４，７４６
を含むことが好ましい。第４のラッチ７６２は１対のインバータ７４８，７５０
を含むことが好ましい。第５のラッチ７６４は１対のインバータ７５６，７５８
を含むことが好ましい。第６のラッチ７７２は１対のインバータ７６８，７７０
を含むことが好ましい。
路図を示す図１０を参照する。クロックカウンタ回路２１２は、ＡＮＤゲート７
２０，７２２と、第１のラッチ７３２と、第２のラッチ７４０と、第３のラッチ
７６０と、第４のラッチ７６２と、第５のラッチ７６４と、第６のラッチ７７２
と、スイッチとして用いられるｐチャネルトランジスタ７１６，７１８及びｎチ
ャネルトランジスタ７０２，７０４，７０６，７０８，７１０，７１２，７１４
と、インバータ７２４，７２６，７３８，７４２，７５２，７５４，７６６，７
７４，７７６とを含む。第１のラッチ７３２は１対のインバータ７２８，７３０
を含むことが好ましい。第２のラッチ７４０は１対のインバータ７３４，７３６
を含むことが好ましい。第３のラッチ７６０は１対のインバータ７４４，７４６
を含むことが好ましい。第４のラッチ７６２は１対のインバータ７４８，７５０
を含むことが好ましい。第５のラッチ７６４は１対のインバータ７５６，７５８
を含むことが好ましい。第６のラッチ７７２は１対のインバータ７６８，７７０
を含むことが好ましい。
【００４３】
ＣＬＫＣ信号は、クロックバッファ２１４により生成され、クロックカウンタ
回路２１２及びアドレス有効バッファ２０６に供給される。ａｄｖ（バー）信号
は、アドレス有効バッファ２０６により生成され、クロックカウンタ回路２１２
及びアドレスバッファブロック２０８に供給される。信号ＳＴＰは、クロックカ
ウンタ回路２１２により生成され、クロックバッファ２１４に供給される。
回路２１２及びアドレス有効バッファ２０６に供給される。ａｄｖ（バー）信号
は、アドレス有効バッファ２０６により生成され、クロックカウンタ回路２１２
及びアドレスバッファブロック２０８に供給される。信号ＳＴＰは、クロックカ
ウンタ回路２１２により生成され、クロックバッファ２１４に供給される。
【００４４】
クロックカウンタ回路２１２は、ＣＬＫＣタイミング信号の最初のパルス数を
カウントすることによって初期期間を測定する。図１０の例示的なクロックカウ
ンタ回路２１２は、ＣＬＫＣ信号の最初の４つのパルスをカウントすることによ
って初期期間を測定する。ａｄｖ（バー）信号又はアドレス有効信号ＡＤＶ（バ
ー）の立下りエッジとＣＬＫＣ信号のクロックパルスＣ4 の立上りエッジの間の
期間は、初期状態と呼ばれる。初期状態の間に、メモリはバースト動作の準備が
できていなければならない。初期状態は、ある一定の数Ｎのクロックパルスを含
み、ここではＮの値は４である。当然ながら、他のクロックカウンタ回路を使用
することができ、クロックカウンタ回路２１２は、４つのクロックパルスをカウ
ントするようには限定されない。ａｄｖ（バー）信号の立下りエッジ３０４でク
ロックカウンタ回路２１２がリセットされ、それによって、回路２１２がＣＬＫ
Ｃ信号（及び、ＣＬＫ信号）のパルス数をカウントし始める。ａｄｖ（バー）信
号２５の立下りエッジ３０４で、ｎチャネルトランジスタ７１４及びｐチャネル
トランジスタ７１６，７１８がターンオンされる。第６のラッチ７７２の出力は
グランドにひき下げられ、ＳＴＰ信号がハイになる。第２及び第４のラッチ７４
０，７６２の各々の出力において、１対の信号Ｃ０及びＣ１がローにひき下げら
れる。図３のタイミング図に信号Ｃ０とＣ１の補数Ｃ１（バー）を示す。図３に
示したように、第１のクロックパルスＣ0 の立上りエッジ３０８より前の時点ま
では、第１及び第３のラッチ７３２，７６０の各々の出力はローである。第１の
クロックパルスＣ0 の立上りエッジ３０８でａｄｖ（バー）信号がハイになり、
トランジスタ７１６，７１８及び７１４がターンオフされる。クロックカウンタ
回路２１２の動作は当業者には明らかであろう。さらに、図３のタイミング図に
信号ＣＬＫ（ＣＬＫＣ）、ａｄｖ（バー）、ＳＴＰ、Ｃ０及びＣ１（バー）を示
す。
カウントすることによって初期期間を測定する。図１０の例示的なクロックカウ
ンタ回路２１２は、ＣＬＫＣ信号の最初の４つのパルスをカウントすることによ
って初期期間を測定する。ａｄｖ（バー）信号又はアドレス有効信号ＡＤＶ（バ
ー）の立下りエッジとＣＬＫＣ信号のクロックパルスＣ4 の立上りエッジの間の
期間は、初期状態と呼ばれる。初期状態の間に、メモリはバースト動作の準備が
できていなければならない。初期状態は、ある一定の数Ｎのクロックパルスを含
み、ここではＮの値は４である。当然ながら、他のクロックカウンタ回路を使用
することができ、クロックカウンタ回路２１２は、４つのクロックパルスをカウ
ントするようには限定されない。ａｄｖ（バー）信号の立下りエッジ３０４でク
ロックカウンタ回路２１２がリセットされ、それによって、回路２１２がＣＬＫ
Ｃ信号（及び、ＣＬＫ信号）のパルス数をカウントし始める。ａｄｖ（バー）信
号２５の立下りエッジ３０４で、ｎチャネルトランジスタ７１４及びｐチャネル
トランジスタ７１６，７１８がターンオンされる。第６のラッチ７７２の出力は
グランドにひき下げられ、ＳＴＰ信号がハイになる。第２及び第４のラッチ７４
０，７６２の各々の出力において、１対の信号Ｃ０及びＣ１がローにひき下げら
れる。図３のタイミング図に信号Ｃ０とＣ１の補数Ｃ１（バー）を示す。図３に
示したように、第１のクロックパルスＣ0 の立上りエッジ３０８より前の時点ま
では、第１及び第３のラッチ７３２，７６０の各々の出力はローである。第１の
クロックパルスＣ0 の立上りエッジ３０８でａｄｖ（バー）信号がハイになり、
トランジスタ７１６，７１８及び７１４がターンオフされる。クロックカウンタ
回路２１２の動作は当業者には明らかであろう。さらに、図３のタイミング図に
信号ＣＬＫ（ＣＬＫＣ）、ａｄｖ（バー）、ＳＴＰ、Ｃ０及びＣ１（バー）を示
す。
【００４５】
図３に示したように、図１０のクロックカウンタ回路２１２の動作により、図
１０のＳＴＰ信号がＣＬＫＣ信号のクロックパルスＣ3 の立上りエッジ３４２で
ローになり、その結果、クロックバッファ２１４からＣＬＫＩ信号が、ＣＬＫＣ
信号に従って、ａｄｖ（バー）信号の立ち上がりの後、ＣＬＫＣ信号のクロック
パルスＣ4 の立上りエッジ３３６、すなわちＣＬＫＣ信号の５番目のパルスから
流れ始める。ＳＴＰ信号はロー状態にラッチされ、ａｄｖ（バー）信号の立下り
エッジがクロックカウンタ回路をリセットするまでロー状態のままである。
１０のＳＴＰ信号がＣＬＫＣ信号のクロックパルスＣ3 の立上りエッジ３４２で
ローになり、その結果、クロックバッファ２１４からＣＬＫＩ信号が、ＣＬＫＣ
信号に従って、ａｄｖ（バー）信号の立ち上がりの後、ＣＬＫＣ信号のクロック
パルスＣ4 の立上りエッジ３３６、すなわちＣＬＫＣ信号の５番目のパルスから
流れ始める。ＳＴＰ信号はロー状態にラッチされ、ａｄｖ（バー）信号の立下り
エッジがクロックカウンタ回路をリセットするまでロー状態のままである。
【００４６】
次に、図２のメモリ２００における例示的なセンスアンプ回路、ラッチ回路及
び出力回路の回路図を示す図１１を参照する。この回路は、ハイ及びローの各デ
ータワードのビット毎に詳細に示されている。センスアンプ回路、ラッチ回路及
び出力回路は、図２から、第１の一連のセンスアンプＳ／ＡL0２１６，………Ｓ
／ＡLM２２０のうちのセンスアンプＳ／ＡLM２２０と、第２の一連のセンスアン
プＳ／ＡH0２１８，………Ｓ／ＡHM２２２のうちのセンスアンプＳ／ＡHM２２２
と、ＬＡＴＣＨL0２２４及びＬＡＴＣＨH0２２６から始まりＬＡＴＣＨLM２２８
及びＬＡＴＣＨHM２３０で終わる一連のラッチのうちのラッチＬＡＴＣＨLM２２
８及びＬＡＴＣＨHM２３０と、Ｍ0 ２３２から始まりＭM ２３４で終わる一連の
データマルチプレクサのうちのデータマルチプレクサＭM ２３４と、ＯＵＴＢＵ
Ｆ0 ２３６から始まりＯＵＴＢＵＦM ２３８で終わる一連の出力バッファのうち
の出力バッファＯＵＴＢＵＦM ２３８とを含む。ラッチＬＡＴＣＨLM２２８は、
ラッチ８１０と、スイッチング素子として用いられるｐチャネルトランジスタ８
１８，８２０及びｎチャネルトランジスタ８２６，８２８と、インバータ８０２
とを含むことが好ましい。ラッチ８１０は、１対のインバータ８０６，８０８を
含むことが好ましい。ラッチＬＡＴＣＨHM２３０は、ラッチ８１６と、スイッチ
ング素子として用いられるｐチャネルトランジスタ８２２，８２４及びｎチャネ
ルトランジスタ８３０，８３２と、インバータ８０４とを含むことが好ましい。
ラッチ８１６は、１対のインバータ８１２，８１４を含むことが好ましい。デー
タマルチプレクサＭM ２３４は、スイッチング素子として用いられるｐチャネル
トランジスタ８３８，８４０，８４２，８４４及びｎチャネルトランジスタ８４
６，８４８，８５０，８５２と、インバータ８３４，８３６とを含むことが好ま
しい。出力バッファＯＵＴＢＵＦＦM ２３８は、ＡＮＤゲート８５４と、ＮＯＲ
ゲート８５８と、ｐチャネルトランジスタ８６０と、ｎチャネルトランジスタ８
６２と、インバータ８５６とを含むことが好ましい。
び出力回路の回路図を示す図１１を参照する。この回路は、ハイ及びローの各デ
ータワードのビット毎に詳細に示されている。センスアンプ回路、ラッチ回路及
び出力回路は、図２から、第１の一連のセンスアンプＳ／ＡL0２１６，………Ｓ
／ＡLM２２０のうちのセンスアンプＳ／ＡLM２２０と、第２の一連のセンスアン
プＳ／ＡH0２１８，………Ｓ／ＡHM２２２のうちのセンスアンプＳ／ＡHM２２２
と、ＬＡＴＣＨL0２２４及びＬＡＴＣＨH0２２６から始まりＬＡＴＣＨLM２２８
及びＬＡＴＣＨHM２３０で終わる一連のラッチのうちのラッチＬＡＴＣＨLM２２
８及びＬＡＴＣＨHM２３０と、Ｍ0 ２３２から始まりＭM ２３４で終わる一連の
データマルチプレクサのうちのデータマルチプレクサＭM ２３４と、ＯＵＴＢＵ
Ｆ0 ２３６から始まりＯＵＴＢＵＦM ２３８で終わる一連の出力バッファのうち
の出力バッファＯＵＴＢＵＦM ２３８とを含む。ラッチＬＡＴＣＨLM２２８は、
ラッチ８１０と、スイッチング素子として用いられるｐチャネルトランジスタ８
１８，８２０及びｎチャネルトランジスタ８２６，８２８と、インバータ８０２
とを含むことが好ましい。ラッチ８１０は、１対のインバータ８０６，８０８を
含むことが好ましい。ラッチＬＡＴＣＨHM２３０は、ラッチ８１６と、スイッチ
ング素子として用いられるｐチャネルトランジスタ８２２，８２４及びｎチャネ
ルトランジスタ８３０，８３２と、インバータ８０４とを含むことが好ましい。
ラッチ８１６は、１対のインバータ８１２，８１４を含むことが好ましい。デー
タマルチプレクサＭM ２３４は、スイッチング素子として用いられるｐチャネル
トランジスタ８３８，８４０，８４２，８４４及びｎチャネルトランジスタ８４
６，８４８，８５０，８５２と、インバータ８３４，８３６とを含むことが好ま
しい。出力バッファＯＵＴＢＵＦＦM ２３８は、ＡＮＤゲート８５４と、ＮＯＲ
ゲート８５８と、ｐチャネルトランジスタ８６０と、ｎチャネルトランジスタ８
６２と、インバータ８５６とを含むことが好ましい。
【００４７】
ＥＱ信号及びＬＴ信号は、共にタイミング制御回路２１０により生成され、第
１の一連のセンスアンプのうちのセンスアンプＳ／ＡLMと、第２の一連のセンス
アンプのうちのセンスアンプＳ／ＡHMとに供給される。ＬＤ信号は、タイミング
制御回路２１０により生成され、ラッチＬＡＴＣＨLM２２８及びＬＡＴＣＨHM２
３０に供給される。制御信号Ａ0 は、アドレスバッファブロック２０８により生
成され、データマルチプレクサＭM ２３４に供給される。データマルチプレクサ
ＭM ２３４は、制御信号Ａ0 の遷移に従ってローのデータワード又はハイのデー
タワードのビットを選択することが好ましい。出力イネーブル信号ＯＥ（バー）
は、メモリ２００の入力端、好ましくは外部入力端に印加され、出力バッファＯ
ＵＴＢＵＦM ２３８に受け取られる。出力バッファＯＵＴＢＵＦM ２３８は、ノ
ード８６４にハイのデータワードのビット又はローのデータワードのビットを受
け取る。出力バッファ２３８は、ＯＥ（バー）信号に応答し、メモリ２００の外
部で用いられるようにするために、メモリ２００の出力端にマルチビットデータ
ワード信号データの１ビットＤＡＴＡM を生成する。データ信号は、通常、メモ
リ２００のデータワードとしてアドレス指定が可能な一連のコアメモリセルに格
納された情報に対応する。データ信号のビットＤＡＴＡM は、制御信号Ａ0 及び
ＯＥ（バー）信号に従って１つのハイのデータワードと１つのローのデータワー
ドを切り換えることが好ましい。
１の一連のセンスアンプのうちのセンスアンプＳ／ＡLMと、第２の一連のセンス
アンプのうちのセンスアンプＳ／ＡHMとに供給される。ＬＤ信号は、タイミング
制御回路２１０により生成され、ラッチＬＡＴＣＨLM２２８及びＬＡＴＣＨHM２
３０に供給される。制御信号Ａ0 は、アドレスバッファブロック２０８により生
成され、データマルチプレクサＭM ２３４に供給される。データマルチプレクサ
ＭM ２３４は、制御信号Ａ0 の遷移に従ってローのデータワード又はハイのデー
タワードのビットを選択することが好ましい。出力イネーブル信号ＯＥ（バー）
は、メモリ２００の入力端、好ましくは外部入力端に印加され、出力バッファＯ
ＵＴＢＵＦM ２３８に受け取られる。出力バッファＯＵＴＢＵＦM ２３８は、ノ
ード８６４にハイのデータワードのビット又はローのデータワードのビットを受
け取る。出力バッファ２３８は、ＯＥ（バー）信号に応答し、メモリ２００の外
部で用いられるようにするために、メモリ２００の出力端にマルチビットデータ
ワード信号データの１ビットＤＡＴＡM を生成する。データ信号は、通常、メモ
リ２００のデータワードとしてアドレス指定が可能な一連のコアメモリセルに格
納された情報に対応する。データ信号のビットＤＡＴＡM は、制御信号Ａ0 及び
ＯＥ（バー）信号に従って１つのハイのデータワードと１つのローのデータワー
ドを切り換えることが好ましい。
【００４８】
クロックカウンタ回路２１２の動作は当業者には明らかであろう。さらに、信
号ＥＱ、ＬＴ、ＬＤ、Ａ0 、ＤＡＴＡ及びＯＥ（バー）は、図３のタイミング図
に示されている。ＥＱ信号パルスは、センスアンプＳ／ＡLM２２０及びＳ／ＡHM ２２２をそれぞれ作動させ、メモリ２００のデータワードとしてアドレス指定が
可能なコアメモリセル内に格納された情報をセンスすることによって、ローのデ
ータワードのビットとハイのデータワードのビットにそれぞれアクセスする。Ｅ
Ｑ信号がローになって、ＬＴ信号パルスをトリガする。ＬＴ信号の立ち上がりで
ローのデータワードのビットがセンスアンプＳ／ＡLM２２０内にあるラッチ段に
入力され、ハイのデータワードのビットがセンスアンプＳ／ＡHM２２２内にある
ラッチ段に入力される。ＬＴ信号ラッチの立ち下がりで、ローのデータワードの
ビット及びハイのデータワードのビットが、各センスアンプ２２０，２２２内の
各ラッチ段にラッチされるか又は格納される。センスアンプ２２０，２２２から
のデータワード・ビットは、ＬＤ信号と共に、適当なラッチ２２８，２３０にロ
ードされる。次いで、ラッチされたデータワード・ビットは、データマルチプレ
クサＭM ２３４にある制御信号Ａ0 によって選択される。制御信号Ａ0 がローの
場合は、Ｓ／ＡLM２２０からローのデータワード・ビットが選択され、制御信号
Ａ0 がハイの場合は、Ｓ／ＡHM２２２からハイのデータワード・ビットが選択さ
れる。ノード８６４にあるデータマルチプレクサＭM ２３４には、出力イネーブ
ル信号ＯＥ（バー）と補数ＯＥ（バー）をそれぞれ受け取る論理ゲート８５８，
８５４を含む出力バッファＯＵＴＢＵＦM ２３８が結合される。ＯＥ（バー）信
号がハイのとき、トランジスタ８６０，８６２はオフであり、データ信号のビッ
トＤＡＴＡM は有効か又は有効でない。ＯＥ（バー）信号がローのとき、出力機
能はイネーブル状態とされ、出力バッファ２３８の出力端に生成されるデータ信
号のビットＤＡＴＡM は、データマルチプレクサＭM ２３４にある制御信号Ａ0 によって選択されたハイのデータワード又はローのデータワードのビットと等価
である。
号ＥＱ、ＬＴ、ＬＤ、Ａ0 、ＤＡＴＡ及びＯＥ（バー）は、図３のタイミング図
に示されている。ＥＱ信号パルスは、センスアンプＳ／ＡLM２２０及びＳ／ＡHM ２２２をそれぞれ作動させ、メモリ２００のデータワードとしてアドレス指定が
可能なコアメモリセル内に格納された情報をセンスすることによって、ローのデ
ータワードのビットとハイのデータワードのビットにそれぞれアクセスする。Ｅ
Ｑ信号がローになって、ＬＴ信号パルスをトリガする。ＬＴ信号の立ち上がりで
ローのデータワードのビットがセンスアンプＳ／ＡLM２２０内にあるラッチ段に
入力され、ハイのデータワードのビットがセンスアンプＳ／ＡHM２２２内にある
ラッチ段に入力される。ＬＴ信号ラッチの立ち下がりで、ローのデータワードの
ビット及びハイのデータワードのビットが、各センスアンプ２２０，２２２内の
各ラッチ段にラッチされるか又は格納される。センスアンプ２２０，２２２から
のデータワード・ビットは、ＬＤ信号と共に、適当なラッチ２２８，２３０にロ
ードされる。次いで、ラッチされたデータワード・ビットは、データマルチプレ
クサＭM ２３４にある制御信号Ａ0 によって選択される。制御信号Ａ0 がローの
場合は、Ｓ／ＡLM２２０からローのデータワード・ビットが選択され、制御信号
Ａ0 がハイの場合は、Ｓ／ＡHM２２２からハイのデータワード・ビットが選択さ
れる。ノード８６４にあるデータマルチプレクサＭM ２３４には、出力イネーブ
ル信号ＯＥ（バー）と補数ＯＥ（バー）をそれぞれ受け取る論理ゲート８５８，
８５４を含む出力バッファＯＵＴＢＵＦM ２３８が結合される。ＯＥ（バー）信
号がハイのとき、トランジスタ８６０，８６２はオフであり、データ信号のビッ
トＤＡＴＡM は有効か又は有効でない。ＯＥ（バー）信号がローのとき、出力機
能はイネーブル状態とされ、出力バッファ２３８の出力端に生成されるデータ信
号のビットＤＡＴＡM は、データマルチプレクサＭM ２３４にある制御信号Ａ0 によって選択されたハイのデータワード又はローのデータワードのビットと等価
である。
【００４９】
メモリ内の特定のコアセルを選択するには対応するマルチビットアドレスが必
要であるため、一般に、メモリ２００の先頭アドレス信号ＡＤＤや現行アドレス
信号ＡＤＤＰ等のアドレスがマルチビット信号であることを理解されたい。しか
しながら、現時点で好適な実施形態において、回路をマルチビットアドレスの特
定のビットに関して説明することができる。そのような場合において、回路によ
って示された概念をマルチビットの実施態様に適用し拡張することは、当業者に
は明らかであろう。そのような実施態様が、１ビットの回路を必要に応じてマル
チビットアドレスの各ビット毎に並列に複製する例を含む並列の実施態様を含む
ことは、当業者には理解されるであろう。また、他の実施態様として、所望の結
果又は機能を達成するために複数アドレスビットの全てを又はそのうち幾つかを
まとめて呈示することを含んでもよい。
要であるため、一般に、メモリ２００の先頭アドレス信号ＡＤＤや現行アドレス
信号ＡＤＤＰ等のアドレスがマルチビット信号であることを理解されたい。しか
しながら、現時点で好適な実施形態において、回路をマルチビットアドレスの特
定のビットに関して説明することができる。そのような場合において、回路によ
って示された概念をマルチビットの実施態様に適用し拡張することは、当業者に
は明らかであろう。そのような実施態様が、１ビットの回路を必要に応じてマル
チビットアドレスの各ビット毎に並列に複製する例を含む並列の実施態様を含む
ことは、当業者には理解されるであろう。また、他の実施態様として、所望の結
果又は機能を達成するために複数アドレスビットの全てを又はそのうち幾つかを
まとめて呈示することを含んでもよい。
【００５０】
１つの実施形態では、図２の構成要素はすべて、１つの集積回路チップ上に含
まれている。例示的なフラッシュメモリチップのアドレス及び制御入力が、記憶
密度とインタフェースの実施態様に依存することに留意されたい。開示した実施
形態が、異なる記憶密度と代替アドレス及び制御入力構成を伴う代替インタフェ
ースの実施態様とをもって実施できることは、理解されるであろう。
まれている。例示的なフラッシュメモリチップのアドレス及び制御入力が、記憶
密度とインタフェースの実施態様に依存することに留意されたい。開示した実施
形態が、異なる記憶密度と代替アドレス及び制御入力構成を伴う代替インタフェ
ースの実施態様とをもって実施できることは、理解されるであろう。
【００５１】
本明細書に用いられているように、アクセスという用語は、コアセルメモリア
レイ内のコアセルからのデータの検索及び／又はセンスを指すように広義に意図
されており、コアセルは、データワードとしてアドレス指定が可能であることが
好ましい。アクセスという用語は、例えばアドレスバッファ回路によって実行さ
れるように、メモリ内の１つ又は複数のコアセルを識別して当該コアセルに到達
するためのアドレスをデコーダ又はデコーディング・ロジックに供給することを
指すこともある。同様に、アクセスという用語は、センスアンプ回路によって実
行されるように、メモリ内の１つ又は複数のコアセルからデータを、好ましくは
データワードの形で、センスすることを指すこともある。好適な実施形態におい
て、アクセスは、更に、前のアクセスによるデータを保持しながら次のアクセス
が開始できるようにメモリ内の１つ又は複数のコアセルからデータを、好ましく
はデータワードの形で、格納することを指すこともある。本明細書では、第１又
は先頭アクセス、第２のアクセス及び後続アクセスについて記述されている。
レイ内のコアセルからのデータの検索及び／又はセンスを指すように広義に意図
されており、コアセルは、データワードとしてアドレス指定が可能であることが
好ましい。アクセスという用語は、例えばアドレスバッファ回路によって実行さ
れるように、メモリ内の１つ又は複数のコアセルを識別して当該コアセルに到達
するためのアドレスをデコーダ又はデコーディング・ロジックに供給することを
指すこともある。同様に、アクセスという用語は、センスアンプ回路によって実
行されるように、メモリ内の１つ又は複数のコアセルからデータを、好ましくは
データワードの形で、センスすることを指すこともある。好適な実施形態におい
て、アクセスは、更に、前のアクセスによるデータを保持しながら次のアクセス
が開始できるようにメモリ内の１つ又は複数のコアセルからデータを、好ましく
はデータワードの形で、格納することを指すこともある。本明細書では、第１又
は先頭アクセス、第２のアクセス及び後続アクセスについて記述されている。
【００５２】
本明細書で用いられているように、反転遅延段という用語は、反転動作を有す
る遅延段を指すように広義に意図されている。反転動作を有する遅延段は、例え
ば、直列に配置された奇数のインバータによって実現される。本明細書では、例
えば３つのインバータを含む反転段について記述され、図６に示されている。当
然ながら、他の遅延段、フリップフロップ、あるいは適当な回路要素を利用して
もよい。
る遅延段を指すように広義に意図されている。反転動作を有する遅延段は、例え
ば、直列に配置された奇数のインバータによって実現される。本明細書では、例
えば３つのインバータを含む反転段について記述され、図６に示されている。当
然ながら、他の遅延段、フリップフロップ、あるいは適当な回路要素を利用して
もよい。
【００５３】
メモリ２００及びその従属回路に関するタイミング図は説明のためのものであ
り、本明細書に示した実施形態では、信号パルスの全ての持続時間は、信号パル
スがその機能を十分に達成できることを保証するような時間の長さであることを
理解されたい。
り、本明細書に示した実施形態では、信号パルスの全ての持続時間は、信号パル
スがその機能を十分に達成できることを保証するような時間の長さであることを
理解されたい。
【００５４】
本明細書で用いられているように、現行アドレスという用語は、コアメモリセ
ル又はそのロケーションに一義的に対応する任意のアドレスを指すように広義に
意図されている。例えば、現行アドレスは、読み出し動作にのみ用いられる読み
出しアドレスを指すことがあるが、その一方で、書き込み動作にも用いられるこ
とがあるアドレスを指すこともある。本明細書に示した実施形態では、バースト
モード読み出し動作及びアーキテクチャを示す。しかしながら、実施形態の態様
は、コアセルメモリデータのデータワードのような読み出し以外の動作にも適用
することができる。
ル又はそのロケーションに一義的に対応する任意のアドレスを指すように広義に
意図されている。例えば、現行アドレスは、読み出し動作にのみ用いられる読み
出しアドレスを指すことがあるが、その一方で、書き込み動作にも用いられるこ
とがあるアドレスを指すこともある。本明細書に示した実施形態では、バースト
モード読み出し動作及びアーキテクチャを示す。しかしながら、実施形態の態様
は、コアセルメモリデータのデータワードのような読み出し以外の動作にも適用
することができる。
【００５５】
本明細書において用いられているように、ロー、論理的にロー、アサートされ
ていない、アクティブでない、及びインアクティブという用語及び語句は、一般
に２進数のゼロ（０）を表すように理解されるデジタル信号の論理的に低い値を
指すように広義に意図されている。
ていない、アクティブでない、及びインアクティブという用語及び語句は、一般
に２進数のゼロ（０）を表すように理解されるデジタル信号の論理的に低い値を
指すように広義に意図されている。
【００５６】
本明細書において用いられているように、ハイ、論理的にハイ、アサートされ
た、及びアクティブという用語及び語句は、一般に２進数の１を表すように理解
されるデジタル信号の論理的に高い値を指すように広義に意図されている。
た、及びアクティブという用語及び語句は、一般に２進数の１を表すように理解
されるデジタル信号の論理的に高い値を指すように広義に意図されている。
【００５７】
本明細書に用いられているように、「Ｂと結合されたＡ」という語句は、Ａが
Ｂと直接接続されていること、あるいは１つ又は複数の中間構成要素を介してＡ
がＢと間接的に接続されていることを意味するように定義されている。
Ｂと直接接続されていること、あるいは１つ又は複数の中間構成要素を介してＡ
がＢと間接的に接続されていることを意味するように定義されている。
【００５８】
本明細書に用いられているように、ユーザという用語は、メモリへのアクセス
を行うプロセッサ、他の構成要素又は実在物を指すように意図されている。
を行うプロセッサ、他の構成要素又は実在物を指すように意図されている。
【００５９】
本発明の特定の実施形態について開示し説明したが、適宜変形を行うことも可
能である。例えば、適当な応用例において、ｐチャネル及びｎチャネルの個々の
トランジスタの極性を逆にしてもよい。図示の回路を構成するトランジスタのチ
ャネルの幅と長さ（マイクロメートル又はミクロンで測定した）の比率を指定す
る適当なトランジスタのサイズは、図から省略されていることに留意されたい。
回路を実現するために使用される特定の集積回路製造プロセスの設計条件、性能
及び制限、特定の実施形態の性能の条件等に応じて、適当な比率を選択すること
ができることは理解されるであろう。さらに、本明細書に示した創意に富む概念
は、メモリ装置以外の回路にも適用できる。
能である。例えば、適当な応用例において、ｐチャネル及びｎチャネルの個々の
トランジスタの極性を逆にしてもよい。図示の回路を構成するトランジスタのチ
ャネルの幅と長さ（マイクロメートル又はミクロンで測定した）の比率を指定す
る適当なトランジスタのサイズは、図から省略されていることに留意されたい。
回路を実現するために使用される特定の集積回路製造プロセスの設計条件、性能
及び制限、特定の実施形態の性能の条件等に応じて、適当な比率を選択すること
ができることは理解されるであろう。さらに、本明細書に示した創意に富む概念
は、メモリ装置以外の回路にも適用できる。
【００６０】
本明細書に用いられているように、信号という用語は、アナログ信号又はデジ
タル信号を広義に指し、両方のタイプの信号を包含することを理解されたい。
タル信号を広義に指し、両方のタイプの信号を包含することを理解されたい。
【００６１】
以上の記述から、現時点で好適な実施形態がメモリ内の複数のデータワードへ
のバーストモードアクセスを可能にするバーストモードアーキテクチャを提供す
ることが分かる。バーストモードアーキテクチャは、第１の回路、第１の回路に
結合された制御回路、及び制御回路によって第１の回路に選択的に結合されたデ
ータバッファを含む。第１の回路は、第１のデータワードと第２のデータワード
の先頭アクセスで始まる複数のデータワードをアクセスする。制御回路は、パル
スを有するタイミング信号と第２の信号とを生成する。第２の信号は、第１のデ
ータワードと第２のデータワードの先頭アクセスが終了したときに生成される。
第１の回路は、先頭アクセスの後に、第２の信号とタイミング信号に応答して複
数のデータワードの後続アクセスを行う。データバッファは、出力端を有し、そ
の出力端に第１のデータワードを生成し、初期期間後のタイミング信号のそれぞ
れの連続パルスによって、第２のデータワードと後続データワードを出力端に連
続的に生成する。後続データワードは、複数のデータワードの後続アクセスに対
応している。好適な実施形態において、第２の信号は図２のＬＴ信号を含む。当
然ながら、例示したＬＴ信号以外の他の信号を適宜使用してもよい。好適な実施
形態において、タイミング信号はＣＬＫ信号及びＣＬＫＩ信号の両方を含む。当
然ながら、例示したＣＬＫ信号及びＣＬＫＩ信号以外の他の信号をタイミング信
号として適宜使用してもよい。
のバーストモードアクセスを可能にするバーストモードアーキテクチャを提供す
ることが分かる。バーストモードアーキテクチャは、第１の回路、第１の回路に
結合された制御回路、及び制御回路によって第１の回路に選択的に結合されたデ
ータバッファを含む。第１の回路は、第１のデータワードと第２のデータワード
の先頭アクセスで始まる複数のデータワードをアクセスする。制御回路は、パル
スを有するタイミング信号と第２の信号とを生成する。第２の信号は、第１のデ
ータワードと第２のデータワードの先頭アクセスが終了したときに生成される。
第１の回路は、先頭アクセスの後に、第２の信号とタイミング信号に応答して複
数のデータワードの後続アクセスを行う。データバッファは、出力端を有し、そ
の出力端に第１のデータワードを生成し、初期期間後のタイミング信号のそれぞ
れの連続パルスによって、第２のデータワードと後続データワードを出力端に連
続的に生成する。後続データワードは、複数のデータワードの後続アクセスに対
応している。好適な実施形態において、第２の信号は図２のＬＴ信号を含む。当
然ながら、例示したＬＴ信号以外の他の信号を適宜使用してもよい。好適な実施
形態において、タイミング信号はＣＬＫ信号及びＣＬＫＩ信号の両方を含む。当
然ながら、例示したＣＬＫ信号及びＣＬＫＩ信号以外の他の信号をタイミング信
号として適宜使用してもよい。
【００６２】
本明細書に用いられているように、第１の回路という用語は、メモリからのデ
ータに、好ましくはデータワードの形のデータに、アクセスする回路を指すよう
に広義に意図されている。例えば、好適な実施形態では、第１の回路は、図２の
メモリ２００のＳ／ＡL0２１６から始まりＳ／ＡLM２２０で終わる第１の一連の
センスアンプと、Ｓ／ＡHM２２２から始まりＳ／ＡHM２２２で終わる第２の一連
のセンスアンプとを含む。
ータに、好ましくはデータワードの形のデータに、アクセスする回路を指すよう
に広義に意図されている。例えば、好適な実施形態では、第１の回路は、図２の
メモリ２００のＳ／ＡL0２１６から始まりＳ／ＡLM２２０で終わる第１の一連の
センスアンプと、Ｓ／ＡHM２２２から始まりＳ／ＡHM２２２で終わる第２の一連
のセンスアンプとを含む。
【００６３】
本明細書で用いられているように、制御回路という用語は、本明細書に示され
ている現時点で好適な実施形態に係る様々なバーストモードアクセス機能を実行
するために様々な信号を生成する回路を指すように広義に意図されている。これ
らの信号はタイミング信号を含むことが好ましい。幾つかの実施形態では、制御
回路は、メモリの外部からタイミング信号を受け取り、この外部のタイミング信
号から内部タイミング信号を作成する。他の実施形態では、制御回路は、外部タ
イミング信号を直接受け取らない。制御回路は、本明細書に示した様々な回路を
含むことができる。例えば、制御回路は、図２のメモリ２００のタイミング制御
回路２１０を含むことが好ましい。他の好適な実施形態では、制御回路は、図２
のメモリ２００のタイミング制御回路２１０だけでなくクロックバッファ２１４
も含む。さらに別の好適な実施形態では、制御回路は、図２のメモリ２００のタ
イミング制御回路２１０、クロックバッファ２１４及びクロックカウンタ回路２
１２を含む。
ている現時点で好適な実施形態に係る様々なバーストモードアクセス機能を実行
するために様々な信号を生成する回路を指すように広義に意図されている。これ
らの信号はタイミング信号を含むことが好ましい。幾つかの実施形態では、制御
回路は、メモリの外部からタイミング信号を受け取り、この外部のタイミング信
号から内部タイミング信号を作成する。他の実施形態では、制御回路は、外部タ
イミング信号を直接受け取らない。制御回路は、本明細書に示した様々な回路を
含むことができる。例えば、制御回路は、図２のメモリ２００のタイミング制御
回路２１０を含むことが好ましい。他の好適な実施形態では、制御回路は、図２
のメモリ２００のタイミング制御回路２１０だけでなくクロックバッファ２１４
も含む。さらに別の好適な実施形態では、制御回路は、図２のメモリ２００のタ
イミング制御回路２１０、クロックバッファ２１４及びクロックカウンタ回路２
１２を含む。
【００６４】
本明細書に用いられているように、データバッファという用語は、他の回路へ
のデータの導入又は他の回路からのデータの検索を容易にするインタフェース回
路を指すように広義に意図されている。データバッファは、例えば、出力バッフ
ァ、入力バッファを含む。出力バッファが出力回路を含み、入力バッファが入力
回路を含むようにしてもよい。例えば、好適な実施形態において、データバッフ
ァは、図２のメモリ２００のＯＵＴＢＵＦ0 ２３６から始まりＯＵＴＢＵＦM ２
３８で終わる一連の出力バッファを含む。
のデータの導入又は他の回路からのデータの検索を容易にするインタフェース回
路を指すように広義に意図されている。データバッファは、例えば、出力バッフ
ァ、入力バッファを含む。出力バッファが出力回路を含み、入力バッファが入力
回路を含むようにしてもよい。例えば、好適な実施形態において、データバッフ
ァは、図２のメモリ２００のＯＵＴＢＵＦ0 ２３６から始まりＯＵＴＢＵＦM ２
３８で終わる一連の出力バッファを含む。
【００６５】
バーストモードアーキテクチャは、更にクロックカウンタ回路を含むことが好
ましい。クロックカウンタ回路は、制御回路に結合され、タイミング信号の初期
のパルス数をカウントすることによって初期期間を測定する。
ましい。クロックカウンタ回路は、制御回路に結合され、タイミング信号の初期
のパルス数をカウントすることによって初期期間を測定する。
【００６６】
バーストモードアーキテクチャは、更にアドレスバッファ回路を含むことが好
ましい。アドレスバッファ回路は、制御回路に結合され、この制御回路に応答す
る。アドレスバッファ回路は、第１のデータワード及び第２のデータワードに対
応する先頭アドレスを増分して、先頭アドレスの後に続くアドレスを生成する。
第１の回路は、後続アドレスを利用して先頭アクセスに続く複数のデータワード
にアクセスすることが好ましい。
ましい。アドレスバッファ回路は、制御回路に結合され、この制御回路に応答す
る。アドレスバッファ回路は、第１のデータワード及び第２のデータワードに対
応する先頭アドレスを増分して、先頭アドレスの後に続くアドレスを生成する。
第１の回路は、後続アドレスを利用して先頭アクセスに続く複数のデータワード
にアクセスすることが好ましい。
【００６７】
さらに、現時点で好適な実施形態は、メモリ内の複数のデータワードへのバー
ストモードアクセスを可能にするバーストモードアーキテクチャを提供する。バ
ーストモードアーキテクチャは、制御回路、第１の一連のセンスアンプ、第２の
一連のセンスアンプ、アドレスバッファ回路及びラッチ回路を含む。第１の一連
のセンスアンプは、制御回路に結合され、複数のデータワードの第１の一連のデ
ータワードにアクセスする。第１の一連のデータワードは、第１の一連のセンス
アンプによってデータワードが１度に１つずつアクセスされ、制御回路に応答し
て、第１のデータワードの先頭アクセスから始まり、第３のデータワードの第２
のアクセスと、複数のデータワードのうちの第１の一連のデータワードの後続ア
クセスに続く。第２の一連のセンスアンプは、制御回路に結合され、複数のデー
タワードのうちの第２の一連のデータワードにアクセスする。第２の一連のデー
タワードは、第２の一連のセンスアンプによってデータワードが１度に１つずつ
アクセスされ、制御回路に応答して、第２のデータワードの先頭アクセスから始
まり、第４のデータワードの第２のアクセスと、複数のデータワードのうちの第
２の一連のデータワードの後続アクセスに続く。
ストモードアクセスを可能にするバーストモードアーキテクチャを提供する。バ
ーストモードアーキテクチャは、制御回路、第１の一連のセンスアンプ、第２の
一連のセンスアンプ、アドレスバッファ回路及びラッチ回路を含む。第１の一連
のセンスアンプは、制御回路に結合され、複数のデータワードの第１の一連のデ
ータワードにアクセスする。第１の一連のデータワードは、第１の一連のセンス
アンプによってデータワードが１度に１つずつアクセスされ、制御回路に応答し
て、第１のデータワードの先頭アクセスから始まり、第３のデータワードの第２
のアクセスと、複数のデータワードのうちの第１の一連のデータワードの後続ア
クセスに続く。第２の一連のセンスアンプは、制御回路に結合され、複数のデー
タワードのうちの第２の一連のデータワードにアクセスする。第２の一連のデー
タワードは、第２の一連のセンスアンプによってデータワードが１度に１つずつ
アクセスされ、制御回路に応答して、第２のデータワードの先頭アクセスから始
まり、第４のデータワードの第２のアクセスと、複数のデータワードのうちの第
２の一連のデータワードの後続アクセスに続く。
【００６８】
アドレスバッファ回路は、制御回路に結合され、この制御回路に応答する。ア
ドレスバッファ回路は、先頭アドレスの後に続くアドレスを生成するために、第
１のデータワード及び第２のデータワードに対応する先頭アドレスを増分する。
第１の一連のセンスアンプ及び第２の一連のセンスアンプは、後続アドレスを利
用して複数のデータワードにアクセスする。
ドレスバッファ回路は、先頭アドレスの後に続くアドレスを生成するために、第
１のデータワード及び第２のデータワードに対応する先頭アドレスを増分する。
第１の一連のセンスアンプ及び第２の一連のセンスアンプは、後続アドレスを利
用して複数のデータワードにアクセスする。
【００６９】
ラッチ回路は、制御回路に結合され、この制御回路によって第１の一連のセン
スアンプ及び第２の一連のセンスアンプに選択的に結合される。ラッチ回路は、
第１の一連のデータワード及び第２の一連のデータワードを格納する。制御回路
は、第１の一連のセンスアンプ及び第２の一連のセンスアンプからそれぞれラッ
チ回路に第１の一連のデータワード及び第２の一連のデータワードの転送を指令
する。制御回路は、先頭アクセスによる第１のデータワード及び第２のデータワ
ードをラッチ回路に転送し終わった時に、それに応答して第３のデータワード及
び第４のデータワードの第２のアクセスをトリガする。
スアンプ及び第２の一連のセンスアンプに選択的に結合される。ラッチ回路は、
第１の一連のデータワード及び第２の一連のデータワードを格納する。制御回路
は、第１の一連のセンスアンプ及び第２の一連のセンスアンプからそれぞれラッ
チ回路に第１の一連のデータワード及び第２の一連のデータワードの転送を指令
する。制御回路は、先頭アクセスによる第１のデータワード及び第２のデータワ
ードをラッチ回路に転送し終わった時に、それに応答して第３のデータワード及
び第４のデータワードの第２のアクセスをトリガする。
【００７０】
本明細書に用いられているように、ラッチ回路という用語は、１つ又は複数の
ラッチを含む１つ又は複数の回路を指すように広義に意図されている。例えば、
好適な実施形態では、ラッチ回路は、図２のメモリ２００のＬＡＴＣＨL0２２４
及びＬＡＴＣＨH0２２６から始まりＬＡＴＣＨLM２２８及びＬＡＴＣＨHM２３０
で終わる一連のラッチを含む。
ラッチを含む１つ又は複数の回路を指すように広義に意図されている。例えば、
好適な実施形態では、ラッチ回路は、図２のメモリ２００のＬＡＴＣＨL0２２４
及びＬＡＴＣＨH0２２６から始まりＬＡＴＣＨLM２２８及びＬＡＴＣＨHM２３０
で終わる一連のラッチを含む。
【００７１】
本明細書に用いられているように、ラッチという用語は、一時的なデータ格納
要素を指すように意図されている。例えば、この一時的な格納要素は、（本明細
書に開示し説明したような）１対のインバータとして、あるいはＤ型フリップフ
ロップ等のフリップフロップとして実現されてもよい。
要素を指すように意図されている。例えば、この一時的な格納要素は、（本明細
書に開示し説明したような）１対のインバータとして、あるいはＤ型フリップフ
ロップ等のフリップフロップとして実現されてもよい。
【００７２】
バーストモードアーキテクチャは、更にアドレス有効バッファを含むことが好
ましい。アドレス有効バッファは、入力端を有し、アドレスバッファ回路に結合
されている。アドレス有効バッファは、先頭アドレスに応答してバーストモード
アーキテクチャの初期状態を開始する。
ましい。アドレス有効バッファは、入力端を有し、アドレスバッファ回路に結合
されている。アドレス有効バッファは、先頭アドレスに応答してバーストモード
アーキテクチャの初期状態を開始する。
【００７３】
バーストモードアーキテクチャは、更に、ラッチ回路からデータワードを選択
する切換回路を含むことが好ましい。切換回路は、データワードが、第１の一連
のデータワードのうちの１つのデータワードか、第２の一連のデータワードのう
ちの１つのデータワードかに応じてデータワードを選択することが好ましい。切
換回路は、制御信号の遷移に従ってデータワードを選択することが好ましい。制
御信号は、先頭アドレスの最下位ビットであることが好ましい。
する切換回路を含むことが好ましい。切換回路は、データワードが、第１の一連
のデータワードのうちの１つのデータワードか、第２の一連のデータワードのう
ちの１つのデータワードかに応じてデータワードを選択することが好ましい。切
換回路は、制御信号の遷移に従ってデータワードを選択することが好ましい。制
御信号は、先頭アドレスの最下位ビットであることが好ましい。
【００７４】
本明細書に用いられているように、切換回路という用語は、出力Ｃの値を入力
Ａの値と入力Ｂの値とに切り換えるために使用される様々な切換機構のいずれか
を指すように広義に意図されている。データマルチプレクサは、２対１の切換回
路として編成される。例えば、好適な実施形態では、切換回路は、図２のメモリ
２００のＭ0 ２３２から始まりＭM ２３４で終わる一連のデータマルチプレクサ
を含む。
Ａの値と入力Ｂの値とに切り換えるために使用される様々な切換機構のいずれか
を指すように広義に意図されている。データマルチプレクサは、２対１の切換回
路として編成される。例えば、好適な実施形態では、切換回路は、図２のメモリ
２００のＭ0 ２３２から始まりＭM ２３４で終わる一連のデータマルチプレクサ
を含む。
【００７５】
バーストモードアーキテクチャは、更にデータバッファ、クロックバッファ及
びクロックカウンタ回路を含むことが好ましい。データバッファは、出力端を有
し、切換回路に結合されている。クロックバッファは、パルスを有するタイミン
グ信号を生成し、クロックバッファに結合されたクロックカウンタ回路は、タイ
ミング信号の初期のパルス数をカウントすることによって初期期間を測定する。
データバッファは、好ましくは初期期間の後のタイミング信号の各連続パルスに
対応して、第２のデータワード、第３のデータワード、第４のデータワード及び
後続データワードを出力端に連続的に生成する。後続データワードは、複数のデ
ータワードのうちの第１の一連のデータワード及び第２の一連のデータワードに
対応する。
びクロックカウンタ回路を含むことが好ましい。データバッファは、出力端を有
し、切換回路に結合されている。クロックバッファは、パルスを有するタイミン
グ信号を生成し、クロックバッファに結合されたクロックカウンタ回路は、タイ
ミング信号の初期のパルス数をカウントすることによって初期期間を測定する。
データバッファは、好ましくは初期期間の後のタイミング信号の各連続パルスに
対応して、第２のデータワード、第３のデータワード、第４のデータワード及び
後続データワードを出力端に連続的に生成する。後続データワードは、複数のデ
ータワードのうちの第１の一連のデータワード及び第２の一連のデータワードに
対応する。
【００７６】
さらに、現時点で好適な実施形態は、メモリ内の複数のデータワードへのバー
ストモードアクセスを可能にする方法を提供する。初期期間は、先頭アドレスに
応答してタイミング信号の初期のパルス数をカウントすることによって測定され
る。初期期間内で、第１のデータワード及び第２のデータワードが先頭アドレス
によってアクセスされ、次に第２の信号が生成され、先頭アドレスが増分されて
第２のアドレスが生成され、第２の信号に応答して第３のデータワード及び第４
のデータワードが第２のアドレスによってアクセスされる。第１のデータワード
及び第２のデータワードは、第２の信号に応答して格納されることが好ましい。
初期期間の後で、タイミング信号の第１のパルスに応答して、第１のデータワー
ドがメモリの出力端に生成され、タイミング信号の第２のパルスに応答して、第
２のデータワードがメモリの出力端に生成される。
ストモードアクセスを可能にする方法を提供する。初期期間は、先頭アドレスに
応答してタイミング信号の初期のパルス数をカウントすることによって測定され
る。初期期間内で、第１のデータワード及び第２のデータワードが先頭アドレス
によってアクセスされ、次に第２の信号が生成され、先頭アドレスが増分されて
第２のアドレスが生成され、第２の信号に応答して第３のデータワード及び第４
のデータワードが第２のアドレスによってアクセスされる。第１のデータワード
及び第２のデータワードは、第２の信号に応答して格納されることが好ましい。
初期期間の後で、タイミング信号の第１のパルスに応答して、第１のデータワー
ドがメモリの出力端に生成され、タイミング信号の第２のパルスに応答して、第
２のデータワードがメモリの出力端に生成される。
【００７７】
さらに、現時点で好適な実施形態は、メモリ内の複数のデータワードへのバー
ストモードアクセスを可能にする方法を提供する。複数のデータワードは、メモ
リの複数のコアメモリセルに格納されることが好ましい。初期期間は、先頭アド
レスに応答してタイミング信号の初期のパルス数をカウントすることによって測
定される。初期期間内で、先頭アドレスによって第１のデータワード及び第２の
データワードがアクセスされ、次に第２の信号が生成され、先頭アドレスが増分
されて第２のアドレスが生成され、第２の信号に応答して第１のデータワード及
び第２のデータワードが格納され、第２の信号に応答して第３のデータワード及
び第４のデータワードが第２のアドレスによってアクセスされる。初期期間の後
で、タイミング信号の第１のパルスに応答して、第１のデータワードがメモリの
出力端に生成され、タイミング信号の第２のパルスに応答して、第２のデータワ
ードがメモリの出力端に生成され、タイミング信号の第２のパルスに応答して、
第３及び第４のデータワードが格納される。タイミング信号の連続パルスの各々
に対応して、タイミング信号の２つのパルス毎に後続アドレスが生成され、タイ
ミング信号の２つのパルス毎の全ての後続アドレスについて２つのデータワード
がアクセスされ、タイミング信号の２つのパルス毎に２つのデータワードが格納
され、タイミング信号の全てのパルスによって１つのデータワードがメモリの出
力端に生成される。
ストモードアクセスを可能にする方法を提供する。複数のデータワードは、メモ
リの複数のコアメモリセルに格納されることが好ましい。初期期間は、先頭アド
レスに応答してタイミング信号の初期のパルス数をカウントすることによって測
定される。初期期間内で、先頭アドレスによって第１のデータワード及び第２の
データワードがアクセスされ、次に第２の信号が生成され、先頭アドレスが増分
されて第２のアドレスが生成され、第２の信号に応答して第１のデータワード及
び第２のデータワードが格納され、第２の信号に応答して第３のデータワード及
び第４のデータワードが第２のアドレスによってアクセスされる。初期期間の後
で、タイミング信号の第１のパルスに応答して、第１のデータワードがメモリの
出力端に生成され、タイミング信号の第２のパルスに応答して、第２のデータワ
ードがメモリの出力端に生成され、タイミング信号の第２のパルスに応答して、
第３及び第４のデータワードが格納される。タイミング信号の連続パルスの各々
に対応して、タイミング信号の２つのパルス毎に後続アドレスが生成され、タイ
ミング信号の２つのパルス毎の全ての後続アドレスについて２つのデータワード
がアクセスされ、タイミング信号の２つのパルス毎に２つのデータワードが格納
され、タイミング信号の全てのパルスによって１つのデータワードがメモリの出
力端に生成される。
【００７８】
本明細書に記載された方法の段階は、記載した動作と一致する任意の順序で実
行され得ることを理解されたい。
行され得ることを理解されたい。
【００７９】
以上の詳細な説明は、本発明を具体化できる多くの形態のうちの幾つかだけに
ついて記述したものである。従って、以上の詳細な説明は、限定的ではなく例示
的なものとして見なされるように意図されたものであり、特許請求の範囲に記載
された事項は、本発明の要旨及び範囲を定義するように意図されたすべての等価
物を含むことを理解されたい。従って、特許請求の範囲の記載においては、本発
明の真の要旨及び範囲内にある全ての変更及び変形が対象として含まれるように
意図されている。
ついて記述したものである。従って、以上の詳細な説明は、限定的ではなく例示
的なものとして見なされるように意図されたものであり、特許請求の範囲に記載
された事項は、本発明の要旨及び範囲を定義するように意図されたすべての等価
物を含むことを理解されたい。従って、特許請求の範囲の記載においては、本発
明の真の要旨及び範囲内にある全ての変更及び変形が対象として含まれるように
意図されている。
【図１】
メモリにおける例示的なバーストモードアクセス機能の基本動作を示すタイミ
ング図である。
ング図である。
【図２】
現時点で好適な実施形態に係る例示的なバーストモードアーキテクチャを組み
込んだメモリのブロック図である。
込んだメモリのブロック図である。
【図３】
図２の例示的なバーストモードアーキテクチャの基本動作を示すタイミング図
である。
である。
【図４】
図２のメモリにおける例示的なアドレス有効バッファの回路図である。
【図５】
図２のメモリにおける例示的なクロックバッファの回路図である。
【図６】
図２のメモリにおける例示的なタイミング制御回路の回路図である。
【図７】
図２のメモリにおけるアドレスバッファブロックの回路図である。
【図８】
図７のアドレスバッファブロックにおける例示的なアドレスバッファ段の回路
図である。
図である。
【図９】
図７のアドレスバッファブロックにおけるアドレスの最下位ビット用に独自に
設計された例示的なアドレスバッファ段の回路図である。
設計された例示的なアドレスバッファ段の回路図である。
【図１０】
図２のメモリにおける例示的なクロックカウンタ回路の回路図である。
【図１１】
図２のメモリにおける例示的なセンスアンプ回路、ラッチ回路及び出力回路を
示す回路図である。
示す回路図である。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１４年５月２１日（２００２．５．２１）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正の内容】
【０００２】
フラッシュメモリは、高まりつつあるシステム性能の基準を満たすことが求め
られている。フラッシュメモリの性能を高める見込みがある１つの分野は、バー
ストモード・フラッシュメモリの分野である。よって、改善されたバーストモー
ド動作が可能な高性能フラッシュメモリを実現できれば望ましいであろう。 ＩＢＭ社の Technical Disclosure Bulletin, Volume 30, No.12, May 1988,
Armonk, NY, USA, pp.339-341, "Increasing data read from memories" には、
２つ以上のメモリユニットを含むメモリからデータを読み出す際に、各メモリユ
ニットからのデータを他のメモリユニットからのデータとインターリーブさせて
データストリームとして出力端に生成するようにしてデータ読み出しレートを高
める方法が記載されている。ＥＰ−Ａ−０８２１３６３には、簡素化された読み
出し及び書き込み回路を備えた半導体メモリ装置が記載されている。種々の制御
素子を備えた偶数番号のメモリセルアレイ及び奇数番号のメモリセルアレイを有
する回路が開示されている。
られている。フラッシュメモリの性能を高める見込みがある１つの分野は、バー
ストモード・フラッシュメモリの分野である。よって、改善されたバーストモー
ド動作が可能な高性能フラッシュメモリを実現できれば望ましいであろう。 ＩＢＭ社の Technical Disclosure Bulletin, Volume 30, No.12, May 1988,
Armonk, NY, USA, pp.339-341, "Increasing data read from memories" には、
２つ以上のメモリユニットを含むメモリからデータを読み出す際に、各メモリユ
ニットからのデータを他のメモリユニットからのデータとインターリーブさせて
データストリームとして出力端に生成するようにしてデータ読み出しレートを高
める方法が記載されている。ＥＰ−Ａ−０８２１３６３には、簡素化された読み
出し及び書き込み回路を備えた半導体メモリ装置が記載されている。種々の制御
素子を備えた偶数番号のメモリセルアレイ及び奇数番号のメモリセルアレイを有
する回路が開示されている。
─────────────────────────────────────────────────────
フロントページの続き
(81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ，
ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ
Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ，ＴＲ)，ＯＡ(ＢＦ
，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，
ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，Ｇ
Ｍ，ＫＥ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ
，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，
ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ，
ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，Ｂ
Ｚ，ＣＡ，ＣＨ，ＣＮ，ＣＯ，ＣＲ，ＣＵ，ＣＺ，ＤＥ
，ＤＫ，ＤＭ，ＤＺ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，
ＧＥ，ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，Ｉ
Ｓ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ
，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＡ，ＭＤ，ＭＧ，
ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＭＺ，ＮＯ，ＮＺ，ＰＬ，Ｐ
Ｔ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ
，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ，ＵＺ，
ＶＮ，ＹＵ，ＺＡ，ＺＷ
(72)発明者 赤荻 隆男
アメリカ合衆国 95014 カリフォルニア
州 クパーティノ オクトーバーウェイ
7911
(72)発明者 クリーブランド・リー
アメリカ合衆国 95051 カリフォルニア
州 サンタ クララ メリーズ プレイス
ストリート 3428
(72)発明者 グエン・ケンドラ
アメリカ合衆国 95111 カリフォルニア
州 サン ノゼ ツェッペリン コート
4942
Ｆターム(参考） 5B025 AA01 AB01 AB02 AD01 AD04
AD05 AD15 AE05
【要約の続き】
と後続データワードとを出力端に生成する。後続データ
ワードは、複数のデータワードの後続アクセスに対応し
ている。
Claims (16)
- 【請求項１】 メモリにおいて複数のデータワードへのバーストモードアク
セスを行うバーストモードアーキテクチャであって、 第１のデータワード及び第２のデータワードの先頭アクセスから始まる複数の
データワードにアクセスする第１の回路と、 前記第１の回路に結合され、前記第１のデータワード及び第２のデータワード
の先頭アクセスが終了したときに、パルスを有するタイミング信号と第２の信号
とを生成し、それによって前記第１の回路が、前記先頭アクセスに続き、前記第
２の信号及びタイミング信号に応答して前記複数のデータワードの後続アクセス
を行うようになっている、制御回路と、 出力端を有し、前記制御回路によって前記第１の回路に選択的に結合されるデ
ータバッファであって、前記出力端に前記第１のデータワードを生成し、引き続
き、初期期間後の前記タイミング信号の各連続パルスにより、前記第２のデータ
ワードと、前記複数のデータワードの後続アクセスに対応する後続データワード
とを前記出力端に生成する前記データバッファとを具備する、バーストモードア
ーキテクチャ。 - 【請求項２】 前記制御回路に結合され、前記タイミング信号の初期のパル
ス数をカウントすることによって前記初期期間を測定するクロックカウンタ回路
を更に具備する、請求項１に記載のバーストモードアーキテクチャ。 - 【請求項３】 前記制御回路に結合され、前記制御回路に応答して、前記第
１のデータワード及び第２のデータワードに対応する先頭アドレスを増分し、該
先頭アドレスの後続アドレスを生成するアドレスバッファ回路を更に具備し、前
記第１の回路が、前記後続アドレスを利用して、前記先頭アクセスに続いて前記
複数のデータワードにアクセスするようになっている、請求項１に記載のバース
トモードアーキテクチャ。 - 【請求項４】 前記複数のデータワードは、前記メモリの複数のコアメモリ
セルに格納されている、請求項１に記載のバーストモードアーキテクチャ。 - 【請求項５】 メモリにおいて複数のデータワードへのバーストモードアク
セスを行うバーストモードアーキテクチャであって、 制御回路と、 前記制御回路に結合され、複数のデータワードのうちの第１の一連のデータワ
ードにアクセスする第１の一連のセンスアンプであって、前記第１の一連のデー
タワードに対し、前記制御回路に応答して先ず第１のデータワードの先頭アクセ
スにより、続いて第３のデータワードの第２のアクセスにより、更に前記複数の
データワードのうちの第１の一連のデータワードの後続アクセスにより、１度に
１つのデータワード毎にアクセスする前記第１の一連のセンスアンプと、 前記制御回路に結合され、前記複数のデータワードのうちの第２の一連のデー
タワードにアクセスする第２の一連のセンスアンプであって、前記第２の一連の
データワードに対し、前記制御回路に応答して先ず第２のデータワードの前記先
頭アクセスにより、続いて第４のデータワードの前記第２のアクセスにより、更
に前記複数のデータワードのうちの第２の一連のデータワードの後続アクセスに
より、１度に１つのデータワード毎にアクセスする前記第２の一連のセンスアン
プと、 前記制御回路に結合され、前記制御回路に応答して、前記第１のデータワード
及び第２のデータワードに対応する先頭アドレスを増分し、該先頭アドレスの後
続アドレスを生成するアドレスバッファ回路であって、前記第１の一連のセンス
アンプ及び前記第２の一連のセンスアンプが、前記後続アドレスを利用して前記
複数のデータワードにアクセスするようになっている、前記アドレスバッファ回
路と、 前記制御回路に結合され、前記制御回路により前記第１の一連のセンスアンプ
及び前記第２の一連のセンスアンプに選択的に結合されて、前記第１の一連のデ
ータワード及び前記第２の一連のデータワードを格納するラッチ回路であって、
前記制御回路が、前記第１の一連のデータワード及び前記第２の一連のデータワ
ードを、それぞれ前記第１の一連のセンスアンプ及び前記第２の一連のセンスア
ンプから前記ラッチ回路に転送するよう指示するようになっている、前記ラッチ
回路とを具備し、 前記制御回路が、前記先頭アクセスから前記第１のデータワード及び第２のデ
ータワードの前記ラッチ回路への転送を終了したときに、それぞれ前記第３のデ
ータワード及び第４のデータワードの前記第２のアクセスをトリガするようにな
っている、バーストモードアーキテクチャ。 - 【請求項６】 入力端を有し、前記アドレスバッファ回路に結合され、前記
先頭アドレスに応答して前記バーストモードアーキテクチャの初期状態を開始さ
せるアドレス有効バッファを更に具備する、請求項５に記載のバーストモードア
ーキテクチャ。 - 【請求項７】 データワードが前記第１の一連のデータワードのうちの１つ
であるか、又は前記第２の一連のデータワードのうちの１つであるかに応じて、
前記ラッチ回路から前記データワードを選択するスイッチング回路を更に具備す
る、請求項５に記載のバーストモードアーキテクチャ。 - 【請求項８】 前記先頭アドレスの最下位ビットである制御信号の遷移に応
じて、前記ラッチ回路からデータワードを選択するスイッチング回路を更に具備
する、請求項５に記載のバーストモードアーキテクチャ。 - 【請求項９】 前記ラッチ回路からデータワードを選択するスイッチング回
路と、 出力端を有し、前記スイッチング回路に結合され、前記第１のデータワード、
第２のデータワード、第３のデータワード、第４のデータワード及び後続データ
ワードを前記出力端に連続的に生成するデータバッファであって、前記後続デー
タワードが前記複数のデータワードのうちの前記第１の一連のデータワード及び
第２の一連のデータワードに対応している、前記データバッファとを更に具備す
る、請求項５に記載のバーストモードアーキテクチャ。 - 【請求項１０】 パルスを有するタイミング信号を生成するクロックバッフ
ァと、 前記クロックバッファに結合され、前記タイミング信号の初期のパルス数をカ
ウントすることによって初期期間を測定するクロックカウンタ回路とを更に具備
し、 前記データバッファが、初期期間後の前記タイミング信号の各連続パルスによ
り、前記第２のデータワード、第３のデータワード、第４のデータワード及び後
続データワードを前記出力端に連続的に生成する、請求項９に記載のバーストモ
ードアーキテクチャ。 - 【請求項１１】 前記複数のデータワードは、前記メモリの複数のコアメモ
リセルに格納されている、請求項５に記載のバーストモードアーキテクチャ。 - 【請求項１２】 メモリにおいて複数のデータワードへのバーストモードア
クセスを行う方法であって、 先頭アドレスに応答し、タイミング信号の初期のパルス数をカウントすること
によって初期期間を測定する段階を含み、 前記初期期間内に、 前記先頭アドレスによって第１のデータワード及び第２のデータワードにアク
セスし、 続いて第２の信号を生成し、 前記先頭アドレスを増分して第２のアドレスを生成し、 前記第２の信号に応答し、前記第２のアドレスによって第３のデータワード及
び第４のデータワードにアクセスし、 前記初期期間に続いて、 前記タイミング信号の第１のパルスに応答して前記メモリの出力端に前記第１
のデータワードを生成する段階と、 前記タイミング信号の第２のパルスに応答して前記メモリの前記出力端に前記
第２のデータワードを生成する段階とを含む、方法。 - 【請求項１３】 前記初期期間内に、前記第２の信号に応答して前記第１の
データワード及び第２のデータワードを格納する段階を更に含む、請求項１２に
記載の方法。 - 【請求項１４】 前記複数のデータワードは、前記メモリの複数のコアメモ
リセルに格納されている、請求項１２に記載の方法。 - 【請求項１５】 メモリにおいて複数のデータワードへのバーストモードア
クセスを行う方法であって、 先頭アドレスに応答し、タイミング信号の初期のパルス数をカウントすること
によって初期期間を測定する段階を含み、 前記初期期間内に、 前記先頭アドレスによって第１のデータワード及び第２のデータワードにアク
セスし、 続いて第２の信号を生成し、 前記先頭アドレスを増分して第２のアドレスを生成し、 前記第２の信号に応答して前記第１のデータワード及び第２のデータワードを
格納し、 前記第２の信号に応答し、前記第２のアドレスによって第３のデータワード及
び第４のデータワードにアクセスし、 前記初期期間に続いて、 前記タイミング信号の第１のパルスに応答して前記メモリの出力端に前記第１
のデータワードを生成する段階と、 前記タイミング信号の第２のパルスに応答して前記メモリの前記出力端に前記
第２のデータワードを生成する段階と、 前記タイミング信号の前記第２のパルスに応答して前記第３のデータワード及
び第４のデータワードを格納する段階とを含み、 前記タイミング信号の連続するパルスに対応して、 前記タイミング信号の２つのパルス毎に後続アドレスを生成し、 前記タイミング信号の２つのパルス毎に後続する各アドレスに対し２つのデー
タワードにアクセスし、 前記タイミング信号の２つのパルス毎に２つのデータワードを格納し、 前記タイミング信号の各パルス毎に前記メモリの前記出力端に１つのデータワ
ードを生成する、方法。 - 【請求項１６】 前記複数のデータワードは、前記メモリの複数のコアメモ
リセルに格納されている、請求項１５に記載の方法。
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|---|---|---|---|
| US20865200P | 2000-05-31 | 2000-05-31 | |
| US60/208,652 | 2000-05-31 | ||
| US09/829,518 US6621761B2 (en) | 2000-05-31 | 2001-04-09 | Burst architecture for a flash memory |
| US09/829,518 | 2001-04-09 | ||
| PCT/US2001/016426 WO2001093272A2 (en) | 2000-05-31 | 2001-05-21 | Burst architecture for a flash memory |
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|---|---|
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ID=26903366
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|---|---|---|---|
| JP2002500396A Expired - Fee Related JP4737917B2 (ja) | 2000-05-31 | 2001-05-21 | フラッシュメモリ用バーストアーキテクチャ |
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|---|---|
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| CN (2) | CN101345078B (ja) |
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| AU (1) | AU2001263347A1 (ja) |
| BR (1) | BR0111303A (ja) |
| DE (1) | DE60108388T2 (ja) |
| TW (1) | TW507212B (ja) |
| WO (1) | WO2001093272A2 (ja) |
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