CN101458960B - 叠加容量存储器及控制方法 - Google Patents
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Abstract
一种叠加容量存储器及控制方法，所述叠加容量存储器包括串联连接的第一闪存单元至第n闪存单元，所述叠加容量存储器的控制方法包括，所述闪存单元根据序列输入信号值执行复位操作，并在复位操作完成后，通过序列输出信号控制串联路径上的下一个闪存单元的复位操作；所述闪存单元在所述复位操作完成后，在所获取的操作指令与所述闪存单元对应的扩展地址匹配时，执行所获取的操作指令。所述叠加容量存储器及控制方法使得叠加容量存储器执行指令的操作简单并且效率提高。
Description
技术领域
本发明涉及叠加容量存储器及控制方法。
背景技术
目前，闪存(Flash)已经成为非挥发性存储器的主流，根据结构不同，闪存可分为或非闪存(NOR Flash)和与非闪存(NAND Flash)两种。其中，或非闪存因为读取速度快，适合于手机或主板等需要记录系统编码的应用。而与非闪存因为高密度及高写入速度，特别适合多媒体资料存储。尤其近几年，与非闪存几乎以保持每年密度加倍的速度演进。最新一代的与非闪存技术已达每晶粒(die)可以存储32Gb的高容量水平。而从工艺上来说，闪存可分为浮栅结构闪存(floating gate Flash)和电荷能陷存储结构闪存(CTF，charge-trapping Flash)两类。浮栅结构是将电荷存储于多晶硅(poly silicon)之内。随着工艺器件尺寸的越来越小，浮栅结构的闪存也面临到了微缩极限。由于浮栅结构需要保持较高的浮栅厚度(floating gate thickness)来保持栅极耦合(gate coupling ratio)，当工艺器件尺寸小于45nm之后，浮栅结构就会因过近的距离造成严重的相互耦合干扰，因此也无法再胜任电荷存储的功能，下一代的闪存就必须向电荷能陷存储结构发展，才能继续适应工艺器件尺寸的越来越小。
电荷能陷存储结构是将电荷存储于电荷陷阱层内，例如氮化硅层，由于电荷是独立存储，完全不会彼此干扰。目前，对于这种结构的闪存是采用氧化硅-氮化硅-氧化硅(SiO2-SiN-SiO2，ONO)的工艺结构，将电荷存储于氮化硅中，通过利用外在电压的大小，来控制写入和擦除过程。在例如申请号为02155532.x的中国专利申请中能发现更多与ONO工艺相关的信息。通过将这样的工艺结构应用于与非闪存上，也使得与非闪存的容量可以进一步提升。而从封装集成的角度来说，将几个闪存单元集成在同一个封装单元中可以降低工艺成本。目前，对于集成在同一个封装单元中的几个闪存单元进行控制的方法一般都采用分立控制的方法，即分别对封装单元中的每一个闪存单元进行独立的控制操作。然而，这样的独立控制操作实现起来往往会很复杂，需要对每一个闪存单元都配置独立的操作信号，也降低了封装单元中的闪存单元的运行效率。
发明内容
本发明提供一种叠加容量存储器以及相应的控制方法，解决现有技术分立控制方法操作复杂，并且效率不高的问题。
为解决上述问题，本发明提供一种叠加容量存储器，包括串联连接的第一闪存单元至第n闪存单元，所述闪存单元包括，
序列输入信号端，用于执行所述闪存单元的复位操作；
序列输出信号端，用于对应闪存单元完成复位操作后，向位于串联路径上的下一个闪存单元的序列输入信号端传递复位操作指令；
扩展地址端，用于在所述闪存单元完成复位操作后，将其所对应的扩展地址与所述闪存单元获取的操作指令进行比较，所述闪存单元在所述扩展地址端对应的扩展地址与所获取的操作指令匹配时，执行所获取的操作指令。
可选的，所述操作指令包括指令地址，所述操作指令与所述闪存单元对应的扩展地址匹配，是通过所述指令地址和所述闪存单元对应的扩展地址匹配确定的。
可选的，所述闪存单元还包括状态信号端，所有的闪存单元的状态信号端通过线或方式相连；位于所述串联路径上的第一个闪存单元的序列输入信号端接VCC，序列输出信号端接位于串联路径上的第二个闪存单元的序列输入信号端，所述第二个闪存单元的序列输出信号端接位于串联路径上的第三个闪存单元的序列输入信号端...位于所述串联路径上的最后一个闪存单元的序列输入信号端接上一个闪存单元的序列输出信号端，所述最后一个闪存单元的序列信号输出端浮空。
可选的，所述扩展地址的位数根据下述公式确定：m＝log2n，其中所述m为扩展地址的位数，所述n为闪存单元的数量。
可选的，当所述闪存单元的数量为4个时，所述第一闪存单元的扩展地址端对应的地址为“00”，所述第二闪存单元的扩展地址端对应的地址为“01”，所述第三闪存单元的扩展地址端对应的地址为“10”，所述第四闪存单元的扩展地址端对应的地址为“11”。
本发明还提供一种叠加容量存储器的控制方法，所述叠加容量存储器包括串联连接的第一闪存单元至第n闪存单元，其中，所述闪存单元根据序列输入信号值执行复位操作，并在复位操作完成后，通过序列输出信号控制串联路径上的下一个闪存单元的复位操作；所述闪存单元在所述复位操作完成后，在所获取的操作指令与所述闪存单元对应的扩展地址匹配时，执行所获取的操作指令。
可选的，所述操作指令包括指令地址，所述操作指令与所述闪存单元对应的扩展地址匹配，是通过所述指令地址和所述闪存单元对应的扩展地址匹配确定的。
可选的，若所述操作指令与所述闪存单元对应的扩展地址不匹配，则忽略所述操作指令。
可选的，所述扩展地址的位数根据下述公式确定：m＝log2n，其中所述m为扩展地址的位数，所述n为闪存单元的数量。
可选的，当所述闪存单元的数量为4个时，所述第一闪存单元的扩展地址端对应的地址为“00”，所述第二闪存单元的扩展地址端对应的地址为“01”，所述第三闪存单元的扩展地址端对应的地址为“10”，所述第四闪存单元的扩展地址端对应的地址为“11”。
与现有技术相比，上述所公开的叠加容量存储器及控制方法具有以下优点：上述所公开的叠加容量存储器及控制方法通过增加序列输入信号端和序列输出信号端对叠加容量存储器内的闪存单元进行统一的复位操作控制，而无需分别对每一个闪存单元进行分立的复位操作。并且，每一个闪存单元增加了扩展地址端，用于在所述闪存单元完成复位操作后，将其所对应的扩展地址与所述闪存单元获取的操作指令进行比较，所述闪存单元在所述扩展地址端对应的扩展地址与所获取的操作指令匹配时，执行所获取的操作指令。所述叠加容量存储器因而能快速地找到需要执行该指令的闪存单元，使得执行指令的操作简单并且效率提高。
附图说明
图1是本发明叠加容量存储器的一种实施方式示意图；
图2是本发明叠加容量存储器的控制方法的一种实施方式流程图；
图3是本发明叠加容量存储器的控制方法的一种实施方式中的复位操作时序图。
具体实施方式
本发明叠加容量存储器及控制方法所公开的叠加容量存储器及控制方法通过增加序列输入信号端和序列输出信号端对叠加容量存储器内的闪存单元进行统一的复位操作控制，而无需分别对每一个闪存单元进行分立的复位操作。并且，每一个闪存单元增加了扩展地址端，用于在所述闪存单元完成复位操作后，将其所对应的扩展地址与所述闪存单元获取的操作指令进行比较，所述闪存单元在所述扩展地址端对应的扩展地址与所获取的操作指令匹配时，执行所获取的操作指令。所述叠加容量存储器因而能快速地找到需要执行该指令的闪存单元，使得执行指令的操作简单并且效率提高。
本发明叠加容量存储器的一种实施方式包括串联连接的第一闪存单元至第n闪存单元，所述闪存单元包括，序列输入信号(Hold_in)端，用于执行所述闪存单元的复位操作；序列输出信号(Hold_out)端，用于在所述闪存单元完成复位操作后，向位于串联路径上的下一个闪存单元的序列输入信号端传递复位操作指令；扩展地址(EXTADDR)端，用于对应闪存单元完成复位操作后，将其所对应的扩展地址与所述闪存单元获取的操作指令进行比较，所述闪存单元在所述扩展地址端对应的扩展地址与所获取的操作指令匹配时，执行所获取的操作指令。
所述操作指令包括指令地址，所述操作指令与所述闪存单元对应的扩展地址匹配，是通过所述指令地址和所述闪存单元对应的扩展地址匹配确定的。
所述闪存单元还包括状态信号端，所有的闪存单元的状态信号端通过线或方式相连；位于所述串联路径上的第一个闪存单元的序列输入信号端接VCC，序列输出信号端接位于串联路径上的第二个闪存单元的序列输入信号端，所述第二个闪存单元的序列输出信号端接位于串联路径上的第三个闪存单元的序列输入信号端...位于所述串联路径上的最后一个闪存单元的序列输入信号端接上一个闪存单元的序列输出信号端，所述最后一个闪存单元的序列信号输出端浮空。
所述扩展地址的位数根据下述公式确定：m＝log2n，其中所述m为扩展地址的位数，所述n为闪存单元的数量。
对应上述实施方式举例如下：
参照图1所示，所述叠加容量存储器包括四个闪存单元(Flash1、Flash2、Flash3、Flash4)。由公式m＝log2n，n＝4，则m＝log2n＝2，则每个闪存单元的扩展地址是2位。
因而，所述的四个闪存单元均包括扩展地址低位端(EXTADDR0)、扩展地址高位端(EXTADDR1)、状态信号端、序列输入信号端以及序列输出信号端。所述的四个闪存单元还分别与使能引脚相连，所述闪存单元通过使能引脚获取操作指令。所述扩展地址低位端和扩展地址高位端对应的扩展地址组合成每个闪存单元的扩展地址。
其中，Flash1的扩展地址低位端和扩展地址高位端均接地，因此Flash1的扩展地址为“00”，序列输入信号端Hold_in_1接VCC；Flash2的扩展地址低位端接VCC，扩展地址高位端接地，因此Flash2的扩展地址为“01”，序列输入信号端Hold_in_2与Flash1的序列输出信号端Hold_out_1相连；Flash3的扩展地址低位端接地，扩展地址高位端接VCC，因此Flash3的扩展地址为“10”，序列输入信号端Hold_in_3与Flash2的序列输出信号端Hold_out_2相连；Flash4的扩展地址低位端接VCC，扩展地址高位端接VCC，因此Flash4的扩展地址为“11”，序列输入信号端Hold_in_4与Flash3的序列输出信号端Hold_out_3相连，序列输出信号端Hold_out_4浮空。并且，所有闪存单元的状态信号端通过线或方式连接，并与状态引脚相连。
参照图2所示，本发明叠加容量存储器的控制方法的一种实施方式包括下列步骤：
步骤s1，对闪存单元获取的复位指令解码，并以闪存单元状态信号值和序列输出信号值表示闪存单元状态为忙碌；
步骤s2，根据上电标志位(power-on flag)的值判断所述闪存单元是否已上电，若上电，则执行步骤s3；若未上电，则继续等待直到上电；
步骤s3，根据序列输入信号的值判断所述复位指令解码是否完成，若完成解码，则执行步骤s4；若未完成解码，则继续等待直到完成解码；
步骤s4，执行闪存单元所获取的复位指令，并初始化；
步骤s5，根据序列输出信号的值判断是否所有闪存单元都完成初始化，若所有闪存单元都完成初始化，则执行步骤s6；若有闪存单元未完成初始化，则继续等待直到所有闪存单元完成初始化；
步骤s6，判断所述闪存单元获取的操作指令是否与闪存单元的扩展地址匹配，若操作指令与闪存单元的扩展地址匹配，则执行步骤s7；若操作指令与闪存单元的扩展地址不匹配，则执行步骤s8；
步骤s7，执行操作指令；
步骤s8，忽略操作指令。
对于步骤s1，所述以闪存单元状态信号值和序列输出信号值表示闪存单元状态为忙碌，是将闪存单元状态信号和序列输出信号置低来表示闪存单元状态为忙碌。
对于步骤s2，所述根据上电标志位的值判断所述闪存单元是否已上电是根据上电标志位为高来确定所述闪存单元已上电。
对于步骤s3，所述根据序列输入信号的值判断所述复位指令解码是否完成是根据序列输入信号为高来确定所述复位指令解码完成。
对于步骤s4，所述初始化即是为闪存单元的后续操作赋予闪存单元初始状态，例如对闪存单元的数据清空、赋予闪存单元地址等。
对于步骤s5，所述根据序列输出信号的值判断是否所有闪存单元都完成初始化是根据位于串联路径上的最后一个闪存单元的序列输出信号为高确定所有闪存单元完成初始化。
对于步骤s6，所述操作指令由指令码和指令地址组成，所述指令码包括读、写和擦除指令(Read，Program，Erase)，读出ID及序号指令(Read ID andRead Serial Number)，读出状态寄存器指令(Read Status Register)、配置寄存器指令(Configuration Register)和读出坏区表格指令(Read Bad Block table)。
所述判断闪存单元获取的操作指令是否与闪存单元的扩展地址匹配，是通过判断指令地址和所述扩展地址是否匹配来确定的。若指令地址和扩展地址匹配，则操作指令与所述扩展地址匹配；若指令地址和扩展地址不匹配，则操作指令与所述扩展地址不匹配。
下面通过一个具体的控制叠加容量存储器进行各种操作的例子来使得上述叠加容量存储器及控制方法更加清楚。
结合图1、图2和图3所示，首先，叠加容量存储器内的四个闪存单元获取复位指令，所述复位指令用来通知各个闪存单元进行初始化。当各个闪存单元接收到复位指令之后，开始对复位指令解码。因为此时各个闪存单元均处于忙碌状态，以闪存单元状态信号置低来表示。并且，序列输入信号也置低，以表示还未开始执行指令的操作。
接下来，各个闪存单元根据上电标志位判断是否已上电。闪存单元上电即表示所述闪存单元可以开始执行各种指令了。若上电标志位为高，则说明所述闪存单元已上电；若上电标志位为低，则说明还未上电。
当闪存单元获知上电标志位为高时，即开始判断序列输入信号是否为高，当序列输入信号为高时，表示复位指令已解码完成，闪存单元就会执行复位指令，开始进行初始化。
下面通过一个例子来说明集成于一个存储器中的四个闪存单元的初始化过程。例如，当Flash1发现上电标志位为高时，即获知Flash1已上电，而由于Flash1的序列输入信号端Hold_in_1接VCC，因而也为高，Flash1即开始执行复位指令，并开始进行初始化。并且，四个闪存单元是同时上电的，即四个闪存单元的上电标志位的状态是相同的(同时为高或同时为低)。当Flash1完成初始化后，Flash1的序列输出信号Hold_out_1由低变高，而由于Flash2的序列输入信号端与Flash1的序列输出信号端相连，因而Flash2的序列输入信号Hold_in_2也随之由低为高，Flash2获知上电标志位和序列输入信号均为高，开始执行复位指令，并进行初始化。而当Flash2完成初始化后，Flash2的序列输出信号Hold_out_2由低变高，而由于Flash3的序列输入信号端与Flash2的序列输出信号端相连，因而Flash3的序列输入信号Hold_in_3也随之由低为高，Flash3获知上电标志位和序列输入信号均为高，开始执行复位指令，并进行初始化。而当Flash3完成初始化后，Flash3的序列输出信号Hold_out_3由低变高，而由于Flash4的序列输入信号端与Flash3的序列输出信号端相连，因而Flash4的序列输入信号Hold_in_4也随之由低为高，Flash3获知上电标志位和序列输入信号均为高，开始执行复位指令，并进行初始化。而当Flash4完成初始化后，由于所有闪存单元此时都完成了初始化，因而均处于待命状态，因而闪存单元状态信号由低变高。
接着，当闪存单元状态信号由低变高时，闪存单元会将所获取的操作指令与扩展地址进行比较。操作指令包括指令码和指令地址，所述指令码包括读、写和擦除指令，读出ID及序号指令，读出状态寄存器指令、配置寄存器指令和读出坏区表格指令。各个闪存单元根据操作指令是否与扩展地址匹配的判断结果而分别执行指令或忽略指令。下面对于各种不同的操作指令的应用进行详细描述：
对于写指令，当获取“Program”指令时，各个闪存单元会判断所获取的“Program”指令的指令地址的最高2位是否与自身的扩展地址相吻合。例如，Program”指令的指令地址的最高2位是“00”，则与Flash1的扩展地址相吻合，则Flash1认为所述“Program”指令与自身相匹配，因而Flash1执行“Program”指令，进行写操作。而其他闪存单元(Flash2、Flash3、Flash4)则忽略所述“Program”指令。
而对于读指令和擦除指令，其执行方式均与写入数据指令的执行方式相同，这里就不再另外叙述了。
对于读出ID及序号指令，则不需要闪存单元去判断指令地址是否与自身的扩展地址匹配，因为集成于一个存储器的闪存单元都是相同的，只需Flash1，即扩展地址位“00”的闪存单元执行读出ID及序号指令即可。此时其他闪存单元(Flash2、Flash3、Flash4)忽略该指令，并将闪存地址置为高阻状态(High-Z)。
对于读出状态寄存器指令，当获取读出状态寄存器指令时，各个闪存单元会判断所接收的读出状态寄存器指令的指令地址的最低2位是否与自身的扩展地址相吻合。例如，读出状态寄存器指令的指令地址的最低2位是“00”，则与Flash1的扩展地址相吻合，则Flash1认为所述读出状态寄存器指令与自身相匹配，因而Flash1执行读出状态寄存器指令，进行读出状态寄存器的操作。而其他闪存单元(Flash2、Flash3、Flash4)则忽略所述读出状态寄存器指令，并将闪存地址置为高阻状态(High-Z)。
对于配置寄存器指令，所述配置寄存器指令包括写入配置寄存器指令和读出配置寄存器指令。由于配置寄存器指令是通过对于闪存单元进行应用操作来配置闪存单元的运行效果，例如速度、功耗等。因此，写入配置寄存器指令是针对集成于一个存储器中的所有闪存单元的，当所述的四个闪存单元接收到写入配置寄存器指令时，就立刻执行写入配置寄存器的操作。而对于读出配置寄存器指令，由于配置寄存器对各个闪存单元而言都是相同的，因而只需Flash1，即扩展地址位“00”的闪存单元执行读出ID及序号指令即可。此时其他闪存单元(Flash2、Flash3、Flash4)忽略该指令，并将闪存地址置为高阻状态(High-Z)。
对于读出坏区表格指令，由于闪存单元在写入和擦除的操作过程中，闪存单元的一些数据存储区会有操作失败的情况出现，而这些都会被记录在闪存单元的坏区表格中。同样地，在出厂前测试的时候，闪存单元的一些数据存储区也会有操作失败的情况出现，而对于这种情况，也会有一个坏区表格产生。在对于闪存单元进行操作之前，通常需要读取这张坏区表格，从而在操作中跳过这些坏单元，提高操作效率。
而当获取读出坏区表格指令时，各个闪存单元会判断所接收的读出坏区表格指令的指令地址的最高2位是否与自身的扩展地址相吻合。例如，读出坏区表格指令的指令地址的最高2位是“00”，则与Flash1的扩展地址相吻合，则Flash1认为所述读出坏区表格指令与自身相匹配，因而Flash1执行读出坏区表格指令，进行读出坏区表格的操作。而其他闪存单元(Flash2、Flash3、Flash4)则忽略所述读出坏区表格指令。而一旦Flash1完成读出坏区表格的操作，就会进行复位操作。复位操作的目的就是重新划定该闪存单元的可操作单元。而所述的复位操作过程与之前所述的相同，这里就不再赘述了。
综上所述，上述所公开的叠加容量存储器及控制方法通过增加序列输入信号端和序列输出信号端对叠加容量存储器内的闪存单元进行统一的复位操作控制，而无需分别对每一个闪存单元进行分立的复位操作。并且，每一个闪存单元增加了扩展地址端，用于在所述闪存单元完成复位操作后，将其所对应的扩展地址与所述闪存单元获取的操作指令进行比较，所述闪存单元在所述扩展地址端对应的扩展地址与所获取的操作指令匹配时，执行所获取的操作指令。所述叠加容量存储器因而能快速地找到需要执行该指令的闪存单元，使得执行指令的操作简单并且效率提高。
虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (8)
1.一种叠加容量存储器，包括串联连接的第一闪存单元至第n闪存单元，其特征在于，所述闪存单元包括，
序列输入信号端，用于执行所述闪存单元的复位操作；
序列输出信号端，用于在所述闪存单元完成复位操作后，向位于串联路径上的下一个闪存单元的序列输入信号端传递复位操作指令；
扩展地址端，用于对应闪存单元完成复位操作后，将其所对应的扩展地址与所述闪存单元获取的操作指令进行比较，所述闪存单元在所述扩展地址端对应的扩展地址与所获取的操作指令匹配时，执行所获取的操作指令，所述操作指令包括指令地址，所述操作指令与所述闪存单元对应的扩展地址匹配，是通过所述指令地址和所述闪存单元对应的扩展地址匹配确定的。
2.如权利要求1所述的叠加容量存储器，其特征在于，所述闪存单元还包括状态信号端，所有的闪存单元的状态信号端通过线或方式相连；位于所述串联路径上的第一闪存单元的序列输入信号端接VCC，序列输出信号端接位于串联路径上的第二闪存单元的序列输入信号端，所述第二闪存单元的序列输出信号端接位于串联路径上的第三闪存单元的序列输入信号端...位于所述串联路径上的最后一闪存单元的序列输入信号端接上一闪存单元的序列输出信号端，所述最后一闪存单元的序列信号输出端浮空。
3.如权利要求2所述的叠加容量存储器，其特征在于，所述扩展地址的位数根据下述公式确定：m＝log2n，其中所述m为扩展地址的位数，所述n为闪存单元的数量。
4.如权利要求3所述的叠加容量存储器，其特征在于，当所述闪存单元的数量为4个时，所述最后一闪存单元为第四闪存单元，所述第一闪存单元的扩展地址端对应的地址为“00”，所述第二闪存单元的扩展地址端对应的地址为“01”，所述第三闪存单元的扩展地址端对应的地址为“10”，所述第四闪存单元的扩展地址端对应的地址为“11”。
5.一种叠加容量存储器的控制方法，所述叠加容量存储器包括串联连接的第一闪存单元至第n闪存单元，其特征在于，所述闪存单元根据序列输入信号值执行复位操作，并在复位操作完成后，通过序列输出信号控制串联路径上的下一个闪存单元的复位操作；所述闪存单元在所述复位操作完成后，在所获取的操作指令与所述闪存单元对应的扩展地址匹配时，执行所获取的操作指令，所述操作指令包括指令地址，所述操作指令与所述闪存单元对应的扩展地址匹配，是通过所述指令地址和所述闪存单元对应的扩展地址匹配确定的。
6.如权利要求5所述的叠加容量存储器的控制方法，其特征在于，若所述操作指令与所述闪存单元对应的扩展地址不匹配，则忽略所述操作指令。
7.如权利要求6所述的叠加容量存储器的控制方法，其特征在于，所述扩展地址的位数根据下述公式确定：m＝log2n，其中所述m为扩展地址的位数，所述n为闪存单元的数量。
8.如权利要求7所述的叠加容量存储器，其特征在于，当所述闪存单元的数量为4个时，所述叠加容量存储器包括串联连接的第一闪存单元、第二闪存单元、第三闪存单元、第四闪存单元，所述第一闪存单元的扩展地址端对应的地址为“00”，所述第二闪存单元的扩展地址端对应的地址为“01”，所述第三闪存单元的扩展地址端对应的地址为“10”，所述第四闪存单元的扩展地址端对应的地址为“11”。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |