CN101051528A - 以双向缓冲器来高速存取数据的存储器控制器及相关方法 - Google Patents
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- 230000015654 memory Effects 0.000 title claims abstract description 147
- 239000000872 buffer Substances 0.000 title claims abstract description 57
- 238000000034 method Methods 0.000 title claims abstract description 24
- 230000002457 bidirectional effect Effects 0.000 claims description 41
- 230000003111 delayed effect Effects 0.000 claims description 26
- 230000001960 triggered effect Effects 0.000 claims description 6
- 230000002441 reversible effect Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 20
- 230000005540 biological transmission Effects 0.000 description 7
- 230000002093 peripheral effect Effects 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 239000012467 final product Substances 0.000 description 1
- 230000008676 import Effects 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 230000007935 neutral effect Effects 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
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-
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1668—Details of memory controller
- G06F13/1673—Details of memory controller using buffers
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- Information Transfer Systems (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
本发明揭露一种以双向缓冲器来高速存取数据的存储器控制器及相关方法，该存储器控制器包含有：一逻辑电路；以及一第一双向缓冲器，耦接于该逻辑电路，用来依据从该逻辑电路所产生的一控制信号选择性地回转数据流的方向，该第一双向缓冲器包含有：一输入端，耦接于该逻辑电路的一第一数据输出端；一控制端，耦接于该逻辑电路，用来接收该控制信号；以及一输出端，耦接于该逻辑电路的一第一数据输入端，该输出端用来同时耦接于该第一序列式闪存的一输入数据端以及一输出数据端。本发明的控制器可以利用较少的接脚数目来存取一序列存储器，并可以以串叠架构来执行，且使用回转控制器可以保证当该数据操作改变方向时所有的数据依然可以被正确的传送。
Description
技术领域
本发明有关于一种存储器控制器，尤指一种具有双向缓冲器来高速存取数据的存储器控制器及其相关方法(MEMORY CONTROLLER WITHBI-DIRECTIONAL BUFFER FOR ACHIEVING HIGH SPEED CAPABILITYAND RELATED METHOD THEREOF)。
背景技术
闪存是一非挥发性存储器，举例来说，即使供应闪存的电源中断之后，闪存内的储存内容仍可继续保存，而这也是闪存优于其它如动态随机存取存储器(Dynamic Random Access Memory，DRAM)、静态随机存取存储器(Static Random Access Memory，SRAM)等挥发性存储器的特点。
传统处理器大部分利用一存储器控制器由一接口传递信号以便存取平行闪存，但平行闪存的缺点是，需要很多接脚(pin)来连接到该存储器控制器，而序列闪存少的接脚来连接到该存储器控制器，因此减少了连接到该存储器控制器所需要的信号，例如，一序列周边接口总线(SPI bus)的序列闪存仅需要一存储器控制器来控制四个信号(数据输入、数据输出、时钟脉冲，以及芯片使能)即可，反之，如果该存储器控制器接上的是一含有10位地址的平行闪存，则该存储器控制器便需要接收21个信号。因此，序列闪存可适用于尺寸较小且成本较低的电子装置。
在存储器控制器与序列闪存间的数据传输可分为两个阶段：第一个阶段是命令阶段(Command stage)，此时地址与指令信号将传入数据输入端(datain)；第二阶段称为数据输入/输出阶段(data in/out stage)，此时数据将在序列闪存(serial Flash memory)与存储器控制器之间传送。
发明内容
本发明的主要目的在于通过提供具有一输出端同时耦接于一序列闪存的一数据输入端以及一数据输出端的存储器控制器，以减少存储器控制器的接脚数量。
本发明的另一目的在于，提供一种用来存取一第一序列式闪存的存储器控制器，该存储器控制器包含有：一逻辑电路；以及一第一双向缓冲器，其耦接于该逻辑电路，用来依据从该逻辑电路所产生的一控制信号选择性地回转数据流的方向，该第一双向缓冲器包含有：一输入端，其耦接于该逻辑电路的一第一数据输出端；一控制端，其耦接于该逻辑电路，用来接收该控制信号；以及一输出端，其耦接于该逻辑电路的一第一数据输入端，该输出端用来同时耦接于该第一序列式闪存的一输入数据端以及一输出数据端。
本发明的又一目的在于，提供一种用来存取一第一序列式闪存的方法，该方法包含有：提供一逻辑电路来控制该第一序列式闪存的数据存取，其中该逻辑单元包含一第一数据输出端以及一第一数据输入端；提供一第一双向缓冲器，其中该第一双向缓冲器包含一输入端、一控制端以及一输出端；各自耦接该输入端以及该输入端到该第一数据输出端以及该第一数据输入端；以及由传送一控制信号到该第一双向缓冲器的该控制端来选择性回转该数据流的方向。
本发明的控制器可以利用较少的接脚数目来存取一序列存储器，并可以以串叠架构来执行，而且使用回转控制器可以保证当该数据操作改变方向时所有的数据依然可以被正确的传送。
附图说明
图1为本发明第一实施例的存储器控制器的示意图。
图2为本发明第二实施例的存储器控制器的示意图。
图3为本发明第三实施例的存储器控制器的示意图。
图4为本发明第四实施例的存储器控制器的示意图。
图5为本发明第五实施例的存储器控制器的示意图。
图6为本发明第六实施例的存储器控制器的示意图。
图7为本发明的第一种串叠架构的示意图。
图8为本发明的第二种串叠架构的示意图。
图9为本发明的第三种串叠架构的示意图。
主要组件符号说明：
110、120、130、140、150、160：存储器控制器
20：第一序列闪存
30：逻辑电路
40：双向缓冲器
290、390、590、690：回转控制器
250、450、550、650：可调式延迟电路
260、560、660：多任务器(multiplexer)
350：时钟脉冲闸单元
460：数据传输逻辑电路
470：数据接收逻辑电路
570：缓冲器
580、680：参考时钟脉冲信号
670：触发器
220：第二序列闪存
940：第二双向缓冲器
具体实施方式
请参照图1，图1为本发明第一实施例的存储器控制器110的示意图。存储器控制器110使用一序列周边接口总线(SPI bus)来存取第一序列闪存20，而第一序列闪存20包含四种信号：数据输入(DI)、数据输出(DO)、芯片使能(CE)以及时钟脉冲信号(CLK)。存储器控制器110包含一逻辑电路30，其利用该序列周边接口总线来耦接于第一序列闪存20，此外，存储器控制器110另包含一双向缓冲器40，双向缓冲器40包含一输入端A、一控制端C以及一输出端B，其中输入端A耦接于逻辑电路30的第一数据输出端OUT，控制端C耦接于逻辑电路30，用来接收一控制信号，而输出端B耦接于逻辑电路30的第一数据输入端IN并用来连接第一序列闪存20的数据输入端(DI)和数据输出端(DO)。在此实施例中，双向缓冲器40为一三态(tri-state)缓冲器，但请注意，这仅是本发明一实施例并非本发明的限制。
三态缓冲器40可让存储器控制器110只使用一个接脚即可传输数据。在此将说明三态缓冲器40的运作。如前所述，三态缓冲器40包含输入端A、控制端C以及输出端B，当一使能的控制信号输入至控制端C时，三态缓冲器40的输出会等于其输入，在此状况下，数据将从存储器控制器110传送至第一序列闪存20；另一方面，若是传至控制端C的控制信号是非使能的，则三态缓冲器40的输出会处于一高电阻状态“Z”，表示此时无电流通过，换句话说，任何传至输入端A的数据即不再会被输出，在此状况下，数据将从第一序列闪存20传至存储器控制器110。
当该控制信号由使能状态转变为非使能状态或者由非使能状态转变为使能状态，数据的传送与接收之间将出现一段延迟空档。由逻辑电路30产生的时钟脉冲信号，其上升边缘(正缘)或下降边缘(负缘)用来触发该控制信号传输至三态缓冲器40，在此实施例中，该时钟脉冲信号的上升边缘指出何时数据要被传输，在数据传输前，该数据信号需要时间来稳定，否则该数据信号会逆向输送，因而中断前一组数据帧的传输。所以，若欲解决数据传送的逆向(turnaround)问题，必须在该控制信号以及该时钟脉冲信号中择一来加以延迟，以让该数据信号获得足够时间来稳定，以及让一完整的数据帧能顺利完成传送。
本发明揭露了数种方法和装置来调整该控制信号或该时钟脉冲信号，以解决上述的逆向问题。第一种方法是将一可调式延迟电路耦接于逻辑电路30上来调整该控制信号。请参照图2，图2为本发明第二实施例的存储器控制器120的示意图。存储器控制器120另包含一回转控制器(turnaroundcontroller)290，回转控制器290包含一可调式延迟电路250以及一多任务器260。可调式延迟电路250包含复数个以串联方式连接在一起的延迟缓冲器(图中并未显示)，而从该复数个延迟缓冲器的复数个输出则平行地传至一多任务器(图中并未显示)。可调式延迟电路250接收到由逻辑电路30发送的一时钟脉冲信号Sclk以及一选择信号SS后，便根据选择信号SS所提供的需求延迟时间，输出依据该需求延迟时间而加以延迟的时钟脉冲信号Sclk至多任务器260。接着，多任务器260便根据其所接受到的延迟时钟脉冲信号以及由逻辑电路30所传送的时钟脉冲信号Sclk及选择信号SEL，将一选取的时钟脉冲信号传送到序列闪存20。
第二种方法是利用一时钟脉冲门控(clock-gating)装置来门控该时钟脉冲信号(例如：门控一个周期)，以使数据稳定。请参照图3，图3为本发明第三实施例的存储器控制器130的示意图。存储器控制器130另包含一回转控制器390，回转控制器390另包含耦接于逻辑电路30的输出端的时钟脉冲门控单元(clock gating unit)350，用来接收时钟脉冲信号Sclk以及时钟脉冲门控信号Sg。当时钟脉冲门控信号Sg由高逻辑准位转换至低逻辑准位以及再由低逻辑准位转至高逻辑准位时，则时钟脉冲周期即可被缩短。
请参照图4，图4为本发明第四实施例的存储器控制器140的示意图。存储器控制器140另包含：一数据传输逻辑电路460，具有第一数据输出端OUT耦接于双向缓冲器40；以及一数据接收逻辑电路470，具有第一数据输入端IN耦接至一可调式延迟电路450。可调式延迟电路450可从数据传输逻辑电路460接收时钟脉冲信号Sclk，并输出一延迟后的时钟脉冲信号至数据接收逻辑电路470。
请参照图5，图5为本发明第五实施例的存储器控制器150的示意图。存储器控制器150另包含一回转控制器590，回转控制器590包含一可调式延迟电路550、一多任务器560以及一缓冲器570。如图5所示，缓冲器570为一触发器，请注意，该触发器的使用仅为回转控制器590的一个实施例，任何具有与触发器相同的延迟功能的组件都可应用于回转控制器590中。可调式延迟电路550包含复数个串接的延迟缓冲器(未在图中显示)，而从延迟缓冲器输出的信号则平行地传至多任务器(未在图中显示)。可调式延迟电路550接收到由逻辑电路30发出的控制信号Sc后，便依据控制可调式延迟电路550中多任务器的选择信号SS来输出一第一延迟控制信号，由于可调式延迟电路550的功能和操作与现有技术相同，在此便不再赘述。缓冲器(触发器)570耦接于逻辑电路30，经参考时钟脉冲信号580触发后便输出一第二延迟控制信号，请注意，逻辑电路30与缓冲器570是由参考时钟脉冲信号580来触发，例如：逻辑电路30由上升边缘所触发，而缓冲器570则由下降边缘所触发。该第一延迟信号与该第二延迟信号都会传送至多任务器560，另外，多任务器560的第三个输入是来自逻辑电路30的选择信号SEL，由于选择信号SEL包含控制信号所需延迟时间的信息，因此多任务器560便可根据选择信号SEL来输出一受选控制信号(resultant control signal)至第一双向缓冲器40，如此一来，控制信号便可依据设定来加以延迟。
请参照图6，图6为本发明第六实施例的存储器控制器160的示意图。相同的，第六实施例包含一回转控制器690，如图6所示，回转控制器690的组件与回转控制器590所含的组件相同，但组件的组合架构并不一样，为了避免混淆，回转控制器690的组件将标上不同的号码，但请注意，号码不同并不代表它们的功能与第五图的相同组件不一样。在图6中，触发器670从逻辑电路30接收一控制信号Sc后便输出一延迟控制信号，其中多任务器660和逻辑电路30由参考时钟脉冲训号680的不同触发边缘所触发，当多任务器660接收到控制信号Sc、该延迟控制信号以及选择信号SEL后，便输出一受选控制信号，接着，可调式延迟电路650接收到来自多任务器660的该受选控制信号后，便依据选择信号SS将该受选控制信号延迟，并输出一延迟受选控制信号至第一双向缓冲器40。
请注意，该输出端同时耦接于第一序列闪存20的输入端以及输出端，同时允许第二序列闪存220可以耦接到存储器控制器110，以降低接脚的使用数目，进以达到本发明的目的。请参照图7，图7为本发明的第一种串叠架构的示意图。存储器控制器110分别与第二序列闪存220的一数据输入端与一数据输出端耦接在一起，存储器控制器110另接上一第二芯片使能接脚，该接脚的另一端也耦接于第二序列闪存220的数据输入端，存储器控制器110的时钟脉冲输出端则分别耦接于第一序列闪存20与第二序列闪存220，因此经由芯片使能信号与双向缓冲器40的适当控制，当使能的控制信号不存在，数据输出接脚处于三态(tri-state)，因此多个闪存便可以共享相同的连接路径。
但当有指令信号传入时，该数据输出接脚的三态即无法再维持，因此便需要另一种串叠架构。请参照图8，图8为本发明的第二种串叠架构的示意图。在此架构里，存储器控制器110包含一芯片使能接脚，分别与第一序列闪存20与第二序列闪存220耦接在一起。请注意，此实施例与前一个实施例不同的地方是存储器控制器110另包含一第二时钟脉冲输出端，耦接于第二序列闪存220，而相同的是，存储器控制器110的输出端仍旧分别耦接于第二序列闪存220以及第一序列闪存20的数据输入端与数据输出端。
在图7与图8中，第一序列闪存20与第二序列闪存220都耦接于逻辑电路30，请参照图9，图9为本发明的第三种串叠架构的示意图。在此架构里，存储器控制器110另包含一第二双向缓冲器940，其具有：一输入端D，耦接于逻辑电路30的一第二数据输出端；一控制端F，耦接于第一双向缓冲器40的该控制端；以及一输出端E，耦接于逻辑电路30的一第二数据输出端。存储器控制器110的时钟脉冲输出端耦接于第二序列闪存220的一时钟脉冲输入端，而存储器控制器110的芯片使能端则耦接于第二序列闪存220的芯片使能输入端。请注意，存储器控制器110的时钟脉冲输出端与芯片使能端仍分别耦接于第一序列闪存20的时钟脉冲输入端以及芯片使能输入端。
本发明的优点在于控制器可以利用较少的接脚数目来存取一序列存储器，此外，本发明另一个优点是控制器可以以串叠架构来执行，而且使用回转控制器可以保证当该数据操作改变方向时所有的数据依然可以被正确的传送。
以上所述仅为本发明的较佳实施例，凡依本发明的权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。
Claims (23)
1.一种用来存取一第一序列式闪存的存储器控制器，其特征在于，所述存储器控制器包含有：
一逻辑电路；以及
一第一双向缓冲器，其耦接于该逻辑电路，用来依据从该逻辑电路所产生的一控制信号选择性地回转数据流的方向，该第一双向缓冲器包含有：
一输入端，其耦接于该逻辑电路的一第一数据输出端；
一控制端，其耦接于该逻辑电路，用来接收该控制信号；以及
一输出端，其耦接于该逻辑电路的一第一数据输入端，该输出端用
来同时耦接于该第一序列式闪存的一输入数据端以及一输出数据端。
2.如权利要求1所述的存储器控制器，其特征在于，该第一双向缓冲器为一三态缓冲器。
3.如权利要求1所述的存储器控制器，其特征在于，所述存储器控制器还包含有：
一回转控制器，其耦接于该逻辑电路以及该第一双向缓冲器的该控制端，用来控制该控制信号的时序。
4.如权利要求3所述的存储器控制器，其特征在于，该回转控制器包含有：
一可调延迟电路，其电连接于该逻辑电路，用来接收该控制信号以及输出一第一延迟控制信号；
一触发器，其电连接于该逻辑电路，用来接收该控制信号以及输出一第二延迟控制信号，其中该触发器以及该逻辑电路由一参考时钟脉冲的不同边缘来触发；以及
一多任务器，其电连接于该触发器、该可调延迟电路以及该逻辑电路，用来接收来自该逻辑电路的一选择信号、该第一延迟控制信号以及该第二延迟控制信号，以及依据该选择信号从该第一延迟控制信号以及该第二延迟控制信号中选择输出一受选控制信号到该第一双向缓冲器。
5.如权利要求3所述的存储器控制器，其特征在于，该回转控制器包含有：
一触发器，其电连接于该逻辑电路，用来接收该控制信号以及输出一延迟控制信号，其中该触发器以及该逻辑电路由一参考时钟脉冲的不同边缘来触发；
一多任务器，其电连接于该触发器以及该逻辑电路，用来接收该延迟控制信号、该控制信号以及来自该逻辑电路的一选择信号，以及依据该选择信号从该延迟控制信号与该控制信号中选择输出一受选控制信号到该第一双向缓冲器；以及
一可调延迟电路，其电连接于该多任务器，用来接收该受选控制信号、延迟该受选控制信号以及输出一延迟受选控制信号到该第一双向缓冲器。
6.如权利要求1所述的存储器控制器，其特征在于，所述存储器控制器还包含有：
一回转控制器，其耦接于该逻辑电路的一时钟脉冲输出端，用来控制输出到该第一序列式闪存的一时钟脉冲信号的时序。
7.如权利要求6所述的存储器控制器，其特征在于，该回转控制器包含有：
一时钟脉冲门控单元，其用来依据从该逻辑电路所产生的一时钟脉冲门控信号来选择性地门控该时钟脉冲信号。
8.如权利要求6所述的存储器控制器，其特征在于，该回转控制器包含有：
一可调延迟电路，其用来接收该时钟脉冲信号以及输出一延迟时钟脉冲信号；以及
一多任务器，其耦接于该可调延迟电路以及该逻辑电路的该时钟脉冲输出端，用来接收该延迟时钟脉冲信号、该时钟脉冲信号以及来自该逻辑电路的一选择信号，以及依据该选择信号从该延迟时钟脉冲信号以及该时钟脉冲信号中选择输出一受选时钟脉冲信号。
9.如权利要求1所述的存储器控制器，其特征在于，该逻辑电路包含有：
一数据传输逻辑电路，其耦接于该逻辑电路的该第一数据输出端；以及
一数据接收逻辑电路，其耦接于该逻辑电路的该第一数据输入端；以及
该存储器控制器还包含有：
一可调延迟电路，其偶接于该逻辑电路的一时钟脉冲输出端以及该数据接收逻辑电路，用来接收输出到该第一序列式闪存的一时钟脉冲信号并输出一延迟时钟脉冲信号来驱动该数据接收逻辑电路。
10.如权利要求1所述的存储器控制器，其特征在于，该存储器控制器可存取一第二序列式闪存，以及该第一双向控制器的该输出端另用来同时耦接于该第二串行式存储器的一输入数据端以及一输出数据端。
11.如权利要求10所述的存储器控制器，其特征在于，该逻辑电路还包含一时钟脉冲输出端，以及该时钟脉冲输出端用来控制该第一串行式存储器以及该第二串行式存储器的时序。
12.如权利要求10所述的存储器控制器，其特征在于，该逻辑电路还包含一芯片使能端，以及该芯片使能端用来使能该第一串行式存储器的运作以及该第二串行式存储器的运作。
13.如权利要求1所述的存储器控制器，其特征在于，该存储器控制器可存取一第二序列式闪存，以及该存储器控制器还包含有：
一第二双向缓冲器，其耦接于该逻辑单元，用来依据从该逻辑电路所产生的该控制信号选择性地回转数据流的方向，该第二双向缓冲器包含有：
一输入端，其耦接于该逻辑电路的一第二数据输出端；
一控制端，其耦接于该逻辑电路以及该第一双向缓冲器的该控制端，用来接收该控制信号；以及
一输出端，其耦接于该逻辑电路的一第二数据输入端，该输出端用
来同时耦接于该第二序列式闪存的一输入数据端以及一输出数据端。
14.如权利要求1所述的存储器控制器，其特征在于，该逻辑电路还包含一时钟脉冲输出端，以及该时钟脉冲输出端用来控制该第一串行式存储器以及该第二串行式存储器的时序。
15.如权利要求14所述的存储器控制器，其特征在于，该逻辑电路还包含一芯片使能端，以及该芯片使能端用来使能该第一串行式存储器的运作以及该第二串行式存储器的运作。
16.一种用来存取一第一序列式闪存的方法，其特征在于，所述方法包含有：
提供一逻辑电路来控制该第一序列式闪存的数据存取，其中该逻辑单元包含一第一数据输出端以及一第一数据输入端；
提供一第一双向缓冲器，其中该第一双向缓冲器包含一输入端、一控制端以及一输出端；
各自耦接该输入端以及该输入端到该第一数据输出端以及该第一数据输入端；以及
由传送一控制信号到该第一双向缓冲器的该控制端来选择性回转该数据流的方向。
17.如权利要求16所述的方法，其特征在于，传送该控制信号到该第一双向缓冲器的该控制端的步骤包含：
延迟从该逻辑电路所接收的该控制信号来产生一第一延迟控制信号；
延迟从该逻辑电路所接收的该控制信号来产生一第二延迟控制信号；以及
多任务处理该第一、第二延迟控制信号来输出一受选控制信号到该第一双向缓冲器。
18.如权利要求16所述的方法，其特征在于，传送该控制信号到该第一双向缓冲器的该控制端的步骤包含：
延迟从该逻辑电路所接收的该控制信号来产生一延迟控制信号；
多任务处理从该逻辑电路所接收的该控制信号以及该延迟控制信号，以输出一受选控制信号到该第一双向缓冲器；以及
延迟该受选控制信号以输出一延迟受选控制信号到该第一双向缓冲器。
19.如权利要求16所述的方法，其特征在于，该逻辑电路还包含一时钟脉冲输出端，用来输出一时钟脉冲信号到该第一串行式存储器，以及该方法还包含：
选择性地门控该时钟脉冲信号。
20.如权利要求16所述的方法，其特征在于，该逻辑电路还包含一时钟脉冲输出端，用来输出一时钟脉冲信号到该第一串行式存储器，以及该方法还包含：
延迟从该逻辑电路所接收的该时钟脉冲信号来产生一延迟时钟脉冲信号；
多任务处理从该逻辑电路所接收的该时钟脉冲信号以及该延迟时钟脉冲信号，以输出一受选时钟脉冲信号到该第一双向缓冲器。
21.如权利要求16所述的方法，其特征在于，该逻辑电路包含有一数据传输逻辑电路耦接于该逻辑电路的该第一数据输出端以及一数据接收逻辑电路耦接于该逻辑电路的该第一数据输入端，以及该方法还包含：
接收该逻辑电路输出到该第一序列式闪存的一时钟脉冲信号；以及
延迟该时钟脉冲信号以输出一延迟时钟脉冲信号来驱动该数据接收逻辑电路。
22.如权利要求16所述的方法，其特征在于，所述方法还包含将该输出端同时耦接于该第二串行式存储器的一输入数据端以及一输出数据端。
23.如权利要求16所述的方法，其特征在于，所述方法还包含：
提供一第二双向缓冲器，其中该第二双向缓冲器包含有一输入端、一控制端以及一输出端；
耦接该第二双向缓冲器的该输入端到该逻辑电路的一第二数据输出端；
耦接该第二双向缓冲器的该输入端到该第二串行式存储器的一输入数据端以及一输出数据端；以及
由传送该控制信号到该第二双向缓冲器的该控制端来选择性回转该数据流的方向。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/278,547 US20070260778A1 (en) | 2006-04-04 | 2006-04-04 | Memory controller with bi-directional buffer for achieving high speed capability and related method thereof |
| US11/278,547 | 2006-04-04 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101051528A true CN101051528A (zh) | 2007-10-10 |
| CN100520976C CN100520976C (zh) | 2009-07-29 |
Family
ID=38563117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2007100958097A Expired - Fee Related CN100520976C (zh) | 2006-04-04 | 2007-04-04 | 以双向缓冲器来高速存取数据的存储器控制器及相关方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (3) | US20070260778A1 (zh) |
| CN (1) | CN100520976C (zh) |
| TW (1) | TWI334982B (zh) |
| WO (1) | WO2007112697A1 (zh) |
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- 2006-04-04 US US11/278,547 patent/US20070260778A1/en not_active Abandoned
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2007
- 2007-03-27 TW TW096110575A patent/TWI334982B/zh not_active IP Right Cessation
- 2007-04-04 WO PCT/CN2007/001095 patent/WO2007112697A1/zh active Application Filing
- 2007-04-04 CN CNB2007100958097A patent/CN100520976C/zh not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| TW200739358A (en) | 2007-10-16 |
| US20120324152A1 (en) | 2012-12-20 |
| US20070260778A1 (en) | 2007-11-08 |
| US20080235412A1 (en) | 2008-09-25 |
| WO2007112697A1 (fr) | 2007-10-11 |
| CN100520976C (zh) | 2009-07-29 |
| TWI334982B (en) | 2010-12-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
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