CN102750975B - 菊花链级联设备 - Google Patents

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Abstract

本发明提供一种以菊花链级联排列串行耦合设备的技术。设备以菊花链级联排列被耦合，以使得第一设备的输出被耦合到在菊花链中第二设备的输入，从而提供信息的传送，如从第一设备向第二设备传送数据、地址和命令信息，以及控制信号。以菊花链级联耦合的设备包括串行输入(SI)和串行输出(SO)。信息通过SI输入到设备。信息通过SO从设备输出。菊花链级联中在先设备的SO被耦合到菊花链级联中在后设备的SI。通过设备的SI输入到在先设备的信息经过设备传送，并通过设备的SO输出设备。信息然后通过在先设备的SO与在后设备的SI之间的连接传送到在后设备的SI。

Description

菊花链级联设备
本申请是申请号为200680036482.X、发明名称为“菊花链级联设备”、申请日为2006年9月29日的中国申请的分案申请。
背景技术
以计算机为基础的系统在当前已经随处可见，并成功进入到日常生活中所使用的许多设备中，如手机、手提电脑、汽车、医疗装置，个人电脑等等。普遍地，社会在处理日常工作时已经大量依赖于以计算机为基础的系统，如从平衡帐单的简单工作到诸如预报天气等相对复杂的工作。随着技术的发展，越来越多的工作被转移到以计算机为基础的系统。这也使得社会越来越依赖于这些系统。
典型的以计算机为基础的系统包括系统板和可选的一个或多个外围设备，如显示单元，存储单元等。系统主板可以包含一个或多个处理器，存储子系统以及其它逻辑，如串行设备接口，网络设备控制器，硬盘控制器等。
在特定系统板上使用的处理器的类型通常取决于系统上所执行的工作的类型。例如，执行限定的一组工作的系统，如监控由汽车引擎所产生的排放物并调整空气/燃料混合物以保证引擎完全燃烧燃料，可以采用简单的专用处理器，专门用来执行这些工作。另一方面，执行许多不同工作的系统，如管理许多用户以及运行许多不同的应用，可以采用一个或多个更为复杂的处理器，这些处理器其本质上是通用的，通过配置以执行高速计算和处理数据，从而将服务用户请求的响应时间降低到最小。
存储子系统是用于保存处理器所使用信息(如指令、数据值)的存储器。存储子系统典型包含控制逻辑以及一个或多个存储设备。控制逻辑被典型地配置成存储设备与处理器间的接口，以使得处理器能够存储信息到存储设备并从存储设备取回信息。存储设备保存了实际的信息。
与处理器相类似，在存储子系统上所使用设备的类型通常由计算机系统所执行任务的类型决定。例如，计算机系统可能具有在没有磁盘驱动器的帮助下开机以及执行一组不常改变的软件例程的工作。此时，存储子系统可以采用非易失性的设备，例如闪存设备，来存储软件例程。其它的计算机系统可能执行非常复杂的工作，需要大量的高速数据存储器以保存大量的信息。此时，存储子系统可以采用高速高密度动态随机存储器(DRAM)装置以保存大量的信息。
目前，硬盘驱动器具有可存储20到40G字节数据的高密度，但体积相对庞大。然而，闪存(flash memory)，也被称为固态驱动器，由于它的高密度、非易失性、以及相对于硬盘驱动器的小尺寸而受到欢迎。闪存技术是基于EPROM以及EEPROM技术的。选择“闪”一词是因为在一次操作中擦除大量的存储单元，有别于EEPROM中一次操作擦除一个字节。相对于单层式存储单元，多层式存储单元(MLC)的出现进一步增加了闪存的密度。本领域技术人员将会了解，闪存可以被配置成NOR闪存或NAND闪存，其中的NAND闪存由于其较紧密的存储排列结构而在每个给定面积具有更高的密度。为了后续说明的目的，所提到的闪存可以被认为是NOR或NAND或其它类型的闪存。
存储子系统中的设备通常采用平行互连机制互连。该机制涉及到以这样的方式连接到设备上：地址和数据信息以及控制信号以并行的方式耦合到设备上。每个设备可包括多个输入/输出，以便于并行传送数据和地址信息以及控制信号到设备。
发明内容
与在存储子系统中采用并行连接相关的缺点为设备间往往需要大量的互连以在设备间并行地传送信息和信号。这就增加了采用这些存储子系统的板的复杂度。此外，与大量互连相关的不良效果，如串扰(crosstalk)，往往会限制这些子系统的性能。并且，包含在这些子系统中的设备的数量可能会因为互连带来的信号传输延迟而受到限制。
此处所描述的技术通过提供将设备用菊花链级联排列耦合的技术克服了上述缺陷，其中的菊花链级联排列与并行互连实现相比采用了较少和较短的连接。因为采用了较少和较短的互连可使得整个实施很少受不良效果的影响，如传输延迟以及串扰，所以以菊花链级联排列的方式配置设备可允许设备在操作时较并行互连实现具有更快的速度。另外，较少和较短的连接往往减少了实现的复杂性。所降低的复杂性进一步使得包含该设备的子系统能在更小的面积上实施，因此允许子系统占用较小的面积。
根据在此所述技术的一些方面，设备以菊花链级联排列耦合，以使得菊花链级联中的在先设备的输出被耦合到菊花链级联中的在后设备的输入，以提供从在先设备到在后设备的信息(如，数据、地址和命令信息)和控制信号(如，使能信号)的传输。
在本技术的一个实施例中，菊花链级联中的每个设备包括串行输入(SI)和串行输出(SO)。信息通过设备的SI输入到设备中。类似的，信息通过设备的SO设备输出。菊花链级联中设备的SO被耦合到菊花链级联中下一个设备的SI。在设备中设置电路以使得通过设备的SI输入到菊花链级联中的一个在先设备的信息通过该设备传送，并通过设备的SO从该设备输出。然后信息通过在先设备的SO和下一个设备的SI之间的连接，被传送到菊花链级联中下一个设备的SI。被传送的信息可通过下一个设备的SI被输入到下一个设备中。
此外，时钟信号耦合到菊花链级联中的设备。该时钟信号被设备使用以提供信息从菊花链级联中的一个设备到下一个设备间的传送。
根据在此所述技术的其它方面，为设备所用(例如使数据通过SI输入到设备以及通过SO将数据从设备中输出)的控制信号(如使能信号)在如前所述的菊花链级联的设备间传送。此处，设置电路以使能输入到菊花链级联中的在先设备的控制信号传播通过该设备，并通过一个输出从该设备传送到菊花链级联中的下一个设备的输入。然后所传送的控制信号通过该输入而输入到下一个设备。
根据本发明的原理，闪存系统可拥有多个串行连接的闪存设备。该系统中的闪存设备可包括具有串行输入数据端口和串行数据输出端口的串行数据链接接口，用于接收第一输入使能信号的控制输入端口，以及用于发送第二输入使能信号的控制输出端口。输入使能信号在电路中被使用，以控制数据在串行数据链接接口和存储体间的传送。闪存设备被配置为从外部源接收串行输入数据和控制信号以及向外部设备提供数据和控制信号。外部源和外部设备可以是系统中的其它闪存设备。在本发明的实施例中，当设备在系统中串行级联时，这些设备可进一步输出控制端口，这些控制端口将所接收到的IPE和OPE信号“传回(echo)”到外部设备。这允许系统具有点对点连接的信号端口，以形成菊花链级联机制(相对于广播/多点级联机制)。
这些系统可采用特有的设备识别符以及目标设备选择地址机制，而不使用有限的硬件物理设备选择插脚，因此整个系统很容易在存储密度方面尽可能地扩展，而无需牺牲系统的整体性能。在本发明的一些实施例中，每个闪存设备可包含一个特有的设备识别符。该设备可被配置为解析在串行输入数据中的目标设备信息域，以将目标地址信息和设备的特有设备识别码相关联，以确定该设备是否是目标设备。该设备可在处理所接收到的任何其它输入数据前，先分析目标设备信息域。如果存储设备并非目标设备，则可忽略串行输入数据，从而节省了额外的处理时间和资源。
附图说明
参照附图描述，通过下面的对本发明的示例性实施例的更详细说明，使得前述内容更为清楚。附图中，相同标记是指遍及不同图中的相同部分。这些图并非按比例绘制，而是将重点放在说明本发明的实施例。
图1为示例性设备的结构框图，其包括以串行的菊花链级联排列配置的多个单端口设备；
图2为示例性设备的结构框图，其包括以具有级联时钟的串行菊花链级联排列配置的多个单端口设备；
图3为示例性设备的结构框图，其包括以串行菊花链级联排列配置的多个双端口设备；
图4为示例性设备的结构框图，其包括以串行菊花链级联排列配置的多个单端口设备，该串行菊花链级联排列为各种使能信号提供输入和输出；
图5为示例性设备的结构框图，其包括以串行菊花链级联排列配置的双端口设备，该串行菊花链级联排列为各种使能信号提供输入和输出；
图6为示例性设备的结构框图，其包括以串行菊花链级联排列配置的多个设备，该设备具有多个并行输入端以及多个并行输出端；
图7为描述在以串行菊花链级联排列配置的单独设备上和配置的多个设备上执行读操作时的相关时序的时序图；
图8为描述与以串行菊花链级联排列所配置的设备间传送信息相关的时序的时序图；
图9为单端口设备的示例性串行输出控制逻辑的高级框图；
图10为双端口设备的示例性串行输出控制逻辑的高级框图；
图11为用于设备的示例性串行输出控制逻辑的详细框图；
图12为以串行菊花链级联排列配置以及包括示例性的串行输出控制逻辑的设备的示例性结构框图；
图13为描述与包含有示例性串行输出控制逻辑的设备的输入和输出相关时序的时序图。
图14为示例性串行输出控制逻辑的框图，该控制逻辑可用于将菊花链级联中的第一设备中的存储器所存储的数据传送到菊花链级联中的第二设备；
图15为描述采用示例性串行输出控制逻辑将包含在菊花链级联中的第一设备的存储器中的数据传送到菊花链级联中的第二设备的相关时序的时序图。
具体实施方式
以下对本发明的较佳实施例进行描述：
图1为示例性设备的结构框图，其包括以串行的菊花链级联排列配置的多个单端口设备110a-e。设备110a-e为示例性的存储设备，各包含有存储器(未在图中示出)，该存储器可以包含动态随机存取存储器(DRAM)单元，静态随机存取存储器(SRAM)单元，闪存单元等等。每个设备110包含有串行输入(SI)、串行输出(SO)，时钟(SCLK)输入以及片选择(CS#)输入。
串行输入被用于传送信息(如命令，地址和数据信息)到设备110。串行输出被用于从设备110传出信息。SCLK输入用于向设备110提供外部的时钟信号，以及CS#输入用于向设备110提供片选信号。可与此处所述的技术一起使用的设备的一个范例是在美国专利申请第11/324,023号中的多独立串行链接(MISL)存储设备。
菊花链级联排列的设备110间的SI和SO彼此连接，以使得在菊花链级联中较前的设备110中的SO耦合到菊花链级联中下一个设备110的SI。例如，设备110a的SO连接到设备110b的SI。每个设备110的SCLK输入馈送以来自例如存储控制器(未在图中示出)的时钟信号。该时钟信号通过共同的连接分配到各个设备110。如下所述，SCLK特别被用于将输入到设备110的信息锁存到包含的各种寄存器中。
输入到设备110的信息可以在提供至SCLK输入的时钟信号的不同时刻被锁存。例如，在单数据率(SDR)实现中，通过SI输入到设备110的信息可以在SCLK时钟信号的上升沿或下降沿被锁存。可替换的，在双数据率(DDR)实现中，通过SI输入到设备110的信息在SCLK时钟信号的上升沿和下降沿都可被锁存。
各个设备的用于选择设备的CS#输入为传统的片选择。该输入被耦合到公用链接以使得片选择信号被并行确立(assert)到所有的设备110，因而同时对所有设备110进行选择。
图2为示例性设备的结构示意图，其包括以具有级联时钟的串行菊花链级联排列配置的多个单端口设备210a-e。每个设备210包括如上所述的SI，SO，SCLK输入以及CS#输入。此外，每个设备210包含时钟输出(SCLKO)。该SCLKO为将输入到设备210的SCLK信号输出的输出端。
参考图2，如前所述，设备210的SI和SO以串行的菊花链级联被耦合。另外，设备的SCLK输入和SCLKO输出也以串行的菊花链级联排列被耦合，使得在菊花链级联中较前的设备210中的SCLKO耦合到菊花链级联中下一个设备210的SCLK输入。因此，例如，设备210a的SCLKO耦合到设备210b的SCLK输入。
注意，时钟信号在通过菊花链级联的装置传播时会产生延迟。可采用内部延迟补偿电路，如延迟锁定环(DLL)电路，来排除该延迟。
图3为示例性设备的结构示意图，其包括以串行菊花链级联排列配置的多个双端口设备310a-e。每个设备310在每个端口各包括一个SI和SO，还包括如前所述的SCLK输入和CS#输入。参考图3，设备310上第一端口的SI被标记为“SI0”，第二断口的SI被标记为“SI1”。类似的，第一端口的SO被标记为“SO0”，第二端口的SO被标记为“SO1”。每个端口的SO和SI如前所述连接于设备310之间。因此，例如，设备310a上的端口0的SO馈送到设备310b上的端口0的SI，如此等等。类似的，设备310a上的端口1的SO馈送到设备310b上的端口1的SI，如此等等。
图4为示例性设备的结构示意图，其包括以串行菊花链级联排列配置的多个单端口设备，该串行菊花链级联排列具有用于各种使能信号的输入和输出。每个设备410包含如前所述的SI、SO、CS#输入、SCLK输入。此外，每个设备410还包括输入端口使能(IPE)输入、输出端口使能(OPE)输入、输入端口使能输出(IPEQ)以及输出端口使能输出(OPEQ)。IPE输入用于向设备输入IPE信号。IPE信号由设备用来使能SI，使得IPE被确立时，信息可通过SI串行输入到设备410。类似的，OPE输入用于向设备输入OPE信号。OPE信号由设备用来使能SO，使得OPE被确立时，信息可通过SO从设备410串行输出。IPEQ和OPEQ为分别从设备输出IPE和OPE信号的输出端。IPEQ信号可以为延迟的IPE信号，或IPE信号的变型。类似的，OPEQ信号可能为延迟的OPE信号，或OPE信号的变型。CS#输入和SCLK输入耦合到不同的链接，该链接分别分配CS#和SCLK信号到如前所述的设备410a-d。
如前所述，SI以及SO从菊花链级联排列的一个设备耦合到下一个设备。此外，菊花链级联排列中的一个在前的设备410的IPEQ和OPEQ被分别耦合到菊花链级联中的下一个设备410的IPE输入和OPE输入。这种排列允许IPE和OPE信号从菊花链级联的一个设备410传送到下一个设备。
图5为示例性设备的结构示意图，其包括以串行菊花链级联排列配置的双端口设备510a-d，该串行菊花链级联排列包括用于各种使能信号的输入和输出。每个设备510包括如前所述的CS#输入、SCLK输入，以及在每个端口上包括SI、SO、IPE、OPE、IPEQ和OPEQ。端口1和端口2中的SI、SO、IPE、OPE、IPEQ和OPEQ被分别表示为S I1、SO1、IPE1、OPE1、IPEQ1和OPEQ1，以及SI2、SO2、IPE2、OPE2、IPEQ2和OPEQ2。
如上所述，各个设备510的CS#输入被耦合到单个链路以同时选择所有设备510。类似的，如上所述，各个设备510的SCLK被耦合到单个链路，以配置成同时分配时钟信号到所有设备510。并且，如上所述，SI、SO、IPE、OPE、IPEQ和OPEQ在设备间耦合，以使得菊花链级联中的一个在前设备的SO、IPEQ和OPEQ被耦合到菊花链级联中的一个在后设备的SI、IPE和OPE。例如，设备510a的SO1、SO2、IPEQ1、IPEQ2、OPEQ1和OPEQ2被分别耦合到设备510b中的SI1、SI2、IPE1、IPE2、OPE1和OPE2。
分别输入到设备510a的SI、IPE和OPE输入端的SI、IPE和OPE信号在例如存储器控制器(未示出)的控制下，被提供给设备510a。设备510d通过设备510d中的SO、IPEQ以及OPEQ输出端向存储器控制器返回数据和控制信号。
图6为示例性设备的结构示意图，其包括以串行菊花链级联排列配置的多个设备610a-d，该设备具有多个串行输入端(SI0到SIn)以及多个串行输出端(SO0到SOn)。此外，每个设备610具有如上所述的SCLK输入和CS#输入。
各个设备610所使用的串行输入端(SI0到SIn)以及串行输出端(SO0到SOn)使得信息以串行的方式分别输入和输出设备610。每个输入被分配特定的角色以输入某种类型的数据(如地址，命令，数据)和/或信号(如使能信号)到设备610。类似的，每个输出被分配特定的角色以从设备610输出某种类型的数据和信号。例如，一个或多个输入可以被分配一个能将地址信息输入到设备610的角色。类似的，例如，一个或多个输出可以被分配一个将地址信息从设备610输出的角色。
每个设备610上的串行输入端和串行输出端的数量通常取决于某些因素，例如地址线的数量，命令大小和数据宽度大小。这些因素会受到设备在特定系统应用中如何使用的影响。例如，与需要对大量信息进行数据存储的系统应用相比，需要对少量信息进行数据存储的系统应用可以采用具有较少地址线和数据线的设备，而且因此有较少的输入/输出端。
图7为描述在以串行菊花链级联排列配置的单独设备上和配置的的多个设备上执行读操作时相关的时序的时序图。参考图7，CS#被确立以选择所有的设备。通过确立IPE和将与读操作相关的时钟信息通过SI按时钟节拍输入进设备以开始读操作。示例性地，这些信息包括指示执行读操作的命令(CMD)以及指示从哪里读取数据的存储器起始地址的列地址(Col ADD)和行地址(Row ADD)。
在时间“tR”，从存储器读取所请求的数据并将之存放在包含在设备中的特定内部数据缓存器中。tR的长度通常由包含存储器的单元的特性决定。在时间tR后，OPE被确立以使得数据从内部数据缓存器通过SO串行传输到菊花链级联的下一个设备。示例性地，在SLCK的上升沿，数据从位于SO输出端的内部缓存中串行输出。将从位于菊花链级联的设备所输出的数据延迟一个时钟周期那么长以控制例如与传播控制信号(如IPE以及OPE)相关的延迟时间(latency)。正如将要描述的，采用时钟同步锁存器执行延迟时间控制。
闪存核心架构实施中的级联存储设备的一些操作实例显示在下列表1中。表1列出了目标设备地址(TDA)，可能的操作(OP)码以及列地址，行/体地址的对应状态，以及输入数据。
表3命令集
在本发明的一些实施例中，在图1-6中所显示的系统的各个设备可拥有特有的设备识别符，以用作串行输入数据中的目标设备地址(tda)。在接收串行输入数据时，闪存设备分析串行输入数据中的目标设备地址，并通过关联目标设备地址与设备的特有的设备识别号来判断设备是否是目标设备。
表2显示了根据本发明的实施例(包括结合图1-6所描述的系统)的输入数据流的较佳输入顺序。命令、地址，以及数据，从最高有效位开始串行地移进或移出每个存储设备。
参考图4，设备410a-d可以在输入端口使能(IPE)为高时利用在串行时钟(SCLK)上升沿所采样的串行输入信号(SIP)进行操作。命令序列以单字节的目标设备地址(“tda”)和单字节的操作码(也可替换地称为命令码(表1中的“cmd”))开始。通过在串行输入信号的最高有效位中采用单字节目标设备地址作为起始，设备可在处理所收到的任何额外的输入数据前，先分析目标地址域。如果存储设备并非目标设备，则可在处理前传送该串行输入数据到另一个设备，从而节省额外的处理时间和资源。
表2字节模式下的输入序列
在单字节的cmd码之后，将单字节TDA移位到设备中。最高有效位(MSB)从SIP开始并于串行时钟(SCLK)的上升沿锁存各个位。取决于命令，单字节命令码之后可跟随列地址字节、行地址字节、体地址字节，数据字节，和/或组合或空白。
图8为描述与在串行菊花链级联排列中所配置的设备间传送的数据有关的时序的时序图。如上所述，确立CS#以选择设备。通过确立IPE以及在连续的SCLK的上升沿将时钟数据按时钟节拍送入设备，信息被输入到串行菊花链级联排列中的第一个设备。IPE在不到一个周期的时间内通过第一设备传播到第二设备。这使得信息在按时钟节拍进入第一设备后的一个周期内从第一设备的SO按时钟节拍进入第二设备的SI。这一过程在串行菊花链级联的连续设备中重复进行。因此，例如，在从数据在第一设备的锁存点算起的SCLK的第三个上升沿时，将信息输入到串行菊花链级联中的第三设备。
图9为单端口设备中的示例性串行输出控制逻辑900的框图。逻辑900包括用于IPE的输入缓存器902、用于SI(SIP)的输入缓存器904、用于OPE的输入缓存器906、输入锁存控制器908、串行至并行寄存器910、输出锁存控制器912、数据寄存器914、地址寄存器916、命令解释器918、选择器920、页缓存器924、逻辑或(OR)门926、输出缓存器928、选择器930以及存储器950。
输入缓存器902是一种传统的低电压晶体管到晶体管逻辑(LVTTL)缓存器，它被配置成缓存馈送给设备位于缓存器902的输入端的IPE信号的状态。缓存器902的输出提供给输入锁存控制器908，它锁存IPE信号的状态并向输入缓存器904和选择器920提供IPE信号的锁存的状态。输入缓存器904是一种LVTTL缓存器，它被配置成缓存通过SI输入提供给设备的信息。输入缓存器904由输入锁存控制器908使能。当被使能时，提供给SI输入的信息由缓存器908传送到串行至并行寄存器910以及选择器930的一个输入。当由输入锁存控制器908所提供的IPE信号的锁存的状态显示IPE信号被确立时，输入缓存器904被使能。提供给串行至并行寄存器910的信息由寄存器910从串行形式转换为并行形式。串行至并行寄存器910的输出提供给数据寄存器914，地址寄存器916以及命令解释器918。
数据寄存器914以及地址寄存器916分别保存通过SI提供给设备的数据以及地址信息。命令解释器918被配置成解释通过SI输入到设备的命令。这些命令用于进一步控制设备的操作。例如，“写存储器”命令可被用于令设备将包含于数据寄存器914的数据写入位于设备中经由地址寄存器916所指定地址的存储器950。
输入缓存器906为LVTTL缓存器，它被配置成缓存提供给设备的OPE输入的OPE信号。缓存器906的输出被传送到用于锁存OPE信号的状态的输出锁存控制器912。输出锁存控制器输出锁存的OPE信号状态到或门926。或门926为传统的逻辑或门，其输出被用于使能/禁止输出缓存器928的输出。
选择器920为传统的2选1多路复用器，它通过信号DAISY_CHAIN从两个输入中选择其一作为输出。如前所述，这些输入之一为从输入锁存控制器908所得到的IPE信号的锁存状态。另一个输入被设定为逻辑低状态。信号DAISY_CHAIN显示设备是否以串行菊花链级联排列连接到一个或多个其它设备。示例性地，如果设备以串行菊花链级联排列连接到一个或多个其它设备，该信号被确立。确立DAISY_CHAIN信号使得提供给选择器920的IPE信号的锁存状态从选择器920输出。当DAISY_CHAIN信号未被确立时，输入到选择器920的逻辑低状态从选择器920被输出。
页缓存器924为传统的数据缓存器，它被配置为保存从存储器950读得的信息。选择器930为传统的2选1多路复用器，通过信号ID_MATCH从两个输入中选择一个作为输出。选择器930的一个输入由页缓存器924的输出提供，另一个输入由SI输入缓存器904的输出提供。选择器930的输出提供给输出缓存器928。信号ID_MATCH指示通过SI传送到设备的特定命令是否寻址(addressed)到该设备。如果该命令寻址到设备，ID_MATCH被确立以使得页缓存器924的输出从选择器930输出。如果ID_MATCH未被确立，则从SI缓存器904得到的输出(即，输入到设备的SI信号的状态)从选择器930输出。
存储器950为传统的寄存器，它被配置成保存数据。存储器950可以是包含多个单元的随机存取存储器(RAM)，如静态RAM(SRAM)，动态RAM(DRAM)或闪存单元，其可使用通过SI输入到设备的地址进行寻址。
在操作时方面，一个确立的IPE信号由输入缓存器902进行缓存并被传送到输入锁存控制器908，该控制器锁存所确立的IPE的状态。这一锁存状态提供给选择器920以及输入缓存器904，以使能该缓存器904。输入至输入缓存器904的命令、地址以及数据信息然后被传送到用于将信息从串行形式转换到并行形式的串行至并行寄存器910，并分别将命令、地址以及数据信息提供给命令解释器918、地址寄存器916和数据寄存器914。缓存器904的输出也被提供给选择器930。如果ID_MATCH未被确立，缓存器904的输出会出现在选择器930的输出，该输出被提供给输出缓存器928的输入。如果DAISY_CHAIN被确立，IPE的锁存状态会出现在选择器920的输出，并提供给或门926的第一输入。或门926传递IPE的状态到输出缓存器928以使能输出缓存器928。这又将允许输入到SI输入端的信息从设备的SO输出。
通过确立OPE以及ID_MATCH，将来自页缓存器924的数据从设备输出。详细的说，所确立的OPE的状态提供给输入缓存器906，该缓存器又提供该状态到用于锁存该状态的输出锁存控制器912。锁存的所确立的状态被提供给或门926的第二输入，或门926输出信号以使能输出缓存器928。确立ID_MATCH使能页缓存器924的输出出现在选择器930的输出。选择器930的输出被提供给所使能的输出缓存器928，该缓存器从设备的SO输出端将数据输出该设备。
注意，如果DAISY_CHAIN未被确立，输出缓存器928仅被OPE使能。这将允许该设备在非菊花链串行级联结构中使用。
图10为双端口设备中的示例性串行输出控制逻辑1000的框图。对于每个端口，该输入和控制路径逻辑1000包括IPE输入缓存器1002、SI输入缓存器1004、OPE输入缓存器1006、输入锁存控制器1008、串行到并行寄存器1010、输出锁存控制器1012、数据寄存器1014、地址寄存器1016、命令解释器1018、选择器1020、页缓存器1024、逻辑或门1026、输出缓存器1028和选择器1030，它们分别与上述的IPE输入缓存器902、SIP输入缓存器904、OPE输入缓存器906、输入锁存控制器908、串行至并行寄存器910、输出锁存控制器912、数据寄存器914、地址寄存器916、命令解释器918、选择器920、页缓存器924、逻辑或门926、输出缓存器928和选择器930相同。
图11为与此处所描述的技术一同使用的串行输出控制逻辑1100的另一个实施例的详细框图。逻辑1100包括SI输入缓存器1104、IPE输入缓存器1106、OPE输入缓存器1108、SCLK输入缓存器1110、逻辑与(AND)门1112和1114、锁存器1116、1118、1120和1122、选择器1124和1130、逻辑或门1126和SO输出缓存器1128。缓存器1104、1106、1108和1110为传统的LVTTL缓存器，分别配置为缓存被输入到设备中的SI、IPE、OPE和SCLK信号。
与门1112被配置为当IPE被确立时，将输入到SI的信息输出到锁存器1116。锁存器1116被配置为当缓存器1110提供时钟信号(SCLK)时，锁存该信息。DATA_OUT表示从包含在设备内存储器(未示出)所读取的数据的状态。与门1114被配置为当OPE被确立时，输出DATA_OUT的状态。与门1114的输出提供给锁存器1118，所述的锁存器1118被配置为当缓存器1110提供时钟信号时锁存DATA_OUT的状态。缓存器1106被配置为缓存提供给设备的IPE信号。缓存器1106的输出被锁存器1120锁存。类似的，缓存器1108被配置为缓存提供给设备的OPE信号。锁存器1122被配置为锁存由缓存器1108所输出的OPE的状态。选择器1124和1130为传统的2选1多路复用器，各包含两个输入。选择器1124的输入通过上述的ID_MATCH信号被选择从选择器1124作为输出。一个输入被提供由锁存器1118所维持的DATA_OUT的锁存状态。当ID_MATCH被确立时，这一输入被选择从选择器1124输出。另一输入被提供由锁存器1116所维持的SI的锁存状态。当ID_MATCH未被确立时，这一输入被选择从选择器1124输出。
选择器1130的输入通过上述的DAISY_CHAIN信号被选择从选择器1130输出。选择器1130的一个输入被提供由锁存器1120所维持的IPE的锁存状态，而另一个输入连接到逻辑0。当DAISY_CHAIN被确立时，IPE的锁存状态被选择作为选择器1130的输出。类似的，当DAISY_CHAIN未被确立时，逻辑0被选择从选择器1130的输出。
或门1126为传统的逻辑或门，它被配置为向输出缓存器1128提供使能/禁止信号。或门1126被提供选择器1130的输出，以及由锁存器1122所维持的OPE的锁存状态。这两个输出的任一个可被用于向缓存器1128提供时能信号以使能该缓存器的输出。缓存器1128为传统的缓存器，它用来缓存输出信号SO。如上所述，缓存器1128通过或门1126的输出被使能/禁止。
在操作方面，当IPE被确立时，通过SI被输入到设备的信息被提供给锁存器1116。示例性地，锁存器1116在IPE被确立后的SCLK的第一向上转变时锁存该信息。类似的，锁存器1120在这次SCLK转变时锁存IPE的状态。假设ID_MATCH未被确立，锁存器1116的输出通过选择器1124被提供给缓存器1128。类似的，确立的IPE从缓存器1106被传送到锁存器1120，在锁存器1120中也示例性地在SCLK的第一向上转变时进行锁存。假设DAISY_CHAIN被确立时，IPE的锁存状态被提供到选择器1130的输出，并被传送到或门1126以向缓存器1128提供使能信号。接着，SI的锁存状态通过缓存器1128从设备传出作为输出SO。
当DAISY_CHAIN未被确立时，选择输入到选择器1130的逻辑0，从选择器1130输出逻辑0。这有效地禁止了IPE使能缓存器1128。
示例性地，在OPE被确立后的SCLK的下一个向上转变时，OPE的所确立的状态被锁存在1122，以及DATA_OUT的状态被锁存在锁存器1118。假设ID_MATCH被确立，DATA_OUT的锁存状态被选择器1124选择并被加到缓存器1128的输入。同时，从锁存器1122得到的OPE的锁存的所确立的状态通过或门1126传送到使能缓存器1128，这使得DATA_OUT的锁存状态从设备输出作为输出SO。
图12为以串行菊花链级联排列配置以及包括示例性的串行输出控制逻辑的设备的示例性结构框图。该排列包括三个设备1210，其如前所述被配置成菊花链级联中的一个在先设备的输出端与菊花链级联中的下一个设备的输入端相耦合。信息和数据从一个设备到下一个设备的传送过程参考下面的图13进行描述。
图13为用于说明在图12中所描述设备的输入和输出相关时序的示例性时序图。具体来说，关于将在每个设备1210的SI输入端所输入的信息传送到设备1210的SO输出端，该图描述了各设备中的串行输出控制逻辑1100的操作。
参考图11、12和13，假设DAISY_CHAIN被确立。当在设备1210a确立IPE时，如前所述在设备SI输入端的数据通过设备的串行输出控制逻辑1100传送到设备1210a的SO输出端。详细的，在IPE被确立后的每个SCLK上升沿，数据被示例性地按时钟节拍输入进设备1210a中。如前所述IPE的信息和状态通过逻辑1100传播，并分别在设备的SO和IPEQ输出端离开设备1210a。这些输出在图中分别用S1和P1表示。如前所述，这些输出被提供给设备1210b的SI和IPE输入，通过设备1210b的串行输出控制逻辑1100，并在一个时钟周期后自设备1210b的SO和IPEQ输出端从设备1210b输出。这些输出在图中分别用S2和P2表示。类似的，设备1210b的SO和IPEQ输出分别被提供给设备1210c的SI和IPE输入，通过设备1210c的串行输出控制逻辑1100，并在一个时钟周期后分别从设备的SO和IPEQ输出端从设备1210c输出。这些输出在图中分别用S3和P3表示。
在如上所述的菊花链级联排列中，对于SDR操作在菊花链级联中的信号输出延迟时间(latency)可以采用下面的公式确定：
output_latency＝N*clock_cycle_time
其中：
“output_latency”是数据的输出延迟时间，
“N”是菊花链级联排列中的设备的数量，以及
“clock_cycle_time”是时钟操作的时钟周期时间。
例如，假设图12中所描述的菊花链级联的clock_cycle_time为10纳秒。对于在设备1210c中的SO的数据，总输出延迟时间为3*10纳秒或30纳秒。
在DDR操作的例子中，输出延迟时间可以通过如下方式决定：
output_latency＝N*(clock_cycle_time/2)
在DDR操作中，时钟的两沿都可作为输入数据的锁存点和输出数据的改变点。因此，总的延迟时间是SDR操作中延迟时间的一半。
注意，在上述的说明中，对于SDR操作输入到设备1210中的信息在一个时钟周期后输出，对于DDR操作在半个周期后输出。引入此类延迟以提供启动输出缓存器1128所需的时间。
图14为用于将菊花链级联中的第一设备1450a的存储器所存储的数据传送到菊花链级联中的第二设备1450b的逻辑1400的框图。逻辑1400包括数据输出寄存器1402，OPE输入缓存器1404，SCLK输入缓存器1406，与门1408，数据输出锁存器1410，OPE状态锁存器1412，选择器1414，SO输出缓存器1416以及OPEQ输出缓存器1418。
数据输出寄存器1402为传统的寄存器，它被配置为存储自包含于设备1450中的存储器所读取的数据。寄存器1402示例性地为并行至串行数据寄存器，它以并行方式从存储器加载数据并将数据串行传输到门1408的输入端。SCLK提供了寄存器1402用来传送数据到门1408时所采用的时钟信号。如所示，数据寄存器1402被配置为保存包括位D0到D7的字节数据，其中D0为字节中的最低有效位(LSB)，而位D7为字节中的最高有效位(MSB)。寄存器1402以并行方式从存储器加载一字节宽度的数据。该数据从最高有效位开始从寄存器移出并以串行方式逐位地提供给门1408的输入。
缓存器1404和1406为传统的LVTTL缓存器，分别用于缓存输入信号OPE和SCLK。OPE信号从缓存器1404的输出(OPEI)传送到门1408。将SCLK信号从缓存器1406的输出传送到数据输出寄存器1402，以及锁存器1410和1412，以向这些组件提供时钟。
门1408为传统的逻辑与门，它被配置为当OPE被确立时传送数据输出寄存器1402的输出(DATA_OUT)到锁存器1410。门1408的输出被表示为“DBIT”。锁存器1410和1412为传统的锁存器，它被配置为分别锁存DBIT和OPE信号的状态。选择器1414为传统的2选1多路复用器，它由信号ID_MATCH控制。其中一个数据输入为DBIT的锁存状态。当ID_MATCH被确立时，这一状态从选择器1414输出。另一输入为通过设备1450a的SI传输到该设备的串行数据(SI0)。当ID_MATCH未被确立时，这一信息从选择器1414中输出。
缓存器1416和1418为传统的缓存器，它们被配置为分别缓存选择器1414和锁存器1406的输出。缓存器1416的输出作为SO(SO0)离开设备1450a以及缓存器1418的输出作为OPEQ(OPEQ0)离开设备1450a。
图15为与采用逻辑1400将一字节宽度的数据从包含在设备1450a的存储器传送到设备1450b的示例性时序相关的时序图。参考图14和15，在OPE于输入缓存器1404提供给设备1450a后不久，OPEI被确立。OPEI被提供给门1408以使能当前位于数据输出寄存器1402的D7的数据在SCLK的下一个上升沿在锁存器1410中被锁存。此外，该SCLK的下一个上升沿令数据右移进数据输出寄存器，以使得D6的数据移动到D7，D5的数据移动到D6，依此类推。锁存器1410的输出出现在选择器1414，假设ID_MATCH被确立，选择器1414输出数据的锁存状态到缓存器1416。缓存器1416将这一锁存状态作为SO0从设备1450a输出，SO0被提供给菊花链级联中的下一个设备的SI输入(SI1)。同时，同样在OPE被确立后的第一时钟的上升沿，OPE的状态在锁存器1412中被锁存。锁存器1412的输出被传送到缓存器1418，该缓存器将OPE的锁存状态作为OPEQ(OPEQ0)从设备1450a输出，该OPEQ被提供给菊花链级联中的下一个设备1450b的OPE输入(OPE1)。对比特位D6到D0重复上述过程。
虽然已经参照本发明的较佳实施例特别显示与描述本发明，但本领域的技术人员应当了解到在形式与细节上可以进行的各种变化，而不脱离所附权利要求所要保护的范围。

Claims (12)

1.一种半导体设备，包括：
存储器；
用于在数据输入端口接收输入数据和传输输出数据到输出端口的第一电路；
用于接收输入时钟信号的第二电路，第一电路与输入时钟信号同步地接收输入数据；
用于接收第一输入使能信号和输出第二输入使能信号的第三电路；
用于接收输出端口使能输入信号的输出端口使能输入，当该输出端口使能输入信号在一段时间内被设置为第一逻辑电平时，该输出端口使能输入信号被用于使得存储设备能够发送串行输出数据到外部设备；以及
用于输出输出端口使能输出信号的输出端口使能输出。
2.根据权利要求1所述的半导体设备，其中所述第三电路被配置为接收第一输入使能信号以用于所述数据输入端口和所述存储器之间的数据传输。
3.根据权利要求1所述的半导体设备，其中所述第二输入使能信号源于所述第一输入使能信号。
4.根据权利要求1所述的半导体设备，其中所述输入数据包括串行数据，所述第一电路被配置为：
转换串行数据为并行数据并传输转换后的数据到存储器；或者
将从存储器得到的并行数据转换为串行数据。
5.根据权利要求1所述的半导体设备，其中所述第三电路被配置为在输入端口接收可执行指令以控制输入数据和输出数据到存储器和来自存储器的传输。
6.根据权利要求5所述的半导体设备，还包括设备识别号。
7.根据权利要求6所述的半导体设备，其中所述第三电路还被配置为控制：
响应于目标设备地址而对存储器的访问，所述目标设备地址与和设备相关的设备识别号相应，所述目标设备地址包含在输入数据的目标设备地址字段中；或者
数据传输到所述存储器中由输入数据的地址字段所识别的位置。
8.根据权利要求1所述的半导体设备，其中所述存储器、所述第一电路和所述第三电路位于具有单面焊盘体系结构的单个封装内。
9.根据权利要求1所述的半导体设备，其中所述存储器包括非易失性存储体。
10.根据权利要求9所述的半导体设备，其中所述非易失性存储体包括闪存体。
11.一种控制数据在链接接口与半导体设备中具有存储体的存储器之间传输的方法，该方法包括：
接收输入数据流；
接收第一输入使能信号；
接收时钟输入信号；
使能响应于第一输入使能信号对所接收到的输入数据的处理，以在存储器中存储数据或从存储器访问数据；
发送源于第一输入使能信号的第二输入使能信号；
发送输出数据流；以及
接收输出端口使能输入信号，当该输出端口使能输入信号在一段时间内被设置为第一逻辑电平时，该输出端口使能输入信号使得存储器能够发送串行输出数据到外部设备。
12.根据权利要求11所述的方法，还包括：
解析输入数据流以提取设备地址、命令、以及存储体的存储体地址。
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