JPH07319755A - 複数ポートメモリ - Google Patents

Abstract

(57)【要約】 【目的】 多数のポートから同時にメモリアクセスを行
っても連続データ転送時の速度低下を生じることの無い
複数ポートメモリを提供する。 【構成】 データを格納するエリアが一定のデータ量Ｄ
毎に異なったメモリバンクとなるように２Ｄを周期とす
るインタリーブ構成を行なうための２個のメモリバンク
Ａ，Ｂを設けると共に、データ量Ｄ毎に全メモリバンク
をアクセスする位相が衝突しないように、制御部Ｃ０に
よってメモリバンク選択部Ｓ０，Ｓ１を制御し、メモリ
バンクＡ，Ｂのうち使用する１個のメモリバンクを選択
して、外部装置Ｅ０，Ｅ１との入出力インタフェース部
Ｉ０，Ｉ１に接続切替えする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数のＣＰＵ、複数の
Ｉ／Ｏデバイスの間でデータ交換を行なうための複数の
入出力ポートを有するメモリに関するもので、特に装置
内で多量の連続データ転送がなされるマルチメディア処
理装置でのバッファ等に利用される複数ポートメモリに
関するものである。

【０００２】

【従来の技術】従来のこの種の複数ポートメモリの構成
を図２に示す。同図は２つのシステムバスＢａ，Ｂｂを
介する外部装置Ｅａ，Ｅｂからのアクセスにより、メモ
リＭａを競合アクセスする構成である。

【０００３】従来の複数ポートメモリは、内部にメモリ
使用権調停部Ｃａ，メモリ選択部Ｓａ，各システムバス
Ｂａ，Ｂｂに対応する入出力インタフェース部Ｉａ，Ｉ
ｂを備え、複数のシステムバスＢａ，Ｂｂからの同時メ
モリアクセスの発生に対して、メモリ使用権調停部Ｃａ
により先着順等の選択規律に従って１つのシステムバス
のみに使用権を与えていた。

【０００４】例えば、システムバスＢａを介する外部装
置Ｅａからのアクセス要求の方がシステムバスＢｂを介
する外部装置Ｅｂからのアクセス要求より早かったとす
ると、メモリ使用権調停部ＣａによってシステムバスＢ
ａの入出力インタフェースＩａとメモリＭａとがメモリ
選択部Ｓａにより接続され、他のシステムバスＢｂから
のデータアクセスを遅延させていた。

【０００５】図３は前述した従来例の複数ポートメモリ
におけるメモリアクセスタイミング例を示した図であ
る。このタイミングは、システムバスＢａに接続された
外部装置Ｅａからはアドレス００００（ｈｅｘ）を先頭
として８ワードのデータを、またシステムバスＢｂに接
続された外部装置Ｅｂからはアドレス００１０（ｈｅ
ｘ）を先頭として８ワードのデータをそれぞれ連続読み
出しした場合のものである。ここで、外部装置Ｅａ，Ｅ
ｂにおけるデータ転送のアクセス開始点はそれぞれＰ
ａ，Ｐｂである。また、図中の数字はアクセスしている
データのアドレスを示すものである。図からも明らかな
ように、外部装置Ｅａがデータ転送を行なっているとき
には外部装置Ｅｂのアクセスは遅延され、逆に外部装置
Ｅｂがデータ転送を行なっているときには外部装置Ｅａ
のアクセスが遅延されている。

【０００６】

【発明が解決しようとする課題】しかしながら、前述し
た従来の複数ポートメモリでは、１つのポートからのメ
モリアクセス中は、各アクセスサイクル毎に他のポート
からのアクセスを遅延させるものであるから、ポート数
が増加し、多くの外部装置が同時にメモリアクセスを行
った場合には、競合待ちのために各メモリアクセスサイ
クルが長くなり、連続したデータ転送の速度が低下する
という問題点があった。

【０００７】本発明の第１の目的は上記の問題点に鑑
み、多数のポートから同時にメモリアクセスを行っても
連続データ転送時の速度低下を生じることの無い複数ポ
ートメモリを提供することにある。また、第２の目的は
メモリバンクへのアクセス処理における接続切替え制御
を簡略化した複数ポートメモリを提供することにある。
第３の目的は、データ転送の開始時における位相調整の
ための遅延以外にはアクセス競合が発生しない複数ポー
トメモリを提供することにある。さらに第４の目的は、
外部装置においてメモリをアクセスして得たデータの編
集処理を行う必要のない複数ポートメモリを提供するこ
とにある。

【０００８】

【課題を解決するための手段】本発明は上記の目的を達
成するために請求項１では、ｎ個の外部装置との入出力
インタフェース部を有する複数ポートメモリに対して、
データを格納するエリアがバイト／ワード等の一定のデ
ータ量Ｄ毎に異なったメモリバンクとなるようにデータ
量Ｄ×ｎを周期とするインタリーブ構成を行なうための
ｎ個のメモリバンクを設けると共に、前記一定のデータ
量Ｄ毎に前記全メモリバンクをアクセスする位相が衝突
しないように、制御部によって前記メモリバンクと同数
のメモリバンク選択部を制御し、前記ｎ個のメモリバン
クのうち使用する１個のメモリバンクを選択して前記入
出力インタフェース部に接続切替えするように構成し
た。

【０００９】また、請求項２では、データ転送速度の比
がｉ：ｊである第１及び第２の外部装置に接続される入
出力インタフェース部を有する複数ポートメモリに対し
て、データを格納するエリアが一定のデータ量Ｄ毎に異
なったメモリバンクとなるように、データ量Ｄ×（ｉ＋
ｊ）を周期とするインタリーブ構成を行なうための（ｉ
＋ｊ）個のメモリバンクを設けると共に、前記一定のデ
ータ量Ｄ毎に前記全メモリバンクをアクセスする位相が
衝突しないように、制御部によって前記メモリバンクと
同数のメモリバンク選択部を制御し、前記（ｉ＋ｊ）個
のメモリバンクのうち使用する１個のメモリバンクを選
択して第１の合成分配部及び第２の合成分配部に接続切
り替えし、さらに前記第１の合成分配部においては前記
ｉ個のメモリバンク選択部を介してアクセスして得たデ
ータを合成して前記第１の外部装置に対する入出力イン
タフェース部へ転送すると共に、前記第２の合成分配部
においては前記ｊ個のメモリバンク選択部を介してアク
セスして得たデータを合成して前記第２の外部装置に対
する入出力インタフェース部へ転送するように構成し
た。

【００１０】また、請求項３では、データ転送速度の比
がＳ1 ：Ｓ2 ：…：Ｓn であるｎ個の外部装置との入出
力インタフェース部を有する複数ポートメモリに対し
て、データを格納するエリアが一定のデータ量Ｄ毎に異
なったメモリバンクとなるように、データ量Ｄ×（Ｓ1
＋Ｓ2 ＋…Ｓn ）を周期とするインタリーブ構成を行な
うための（Ｓ1 ＋Ｓ2 ＋…Ｓn ）個のメモリバンクを設
けると共に、前記一定のデータ量Ｄ毎に前記全メモリバ
ンクをアクセスする位相が衝突しないように、制御部に
よって前記メモリバンクと同数のメモリバンク選択部を
制御し、前記メモリバンクのうち使用する１個のメモリ
バンクを選択して各メモリバンク制御部に対応する合成
分配部に接続切替えし、さらに各合成分配部において
は、Ｓ1 個のメモリバンク選択部を介してアクセスして
得たデータ、それ以外のＳ2 個のメモリバンク選択部を
介してアクセスして得たデータのように各外部装置の転
送速度に比例した個数の排他的メモリバンク選択部を介
してアクセスして得たデータを合成して、それぞれデー
タ転送速度に応じた外部装置に対する入出力インタフェ
ース部に転送するように構成した。

【００１１】また、請求項４では、請求項１、２又は３
記載の複数ポートメモリにおいて、前記制御部が、外部
装置からの連続的なメモリアクセス要求に対して、所定
の開始アドレス（第ｍアドレス）に対応する第ｋのメモ
リバンクのアドレスにアクセスし、第（ｍ＋１）アドレ
スに対応する第（ｋ＋１）のメモリバンク上のアドレス
から、第（ｍ＋ｐ−ｋ）アドレスに対応する第ｐのメモ
リバンク上のアドレスまで順次アクセスし、第（ｍ＋ｐ
−ｋ＋１）アドレスに対応する第１のメモリバンクか
ら、第（ｍ＋ｐ−ｋ＋ｐ）アドレスに対応する第ｐのメ
モリバンクまでにアクセスし、以降所定の終了アドレス
に至るまで同様にメモリアクセスを繰り返すように各メ
モリバンク選択部を制御するように構成した。

【００１２】また、請求項５では、請求項１、２又は３
記載の複数ポートメモリにおいて、前記制御部が、一の
外部装置からのアクセス要求に対するメモリアクセス制
御中に他の外部装置からのアクセス要求があった際に、
該要求を遅延させることによってメモリバンクアクセス
の位相を調整するように構成した。

【００１３】また、請求項６では、請求項２又は３記載
の複数ポートメモリにおいて、前記合成分配部が、前記
各メモリバンク選択部によりアクセスして得たデータ
を、連続アドレスとなるように合成して対応する入出力
インタフェース部に転送するように構成した。

【００１４】

【作用】本発明の請求項１記載の複数ポートメモリによ
れば、ｎ個のメモリバンクによりメモリインタリーブが
構成され、またｎ個のメモリバンク選択部のそれぞれに
よってアクセスされるメモリのアドレスに応じて使用す
るメモリバンクが１つ選択される。このとき、制御部に
より前記各メモリバンク選択部が常に排他的なメモリバ
ンクを選択するよう制御され、一のメモリバンクに対す
る複数の外部装置からの同時アクセスが防止される。さ
らに、各入出力インタフェース部に接続された外部装置
が異なったメモリバンク選択部を通じてメモリに対して
連続したデータ転送を行う場合には、前記各外部装置の
転送速度が同じであれば、前記メモリインタリーブの単
位毎にそれぞれ異なったメモリバンクが選択され、各外
部装置からのメモリアクセスはいづれも競合によるアク
セス待ちが発生せず、連続転送時の速度が低下されるこ
とがない。

【００１５】また、請求項２記載の複数ポートメモリに
よれば、（ｉ＋ｊ）個のメモリバンクによりメモリイン
タリーブが構成され、また（ｉ＋ｊ）個のメモリバンク
選択部のそれぞれによってアクセスされるメモリのアド
レスに応じて使用するメモリバンクが１つ選択される。
このとき、制御部により前記各メモリバンク選択部が常
に排他的なメモリバンクを選択するよう制御され、一の
メモリバンクに対する複数の外部装置からの同時アクセ
スが防止される。各入出力インタフェース部に接続され
た外部装置が異なったメモリバンク選択部を通じてメモ
リに対して連続したデータ転送を行う際、各入出力イン
タフェース部に接続された各外部装置の転送速度が異な
る場合には、各入出力インタフェース部とメモリバンク
選択部との間に設けられた合成分配部によって、複数個
のメモリバンク選択部の合成入出力データの順序入れ替
えが行われ、複数個の入出力インタフェース部に分配さ
れる。これにより、各外部装置からのメモリアクセスは
いづれも競合によるアクセス待ちが発生せずに並行して
行われ、連続転送時の速度が低下されることがない。

【００１６】また、請求項３記載の複数ポートメモリに
よれば、（Ｓ1 ＋Ｓ2 ＋…Ｓn ）個のメモリバンクによ
りメモリインタリーブが構成され、また（Ｓ1 ＋Ｓ2 ＋
…Ｓn ）個のメモリバンク選択部のそれぞれによってア
クセスされるメモリのアドレスに応じて使用するメモリ
バンクが１つ選択される。このとき、制御部により前記
各メモリバンク選択部が常に排他的なメモリバンクを選
択するよう制御され、一のメモリバンクに対する複数の
外部装置からの同時アクセスが防止される。各入出力イ
ンタフェース部に接続された外部装置が異なったメモリ
バンク選択部を通じてメモリに対して連続したデータ転
送を行う際、各入出力インタフェース部に接続された各
外部装置の転送速度が異なる場合に、各入出力インタフ
ェース部とメモリバンク選択部との間に設けられた合成
分配部によって、複数個のメモリバンク選択部の合成入
出力データの順序入れ替えが行われ、複数個の入出力イ
ンタフェース部に分配される。これにより、各外部装置
からのメモリアクセスはいづれも競合によるアクセス待
ちが発生せずに並行して行われ、連続転送時の速度が低
下されることがない。

【００１７】また、請求項４記載の複数ポートメモリに
よれば、開始アドレス（第ｍアドレス）から連続的なメ
モリアクセスを行う際に、第ｍアドレスに対応する第ｋ
のメモリバンクから第ｐのメモリバンクまで順次アクセ
スが行われた後、第１のメモリバンクに戻り、該第１の
メモリバンクから第ｐのメモリバンクへ向かって順次ロ
ーテーションしてアクセスが行われる。これにより、メ
モリバンクへのアクセス処理における接続切替え制御が
簡略化される。

【００１８】また、請求項５記載の複数ポートメモリに
よれば、一の外部装置からのアクセス要求に対するメモ
リアクセス制御中に、他の外部装置からのアクセス要求
があった際には、制御部によって前記他の外部装置から
のアクセス要求が遅延されてメモリバンクアクセスの位
相が調整される。この後、メモリバンクアクセスの位相
整合がとれた時点から前記双方の外部装置からのメモリ
アクセスが並行して行われる。これにより、データ転送
の開始時における位相調整のための遅延以外にはアクセ
ス競合が発生しない。

【００１９】また、請求項６記載の複数ポートメモリに
よれば、各メモリバンク選択部によってメモリバンクを
アクセスして得たデータは、合成分配部によって連続ア
ドレスとなるように合成された後、対応する入出力イン
タフェース部に転送される。

【００２０】

【実施例】以下、図面に基づいて本発明の一実施例を説
明する。図１は本発明の第１の実施例の複数ポートメモ
リを示す構成図である。図において、１は複数ポートメ
モリで、メモリインタリーブを構成するメモリバンクＡ
及びメモリバンクＢと、入出力インタフェース部Ｉ０，
Ｉ１、並びにそれぞれがメモリバンクＡ及びメモリバン
クＢのどちらかを選択して入出力部インタフェース部Ｉ
０，Ｉ１に接続する２個のメモリバンク選択部Ｓ０，Ｓ
１、及びこれら２個のメモリバンク選択部Ｓ０，Ｓ１を
排他的なメモリバンクを選択するよう制御する制御部Ｃ
０を備えている。ここで、制御部Ｃ０はＣＰＵから構成
され、メモリバンク選択部Ｓ０，Ｓ１は電子スイッチ等
から構成される。

【００２１】入出力インタフェース部Ｉ０，Ｉ１は、シ
ステムバスＢ０，Ｂ１を通じてそれぞれ外部装置Ｅ０，
Ｅ１と接続されている。システムバスＢ０，Ｂ１は、同
じ速度でデータ転送を行なうものである。また、ここで
メモリバンクＡ，Ｂを構成するメモリとしては、シンク
ロナスＤＲＡＭ、ラムバスＤＲＡＭ等を用いてもよい。

【００２２】図４に本実施例におけるメモリインタリー
ブの構成を示す。図に示すように、メモリバンクＡとメ
モリバンクＢは、１ワード毎にインタリーブされてお
り、アドレス００００（ｈｅｘ）を開始アドレスとし
て、偶数アドレスのワードはメモリバンクＡ上に設定さ
れ、奇数アドレスのワードはメモリバンクＢ上に設定さ
れている。

【００２３】図５は、Ｐ０の時点において、外部装置Ｅ
０によって開始アドレス００００（ｈｅｘ）より転送長
８ワードの連続データ読み出しを行ない、Ｐ１の時点に
おいて、外部装置Ｅ１によって開始アドレス０００８
（ｈｅｘ）より転送長８ワードの連続データ読み出しを
行なう場合の動作タイミングを示した図である。

【００２４】この場合、外部装置Ｅ０がＰ０の時点で偶
数アドレス００００に対してアクセス要求を行なうと、
制御部Ｃ０の制御に基づいて、メモリバンク選択部Ｓ０
によって入出力インタフェース部Ｉ０の接続がメモリバ
ンクＡに切り替えられ、メモリバンクＡに対するメモリ
アクセスが行なわれる。次のアドレス０００１に対する
データアクセスは、制御部Ｃ０の制御に基づいてメモリ
バンク選択部Ｓ０により入出力インタフェース部Ｉ０の
接続がメモリバンクＢに切り替えられ、メモリバンクＢ
に対して行なわれる。以下同様に、メモリバンクＡに対
するアクセスとメモリバンクＢに対するアクセスが交互
に切り替えられる。

【００２５】一方、既に外部装置Ｅ０が転送実行中であ
るＰ１の時点で、外部装置Ｅ１が偶数アドレス００１０
に対してアクセス要求を行なうと、メモリバンク切替え
の位相調整のため、制御部Ｃ０によりしばらく遅延させ
られた（ｗａｉｔ）後、外部装置Ｅ０からのメモリアク
セスが奇数アドレス０００１になった時点で、制御部Ｃ
０によりメモリバンク選択部Ｓ１によって入出力インタ
フェースＩ１の接続がメモリバンクＡに切り替えられ
る。これにより、外部装置Ｅ１はメモリバンクＡに対す
るメモリアクセスを行なう。外部装置Ｅ１の場合も以下
同様に、メモリバンクＡに対するアクセスとメモリバン
クＢに対するアクセスとが交互に切り替えられる。

【００２６】この結果、外部装置Ｅ０と外部装置Ｅ１の
データ転送は、それぞれメモリバンクＡに対するアクセ
スとメモリバンクＢに対するアクセスとが交互に切り替
えられて実行されるが、位相が反転しているために、転
送開始時に位相開始のため以外のアクセス競合は発生し
ていない。

【００２７】次に、本発明の第２の実施例を説明する。
図６は本発明の第２の実施例の複数ポートメモリを示す
構成図である。図において、１０は複数ポートメモリ
で、メモリインタリーブを構成するメモリバンク１Ａ，
１Ｂ，１Ｃと、それぞれがメモリバンク１Ａ，１Ｂ，１
Ｃのどれかを選択するメモリバンク選択部Ｓ１０，Ｓ１
１，Ｓ１２、これら３個のメモリバンク選択部Ｓ１０，
Ｓ１１，Ｓ１２を排他的なメモリバンクを選択するよう
に制御する制御部Ｃ１、２個のメモリバンク選択部Ｓ１
０，Ｓ１１からの入出力を合成して入出力インタフェー
ス部Ｉ１０に接続する合成分配部Ｍ１０、及びメモリバ
ンク選択部Ｓ１２からの入出力を合成して入出力インタ
フェース部Ｉ１１に接続する合成分配部Ｍ１１を備えて
いる。

【００２８】入出力インタフェース部Ｉ１０，Ｉ１１
は、それぞれシステムバスＢ１０，Ｂ１１を通じて外部
装置Ｅ１０，Ｅ１１と接続されている。ここで、第１の
実施例とは違って第２の実施例では、システムバスＢ１
０はシステムバスＢ１１の２倍の速度でデータ転送を行
っている。尚ここで、システムバスＢ１０，Ｂ１１とし
て同期バスを用いてもよい。

【００２９】図７は第２の実施例におけるメモリインタ
リーブの構成を示す図である。図に示すように、メモリ
バンク１Ａ，１Ｂ，１Ｃは１ワード毎にインタリーブさ
れており、アドレス００００（ｈｅｘ）を開始アドレス
として、３ｎアドレス（ｎは整数）のワードはメモリバ
ンク１Ａ上に、３ｎ＋１アドレスのワードはメモリバン
ク１Ｂ上に、３ｎ＋２アドレスのワードはメモリバンク
１Ｃ上にそれぞれ設定されている。

【００３０】図８は、Ｐ１０の時点において、外部装置
Ｅ１０によって開始アドレス００００（ｈｅｘ）から長
さ１６ワードの連続データ読み出しを行ない、Ｐ１１の
時点において外部装置Ｅ１１によって開始アドレス００
１０（ｈｅｘ）から長さ８ワードの連続データ読み出し
を行なう場合の動作タイミングを示した図である。

【００３１】この場合、外部装置Ｅ１０がＰ１０の時点
で３ｎアドレスである００００（ｈｅｘ）に対してアク
セス要求を行なうと、制御部Ｃ１により、メモリバンク
選択部Ｓ１０がメモリバンク１Ａに、選択部Ｓ１１がメ
モリバンク１Ｂにそれぞれ切替えられ、メモリバンク１
Ａ，１Ｂを使用してそれぞれアドレス００００，０００
１に対するメモリアクセスが行われる。次のアクセスサ
イクルでは、制御部Ｃ１によりメモリバンク選択部Ｓ１
０がメモリバンク１Ｃに、メモリバンク選択部Ｓ１１が
メモリバンク１Ａに切替えられ、それぞれアドレス００
０２，０００３に対するメモリアクセスが行われる。以
下同様に、アクセスサイクル毎に各メモリバンク選択部
Ｓ１０，Ｓ１１のメモリバンクが切替えられ、メモリア
クセスが継続される。これらのデータは、合成分配部Ｍ
１０により順番が入れ替えられ、メモリの読み出し速度
の２倍の速度のデータ列が入出力インタフェース部Ｉ１
０を通じてシステムバスＢ１０に出力される。そして外
部装置Ｅ１０はシステムバスＢ１０よりそのデータ列を
順次読み出し、データ転送が完了する。

【００３２】前述した外部装置Ｅ１０へのデータ転送が
行なわれているＰ１１の時点で、外部装置Ｅ１１により
３ｎ＋１アドレスである００１０（ｈｅｘ）に対してア
クセス要求が行なわれると、メモリバンク切替えの位相
調整のため、制御部Ｃ１によりアクセス要求対象となる
データが格納されたメモリバンク１Ｂが使用可能になる
までアクセスが遅延させられる（ｗａｉｔ）。この後、
メモリバンク１Ｂを使用してアドレス００１０に対する
メモリアクセスが行なわれる。

【００３３】次のアクセスサイクルでは、制御部Ｃ１に
よりメモリバンク選択部Ｓ１２がメモリバンク１Ａに切
替えられ、アドレス００１２に対するメモリアクセスが
行なわれる。以下同様に、アクセスサイクル毎にメモリ
バンク選択部Ｓ１２に接続されるメモリバンクが切替え
られ、メモリアクセスが継続される。これらのデータ
は、合成分配部Ｍ１１により順番が入れ替えられ、メモ
リの読みだし速度と同じ速度のデータ列が入出力インタ
フェース部Ｉ１１を通じてシステムバスＢ１１に出力さ
れる。そして外部装置Ｅ１１はシステムバスＢ１１より
そのデータ列を順次読み出し、データ転送が完了する。

【００３４】前述した第２の実施例においても、外部装
置Ｅ１０と外部装置Ｅ１１のデータ転送においては、メ
モリバンク１Ａ，１Ｂ，１Ｃに対するアクセスが交互に
切り替えられるが、それぞれ位相が異なるために、デー
タ転送の開始時における位相調整のための遅延以外に
は、アクセス競合は発生していない。

【００３５】次に、本発明の第３の実施例を説明する。
図９は本発明の第３の実施例の複数ポートメモリを示す
構成図である。図において、２０は複数ポートメモリ
で、メモリインタリーブを構成するメモリバンクＡ，
Ｂ，Ｃと、それぞれがメモリバンクＡ，Ｂ，Ｃのどれか
を選択するメモリバンク選択部Ｓ２０，Ｓ２１，Ｓ２
２、これら３個のメモリバンク選択部Ｓ２０，Ｓ２１，
Ｓ２２を排他的なメモリバンクを選択するように制御す
る制御部Ｃ２、メモリバンク選択部Ｓ２０からの入出力
をシステムバスＢ２０を介して外部装置Ｅ２０に接続す
る入出力インタフェース部Ｉ２０、メモリバンク選択部
Ｓ２１からの入出力をシステムバスＢ２１を介して外部
装置Ｅ２１に接続する入出力インタフェース部Ｉ２１、
及びメモリバンク選択部Ｓ２２からの入出力をシステム
バスＢ２２を介して外部装置Ｅ２２に接続する入出力イ
ンタフェース部Ｉ２２を備えている。ここで、第１の実
施例と同様に第３の実施例では、システムバスＢ２０〜
Ｂ２２はそれぞれ同じ速度でデータ転送を行っている。

【００３６】図１０は第３の実施例におけるメモリイン
タリーブの構成を示す図である。図に示すように、メモ
リバンクＡ，Ｂ，Ｃは１ワード毎にインタリーブされて
おり、アドレス００００（ｈｅｘ）を開始アドレスとし
て、３ｎアドレス（ｎは整数）のワードはメモリバンク
Ａ上に、３ｎ＋１アドレスのワードはメモリバンクＢ上
に、３ｎ＋２アドレスのワードはメモリバンクＣ上にそ
れぞれ設定されている。

【００３７】図１１は、Ｐ２０の時点において、外部装
置Ｅ２０によって開始アドレス００００（ｈｅｘ）から
長さ８ワードの連続データ読み出しを行ない、Ｐ２１の
時点において外部装置Ｅ２１によって開始アドレス００
１０（ｈｅｘ）から長さ８ワードの連続データ読み出し
を行なうと共に、Ｐ２２の時点において外部装置Ｅ２２
によって開始アドレス００２０（ｈｅｘ）から長さ８ワ
ードの連続データ読み出しを行なう場合の動作タイミン
グを示した図である。

【００３８】この場合、外部装置Ｅ２０がＰ２０の時点
で３ｎアドレスである００００（ｈｅｘ）に対してアク
セス要求を行なうと、制御部Ｃ２により、メモリバンク
選択部Ｓ２０がメモリバンクＡに切替えられ、メモリバ
ンクＡを使用してアドレス００００に対するメモリアク
セスが行われる。次のアクセスサイクルでは、制御部Ｃ
２によりメモリバンク選択部Ｓ２０がメモリバンクＢに
切替えられ、アドレス０００１に対するメモリアクセス
が行われ、さらに次のアクセスサイクルではメモリバン
ク選択部Ｓ２０がメモリバンクＣに切替えられ、アドレ
ス０００２に対するメモリアクセスが行われる。以下同
様に、アクセスサイクル毎にメモリバンク選択部Ｓ２１
のメモリバンクが順次切替えられ、メモリアクセスが継
続される。

【００３９】一方、外部装置Ｅ２０に対するデータ転送
実効中であるＰ２２の時点で、外部装置Ｅ２２が３ｎ＋
２アドレスである００２０（ｈｅｘ）に対してアクセス
要求を行うと、メモリバンク切替えの位相調整のため、
制御部Ｃ２０によりアクセス要求対象となるデータが格
納されたメモリバンクＣが使用可能になるまでアクセス
が遅延させられる（ｗａｉｔ）。この後、メモリバンク
Ｃを使用してアドレス００２０に対するメモリアクセス
が行なわれる。

【００４０】次のアクセスサイクルでは、制御部Ｃ１０
によりメモリバンク選択部Ｓ２２がメモリバンクＡに切
替えられ、アドレス００２１に対するメモリアクセスが
行なわれる。以下同様に、アクセスサイクル毎にメモリ
バンク選択部Ｓ２２に接続されるメモリバンクが切替え
られ、メモリアクセスが継続される。これらのデータ
は、メモリの読みだし速度と同じ速度のデータ列として
入出力インタフェース部Ｉ２２を通じてシステムバスＢ
２２に出力される。そして外部装置Ｅ２２はシステムバ
スＢ２２よりそのデータ列を順次読み出し、データ転送
が完了する。

【００４１】さらに、外部装置Ｅ２０及び外部装置Ｅ２
２に対するデータ転送実効中であるＰ２１の時点で、外
部装置Ｅ２１が３ｎ＋１アドレスである００１０（ｈｅ
ｘ）に対してアクセス要求を行うと、メモリバンク切替
えの位相調整のため、制御部Ｃ２０によりアクセス要求
対象となるデータが格納されたメモリバンクＢが使用可
能になるまでアクセスが遅延させられる（ｗａｉｔ）。
この後、メモリバンクＢを使用してアドレス００１０に
対するメモリアクセスが行なわれる。

【００４２】次のアクセスサイクルでは、制御部Ｃ１０
によりメモリバンク選択部Ｓ２１がメモリバンクＣに切
替えられ、アドレス００１１に対するメモリアクセスが
行なわれる。以下同様に、アクセスサイクル毎にメモリ
バンク選択部Ｓ２１に接続されるメモリバンクが切替え
られ、メモリアクセスが継続される。これらのデータ
は、メモリの読みだし速度と同じ速度のデータ列として
入出力インタフェース部Ｉ２１を通じてシステムバスＢ
２１に出力される。そして外部装置Ｅ２１はシステムバ
スＢ２１よりそのデータ列を順次読み出し、データ転送
が完了する。

【００４３】前述した第３の実施例においても、外部装
置Ｅ２０乃至外部装置Ｅ２２のデータ転送においては、
メモリバンクＡ，Ｂ，Ｃに対するアクセスが交互に切り
替えられるが、それぞれ位相が異なるために、データ転
送の開始時における位相調整のための遅延以外には、ア
クセス競合は発生していない。

【００４４】

【発明の効果】以上説明したように本発明の請求項１記
載の複数ポートメモリによれば、複数の入出力インタフ
ェース部からのメモリに対する連続データ転送を、ワー
ド毎又は一定データ長毎のメモリインタリーブ構成によ
り複数のメモリバンクに分散させ、各メモリバンクを位
相差をつけて排他的に使用させて行っているので、一の
メモリバンクに対する複数の外部装置からの同時アクセ
スが防止されると共に各外部装置からのメモリアクセス
が並行して行われるため、各外部装置のアクセス競合に
よる各メモリアクセスサイクルの遅延はなく、転送速度
が低下することがない。特にその効果は、転送長の長い
ブロックの転送において著しい。

【００４５】また、請求項２記載の複数ポートメモリに
よれば、ワード毎又は一定データ長毎のメモリインタリ
ーブ構成により複数のメモリバンクに分散させると共
に、２つの外部装置のデータ転送速度の比がｉ：ｊであ
る場合に（ｉ＋ｊ）個のメモリバンクを設け、２つの入
出力インタフェース部からのメモリに対する連続データ
転送を、各メモリバンクアクセスに位相差をつけて排他
的に行っているので、一のメモリバンクに対する複数の
外部装置からの同時アクセスが防止されると共に各外部
装置からのメモリアクセスが並行して行われるため、各
外部装置のアクセス競合による各メモリアクセスサイク
ルの遅延はなく、転送速度が低下することがない。特に
その効果は、転送長の長いブロックの転送において著し
い。

【００４６】また、請求項３記載の複数ポートメモリに
よれば、３つ以上の入出力インタフェース部からのメモ
リに対する連続データ転送を行うために、ワード毎又は
一定データ長毎のメモリインタリーブ構成により複数の
メモリバンクに分散させると共に、各外部装置のデータ
転送速度の比がＳ1 ：Ｓ2 ：…：Ｓn である場合に（Ｓ
1 ＋Ｓ2 ＋…Ｓn ）個のメモリバンクを設け、各メモリ
バンクへのアクセスに位相差をつけて各メモリバンクを
排他的に使用させているので、一のメモリバンクに対す
る複数の外部装置からの同時アクセスが防止されると共
に各外部装置からのメモリアクセスが並行して行われる
ため、各外部装置のアクセス競合による各メモリアクセ
スサイクルの遅延はなく、転送速度が低下することがな
い。特にその効果は、転送長の長いブロックの転送にお
いて著しい。

【００４７】また、請求項４記載の複数ポートメモリに
よれば、開始アドレス（第ｍアドレス）から連続的なメ
モリアクセスを行う際に、第ｍアドレスに対応する第ｋ
のメモリバンクから第ｐのメモリバンクまで順次アクセ
スが行われた後、第１のメモリバンクに戻り、該第１の
メモリバンクから第ｐのメモリバンクへ向かって順次ロ
ーテーションしてアクセスが行われるので、メモリバン
クへのアクセス処理における接続切替え制御が簡略化さ
れる。

【００４８】また、請求項５記載の複数ポートメモリに
よれば、一の外部装置からのアクセス要求に対するメモ
リアクセス制御中に、他の外部装置からのアクセス要求
があった際に、前記他の外部装置からのアクセス要求が
遅延されてメモリバンクアクセスの位相が調整され、メ
モリバンクアクセスの位相整合がとれた時点から前記双
方の外部装置からのメモリアクセスが並行して行われる
ので、データ転送の開始時における位相調整のための遅
延以外にはアクセス競合が発生しない。

【００４９】また、請求項６記載の複数ポートメモリに
よれば、各メモリバンク選択部によってメモリバンクを
アクセスして得たデータは、合成分配部によって連続ア
ドレスとなるように合成された後、対応する入出力イン
タフェース部に転送されるので、外部装置においてデー
タの編集処理を行う必要がない。

【図面の簡単な説明】

【図１】本発明の第１の実施例の複数ポートメモリを示
す構成図

【図２】従来例の複数ポートメモリを示す構成図

【図３】従来例における動作タイミングを示す図

【図４】本発明の第１の実施例におけるメモリインタリ
ーブを示す構成図

【図５】本発明の第１の実施例における動作タイミング
を示す図

【図６】本発明の第２の実施例の複数ポートメモリを示
す構成図

【図７】本発明の第２の実施例におけるメモリインタリ
ーブを示す構成図

【図８】本発明の第２の実施例における動作タイミング
を示す図

【図９】本発明の第３の実施例の複数ポートメモリを示
す構成図

【図１０】本発明の第３の実施例におけるメモリインタ
リーブを示す構成図

【図１１】本発明の第３の実施例における動作タイミン
グを示す図

【符号の説明】

１，１０，２０…複数ポートメモリ、Ａ，Ｂ，Ｃ，１
Ａ，１Ｂ，１Ｃ…メモリバンク、Ｓ０，Ｓ１，Ｓ１０，
Ｓ１１，Ｓ１２、Ｓ２０，Ｓ２１，Ｓ２２…メモリバン
ク選択部、Ｃ０，Ｃ１，Ｃ２…制御部、Ｉ０，Ｉ１，Ｉ
１０，Ｉ１１，Ｉ２０，Ｉ２１，Ｉ２２…入出力インタ
フェース部、Ｂ０，Ｂ１，Ｂ１０，Ｂ１１，Ｂ２０，Ｂ
２１，Ｂ２２…システムバス、Ｅ０，Ｅ１，Ｅ１０，Ｅ
１１，Ｅ２０，Ｅ２１，Ｅ２２…外部装置、Ｍ１０，Ｍ
１１…合成分配部、Ｐ０，Ｐ１，Ｐ１０，Ｐ１１，Ｐ２
０，Ｐ２１，Ｐ２２…外部装置のアクセス要求時点、ｗ
ａｉｔ…アクセス遅延。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 ｎ個（ｎは２以上の自然数）の外部装置
   との入出力インタフェース部を有する複数ポートメモリ
   において、 データを格納するエリアが一定のデータ量Ｄ毎に異なっ
   たメモリバンクとなるよう、データ量Ｄ×ｎを周期とす
   るインタリーブ構成を行なうためのｎ個のメモリバンク
   と、 それぞれが前記ｎ個のメモリバンクのうち使用する１個
   のメモリバンクを選択して対応する前記入出力インタフ
   ェース部に接続する前記メモリバンクと同数のメモリバ
   ンク選択部と、 前記一定のデータ量Ｄ毎に前記全メモリバンクをアクセ
   スする位相が衝突しないように前記各メモリバンク選択
   部における接続切替えを制御する制御部とを設けたこと
   を特徴とする複数ポートメモリ。
2. 【請求項２】 データ転送速度の比がｉ：ｊ（ｉ，ｊは
   整数）である第１及び第２の外部装置に接続される入出
   力インタフェース部を有する複数ポートメモリであっ
   て、 データを格納するエリアが一定のデータ量Ｄ毎に異なっ
   たメモリバンクとなるように、データ量Ｄ×（ｉ＋ｊ）
   を周期とするインタリーブ構成を行なうための（ｉ＋
   ｊ）個のメモリバンクと、 それぞれが前記（ｉ＋ｊ）個のメモリバンクのうち使用
   する１個のメモリバンクを選択する前記メモリバンクと
   同数のメモリバンク選択部と、 前記一定のデータ量Ｄ毎に前記全メモリバンクをアクセ
   スする位相が衝突しないように前記各メモリバンク選択
   部における接続切替えを制御する制御部と、 前記ｉ個のメモリバンク選択部を介してアクセスして得
   たデータを合成して前記第１の外部装置に対する入出力
   インタフェース部へ転送する第１の合成分配部と、 前記ｊ個のメモリバンク選択部を介してアクセスして得
   たデータを合成して前記第２の外部装置に対する入出力
   インタフェース部へ転送する第２の合成分配部とを有す
   ることを特徴とする複数ポートメモリ。
3. 【請求項３】 データ転送速度の比がＳ1 ：Ｓ2 ：…：
   Ｓn （ｎは３以上の整数）（Ｓx は整数（x は自然
   数））であるｎ個の外部装置との入出力インタフェース
   部を有する複数ポートメモリであって、 データを格納するエリアが一定のデータ量Ｄ毎に異なっ
   たメモリバンクとなるように、データ量Ｄ×（Ｓ1 ＋Ｓ
   2 ＋…Ｓn ）を周期とするインタリーブ構成を行なうた
   めの（Ｓ1 ＋Ｓ2 ＋…Ｓn ）個のメモリバンクと、 それぞれが前記メモリバンクのうち使用する１個のメモ
   リバンクを選択する前記メモリバンクと同数のメモリバ
   ンク選択部と、 前記一定のデータ量Ｄ毎に前記全メモリバンクをアクセ
   スする位相が衝突しないように前記各メモリバンク選択
   部における接続切替えを制御する制御部と、 Ｓ1 個のメモリバンク選択部を介してアクセスして得た
   データ、それ以外のＳ2 個のメモリバンク選択部を介し
   てアクセスして得たデータのように各外部装置の転送速
   度に比例した個数の排他的メモリバンク選択部を介して
   アクセスして得たデータを合成して、それぞれデータ転
   送速度に応じた外部装置に対する入出力インタフェース
   部に転送するｎ個の合成分配部とを有することを特徴と
   する複数ポートメモリ。
4. 【請求項４】 前記制御部は、 外部装置からの連続的なメモリアクセス要求に対して、 所定の開始アドレス（以下第ｍアドレスとする）に対応
   する第ｋのメモリバンクのアドレスにアクセスし、 第（ｍ＋１）アドレスに対応する第（ｋ＋１）（ｋは１
   以上ｐ以下の自然数とする。ただし、ｐはメモリバンク
   の個数を意味し、ｐは２以上の自然数とする。）のメモ
   リバンク上のアドレスから、第（ｍ＋ｐ−ｋ）アドレス
   に対応する第ｐのメモリバンク上のアドレスまで順次ア
   クセスし、 第（ｍ＋ｐ−ｋ＋１）アドレスに対応する第１のメモリ
   バンクから、 第（ｍ＋ｐ−ｋ＋ｐ）アドレスに対応する第ｐのメモリ
   バンクまでにアクセスし、 以降所定の終了アドレスに至るまで同様にメモリアクセ
   スを繰り返すように各メモリバンク選択部を制御するこ
   とを特徴とする請求項１、２又は３記載の複数ポートメ
   モリ。
5. 【請求項５】 前記制御部は、一の外部装置からのアク
   セス要求に対してメモリアクセス制御中に、他の外部装
   置からのアクセス要求があった場合は、該要求を遅延さ
   せることによってメモリバンクアクセスの位相を調整す
   ることを特徴とする請求項１、２又は３記載の複数ポー
   トメモリ。
6. 【請求項６】 前記合成分配部は、前記各メモリバンク
   選択部によりアクセスして得たデータを、連続アドレス
   となるように合成して対応する入出力インタフェース部
   に転送することを特徴とする請求項２又は３記載の複数
   ポートメモリ。