JP2912340B1 - 共有メモリ型コンピュータ装置 - Google Patents
共有メモリ型コンピュータ装置Info
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Abstract
【要約】
【課題】 本発明は、ＣＰＵに逸早くロードリクエスト
を供給し、システム全体の性能を上げることができる共
有メモリ型コンピュータ装置を提供する。 【解決手段】 共有メモリ型コンピュータ装置は、２つ
のＣＰＵ１，２と１つのメモリ３、そしてＣＰＵ１，２
とメモリ３間のルーティング制御を行う、行きクロスバ
４と帰りクロスバ５を有している。また、各ユニット間
を結ぶインタフェースは、１リクエスト当たり２パケッ
トで構成されている。すなわち、１つのリクエストまた
はリプライを上記ユニット間で転送するときは２マシン
クロックを要することになる。そして、ここでは、第１
番目に転送されるパケットを第１パケット、第２番目に
転送されるパケットを第２パケットと呼ぶことにする。
を供給し、システム全体の性能を上げることができる共
有メモリ型コンピュータ装置を提供する。 【解決手段】 共有メモリ型コンピュータ装置は、２つ
のＣＰＵ１，２と１つのメモリ３、そしてＣＰＵ１，２
とメモリ３間のルーティング制御を行う、行きクロスバ
４と帰りクロスバ５を有している。また、各ユニット間
を結ぶインタフェースは、１リクエスト当たり２パケッ
トで構成されている。すなわち、１つのリクエストまた
はリプライを上記ユニット間で転送するときは２マシン
クロックを要することになる。そして、ここでは、第１
番目に転送されるパケットを第１パケット、第２番目に
転送されるパケットを第２パケットと呼ぶことにする。
Description
【０００１】
【発明の属する技術分野】本発明は、特に共有メモリ型
コンピュータ装置に属する。
コンピュータ装置に属する。
【０００２】
【従来の技術】共有メモリ型コンピュータ装置では、複
数のＣＰＵが同時に共有メモリに対してアクセスを行
う。このとき、メモリからのデータ供給をより高速に行
うために、ＣＰＵとメモリとの間に存在するのがクロス
バである。より高速なデータ供給を実現するには、クロ
スバをより太くする必要があり、これは同時にハードウ
エア量を増大させる原因となり、装置自体のコンパクト
性が失われる。例えば、性能確保のためには、ＣＰＵと
メモリとのデータのやり取りは、１リクエスト当たり１
パケット構成が理想的だが、通常、１リクエスト当たり
２パケット構成や４パケット構成の多パケット構成にし
て、ＣＰＵとメモリ間のハードウエア量を削減してい
る。また、クロスバ通過方式に関しても、パケットを折
りたたんだまま複数マシンクロックでクロスバを通過さ
せたり、またはパケットを一端揃えて通過させたりす
る。但し、このクロスバの通過方式はどのリクエストに
対しても一様である。
数のＣＰＵが同時に共有メモリに対してアクセスを行
う。このとき、メモリからのデータ供給をより高速に行
うために、ＣＰＵとメモリとの間に存在するのがクロス
バである。より高速なデータ供給を実現するには、クロ
スバをより太くする必要があり、これは同時にハードウ
エア量を増大させる原因となり、装置自体のコンパクト
性が失われる。例えば、性能確保のためには、ＣＰＵと
メモリとのデータのやり取りは、１リクエスト当たり１
パケット構成が理想的だが、通常、１リクエスト当たり
２パケット構成や４パケット構成の多パケット構成にし
て、ＣＰＵとメモリ間のハードウエア量を削減してい
る。また、クロスバ通過方式に関しても、パケットを折
りたたんだまま複数マシンクロックでクロスバを通過さ
せたり、またはパケットを一端揃えて通過させたりす
る。但し、このクロスバの通過方式はどのリクエストに
対しても一様である。
【０００３】ここで、ＣＰＵがメモリに対して発行する
リクエストは、大きく分けてロード系とストア系とに分
類することができるが、通常のアプリケーションプログ
ラムでは、ストア系に比べロードのリクエスト数が圧倒
的に多く、かつＣＰＵではロードリクエストを使って供
給したデータを次の演算に使う動作を繰り返し行う。つ
まり、クロスバ内においては、ストア系のリクエストよ
りもロード系のリクエストがより通過しやすい環境を作
る必要があり、これを実現することで、ＣＰＵの処理性
能、延いてはシステム全体の処理性能の向上につながる
ことが推測できる。
リクエストは、大きく分けてロード系とストア系とに分
類することができるが、通常のアプリケーションプログ
ラムでは、ストア系に比べロードのリクエスト数が圧倒
的に多く、かつＣＰＵではロードリクエストを使って供
給したデータを次の演算に使う動作を繰り返し行う。つ
まり、クロスバ内においては、ストア系のリクエストよ
りもロード系のリクエストがより通過しやすい環境を作
る必要があり、これを実現することで、ＣＰＵの処理性
能、延いてはシステム全体の処理性能の向上につながる
ことが推測できる。
【０００４】図５は、従来のコンピュータ装置における
制御部７０の構成例を示すブロック図である。従来技術
との大きな差分は、この制御部７０のみである。制御部
７０は、本発明に係る実施の形態を示す図１の制御部４
０と同じ位置に設けられている。
制御部７０の構成例を示すブロック図である。従来技術
との大きな差分は、この制御部７０のみである。制御部
７０は、本発明に係る実施の形態を示す図１の制御部４
０と同じ位置に設けられている。
【０００５】従来のコンピュータ装置では、ＣＰＵ接続
ポート４１，４２から入力された制御情報は、一旦制御
レジスタ７０１と７０２に保持され、次のタイミングで
競合調停回路７０３に入力される。競合調停回路７０３
では、優先度を若番ポート固定にするか、または、ラウ
ンドロビン制御により毎クロック優先度をラウンドさせ
て切り替える。
ポート４１，４２から入力された制御情報は、一旦制御
レジスタ７０１と７０２に保持され、次のタイミングで
競合調停回路７０３に入力される。競合調停回路７０３
では、優先度を若番ポート固定にするか、または、ラウ
ンドロビン制御により毎クロック優先度をラウンドさせ
て切り替える。
【０００６】
【発明が解決しようとする課題】しかしながら、従来技
術には、ロード系リクエストの差別化は図れず、ストア
系リクエストと全く同一またはそれ以下の優先度となっ
てしまう。例えば、競合調停回路７０３の優先度が若番
ポート固定(制御レジスタ７０１固定)の従来タイプとす
れば、図３の動作の説明するの為のタイムチャート図で
は、行きクロスバ４のロードリクエストとストアリクエ
ストの優先度は逆転し、ロードリクエストのＣＰＵ供給
は７Ｔから９Ｔに延びてしまう。その結果、ロードリク
エスト待ちの演算リクエストや後続リクエストの発行，
実行が遅れ、システム全体の性能も劣化することとな
る。
術には、ロード系リクエストの差別化は図れず、ストア
系リクエストと全く同一またはそれ以下の優先度となっ
てしまう。例えば、競合調停回路７０３の優先度が若番
ポート固定(制御レジスタ７０１固定)の従来タイプとす
れば、図３の動作の説明するの為のタイムチャート図で
は、行きクロスバ４のロードリクエストとストアリクエ
ストの優先度は逆転し、ロードリクエストのＣＰＵ供給
は７Ｔから９Ｔに延びてしまう。その結果、ロードリク
エスト待ちの演算リクエストや後続リクエストの発行，
実行が遅れ、システム全体の性能も劣化することとな
る。
【０００７】本発明は、斯かる問題点を鑑みてなされた
ものであり、その目的とするところは、ＣＰＵに逸早く
ロードリクエストを供給し、システム全体の性能を上げ
ることができる共有メモリ型コンピュータ装置を提供す
る点にある。
ものであり、その目的とするところは、ＣＰＵに逸早く
ロードリクエストを供給し、システム全体の性能を上げ
ることができる共有メモリ型コンピュータ装置を提供す
る点にある。
【０００８】
【課題を解決するための手段】本発明は上記課題を解決
すべく以下に掲げる構成とした。請求項１記載の発明の
要旨は、共有メモリ型コンピュータ装置における１つの
メモリと複数のＣＰＵとの間でルーティング制御を行う
クロスバ内に設けられた制御部であって、 前記各ＣＰ
Ｕと前記クロスバとの接続ポートから入力されたデータ
がそれぞれ保持される制御レジスタと、 前記データが
ロード系のデータかストア系のデータかを判断するロー
ド／ストア選択回路と、 前記データの競合調整を行う
競合調停回路と、 該競合調停回路と前記ロード／スト
ア選択回路との間に設けられた待ちレジスタとを備え、
前記ロード／ストア選択回路は、これに入力されたデ
ータのうち、ロード系のデータはそのまま前記競合調停
回路に出力し、ストア系のデータは前記待ちレジスタに
出力し、 前記待ちレジスタはストア系のデータを一旦
保持してから前記競合調停回路に出力することを特徴と
する制御部に存する。請求項２記載の発明の要旨は、共
有メモリ型コンピュータ装置における１つのメモリと複
数のＣＰＵとの間でルーティング制御を行うクロスバ内
に設けられた制御部であって、 前記各ＣＰＵと前記ク
ロスバとの接続ポートから入力されたデータがそれぞれ
保持される制御レジスタと、 前記データがロード系の
データかストア系のデータかを判断するロード／ストア
選択回路と、 該ロード／ストア選択回路が出力した前
記データが入力され、ストア系のデータよりもロード系
のデータを優先して出力する競合調停回路とを備えたこ
とを特徴とする制御部に存する。請求項３記載の発明の
要旨は、請求項１又は２に記載の制御部を備えたことを
特徴とするクロスバに存する。請求項４記載の発明の要
旨は、請求項３に記載のクロスバを備えたことを特徴と
する共有メモリ型コンピュータ装置に存する。請求項５
記載の発明の要旨は、共有メモリ型コンピュータ装置の
ＣＰＵとメモリとをつなぐクロスバにおけるデータ供給
方法であって、行き，帰りのクロスバに入力されたデー
タが待たされることなく通過できるモードを、ロード系
のデー タにのみ与えることより、前記ＣＰＵへの前記デ
ータの供給を高速に行うことを特徴とするデータ供給方
法に存する。
すべく以下に掲げる構成とした。請求項１記載の発明の
要旨は、共有メモリ型コンピュータ装置における１つの
メモリと複数のＣＰＵとの間でルーティング制御を行う
クロスバ内に設けられた制御部であって、 前記各ＣＰ
Ｕと前記クロスバとの接続ポートから入力されたデータ
がそれぞれ保持される制御レジスタと、 前記データが
ロード系のデータかストア系のデータかを判断するロー
ド／ストア選択回路と、 前記データの競合調整を行う
競合調停回路と、 該競合調停回路と前記ロード／スト
ア選択回路との間に設けられた待ちレジスタとを備え、
前記ロード／ストア選択回路は、これに入力されたデ
ータのうち、ロード系のデータはそのまま前記競合調停
回路に出力し、ストア系のデータは前記待ちレジスタに
出力し、 前記待ちレジスタはストア系のデータを一旦
保持してから前記競合調停回路に出力することを特徴と
する制御部に存する。請求項２記載の発明の要旨は、共
有メモリ型コンピュータ装置における１つのメモリと複
数のＣＰＵとの間でルーティング制御を行うクロスバ内
に設けられた制御部であって、 前記各ＣＰＵと前記ク
ロスバとの接続ポートから入力されたデータがそれぞれ
保持される制御レジスタと、 前記データがロード系の
データかストア系のデータかを判断するロード／ストア
選択回路と、 該ロード／ストア選択回路が出力した前
記データが入力され、ストア系のデータよりもロード系
のデータを優先して出力する競合調停回路とを備えたこ
とを特徴とする制御部に存する。請求項３記載の発明の
要旨は、請求項１又は２に記載の制御部を備えたことを
特徴とするクロスバに存する。請求項４記載の発明の要
旨は、請求項３に記載のクロスバを備えたことを特徴と
する共有メモリ型コンピュータ装置に存する。請求項５
記載の発明の要旨は、共有メモリ型コンピュータ装置の
ＣＰＵとメモリとをつなぐクロスバにおけるデータ供給
方法であって、行き，帰りのクロスバに入力されたデー
タが待たされることなく通過できるモードを、ロード系
のデー タにのみ与えることより、前記ＣＰＵへの前記デ
ータの供給を高速に行うことを特徴とするデータ供給方
法に存する。
【０００９】すなわち、ＣＰＵ１，２と行きクロスバ４
の間、及び行きクロスバ４とメモリ３の間、及びメモリ
３と帰りクロスバ５の間、及び帰りクロスバ５とＣＰＵ
１，２の間のインタフェースは１リクエスト当たり２パ
ケット構成となっている。これにより、行き，帰りクロ
スバ４，５中のクロスバ部４５，５３では、１リクエス
ト当たり２マシンクロックで通過できるモードと１リク
エスト当たり１マシンクロックで通過できるモードが存
在することになる。
の間、及び行きクロスバ４とメモリ３の間、及びメモリ
３と帰りクロスバ５の間、及び帰りクロスバ５とＣＰＵ
１，２の間のインタフェースは１リクエスト当たり２パ
ケット構成となっている。これにより、行き，帰りクロ
スバ４，５中のクロスバ部４５，５３では、１リクエス
ト当たり２マシンクロックで通過できるモードと１リク
エスト当たり１マシンクロックで通過できるモードが存
在することになる。
【００１０】ここで、２マシンクロック通過とは、行
き，帰りクロスバ４，５に入力されたリクエストが待た
されることなくクロスバ部４５，５３を通過できるモー
ドであり、リクエストの返却を逸早く行うことを目的と
するものである。
き，帰りクロスバ４，５に入力されたリクエストが待た
されることなくクロスバ部４５，５３を通過できるモー
ドであり、リクエストの返却を逸早く行うことを目的と
するものである。
【００１１】また、１マシンクロック通過とは、行き，
帰りクロスバ４，５に入力されたリクエストが１マシン
クロック以上待たされた時に揃った２パケットを同時に
１マシンクロックでクロスバ部４５，５３を通過できる
モードであり、入力部４３，４４，５２にいつまでもリ
クエストを滞留させないことと、早くクロスバ部４５，
５３を通過させて次のリクエストの為にクロスバ部４
５，５３を解放しようとするものである。
帰りクロスバ４，５に入力されたリクエストが１マシン
クロック以上待たされた時に揃った２パケットを同時に
１マシンクロックでクロスバ部４５，５３を通過できる
モードであり、入力部４３，４４，５２にいつまでもリ
クエストを滞留させないことと、早くクロスバ部４５，
５３を通過させて次のリクエストの為にクロスバ部４
５，５３を解放しようとするものである。
【００１２】本発明は斯かる構成により、２マシンクロ
ック通過をロード系リクエストのみに与えることによ
り、クロスバ部４５のロード系のリクエスト占有割合を
上げて、ＣＰＵへのロードデータの高速供給を可能とす
るものである。
ック通過をロード系リクエストのみに与えることによ
り、クロスバ部４５のロード系のリクエスト占有割合を
上げて、ＣＰＵへのロードデータの高速供給を可能とす
るものである。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００１４】（第１の実施の形態）図１に示すように、
本実施の形態に係る共有メモリ型コンピュータ装置は、
２つのＣＰＵ１，２と１つのメモリ３、そしてＣＰＵ
１，２とメモリ３間のルーティング制御を行う、行きク
ロスバ４と帰りクロスバ５を有している。また、各ユニ
ット間を結ぶインタフェースは、１リクエスト当たり２
パケットで構成されている。すなわち、１つのリクエス
トまたはリプライを上記ユニット間で転送するときは２
マシンクロックを要することになる。そして、ここで
は、第１番目に転送されるパケットを第１パケット、第
２番目に転送されるパケットを第２パケットと呼ぶこと
にする。
本実施の形態に係る共有メモリ型コンピュータ装置は、
２つのＣＰＵ１，２と１つのメモリ３、そしてＣＰＵ
１，２とメモリ３間のルーティング制御を行う、行きク
ロスバ４と帰りクロスバ５を有している。また、各ユニ
ット間を結ぶインタフェースは、１リクエスト当たり２
パケットで構成されている。すなわち、１つのリクエス
トまたはリプライを上記ユニット間で転送するときは２
マシンクロックを要することになる。そして、ここで
は、第１番目に転送されるパケットを第１パケット、第
２番目に転送されるパケットを第２パケットと呼ぶこと
にする。
【００１５】行きクロスバ４はＣＰＵ１，２と接続ポー
ト４１，４２で接続されている。接続ポート４１，４２
に入力されたリクエストは、制御情報(リクエストの種
別，ルーティングアドレス等)とリクエストデータ(アド
レス，ストアデータ等)に分けられ、各々制御部４０と
入力部４３，４４に入力される。
ト４１，４２で接続されている。接続ポート４１，４２
に入力されたリクエストは、制御情報(リクエストの種
別，ルーティングアドレス等)とリクエストデータ(アド
レス，ストアデータ等)に分けられ、各々制御部４０と
入力部４３，４４に入力される。
【００１６】制御部４０では、第１パケットにより、そ
のリクエストの有効性、種別(ロード系かストア系か)、
そしてルーティングアドレス(どの出力ポートに向かう
のか)が判別できるものとする。
のリクエストの有効性、種別(ロード系かストア系か)、
そしてルーティングアドレス(どの出力ポートに向かう
のか)が判別できるものとする。
【００１７】入力部４３，４４では制御部４０の制御信
号に従い、リクエストデータをクロスバ部４５へ転送す
る。また、競合負けの時には保持をする。
号に従い、リクエストデータをクロスバ部４５へ転送す
る。また、競合負けの時には保持をする。
【００１８】クロスバ部４５では、制御部４０の制御信
号に従い、入力部４３，４４の何れかのリクエストデー
タを出力部４６に通過させる。この際、選択された入力
部に対象データ全て(第１パケットと第２パケットの両
方)が揃っている場合は、１マシンクロック間クロスバ
部４５を開けデータを通過させる。また、選択された入
力部に対象データの一部(第１パケットのみ)が存在する
場合は、２マシンクロック間クロスバ部４５を開けデー
タを第１パケット，第２パケットの順で通過させる。
号に従い、入力部４３，４４の何れかのリクエストデー
タを出力部４６に通過させる。この際、選択された入力
部に対象データ全て(第１パケットと第２パケットの両
方)が揃っている場合は、１マシンクロック間クロスバ
部４５を開けデータを通過させる。また、選択された入
力部に対象データの一部(第１パケットのみ)が存在する
場合は、２マシンクロック間クロスバ部４５を開けデー
タを第１パケット，第２パケットの順で通過させる。
【００１９】出力部４６では、制御部４０の制御信号に
従い、クロスバ部４５を通過してきたリクエストデータ
を２パケット構成にしてメモリ接続ポート４７からメモ
リ３に送出する。また、２パケット転送調速動作の為送
出できない後続パケットの保持をする。
従い、クロスバ部４５を通過してきたリクエストデータ
を２パケット構成にしてメモリ接続ポート４７からメモ
リ３に送出する。また、２パケット転送調速動作の為送
出できない後続パケットの保持をする。
【００２０】メモリ３では行きクロスバ４より２パケッ
ト転送されてきたリクエストデータ(アドレス，ストア
データ)に従いメモリ処理を行い、帰りクロスバ５の接
続ポート５１にリプライを返却する。
ト転送されてきたリクエストデータ(アドレス，ストア
データ)に従いメモリ処理を行い、帰りクロスバ５の接
続ポート５１にリプライを返却する。
【００２１】接続ポート５１に入力されたリプライは、
制御情報(リプライの種別，ルーティングアドレス等)と
リプライデータ(ロードデータ)に分けられ、各々制御部
５０と入力部５２に入力される。
制御情報(リプライの種別，ルーティングアドレス等)と
リプライデータ(ロードデータ)に分けられ、各々制御部
５０と入力部５２に入力される。
【００２２】制御部５０では、第１パケットにより、そ
のリクエストの有効性、種別(ロード系のみ)、そしてル
ーティングアドレス(どの出力ポートに向かうのか)が判
別できるものとする。
のリクエストの有効性、種別(ロード系のみ)、そしてル
ーティングアドレス(どの出力ポートに向かうのか)が判
別できるものとする。
【００２３】入力部５２では制御部５０の制御信号に従
い、リプライデータをクロスバ部５３へ転送する。ま
た、競合負けの時には保持をする。
い、リプライデータをクロスバ部５３へ転送する。ま
た、競合負けの時には保持をする。
【００２４】クロスバ部５３では、制御部５０の制御信
号に従い、入力部５２のリプライデータを出力部５４ま
たは５５に通過させる。この際、選択された入力部に対
象データ全て(第１パケットと第２パケットの両方)が揃
っている場合は、１マシンクロック間クロスバを開けデ
ータを通過させる。また、選択された入力部に対象デー
タの一部(第１パケットのみ)が存在する場合は、２マシ
ンクロック間クロスバ部５３を開けデータを第１パケッ
ト，第２パケットの順で通過させる。
号に従い、入力部５２のリプライデータを出力部５４ま
たは５５に通過させる。この際、選択された入力部に対
象データ全て(第１パケットと第２パケットの両方)が揃
っている場合は、１マシンクロック間クロスバを開けデ
ータを通過させる。また、選択された入力部に対象デー
タの一部(第１パケットのみ)が存在する場合は、２マシ
ンクロック間クロスバ部５３を開けデータを第１パケッ
ト，第２パケットの順で通過させる。
【００２５】出力部５４，５５では、制御部５０の制御
信号に従い、クロスバ部５３を通過してきたリプライデ
ータを２パケット構成にしてＣＰＵ接続ポート５６，５
７を介してＣＰＵ１，２に送出する。また、２パケット
転送調速動作の為送出できないパケットの保持をする。
信号に従い、クロスバ部５３を通過してきたリプライデ
ータを２パケット構成にしてＣＰＵ接続ポート５６，５
７を介してＣＰＵ１，２に送出する。また、２パケット
転送調速動作の為送出できないパケットの保持をする。
【００２６】図２は、本発明の実施例における制御部４
０の構成例を示すブロック図である。ＣＰＵ接続ポート
４１，４２から入力された制御情報は、制御レジスタ４
０１と４０２に一旦保持される。そしてロード／ストア
選択回路４０３，４０４を経て、ロード系制御情報はそ
のまま競合調停回路４０７に入力され、ストア系制御情
報はストア系待ちレジスタ４０５，４０６に一旦保持さ
れてから競合調停回路４０７に入力される。すなわち、
ストア系に関しては、必ず第１パケットと第２パケット
が揃った状態でクロスバ部４５の通過となる。つまりス
トア系データが２マシンクロック間クロスバ部４５を占
有することはない。
０の構成例を示すブロック図である。ＣＰＵ接続ポート
４１，４２から入力された制御情報は、制御レジスタ４
０１と４０２に一旦保持される。そしてロード／ストア
選択回路４０３，４０４を経て、ロード系制御情報はそ
のまま競合調停回路４０７に入力され、ストア系制御情
報はストア系待ちレジスタ４０５，４０６に一旦保持さ
れてから競合調停回路４０７に入力される。すなわち、
ストア系に関しては、必ず第１パケットと第２パケット
が揃った状態でクロスバ部４５の通過となる。つまりス
トア系データが２マシンクロック間クロスバ部４５を占
有することはない。
【００２７】一方、ロード系に関しては、クロスバ通過
タイミングにより、第１パケットと第２パケットを順番
に２マシンクロックでクロスバ通過させるケースと第１
パケットと第２パケットを揃えて１マシンクロックでク
ロスバ通過させるケースとが存在する。また、競合調停
回路４０７の優先度は入力部４３が４４よりも高いもの
とする。すなわち、入力部４３と４４の制御情報が同時
に競合調停に参加したならば、入力部４３が勝ちで４４
は負けとなる。
タイミングにより、第１パケットと第２パケットを順番
に２マシンクロックでクロスバ通過させるケースと第１
パケットと第２パケットを揃えて１マシンクロックでク
ロスバ通過させるケースとが存在する。また、競合調停
回路４０７の優先度は入力部４３が４４よりも高いもの
とする。すなわち、入力部４３と４４の制御情報が同時
に競合調停に参加したならば、入力部４３が勝ちで４４
は負けとなる。
【００２８】次に、図１のコンピュータ装置の動作につ
いて、図３を参照して説明する。まず、ＣＰＵ１はスト
ア系のリクエストを１リクエスト発行するものとし、そ
の第１パケットを１−１、第２パケットを１−２とす
る。また、ＣＰＵ２はロード系のリクエストを１リクエ
スト発行するものとし、その第１パケットを２−１、第
２パケットを２−２とする。そしてこれらが同時にＣＰ
Ｕ１，２から発行され、その発行時刻を０Ｔとする。以
降、時刻は１マシンクロック刻みに１Ｔ、２Ｔ....とイ
ンクリメントされていく。
いて、図３を参照して説明する。まず、ＣＰＵ１はスト
ア系のリクエストを１リクエスト発行するものとし、そ
の第１パケットを１−１、第２パケットを１−２とす
る。また、ＣＰＵ２はロード系のリクエストを１リクエ
スト発行するものとし、その第１パケットを２−１、第
２パケットを２−２とする。そしてこれらが同時にＣＰ
Ｕ１，２から発行され、その発行時刻を０Ｔとする。以
降、時刻は１マシンクロック刻みに１Ｔ、２Ｔ....とイ
ンクリメントされていく。
【００２９】最初に、ＣＰＵ１，２からメモリ３までの
動作を説明する。１Ｔ目には、１−１と２−１の制御情
報が制御レジスタ４０１と４０２に、また同リクエスト
データが入力部４３と４４に保持される。
動作を説明する。１Ｔ目には、１−１と２−１の制御情
報が制御レジスタ４０１と４０２に、また同リクエスト
データが入力部４３と４４に保持される。
【００３０】２Ｔ目には、１−１の制御情報はロード／
ストア選択回路４０３を経由してストア待ちレジスタ４
０５に保持される。また、入力部４３では１−１はその
まま保持、そして１−２が新規に保持される。
ストア選択回路４０３を経由してストア待ちレジスタ４
０５に保持される。また、入力部４３では１−１はその
まま保持、そして１−２が新規に保持される。
【００３１】一方、２−１の制御情報は競合調停回路４
０７により勝者(競合するものが他にない)となり、この
制御信号を受けてクロスバ部４５は入力部４４に存在す
る１−１(第１パケット)リクエストデータを出力部４６
に通過させてメモリ３へ送出する。また、入力部４４に
は２−２が新規に保持される。
０７により勝者(競合するものが他にない)となり、この
制御信号を受けてクロスバ部４５は入力部４４に存在す
る１−１(第１パケット)リクエストデータを出力部４６
に通過させてメモリ３へ送出する。また、入力部４４に
は２−２が新規に保持される。
【００３２】３Ｔ目には、クロスバ部４５は引続き入力
部４４を選択し、２−２(第２パケット)リクエストデー
タを出力部４６に通過させて(２マシンクロック通過)メ
モリ３へ送出する。また、入力部４３ではリクエストデ
ータ１−１と１−２が保持され続ける。
部４４を選択し、２−２(第２パケット)リクエストデー
タを出力部４６に通過させて(２マシンクロック通過)メ
モリ３へ送出する。また、入力部４３ではリクエストデ
ータ１−１と１−２が保持され続ける。
【００３３】４Ｔ目には、競合調停回路４０７におい
て、ストア系待ちレジスタ４０５内の制御情報１−１が
勝者となり、クロスバ部４５は入力部４３のリクエスト
データ１−１と１−２を２パケット同時に１マシンクロ
ックで出力部４６に通過させて、１−１のみがメモリ３
へ送出され、１−２は出力部４６において保持される。
て、ストア系待ちレジスタ４０５内の制御情報１−１が
勝者となり、クロスバ部４５は入力部４３のリクエスト
データ１−１と１−２を２パケット同時に１マシンクロ
ックで出力部４６に通過させて、１−１のみがメモリ３
へ送出され、１−２は出力部４６において保持される。
【００３４】５Ｔ目には、出力部４６は１−２をメモリ
３へ送出する。
３へ送出する。
【００３５】次いで、メモリ３からＣＰＵ１，２までの
動作を説明する。メモリ３では、３Ｔ目から６Ｔ目の４
Ｔ間、行きクロスバ４より、リクエストデータが２−
１,２−２,１−１,１−２の順番で順次転送されてくる
ので、順々にメモリ処理をしてリプライデータを帰りク
ロスバ５のメモリ接続ポート５１に返却する。但し、１
−１,１−２はストア系のリクエストの為、リプライデ
ータの返却は行わない。
動作を説明する。メモリ３では、３Ｔ目から６Ｔ目の４
Ｔ間、行きクロスバ４より、リクエストデータが２−
１,２−２,１−１,１−２の順番で順次転送されてくる
ので、順々にメモリ処理をしてリプライデータを帰りク
ロスバ５のメモリ接続ポート５１に返却する。但し、１
−１,１−２はストア系のリクエストの為、リプライデ
ータの返却は行わない。
【００３６】帰りクロスバ５では、４Ｔ目から５Ｔ目の
２Ｔ間、制御部５０と入力部５２に制御情報とリプライ
データ２−１,２−２が転送されてくるが、競合要因が
全く存在しないため、クロスバ部５３は２マシンクロッ
ク間入力部５２を向いた状態となり、入力部５２から出
力部５５に２−１と２−２が連続して通過する。そし
て、リプライデータはそのままＣＰＵ２に返却される。
２Ｔ間、制御部５０と入力部５２に制御情報とリプライ
データ２−１,２−２が転送されてくるが、競合要因が
全く存在しないため、クロスバ部５３は２マシンクロッ
ク間入力部５２を向いた状態となり、入力部５２から出
力部５５に２−１と２−２が連続して通過する。そし
て、リプライデータはそのままＣＰＵ２に返却される。
【００３７】結局ロードデータには全く待ちが生じず、
ＣＰＵ２送出から７Ｔでメモリより供給することができ
る。
ＣＰＵ２送出から７Ｔでメモリより供給することができ
る。
【００３８】それ故、２マシンクロック通過をロード系
リクエストのみに与えることにより、クロスバ部４５の
ロード系リクエスト占有割合を上げて、ＣＰＵへのロー
ドデータの高速供給を可能にすることができるのであ
る。
リクエストのみに与えることにより、クロスバ部４５の
ロード系リクエスト占有割合を上げて、ＣＰＵへのロー
ドデータの高速供給を可能にすることができるのであ
る。
【００３９】その結果、ロードリクエスト待ちの演算リ
クエストや後続のリクエスト群の発行と実行が逸早く行
うことができ、システム全体の性能が上がる。
クエストや後続のリクエスト群の発行と実行が逸早く行
うことができ、システム全体の性能が上がる。
【００４０】（第２の実施の形態）図４は、本発明の他
の実施例におけるクロスバの制御部６０の構成例を示す
ブロック図である。すなわち、上記第１の実施の形態と
の差分は、このクロスバの制御部６０のみである。
の実施例におけるクロスバの制御部６０の構成例を示す
ブロック図である。すなわち、上記第１の実施の形態と
の差分は、このクロスバの制御部６０のみである。
【００４１】図１がリクエスト種別により、クロスバ通
過速度を切り替えていたのに対し、図４は、リクエスト
種別により競合調停の優先度そのものを決定ずける。つ
まり、常にロード系リクエストはストア系リクエストよ
りも高い優先順位を与えられることになり、ロード系リ
クエストがストア系リクエストに競合で敗れることはな
い。
過速度を切り替えていたのに対し、図４は、リクエスト
種別により競合調停の優先度そのものを決定ずける。つ
まり、常にロード系リクエストはストア系リクエストよ
りも高い優先順位を与えられることになり、ロード系リ
クエストがストア系リクエストに競合で敗れることはな
い。
【００４２】ＣＰＵ接続ポート４１，４２から入力され
た制御情報は、制御レジスタ６０１と６０２に一旦保持
される。そしてロード／ストア選択回路６０３，６０４
を経て、ロード系制御情報とストア系制御情報を分離し
て競合調停回路６０５に入力する。競合調停回路６０５
における優先度は、まずリクエスト種別により決定され
る。すなわち、ロード系リクエストがストア系リクエス
トよりも高くなる。さらに、同種リクエスト内での競合
が発生した場合は、若番ポートリクエストが優先され
る。すなわち、制御レジスタ６０１が６０２よりも高く
なる。
た制御情報は、制御レジスタ６０１と６０２に一旦保持
される。そしてロード／ストア選択回路６０３，６０４
を経て、ロード系制御情報とストア系制御情報を分離し
て競合調停回路６０５に入力する。競合調停回路６０５
における優先度は、まずリクエスト種別により決定され
る。すなわち、ロード系リクエストがストア系リクエス
トよりも高くなる。さらに、同種リクエスト内での競合
が発生した場合は、若番ポートリクエストが優先され
る。すなわち、制御レジスタ６０１が６０２よりも高く
なる。
【００４３】なお、本発明は上記実施の形態には限定さ
れず、本発明を適用する上で好適な構成にすることがで
きる。
れず、本発明を適用する上で好適な構成にすることがで
きる。
【００４４】例えば、２つのＣＰＵ，２つのＣＰＵ接続
ポート構成について説明したが、これらの数に制限はな
い。
ポート構成について説明したが、これらの数に制限はな
い。
【００４５】また、本発明の実施例では、１つのメモ
リ，１つのメモリ接続ポート構成について説明をした
が、これらの数に制限はない。
リ，１つのメモリ接続ポート構成について説明をした
が、これらの数に制限はない。
【００４６】また、本発明の実施例では、ユニット間を
跨ぐインタフェースは全て２パケット構成で説明した
が、この数に制限はない。
跨ぐインタフェースは全て２パケット構成で説明した
が、この数に制限はない。
【００４７】すなわち、 ・ロード：２Ｔ通過＋１Ｔ通過 ・ ストア：１Ｔ通過のみ としたが、
【００４８】例えば、これが４パケット通過になること
により組合せが増え、 ・ロード：４Ｔ通過＋２Ｔ通過＋１Ｔ通過 ・ストア：１Ｔ通過
により組合せが増え、 ・ロード：４Ｔ通過＋２Ｔ通過＋１Ｔ通過 ・ストア：１Ｔ通過
【００４９】または、 ・ロード：４Ｔ通過＋２Ｔ通過＋１Ｔ通過 ・ストア：２Ｔ通過＋１Ｔ通過 など種々の態様が考えられる。
【００５０】但し、ロードがストアよりも常にクロスバ
占有時間が多くなるようにする必要がある。なお、各図
において、同一構成要素には同一符号を付している。
占有時間が多くなるようにする必要がある。なお、各図
において、同一構成要素には同一符号を付している。
【００５１】
【発明の効果】本発明は以上のように構成されているの
で、以下に掲げる効果を奏する。第１の効果は、ＣＰＵ
に逸早くロードデータの供給をすることができる。その
理由は、クロスバの通過速度をストア系リクエストは１
マシンクロック通過のみに制限することにより、ストア
系リクエストのクロスバ占有率は下がり、結果ロード系
リクエストのクロスバ総占有割合が増え、ロード系リク
エストがよりクロスバを通過し易くなるからである。
で、以下に掲げる効果を奏する。第１の効果は、ＣＰＵ
に逸早くロードデータの供給をすることができる。その
理由は、クロスバの通過速度をストア系リクエストは１
マシンクロック通過のみに制限することにより、ストア
系リクエストのクロスバ占有率は下がり、結果ロード系
リクエストのクロスバ総占有割合が増え、ロード系リク
エストがよりクロスバを通過し易くなるからである。
【００５２】第２の効果は、システム全体の性能をあげ
ることができる。その理由は、ＣＰＵに逸早くロードデ
ータの供給が可能な為、ロードリクエスト待ちの演算リ
クエストや後続のリクエスト群の発行と実行が逸早く行
えるからである。
ることができる。その理由は、ＣＰＵに逸早くロードデ
ータの供給が可能な為、ロードリクエスト待ちの演算リ
クエストや後続のリクエスト群の発行と実行が逸早く行
えるからである。
【図１】本発明の第１の実施の形態に係る共有メモリ型
コンピュータ装置のブロック図である。
コンピュータ装置のブロック図である。
【図２】図１に示す制御部のブロック図である。
【図３】図１に示す共有メモリ型コンピュータ装置の動
作を示すタイムチャートである。
作を示すタイムチャートである。
【図４】第２の実施の形態に係る制御部のブロック図で
ある。
ある。
【図５】従来技術に係る共有メモリ型コンピュータ装置
の制御部のブロック図である。
の制御部のブロック図である。
１，２ ＣＰＵ ３ メモリ ４ 行きクロスバ ５ 帰りクロスバ ４０ 制御部 ４１，４２ 接続ポート ４３，４４ 入力部 ４５ クロスバ部 ４６ 出力部 ４７ メモリ接続ポート ５０ 制御部 ５１ 接続ポート ５２ 入力部 ５３ クロスバ部 ５４，５５ 出力部 ５６，５７ ＣＰＵ接続ポート ４０１，４０２制御レジスタ ４０３，４０４ ロード／ストア選択回路 ４０５，４０６ 待ちレジスタ ４０７ 競合調停回路 ６０ 制御部 ６０３，６０４ ロード／ストア選択回路 ６０１，６０２制御レジスタ ６０５ 競合調停回路 ７０ 制御部 ７０１、７０２ 制御レジスタ ７０３ 競合調停回路
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 15/173 G06F 15/177 676 ＥＰＡＴ（ＱＵＥＳＴＥＬ) ＩＮＳＰＥＣ（ＤＩＡＬＯＧ) ＪＩＣＳＴファイル（ＪＯＩＳ) ＷＰＩ（ＤＩＡＬＯＧ)
Claims (5)
- 【請求項１】 共有メモリ型コンピュータ装置における
１つのメモリと複数のＣＰＵとの間でルーティング制御
を行うクロスバ内に設けられた制御部であって、 前記各ＣＰＵと前記クロスバとの接続ポートから入力さ
れたデータがそれぞれ保持される制御レジスタと、 前記データがロード系のデータかストア系のデータかを
判断するロード／ストア選択回路と、 前記データの競合調整を行う競合調停回路と、 該競合調停回路と前記ロード／ストア選択回路との間に
設けられた待ちレジスタとを備え、 前記ロード／ストア選択回路は、これに入力されたデー
タのうち、ロード系のデータはそのまま前記競合調停回
路に出力し、ストア系のデータは前記待ちレジスタに出
力し、 前記待ちレジスタはストア系のデータを一旦保持してか
ら前記競合調停回路に出力することを特徴とする制御
部。 - 【請求項２】 共有メモリ型コンピュータ装置における
１つのメモリと複数のＣＰＵとの間でルーティング制御
を行うクロスバ内に設けられた制御部であって、 前記各ＣＰＵと前記クロスバとの接続ポートから入力さ
れたデータがそれぞれ保持される制御レジスタと、 前記データがロード系のデータかストア系のデータかを
判断するロード／ストア選択回路と、 該ロード／ストア選択回路が出力した前記データが入力
され、ストア系のデータよりもロード系のデータを優先
して出力する競合調停回路とを備えたことを特徴とする
制御部。 - 【請求項３】 請求項１又は２に記載の制御部を備えた
ことを特徴とするクロスバ。 - 【請求項４】 請求項３に記載のクロスバを備えたこと
を特徴とする共有メモリ型コンピュータ装置。 - 【請求項５】 共有メモリ型コンピュータ装置のＣＰＵ
とメモリとをつなぐクロスバにおけるデータ供給方法で
あって、行き，帰りのクロスバに入力されたデータが待
たされることなく通過できるモードを、ロード系のデー
タにのみ与えることより、前記ＣＰＵへの前記データの
供給を高速に行うことを特徴とするデータ供給方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6926698A JP2912340B1 (ja) | 1998-03-05 | 1998-03-05 | 共有メモリ型コンピュータ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6926698A JP2912340B1 (ja) | 1998-03-05 | 1998-03-05 | 共有メモリ型コンピュータ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2912340B1 true JP2912340B1 (ja) | 1999-06-28 |
| JPH11250018A JPH11250018A (ja) | 1999-09-17 |
Family
ID=13397726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6926698A Expired - Lifetime JP2912340B1 (ja) | 1998-03-05 | 1998-03-05 | 共有メモリ型コンピュータ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2912340B1 (ja) |
-
1998
- 1998-03-05 JP JP6926698A patent/JP2912340B1/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11250018A (ja) | 1999-09-17 |
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