JPH02282989A

JPH02282989A - メモリ制御回路

Info

Publication number: JPH02282989A
Application number: JP1104900A
Authority: JP
Inventors: Masashi Takehana; 竹鼻　正志
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1989-04-25
Filing date: 1989-04-25
Publication date: 1990-11-20

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、メモリ制御回路、特にデュアルポート形メ
モリを制御するメモリ＃御回路に関する。

〔発明の概要〕

この発明は、メモリ制御回路に於いて、独立に制御可能
な第１及び第２のポートを有し、同一アドレスにアクセ
スされた時には待機信号を出力するようになされたメモ
リが並列に接続され、複数のメモリの夫々の、第１のポ
ートには第１のＣＰＵが接続され、第２のポートには第
２のＣＰＵが接続され、複数のメモリから第１のＣＰＵ
側と、第２のＣＰＵ側とに、略同時に待機信号が出力さ
れたことを検出し、検出信号により、第１のＣＰＵ側と
第２のＣＰＵ側とで、アクセスを優先したい側に出力さ
れている待機信号を非能動状態に制御するようにしたこ
とにより、アクセスを優先したいポート側に出力されて
いる待機信号を非能動状態にでき、優先したいポート側
に於けるＣＰＵのアクセスを受付けることができ、そし
てビ・ント輻を拡張した状態で複数のメモリを使用でき
るようにしたものである。

（従来の技術〕デュアルポート形のメモリは、２つの独立したポートを
有し、各ポートにはＣＰＵが独立的に接続できるように
されている。メモリの各ポートには夫々、独立した、ア
ドレス、チップイネーブル信号（ＣＢ）、ライトイネー
ブル信号（ＷＥ）、出力イネーブル信号（ＯＥ）、ビジ
ー信号（ＢＵＳＹ、以下ＢＳと略す）の制御系、データ
入出力のＩ１０系等の周辺回路が内蔵されており、各ポ
ートからは、メモリ内のどのアドレスに対しても独立且
つ非同期に、読出し、書込み動作が可能とされている。

成るアドレスが、一方のＣＰＵからアクセスされ、更に
他方のＣＰＵからもアクセスされた時は、後からアクセ
スしたＣＰＵに対しビジー信号（ＢＳ）が出力され、後
からアクセスしたＣＰＵが待機状態とされる。尚、チッ
プイネーブル信号（ＧＥ）、ライトイネーブル信号（Ｗ
Ｅ）、出力イネーブル信号（ＯＥ）、ビジー信号（ＢＳ
）等はローアクティブであるが、この明細書では、ロー
アクティブとしての表記を省略する。

最近、このデュアルポート形のメモリを、複数個、並列
接続してビット幅を拡張することが考えられている。

第２図に示されるように、２つのデュアルポートＲＡＭ
３１．３２〔以下、単にＲＡＭと略す〕によって構成さ
れるメモリ部３３の両側には、図示せぬものの、例えば
１６ビツトのＣＰＵが配されている。

このＲＡＭ３１．３２は、例えば、夫々８ビット単位で
データの入出力を行うものであるが、ＲＡＭ３１．３２
が並列接続されることによって、１６ビツト単位のデー
タの人出力が可能となる。

また、ＲＡＭ３１．３２には、夫々、２つのボー）３１
Ａ、３１Ｂ、３２Ａ、３２Ｂがあり、これら各ポートに
上述の制御系、Ｉ１０系〔データの入出力用〕の端子が
設けられている。

データは、データバス３４．３５によってＲＡＭ３Ｌ３
２の各ポート３１Ａ、３２Ａ、３１Ｂ。

３２Ｂに供給され、或いは読出される。このデータバス
幅は１６ビツトとされ、例えば上位８ビツトはＲＡＭ３
１に接続され、下位８ビツトはＲＡＭ３２に接続されて
いる。そして、ポート３１Ａ及び３２Ａ側と、ポート３
１Ｂ及び３２Ｂ側とでは、独立的にデータの読出し、書
込みがなされる。

アドレスは、アドレスバス３６．３７によってポート３
１Ａ及び３２Ａ、ポート３１Ｂ及び３２Ｂに夫々供給さ
れる。このアドレスバス幅は２２ビツトとされ、その内
、１１ビツトはＲＡＭ３１に接続され、１１ビツトはＲ
ＡＭ３２に接続されている。そして、ポート３１Ａ及び
３２Ａ側と、ポート３１Ｂ及び３２Ｂ側とでは、独立的
にアドレスの指定がなされる。

出力イネーブル信号（ＯＥ）及びライトイネーブル信号
（畦）は、ＲＡＭ３１．３２のポート３１Ａ、３１Ｂ、
３２Ａ、３２Ｂに、夫々供給される。

チップイネーブル信号（ＣＥ）は、ポート３１Ａ及び３
２Ａに共通的に供給され、また、ポート３１Ｂ及び３２
Ｂに共通的に供給される。これは、上述のポート３１Ａ
及び３２Ａ側と、ポート３１Ｂ及び３２Ｂ側の夫々が独
立的に、対応する側のＣＰＵからアクセスの対象とされ
るためである。

ビジー信号ＣＢＳ）は、ポート３１Ａ及び３２Ａ側と、
ボー）３１Ｂ及び３２Ｂ側との夫々に対応しているＣＰ
ＵのＲＥＡＤＹ入力に接続されている。

〔発明が解決しようとする課題〕

第２図の構成に於いて、ポート３１Ａ及び３２Ａ側、ポ
ート３１Ｂ及び３２Ｂ側の夫々に対応する２つのＣＰＵ
から、ＲＡＭ３１．３２の同一アドレスに対しアクセス
されても、アクセスに時間差があれば、先にアクセスし
たＣＰＵが受付けられると共に、後からアクセスしたＣ
ＰＵに対してはビジー信号（ＢＳ）が出力され、待機状
態にされる。

しかしながら、ポート３１Ａ及び３２Ａ側、ボー）３１
Ｂ及び３２Ｂ側の夫々に対応する２つのＣＰＵから、Ｒ
ＡＭ３１．３２の同一アドレスに対し、殆ど同時にアク
セスされた場合には、何れのポート側からのアクセスが
受付けられるか不定になり、不安定状態となる。

このような場合には、一方のＲＡＭから一方のＣＰＵに
対してビジー信号（ＢＳ）が出力されると共に、他方の
ＲＡＭから他方のＣＰＵに対してビジー信号（８５）が
出力され、双方のＣＰＵが待機状態とされることがある
。従って、双方のＣＰＵが共に待機状態にされ、場合に
よっては双方のＣＰＵの動作が停止してしまうという問
題点があった。

つまり、単にデュアルポートＲＡＭ３１．３２を並列接
続しただけでは、必ずしも実際の使用に耐えられず、ビ
ット幅の拡張もなし得ないという問題点があった。

従って、この発明の目的は、アクセスを優先したいポー
ト側に出力されている待機信号を非能動状態にするメモ
リ制御回路を提供することにある。

〔課題を解決するための手段〕

この発明は、独立に制御可能な第１及び第２のポートを
有し、同一アドレスにアクセスされた時には待機信号を
出力するようになされたメモリが並列に接続され、複数
のメモリの夫々の、第１のポートには第１のＣＰＵが接
続され、第２のポートには第２のＣＰＵが接続され、複
数のメモリから第１のＣＰＵ側と、第２のＣＰＵ側とに
、略同時に待機信号が出力されたことを検出し、検出信
号により、第１のＣＰＵ側と第２のＣＰＵ側とで、アク
セスを優先したい側に出力されている待機信号を非能動
状態に制御する構成としている。

〔作用〕

並列に接続されているメモリから第１のＣＰＵ側と、第
２のＣＰＵ側とに、略同時に待機信号が出力された場合
に、それが検出される。この検出信号に基づいて、第１
のＣＰＵ側と第２のＣＰＵ側とで、アクセスを優先した
い側に出力されている待機信号を非能動状態とする。

これによって、アクセスを優先したいポート側のＣＰＵ
に対しては待機信号が非能動状態となるため、アクセス
を優先したいポート側のＣＰＵからのアクセスを受付け
ることができ、双方のＣＰＵが停止状態になってしまう
ことを防止でき、そして更に、複数のメモリを、ビット
幅を拡張した状態で使用できるようにしたものである。

〔実施例〕

以下、この発明の実施例について第１図を参照して説明
する。

第１図の構成に於いて、２つのデュアルポートＲＡＭＩ
、２〔以下、単にＲＡＭと略称する〕によって構成され
るメモリ部３の両側には、図示せぬものの例えば、１６
ビツトのＣＰＵが配されている。

このＲＡＭＩ、２は、例えば、夫々８ビット単位でデー
タの入出力を行うものであるが、ＲＡＭ１．２が並列接
続されることによって、１６ビツト単位で、データの入
出力が行なわれる。また、ＲＡＭＩ、２には、夫々、２
つのボー）ＩＡ、ＩＢ、２Ａ、２Ｂがあり、これら各ポ
ートに上述の制御系、Ｉ１０系〔デジタルデータの入出
力用〕の端子が設けられている。

データは、データバス４．５によってＲＡＭＩ、２の各
ポートＩＡ、２Ａ、ＩＢ、２Ｂに供給され、或いは読出
される。データバス幅は１６ビツトとされ、例えば上位
８ビツトはＲＡＭＩに接続され下位８ビツトはＲＡＭ２
に接続されている。そして、ボー）ＩＡ及び２Ａ側と、
ボー）ＩＢ及び２Ｂ側とでは、独立的にデータの読出し
、書込みがなされる。

アドレスは、アドレスバス６．７によってポートＩＡ及
び２Ａ、ボー）ＩＢ及び２Ｂに供給される。このアドレ
スバス幅は２２ビツトとされ、その内、１１ビツトはＲ
ＡＭＩに接続され、１１ビツトはＲＡＭ２に接続されて
いる。そして、ポートｌＡ及び２Ａ側と、ポートＩＢ及
び２Ｂ側とでは独立的にアドレスの指定がなされる。

出力イネーブル信号（ＯＢ）及びライトイネーブル信号
（−Ｅ）は、ＲＡＭＩ、２のボー）ＩＡ及び２Ａ。

ポートＩＢ及び２Ｂに夫々、供給される。

チップイネーブル信号（ＣＥ）は、ポートＩＡ及び２Ａ
側では共通的に供給され、またポートＩＢ及び２Ｂ側で
はメモリ制御回路８によって供給されている。これは、
上述のボー）ＬＡ及び２Ａ側と、ポートＩＢ及び２Ｂ側
の夫々が独立的に対応する側のＣＰＵからアクセスの対
象とされることから、アクセスのタイミングが殆ど同時
の場合を考慮して設けられているものである。

ビジー信号（ＢＳ）は、ポートＩＡ及び２Ａ側と、ボー
１−ＩＢ及び２Ｂ側との夫々に対応して設けられている
ＣＰＵ　　のＲＥＡＤＹ入力に接続されている。

また、ビジー信号（ＢＳ）は、そのレベルが一方のポー
トにてローレベルにされると、他方のポートではハイレ
ベルとされる。

上述のＲＡＭＩ、２のポートＩＡ及び２Ａ側のビジー信
号（ＢＳ）は、そのレベルが反転された後、ＡＮＤゲー
ト（以下、アンドゲートと略称する）９．１０に供給さ
れる。

また、ＲＡＭ１のポートＩＢ側のビジー信号（ＢＳ）は
、そのレベルが反転された後、）ＩＯＲゲート（以下、
ノアゲートと略称する）１１、アンドゲート１０に供給
される。また、ＲＡＭ２のポート２Ｂ側のビジー信号（
ＢＳ）は、そのレベルが反転された後、ノアゲート１１
、アンドゲート９に供給される。

ノアゲート１１の出力は、ポートＩＢ及び２Ｂ側のとジ
ー信号（ＢＳ）とされる。

アンドゲート９の出力は、そのレベルが反転された後、
ＮＡＮＤゲート〔以下、ナントゲートと略称する〕１２
に、そして、アンドゲート１０の出力は、反転された後
、ナントゲート１３に、夫々、供給される。

ポートＩＢ及び２Ｂ側のチップイネーブル信号（ＧＥ）
の入力は、そのレベルが反転された後、ナントゲート１
２．１３に夫々、供給される。

ナントゲート１２の出力は、ＲＡＭＩのポートＩＢ側の
チップイネーブル信号（ＣＢ）の端子に、そして、ナン
トゲート１３の出力は、ＲＡＭ２のボー）２Ｂ側のチッ
プイネーブル信号（ＧＥ）の端子に夫々、供給される。

次いで、回路動作について説明を行なう。尚、この動作
説明は、ボー）ＩＡ及び２Ａ側、ポートＩＢ及び２Ｂ側
の双方に対応して設けられている２つのＣＰＵから、Ｒ
ＡＭ１．２の同一アドレスに対し、殆ど同時にアクセス
されたために、ＲＡＭ１．２に於いて相互に反対側のポ
ートからビジー信号（ＢＳ）が出力された場合について
なされる。

また、この実施例では、ポートＩＡ及び２Ａが、アクセ
スの優先される優先ポートとされている。

（］）ＲＡＭＩからはポートＩＡ側に、ＲＡＭ２からは
ポート２Ｂ側に、夫々ビジー信号（ＢＳ）が出力された
場合ＲＡＭＩのポートＩＡ側のビジー信号（ＢＳ）はローレ
ベルであり、このビジー信号（ＢＳ）は、反転されてハ
イレベルとされた後、アンドゲート９．１０の夫々、一
方の端子に供給される。ＲＡＭＩのボー）ＩＢ側のビジ
ー信号（ＢＳ）はハイレベルであり、このビジー信号（
ＢＳ）は、反転されてローレベルとされた後、ノアゲー
ト１１、アンドゲート１０の夫々、一方の端子に供給さ
れる。

ＲＡＭ２のポート２Ｂ側のビジー信号（ＢＳ）はローレ
ベルであり、このビジー信号（ＢＳ）は反転されてハイ
レベルとされた後、ノアゲート１１、アンドゲート９の
夫々、他方の端子に供給される。

アンドゲート１０からはローレベルの信号が出力され、
このローレベルの信号は、反転されてハイレベルとされ
た後、ナントゲート１３に供給される。

アンドゲート９からはハイレベルの信号が出力され、こ
のハイレベルの信号は反転されてローレベルとされた後
、ナントゲート１２に供給される。

一方、ポートＩＢ及び２Ｂ側からローレベルにて供給さ
れるチップイネーブル信号（ＣＥ）が反転されてハイレ
ベルとされた後、ナントゲートＩ２．１３の夫々、他方
の端子に供給される。

この結果、ナントゲート１２からはハイレベルの信号が
、ＲＡＭＩのボー）ＩＢ側のチップイネーブル信号（Ｃ
Ｂ）の端子に供給され、これによって、ＲＡＭＩのポー
トＩＡ側のビジー信号（ＢＳ）のレベルがハイレベルと
される。

一方、ナントゲート１３からはローレベルの信号が、Ｒ
ＡＭ２のポート２Ｂ側のチップイネーブル信号（ＣＥ）
の端子に供給され、これによって、ＲＡＭ２のポート２
Ａ側のビジー信号（ＢＳ）のレベルは、以前のままハイ
レベルとされる。

従って、ポートＩＡ及び２Ａ側のビジー信号（ＢＳ）が
共に非能動状態となるため、ＲＡＭＩ、２のポートＩＡ
及び２Ａ側からのアクセスが可能とされる。ノアゲート
１１からはローレベルの信号がビジー信号（Ｏ５）とし
て出力されるため、ＲＡＭ１．２のポートＩＢ及び２Ｂ
側のアクセスは禁止された状態となる。

（２）ＲＡＭＩからはポートＩＢ側に、ＲＡＭ２からは
ポート２Ａ側に、夫々ビジー信号（ＢＳ）が出力された
場合ＲＡＭ２のボー）２Ａ側のビジー信号（ＢＳ）はローレ
ベルであり、このビジー信号（ＢＳ）は、反転されてハ
イレベルとされた後、アンドゲート９．１０の夫々、一
方の端子に供給される。ＲＡＭ２のポート２Ｂ側のビジ
ー信号（ＢＳ）はハイレベルであり、このビジー信号（
ＢＳ）は、反転されてローレベルとされた後、ノアゲー
ト１１、アンドゲート９の夫々、他方の端子に供給され
る。

ＲＡＭＩのポートＩＢ側のビジー信号（８Ｓ）はローレ
ベルであり、このビジー信号（Ｏ５）は、反転されてハ
イレベルとされた後、ノアゲート１１、アンドゲート１
０の夫々、他方の端子に供給される。

アンドゲート１０からはハイレベルの信号が出力すれ、
このハイレベルの信号は、反転されてローレベルとされ
た後、ナントゲート１３に供給される。

アンドゲート９からはローレベルの信号が出力され、こ
のローレベルの信号は反転されてハイレベルとされた後
、ナントゲート１２に供給される。

一方、ポートＩＢ及び２Ｂ側からローレベルにて供給さ
れるチンブイネーブル信号（ＣＥ）が反転されてハイレ
ベルとされた後、ナントゲート１２．１３の夫々、他方
の端子に供給される。

この結果、ナントゲート１２からはローレベルの信号が
、ＲＡＭＩのポートＩＢ側のチップイネーブル信号（Ｃ
Ｅ）の端子に供給され、これによって、ＲＡＭＩのボー
１−ＩＡ側のビジー信号（８５）のレベルは、以前のま
まハイレベルとされる。

一方、ナントゲート１３からはハイレベルの出力信号が
、ＲＡＭ２のチップイネーブル信号（ＣＥ）の端子に供
給され、これによって、ＲＡＭ２のポート２Ａ側のビジ
ー信号（ＢＳ）のレベルはハイレベルとされる。

従って、ＲＡＭＩ、２のポートＩＡ及び２Ａ側のビジー
信号（ＢＳ）が共に非能動状態となるため、ＲＡＭＩ、
２のポートＩＡ及び２Ａ側からのアクセスが可能とされ
る。また、ノアゲート１１からはローレベルの信号がビ
ジー信号（ＢＳ）として出力されるため、ＲＡＭＩ、２
のポートＩＢ及び２Ｂ側のアクセスは禁止された状態と
なる。

尚、この実施例では、デュアルポートＲＡＭＩ、２のポ
ートＩＡ及び２Ａ側を優先ポートとしているが、これに
限定されるものではなく、他方のボー）ＩＢ及び２Ｂ側
を優先ポートとする構成にしてもよい。

この実施例によれば、デュアルボー）ＲＡＭＩ、２の、
ボー）ＩＡ及び２Ａ、ポートＩＢ及び２Ｂに、ビジー信
号（ＢＳ）の出力されたことを検出し、アクセスを優先
したい側に出力されているビジー信号（ＢＳ）を非能動
状態にするようにしているので、アクセスを優先したい
ポート側に出力されているビジー信号（ＢＳ）を非能動
状態にでき、これによって、優先したいポート側に於け
るＣＰＵのアクセスを受付けることができる。そして、
従来のように、双方のＣＰＵが待機状態にされたり、或
いは双方のＣＰＵが停止してしまうという口上を防止で
きる。更に、デュアルポートＲＡＭＩ、２を並列接続し
、ビット幅を拡張した状態で複数のメモリを使用できる
。

〔発明の効果〕

この発明にかかるメモリ制御回路によれば、アクセスを
優先したいポート側に出力されている待機信号を非能動
状態にでき、これによって、優先したいポート側に於け
るＣＰＵのアクセスを受付けることができるという効果
がある。そして、従来のように、双方のＣＰ（Ｊが待機
状態にされたり或いは停止してしまうということを防止
できるという効果がある。更に、メモリを並列接続し、
ビント幅を拡張した状態で複数のメモリを使用できると
いう効果がある。

【図面の簡単な説明】

第１図はこの発明の実施例を示す回路図、第２図は従来
例を示す回路図である。図面における主要な符号の説明１．２．３１，３２：デュアルポートＲＡＭ。８：メモリ制御回路、ＩＡ、ＩＢ、２Ａ、２Ｂ。３１Ａ、３１Ｂ、　　３２Ａ、３２Ｂ　：ポート。

Claims

【特許請求の範囲】独立に制御可能な第１及び第２のポートを有し、同一ア
ドレスにアクセスされた時には待機信号を出力するよう
になされたメモリが並列に接続され、上記複数のメモリ
の夫々の、第１のポートには第１のＣＰＵが接続され、
第２のポートには第２のＣＰＵが接続され、上記複数のメモリから第１のＣＰＵ側と、第２のＣＰＵ
側とに、略同時に上記待機信号が出力されたことを検出
し、上記検出信号により、第１のＣＰＵ側と第２のＣＰ
Ｕ側とで、アクセスを優先したい側に出力されている待
機信号を非能動状態に制御するようにしたメモリ制御回
路。