JPS6371760A - メモリシステム - Google Patents
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- JPS6371760A JPS6371760A JP21674686A JP21674686A JPS6371760A JP S6371760 A JPS6371760 A JP S6371760A JP 21674686 A JP21674686 A JP 21674686A JP 21674686 A JP21674686 A JP 21674686A JP S6371760 A JPS6371760 A JP S6371760A
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- MHABMANUFPZXEB-UHFFFAOYSA-N O-demethyl-aloesaponarin I Natural products O=C1C2=CC=CC(O)=C2C(=O)C2=C1C=C(O)C(C(O)=O)=C2C MHABMANUFPZXEB-UHFFFAOYSA-N 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
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- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、データ処理装置、制御装置等におけるメモリ
システムに関するものである。
システムに関するものである。
ＣＰ Ｕ （ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ
ｕｒ＋ｉｔ）を使用したデータ処理装置或いは制御装置
等においては、半導体メモリ等のメモリ内にＣＰＵの処
理プログラム或いは処理用データが格納され、このメモ
リとＣＰＵとの間はデータバスを介して接続されてい第
４図に従来量も多く用いられているメモリシステムを示
す。
ｕｒ＋ｉｔ）を使用したデータ処理装置或いは制御装置
等においては、半導体メモリ等のメモリ内にＣＰＵの処
理プログラム或いは処理用データが格納され、このメモ
リとＣＰＵとの間はデータバスを介して接続されてい第
４図に従来量も多く用いられているメモリシステムを示
す。
図において、１はＣＰＵを示し、このＣＰＵＬに適当な
大きさのアドレスブロックに分割されたメモリブロック
２ａ、 ２ｂが接続される。メモリブロック２ａ、 ２
ｂはＣＰＵＩのデータバス４．アドレスバス５．制御信
号６に直接接続されており、バス階層を持っていない、
ＣＰＵＩからの制ｔｆｆｉ信号６はデコーダ（図中ＤＥ
Ｃで示す）３に供給され、該デコーダ３の出力によりメ
モリブロック２ａ或いは２ｂの何れかが選択される。な
お、通常はＣＰＵＩとメモリブロック２ａ、 ２ｂとの
間はパスバッファ等を介して接続されるが本質的ではな
いのでここでは省略する。
大きさのアドレスブロックに分割されたメモリブロック
２ａ、 ２ｂが接続される。メモリブロック２ａ、 ２
ｂはＣＰＵＩのデータバス４．アドレスバス５．制御信
号６に直接接続されており、バス階層を持っていない、
ＣＰＵＩからの制ｔｆｆｉ信号６はデコーダ（図中ＤＥ
Ｃで示す）３に供給され、該デコーダ３の出力によりメ
モリブロック２ａ或いは２ｂの何れかが選択される。な
お、通常はＣＰＵＩとメモリブロック２ａ、 ２ｂとの
間はパスバッファ等を介して接続されるが本質的ではな
いのでここでは省略する。
（発明が解決しようとする問題点〕
上述のメモリシステムでは、ＣＰＵＩとメモリブロック
２ａ＋ ２ｂとの間に、データバス４．アドレスバス５
が常時接続されているため、データの転送時の転送速度
がＣＰＵＩの能力で制限されてしまいバスの利用効率が
悪いという問題があった。
２ａ＋ ２ｂとの間に、データバス４．アドレスバス５
が常時接続されているため、データの転送時の転送速度
がＣＰＵＩの能力で制限されてしまいバスの利用効率が
悪いという問題があった。
この問題を解決し、メモリへの高速データ転送や大量デ
ータ転送を可能とするための手法として、Ｄ Ｍ Ａ
（ｄｉｒｅｃｔ ｍｅｍｏｒｙ ａｃｃｅａｓ）転送が
一般に利用される。しかしながら、このＤＭＡ転送時に
は、ＣＰＵは一旦処理を中止してＣＰＵからバスを切り
離し、転送が終了するまでバスを手離さなければならな
かった。したがって、ＤＭＡ転送中はＣＰＵは処理を行
うことができず、処理能力が低下するという問題があっ
た。
ータ転送を可能とするための手法として、Ｄ Ｍ Ａ
（ｄｉｒｅｃｔ ｍｅｍｏｒｙ ａｃｃｅａｓ）転送が
一般に利用される。しかしながら、このＤＭＡ転送時に
は、ＣＰＵは一旦処理を中止してＣＰＵからバスを切り
離し、転送が終了するまでバスを手離さなければならな
かった。したがって、ＤＭＡ転送中はＣＰＵは処理を行
うことができず、処理能力が低下するという問題があっ
た。
また、前記のような不都合を改善するために、バスを階
層化し、メモリの一部を高速バスに接続できるようにし
たシステムもある。
層化し、メモリの一部を高速バスに接続できるようにし
たシステムもある。
このようにバスが階層化されたシステムにおいては、バ
スが多重化された部分のデータ転送は非常に高速となる
。しかし、ＣＰＵバスに接続されたメモリブロックのデ
ータを周辺装置或いは他のメモリブロックへデータ転送
する場合は、やはりＣＰＵのデータ処理はデータ転送の
ために中断される。したがって、ＣＰＵの処理効率は改
善されない。
スが多重化された部分のデータ転送は非常に高速となる
。しかし、ＣＰＵバスに接続されたメモリブロックのデ
ータを周辺装置或いは他のメモリブロックへデータ転送
する場合は、やはりＣＰＵのデータ処理はデータ転送の
ために中断される。したがって、ＣＰＵの処理効率は改
善されない。
また、従来のメモリシステムでは、アクセス可能なメモ
リブロックが固定されているため、前記データ処理装置
或いは制御装置等において処理或いは実行される種々の
アプリケーションに対する柔軟性に欠ける等の欠点があ
った。すなわち、転送されるデータの量がアプリケーシ
ョンによって大きく異なる場合、これに対応することが
できないという問題があった。
リブロックが固定されているため、前記データ処理装置
或いは制御装置等において処理或いは実行される種々の
アプリケーションに対する柔軟性に欠ける等の欠点があ
った。すなわち、転送されるデータの量がアプリケーシ
ョンによって大きく異なる場合、これに対応することが
できないという問題があった。
本発明は、前記のような従来のメモリシステムの欠点を
改善し、非常に高いＣＰＵ処理効率を実現すると共に、
データ量の異なる種々のアプリケーションに対しても柔
軟に対応できるようにすることを目的とする。
改善し、非常に高いＣＰＵ処理効率を実現すると共に、
データ量の異なる種々のアプリケーションに対しても柔
軟に対応できるようにすることを目的とする。
（問題点を解決するための手段及び作用）本発明は、上
記目的を達成するため、複数のメモリブロックに分割さ
れたメモリを設けると共に、ＣＰＵのデータバスから分
離された階層化データバスを設け、前記複数のメモリブ
ロックのそれぞれを前記ＣＰＬＩのデータバス或いは階
層化データバスに任意に接続可能な選択手段を設けたこ
とを特徴とする。
記目的を達成するため、複数のメモリブロックに分割さ
れたメモリを設けると共に、ＣＰＵのデータバスから分
離された階層化データバスを設け、前記複数のメモリブ
ロックのそれぞれを前記ＣＰＬＩのデータバス或いは階
層化データバスに任意に接続可能な選択手段を設けたこ
とを特徴とする。
本発明によれば、複数のメモリプロ７りのそれぞれを、
必要に応じて任意の階層のデータバスに接続することが
可能となる。したがって、成るメモリブロックに対して
はＣＰＵによる処理を行いながら、他のメモリブロック
に対しては、ＣＰＵ以外のバスマスタ或いは他のＣＰＵ
による並列処理を行うことが可能となる。
必要に応じて任意の階層のデータバスに接続することが
可能となる。したがって、成るメモリブロックに対して
はＣＰＵによる処理を行いながら、他のメモリブロック
に対しては、ＣＰＵ以外のバスマスタ或いは他のＣＰＵ
による並列処理を行うことが可能となる。
以下、図面を参照しながら実施例に基づいて本発明の特
徴を具体的に説明する。
徴を具体的に説明する。
本発明に係るメモリシステムの基本的構成を第１図に示
す。なお、第４図に示す構成と対応する個所には同一符
号を付しである。
す。なお、第４図に示す構成と対応する個所には同一符
号を付しである。
本メモリシステムにおいては、図示されるように、ＣＰ
ＵＩと別にバスマスク７を設け、ＣＰＵ１或いはバスマ
スタ７の何れかを、セレクタ／バッファ （図中ＳＥＬ
／ＢＵＦＦで示す）１０ａ、 １０ｂを介して適当な大
きさのアドレスブロックに分割された複数のメモリブロ
ック２ａ＋ ２ｂに選択的に接続する。
ＵＩと別にバスマスク７を設け、ＣＰＵ１或いはバスマ
スタ７の何れかを、セレクタ／バッファ （図中ＳＥＬ
／ＢＵＦＦで示す）１０ａ、 １０ｂを介して適当な大
きさのアドレスブロックに分割された複数のメモリブロ
ック２ａ＋ ２ｂに選択的に接続する。
すなわち、前記メモリブロック２ａ、 ２ｂとＣＰＵ
１の第１層データバス４ａ、第１層アドレスバス５ ａ
＋第１層制ｉｌｌδ号６ａ （以下、第１層バス４ａ
、 ５ａ、 ６ａと総称する）を接続するか、或いは他
のバスマスタ７からの第２Ｎデータバス４ｂ、第２Ｎア
ドレスバス５ｂ、第２Ｎｆ１１１’ａ信号６ｂ （以下
第２層バス４ｂ。
１の第１層データバス４ａ、第１層アドレスバス５ ａ
＋第１層制ｉｌｌδ号６ａ （以下、第１層バス４ａ
、 ５ａ、 ６ａと総称する）を接続するか、或いは他
のバスマスタ７からの第２Ｎデータバス４ｂ、第２Ｎア
ドレスバス５ｂ、第２Ｎｆ１１１’ａ信号６ｂ （以下
第２層バス４ｂ。
５ｂ、 ６ｂと総称する）を接続するかをセレクタ／バ
ッファ１０ａ、 １０ｂで選択する。また、８はバス制
御部であり、ＣＰＵＩ及びバスマスタ７から制御信号６
ａ、 ６ｂがデコーダ３ａ、 ３ｂを介して供給され、
セレクタ／バッファ１０ａ、 １０ｂに対してバス選択
信号９ａ＋ ９ｂを出力し、前記メモリブロック２ａ、
、２ｂにどちらのバス制御信号、すなわち第１Ｎバス４
ａ、 ５ａ。
ッファ１０ａ、 １０ｂで選択する。また、８はバス制
御部であり、ＣＰＵＩ及びバスマスタ７から制御信号６
ａ、 ６ｂがデコーダ３ａ、 ３ｂを介して供給され、
セレクタ／バッファ１０ａ、 １０ｂに対してバス選択
信号９ａ＋ ９ｂを出力し、前記メモリブロック２ａ、
、２ｂにどちらのバス制御信号、すなわち第１Ｎバス４
ａ、 ５ａ。
５ａ、或いは第２層バス４ｂ、 ５ｂ、 ６ｂのいずれ
を接続するかを制御ｌする。
を接続するかを制御ｌする。
次に動作について説明する。
ＣＰＵ１が、バス制御部８に対してバス制御情報を書き
込むことにより、バス制御部８からセレクタ／バッファ
１０ａ、 １０ｂに対してバス選択信号９ａ。
込むことにより、バス制御部８からセレクタ／バッファ
１０ａ、 １０ｂに対してバス選択信号９ａ。
９ｂが出力される。セレクタ／バッファ１０ａ、 １０
ｂは、バス選択信号９ａ、 ９ｂにより指示されたバス
にメモリブロック２ａ、 ２ｂを接続する。また、メモ
リブロック２ａ、 ２ｂのどちらが選択されるかは、ｃ
ｐｕｉからの第１層制御信号６ａ或いはバスマスク７か
らの第２層制御信号６ｂにより制御される。
ｂは、バス選択信号９ａ、 ９ｂにより指示されたバス
にメモリブロック２ａ、 ２ｂを接続する。また、メモ
リブロック２ａ、 ２ｂのどちらが選択されるかは、ｃ
ｐｕｉからの第１層制御信号６ａ或いはバスマスク７か
らの第２層制御信号６ｂにより制御される。
このようにして、セレクタ／バッファｘｏａ： ｔａｂ
を切り換えることにより、任意のメモリブロックを、階
層化された任意のバス、すなわちＣＰＵＩからの第１層
バス４ａ、 ５ａ、 ６ａ或いはバスマスタ７からの第
２層バス４ｂ、 ５ｂ、 ６ｂに接続できるようになる
。
を切り換えることにより、任意のメモリブロックを、階
層化された任意のバス、すなわちＣＰＵＩからの第１層
バス４ａ、 ５ａ、 ６ａ或いはバスマスタ７からの第
２層バス４ｂ、 ５ｂ、 ６ｂに接続できるようになる
。
なお、第１図では簡単のためにバス階層は２層、メモリ
ブロックは２ブロツクの例を示しているが、これに限定
されるものではなく、更に多層、多ブロツク構成とする
こともできる。
ブロックは２ブロツクの例を示しているが、これに限定
されるものではなく、更に多層、多ブロツク構成とする
こともできる。
次に、本発明に係るメモリシステムをＤＭＡ転送に応用
した場合の実施例について第２図を参照して説明する。
した場合の実施例について第２図を参照して説明する。
なお、第１図と対応する個所には同一符号を付しである
。
。
第２図において、１はｃｐｕであり、ｌｌａ、 ｌｌｂ
は第１図におけるセレクタ／バッファ１０ａ、 １０ｂ
及びメモリブロック２ａ、 ２ｂを含むメモリブロック
装置を示す、 ３ａはＣＰｔＪ １からのアドレスバス
５ａの信号と制御信号６とをデコードするデコーダ（図
中ＤＥＣで示す）であり、４ａはＣＰＵＩからのデータ
バスである。７ａは第１図に示す第２層バスのバスマス
タ７として動作するＤＭＡコントローラ（以下、ＤＭＡ
Ｃと略記する）であり、該ＤＭＡ０７ａから第２層バス
としてデータバス４ｂ、アドレスバス５ｂが出力されて
いる。また、３ｂはＤＭＡＣ７ａから信号基づきメモリ
ブロック装置１１ａ、 ｌｌｂの読み出し、書き込みを
制御するデコーダである。
は第１図におけるセレクタ／バッファ１０ａ、 １０ｂ
及びメモリブロック２ａ、 ２ｂを含むメモリブロック
装置を示す、 ３ａはＣＰｔＪ １からのアドレスバス
５ａの信号と制御信号６とをデコードするデコーダ（図
中ＤＥＣで示す）であり、４ａはＣＰＵＩからのデータ
バスである。７ａは第１図に示す第２層バスのバスマス
タ７として動作するＤＭＡコントローラ（以下、ＤＭＡ
Ｃと略記する）であり、該ＤＭＡ０７ａから第２層バス
としてデータバス４ｂ、アドレスバス５ｂが出力されて
いる。また、３ｂはＤＭＡＣ７ａから信号基づきメモリ
ブロック装置１１ａ、 ｌｌｂの読み出し、書き込みを
制御するデコーダである。
８ａは第１図に示すバス制御部８として動作するバス制
御ラッチであり、ＣＰＵＩのデータバス４ａに接続され
ている。このバスｆＩＩＩ御うフチ８ａは、たとえばＬ
ＳＩ７４等の集積回路から構成される。バス制御′［Ｉ
ラッチ８ａからはメモリブロック装置１１ａ、 ｌｌｂ
に対してバス選択信号９ａ、 ９ｂが出力されている。
御ラッチであり、ＣＰＵＩのデータバス４ａに接続され
ている。このバスｆＩＩＩ御うフチ８ａは、たとえばＬ
ＳＩ７４等の集積回路から構成される。バス制御′［Ｉ
ラッチ８ａからはメモリブロック装置１１ａ、 ｌｌｂ
に対してバス選択信号９ａ、 ９ｂが出力されている。
第３図にメモリブロック装置１１ａ、 ｌｌｂの詳細を
示す。なお、メモリブロック装置１１ａ、 ｌｌｂは同
一構造であるので、共通の図面で示しである。
示す。なお、メモリブロック装置１１ａ、 ｌｌｂは同
一構造であるので、共通の図面で示しである。
第３図において２はメモリブロックであり、第１図に示
される２ａ、 ２ｂに対応している。該メモリブロック
２のチップセレクト端子市、ライトイネーブル−Ｅ端子
にはセレクタ１２が接続されている。
される２ａ、 ２ｂに対応している。該メモリブロック
２のチップセレクト端子市、ライトイネーブル−Ｅ端子
にはセレクタ１２が接続されている。
このセレクタ１２は、それぞれ２個のＡ Ｎ Ｄゲート
と１個のＮＯＲゲートとから構成された２＆Ｉｔのゲー
ト回路から構成される。また、メモリブロック２のデー
タ端子ＤＴ、アドレス端子Ａ［＋には、トライステート
出力機能ををしセレクタとして動作するパスバッファ１
３が接続されている。このパスバッファ１３は、集積回
路１，３２４５等の２個の双方向バンファ及び集積回路
ＬＳ２４４等の２個の一方向バッファとから構成される
。なお、第３ズにおいてはメモ′ブフ′ロンク２乃く１
個のメモリと巳で示されているが、２個以上のメモリが
同一メモリブロック内にある場合には、制御信号用のセ
レクタを追加すればよい。
と１個のＮＯＲゲートとから構成された２＆Ｉｔのゲー
ト回路から構成される。また、メモリブロック２のデー
タ端子ＤＴ、アドレス端子Ａ［＋には、トライステート
出力機能ををしセレクタとして動作するパスバッファ１
３が接続されている。このパスバッファ１３は、集積回
路１，３２４５等の２個の双方向バンファ及び集積回路
ＬＳ２４４等の２個の一方向バッファとから構成される
。なお、第３ズにおいてはメモ′ブフ′ロンク２乃く１
個のメモリと巳で示されているが、２個以上のメモリが
同一メモリブロック内にある場合には、制御信号用のセ
レクタを追加すればよい。
ここで、メモリブロック２のデータ端子り丁、アドレス
端子ＡＤには、それぞれ複数の信号の何れかかが選択的
に供給されることに注意を要する。
端子ＡＤには、それぞれ複数の信号の何れかかが選択的
に供給されることに注意を要する。
セレクタ１２．バスバッファ１３は、バス選択信号（図
中並で示される）がローレベルのとき、メモリブロック
装置１１ａ、 ｌｌｂの端子Ｃ３Ｏ，ＷＥＯ，ＤＴＯ。
中並で示される）がローレベルのとき、メモリブロック
装置１１ａ、 ｌｌｂの端子Ｃ３Ｏ，ＷＥＯ，ＤＴＯ。
ＡＩ）０をメモリブロック２の各端子Ｃ３，ＷＥ、 Ｉ
ＩＴ、 ＡＩＩにそれぞれ接続する。また、バス選択信
号がハイレベルのときには、メモリブロック装’５１１
１ ａ 、 １１ ｂの端子Ｃ３Ｉ、 ＷＥＩ、 ＤＴ
Ｉ、 ＡＤＩをメモリブロック２の対応する各端子にそ
れぞれ接続する。
ＩＴ、 ＡＩＩにそれぞれ接続する。また、バス選択信
号がハイレベルのときには、メモリブロック装’５１１
１ ａ 、 １１ ｂの端子Ｃ３Ｉ、 ＷＥＩ、 ＤＴ
Ｉ、 ＡＤＩをメモリブロック２の対応する各端子にそ
れぞれ接続する。
第２図において、メモリブロック装置１１ａ、 ｌｌｂ
と外部１１０（ｉｎｐｕｔｌｏｕｔｐｕｔ）装置との間
でＤ Ｍ Ａ転送を行おうとする場合、ＣＰＵＩは集積
回路し３２４５等の双方向のパスバッファ１５を介して
ＤＭＡＣ７ａに転送パラメータをセンＬｌ、−こ′：負
二二、バス１“ｒゴランチ８ａにハ′ス制イ１嘴拳９を
書き込０゜ハス？Ｈｆｊ １コ゛青報が書き込まれたバ
ス制御ラッチ８ａは、バス選択信号９ａとしてハイレベ
ルを、またバス選択信号９ｂとしてローレベルをそれぞ
れ出力する。
と外部１１０（ｉｎｐｕｔｌｏｕｔｐｕｔ）装置との間
でＤ Ｍ Ａ転送を行おうとする場合、ＣＰＵＩは集積
回路し３２４５等の双方向のパスバッファ１５を介して
ＤＭＡＣ７ａに転送パラメータをセンＬｌ、−こ′：負
二二、バス１“ｒゴランチ８ａにハ′ス制イ１嘴拳９を
書き込０゜ハス？Ｈｆｊ １コ゛青報が書き込まれたバ
ス制御ラッチ８ａは、バス選択信号９ａとしてハイレベ
ルを、またバス選択信号９ｂとしてローレベルをそれぞ
れ出力する。
メモリブロック装Ｍ １１ ａにハイレベルのバス退択
信号９ａが入力されると、同メモリブロック装置１１ａ
の各端子Ｃ３Ｉ、 ＷＥｌ、 １）Ｔｌ、 Ａ１１ｌが
内部のメモリブロック２ａ （第１図参照）のＣ３，Ｗ
Ｅ、 り↑、 ＡＤの各端子に接続され、第２層バス４
ｂ、 ５ｂを介してＤＭＡ転送による情報のやり取りが
可能となる。
信号９ａが入力されると、同メモリブロック装置１１ａ
の各端子Ｃ３Ｉ、 ＷＥｌ、 １）Ｔｌ、 Ａ１１ｌが
内部のメモリブロック２ａ （第１図参照）のＣ３，Ｗ
Ｅ、 り↑、 ＡＤの各端子に接続され、第２層バス４
ｂ、 ５ｂを介してＤＭＡ転送による情報のやり取りが
可能となる。
また、メモリブロック装置１１ｔｌｌｂには、ローレベ
ルのバス選択信号９ｂが入力されるので、同メモリブロ
ック装置１１ｂの各端子Ｃ３Ｏ，ＷＨＯ，ＤＴＯ，ＡＤ
Ｏが内部のメモリブロック２ｂ （第１図参照）の対応
する各端子に接続されたままとなっており、ＣＰＵ１と
の情報のやり取りが可能となっている。
ルのバス選択信号９ｂが入力されるので、同メモリブロ
ック装置１１ｂの各端子Ｃ３Ｏ，ＷＨＯ，ＤＴＯ，ＡＤ
Ｏが内部のメモリブロック２ｂ （第１図参照）の対応
する各端子に接続されたままとなっており、ＣＰＵ１と
の情報のやり取りが可能となっている。
したがって、ＤＭＡ転送中であっても、ＣＰＵ１は第２
層に接続されたメモリブロック装置１１ａ以外のメモリ
ブロック装置、本実施例ではメモリブロック装置１１ｂ
を自由にアクセスすることができ、ｃｐｕｉによる処理
を停止させる必要はない。
層に接続されたメモリブロック装置１１ａ以外のメモリ
ブロック装置、本実施例ではメモリブロック装置１１ｂ
を自由にアクセスすることができ、ｃｐｕｉによる処理
を停止させる必要はない。
ＤＭＡ転送終了時には、ＤＭＡＣ７ａはＣＰＵ １に対
して割り込み信号１４を出力する０割り込み信号１４を
受付けたＣＰＵＩは、再びバス制御ランチ８ａにバス制
御情報をセットし、メモリブロック装置１１ａを第１層
バス４ａ、 ５ａに接続し直し、ＤＭＡ転送前の状態に
戻る。
して割り込み信号１４を出力する０割り込み信号１４を
受付けたＣＰＵＩは、再びバス制御ランチ８ａにバス制
御情報をセットし、メモリブロック装置１１ａを第１層
バス４ａ、 ５ａに接続し直し、ＤＭＡ転送前の状態に
戻る。
上述したように、本実施例においては任意の階層のバス
に任意のメモリブロックを動的に割付けることを可能に
しているので、成るメモリブロックに対してはＤＭＡに
よる転送を行いながら、他のメモリブロックに対しては
ＣＰＵＩによる処理も同時に可能となり、ＣＰＵＩの処
理効率を著しく高めることができる。
に任意のメモリブロックを動的に割付けることを可能に
しているので、成るメモリブロックに対してはＤＭＡに
よる転送を行いながら、他のメモリブロックに対しては
ＣＰＵＩによる処理も同時に可能となり、ＣＰＵＩの処
理効率を著しく高めることができる。
また、第１図に示されるブロック図において、バスマス
タ７を他のＣＰＵで置き換えることによりマルチＣＰＵ
システムを構成することができる。
タ７を他のＣＰＵで置き換えることによりマルチＣＰＵ
システムを構成することができる。
このように、本発明をマルチＣＰＵシステムに応用した
場合には、ＣＰＵＩと他のＣＰＵは、システムメモリの
他、ＤＭＡ転送バス、 ｉ１０装置等を完全に共有化す
ることが可能となるので、システム全体を安価、小型に
構成できるという効果がある。
場合には、ＣＰＵＩと他のＣＰＵは、システムメモリの
他、ＤＭＡ転送バス、 ｉ１０装置等を完全に共有化す
ることが可能となるので、システム全体を安価、小型に
構成できるという効果がある。
また、第１図の構成と第３図の構成を組み合わせて、バ
ス構成を第１のＣＰＵバス、第２のＣＰＵバス、ＤＭＡ
バスのように更に多層とし、バス階層レベルを増やすこ
とも考えられる。この場合でも、システム構成に矛盾を
生じることはなく、処理の並列性は一層増加し、処理能
力が向上する。
ス構成を第１のＣＰＵバス、第２のＣＰＵバス、ＤＭＡ
バスのように更に多層とし、バス階層レベルを増やすこ
とも考えられる。この場合でも、システム構成に矛盾を
生じることはなく、処理の並列性は一層増加し、処理能
力が向上する。
上記のように、本発明においては、システムのバスを階
層化すると共に、メモリの配列を適当な大きさのアドレ
スブロックに分割し、各メモリブロックにＣＰＵのデー
タバス或いは階層化されたデータバスに任意に接続可能
な選択手段を付設する。これにより任意の階層のバスに
任意のメモリブロックを動的に割付けることが可能にな
る。したがって、各メモリブロックに対して独立に並列
的に処理を行うことができる。
層化すると共に、メモリの配列を適当な大きさのアドレ
スブロックに分割し、各メモリブロックにＣＰＵのデー
タバス或いは階層化されたデータバスに任意に接続可能
な選択手段を付設する。これにより任意の階層のバスに
任意のメモリブロックを動的に割付けることが可能にな
る。したがって、各メモリブロックに対して独立に並列
的に処理を行うことができる。
たとえば、バスマスタによるＤ Ｍ Ａ転送時において
、或いはマルチＣＰＵシステムにおいて、ＣＰＵのデー
タ処理を一切停止させることなく情報のやり取りが可能
となる。したがっ°ζ、各ｃｐｕ。
、或いはマルチＣＰＵシステムにおいて、ＣＰＵのデー
タ処理を一切停止させることなく情報のやり取りが可能
となる。したがっ°ζ、各ｃｐｕ。
バスマスクにおいて並列的に処理を実行することができ
る。これにより、ＣＰＵ処理の並列性が裔められ、ＣＰ
Ｕ処理効率を非常に高くすることができる。
る。これにより、ＣＰＵ処理の並列性が裔められ、ＣＰ
Ｕ処理効率を非常に高くすることができる。
また、本発明のメモリシステムにおいては、階層化され
たバスに任意のメモリブロックを動的に割付けることが
可能である。したがって、転送されるデータの量が異な
る場合でも、データの量に応じて所定のメモリブロック
を適宜選択することができる。このため、データの量が
異なる種々のアプリケーションに対しても柔軟に対応す
ることができる。
たバスに任意のメモリブロックを動的に割付けることが
可能である。したがって、転送されるデータの量が異な
る場合でも、データの量に応じて所定のメモリブロック
を適宜選択することができる。このため、データの量が
異なる種々のアプリケーションに対しても柔軟に対応す
ることができる。
第１図は本発明に係るメモリシステムの基本的構成を示
すブロック図、第２図は本発明をＤＭＡ転送に応用した
場合の実施例のブロック図、第３図は第２図に示される
メモリブロック装置の詳細回路図、第４図は従来のメモ
リシステムの一例である。 ７ａ：ＤＭＡコントローラ３ａ、３ｂ：デコーダ８８８
バス制御ラフチ ９ａ、９ｂ：バス選択信号１０ａ、
１０ｂ ：セレクタ／ ハｙ ７ ｙｌｌａ、 ｌｌ
ｂ ｉメモリブロック装置１２：セレクタ
１３，１５：バスバッファ特許出願人 富士ゼロッ
クス株式会社代理人 小月 益（ほか２名） 第１図 第２図 第３Ｂ １１ａ、Ｉｌｂ 〜・′
すブロック図、第２図は本発明をＤＭＡ転送に応用した
場合の実施例のブロック図、第３図は第２図に示される
メモリブロック装置の詳細回路図、第４図は従来のメモ
リシステムの一例である。 ７ａ：ＤＭＡコントローラ３ａ、３ｂ：デコーダ８８８
バス制御ラフチ ９ａ、９ｂ：バス選択信号１０ａ、
１０ｂ ：セレクタ／ ハｙ ７ ｙｌｌａ、 ｌｌ
ｂ ｉメモリブロック装置１２：セレクタ
１３，１５：バスバッファ特許出願人 富士ゼロッ
クス株式会社代理人 小月 益（ほか２名） 第１図 第２図 第３Ｂ １１ａ、Ｉｌｂ 〜・′
Claims (1)
- １、複数のメモリブロックに分割されたメモリを設ける
と共に、ＣＰＵのデータバスから分離された階層化デー
タバスを設け、前記複数のメモリブロックのそれぞれを
前記ＣＰＵのデータバス或いは階層化データバスに任意
に接続可能な選択手段を設けたことを特徴とするメモリ
システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21674686A JPS6371760A (ja) | 1986-09-12 | 1986-09-12 | メモリシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21674686A JPS6371760A (ja) | 1986-09-12 | 1986-09-12 | メモリシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6371760A true JPS6371760A (ja) | 1988-04-01 |
Family
ID=16693276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21674686A Pending JPS6371760A (ja) | 1986-09-12 | 1986-09-12 | メモリシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6371760A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6185647B1 (en) | 1997-12-18 | 2001-02-06 | Fujitsu Limited | Dynamic bus control apparatus for optimized device connection |
| US6523077B1 (en) | 1999-01-14 | 2003-02-18 | Nec Corporation | Data processing apparatus and data processing method accessing a plurality of memories in parallel |
-
1986
- 1986-09-12 JP JP21674686A patent/JPS6371760A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6185647B1 (en) | 1997-12-18 | 2001-02-06 | Fujitsu Limited | Dynamic bus control apparatus for optimized device connection |
| US6523077B1 (en) | 1999-01-14 | 2003-02-18 | Nec Corporation | Data processing apparatus and data processing method accessing a plurality of memories in parallel |
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