TWI445010B - 菊鍊串接裝置 - Google Patents
菊鍊串接裝置 Download PDFInfo
- Publication number
- TWI445010B TWI445010B TW095136434A TW95136434A TWI445010B TW I445010 B TWI445010 B TW I445010B TW 095136434 A TW095136434 A TW 095136434A TW 95136434 A TW95136434 A TW 95136434A TW I445010 B TWI445010 B TW I445010B
- Authority
- TW
- Taiwan
- Prior art keywords
- memory device
- input
- output
- memory
- data
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4247—Bus transfer protocol, e.g. handshake; Synchronisation on a daisy chain bus
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4247—Bus transfer protocol, e.g. handshake; Synchronisation on a daisy chain bus
- G06F13/4256—Bus transfer protocol, e.g. handshake; Synchronisation on a daisy chain bus using a clocked protocol
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/066—Means for reducing external access-lines for a semiconductor memory clip, e.g. by multiplexing at least address and data signals
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0615—Address space extension
- G06F12/0623—Address space extension for memory modules
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Information Transfer Systems (AREA)
- Dram (AREA)
- Memory System (AREA)
- Read Only Memory (AREA)
- Small-Scale Networks (AREA)
Description
本發明有關於菊鍊串接裝置。
今日到處可見到電腦為基礎之系統並以成功地進入日常生活使用的許多裝置中,如手機、手提電腦、汽車、醫學裝置、個人電腦等等。普遍地,社會已大量倚賴以電腦為基礎之系統來處理日常生活的工作,如平衡支票簿的簡單工作到頗為如預測天氣之複雜的工作。隨著技術增進,越來越多工作遷移到以電腦為基礎之系統。這造成社會變得越來越倚賴這些系統。
典型的以電腦為基礎之系統包含系統板以及非必要的一或更多的周邊裝置,如顯示單元、儲存單元等等。系統板包含一或更多處理器、記憶體子系統以及其他邏輯,如序列裝置介面、網路裝置控制器、硬碟控制器等等。
於特定系統板上使用之處理器的種類通常取決於系統執行的工作類型。例如,執行限定的一組工作之系統,如監控汽車引擎產生的排放物並且調整空氣/燃料混合物以確保引擎完全燃燒燃料,可使用簡單專門的處理器,特別用來執行這些工作。令一方面,執行許多不同工作的系統,如管理許多使用者並且進行許多不同的應用,可使用一或更多複雜的處理器,其本質上為一般目的者,組態成執行高速計算並且操縱資料以將服務使用者請求的回應時間降至最小。
記憶體子系統係保存處理器使用之資訊(如指令、資料值)的貯存。記憶體子系統典型包含控制器邏輯以及一或更多記憶體裝置。控制器邏輯典型組態成將記憶體裝置與處理器接介,並讓處理器儲存與擷取資訊至與自記憶體裝置。記憶體裝置保存真實的資訊。
與處理器類似,記憶體子系統中使用的裝置類型通常係由電腦系統所執行的工作類型驅使。例如,電腦系統可具有必須於沒有碟驅動器幫助下開機而以及執行不常改變的一組軟體例行程序之工作。此時,記憶體子系統可使用非依電性裝置,如快閃記憶體裝置,以儲存軟體例行程序。其他電腦系統可執行非常複雜的工作,需要大的高速資料貯存以保存大量的資訊。此時,記憶體子系統可使用高速高密度的動態隨機存取記憶體(DRAM)裝置以儲存大量的資訊。
目前,硬碟驅動器具有可儲存20至40 Gigabytes資料之高密度,但體積也相當大。然而,快閃記憶體,亦稱為固態驅動器,受到歡迎,因為其之高密度、非依電性以及相對於硬碟驅動器的小尺寸。快閃記憶體技術係根據EPROM以及EEPROM技術。選擇“快閃”一詞係因為可在一時間抹除大量的記憶體單元,有別於個別抹除每一個位元組之EEPROM。相對於單層級單元,多層級單元(MLC)進一步增加快閃記憶體密度。熟悉該項技藝者可了解快閃記憶體可組態成NOR快閃或NAND快閃,其中NAND快閃具有每給定面積較高的密度,因為其較緊密之記憶體陣列的結構。為了後續說明,對快閃記憶體之參照應該理解為NOR或NAND或其他類型的快閃記憶體。
記憶體子系統中的裝置經常使用平行互連方案互連。此方案涉及將裝置互連使得位址與資料資訊以及控制信號以平行方式耦合至裝置。各裝置可包含多個輸入/輸出,以便於平行傳送資料與位址資訊以及控制信號至裝置。
與在記憶體子系統中使用平行互連相關的一個缺點在於其通常需要大量的互連於裝置之間,以並行地將資訊以及信號傳送至裝置。這增加實施這些子系統的板子之複雜度。此外,與大量互連相關的不好的效果會傾向於限制這些子系統的性能,例如串擾。並且,包含於這些子系統中的裝置數量會受限於互連所載送之信號的傳播延遲。
此處所述之技術係藉由提供將裝置以菊鍊串接配置耦合之技術來克服上述缺點,其使用比平行互連實施較少以及較短的連結。將裝置以菊鍊配置組態可允許裝置比平行互連實施以更高速操作,因使用了較少且較短的互連可使整體實施更不受不好的效果影響,如傳播延遲以及串擾。此外,較少且較短的連結傾向於降低實施的複雜度。這降低的複雜度進一步使含有裝置的子系統能於更小的面積中實施,因此允許子系統佔用較小的面積。
根據於此所述之技術的態樣,裝置以菊鍊串接配置耦接,使得以菊鍊串接的前一個裝置之輸出耦接以菊鍊串接的下一個裝置之輸入,以便於將資訊(如資料、位址、以及命令資訊)以及控制信號(如致能信號)從前一個裝置傳送到下一個裝置。
於技術的一實施例中,以菊鍊串接的各裝置包含序列輸入(SI)以及序列輸出(SO)。透過裝置的SI將資訊輸入至裝置。類似地,從裝置透過其SO輸出資訊。以菊鍊串接的一裝置的SO耦接至以菊鍊串接之下一個裝置的SI。於裝置中設置電路以使透過SI輸入至以菊鍊串接的前一個裝置之資訊通過裝置並透過SO從裝置輸出。此資訊接著透過前一個裝置之SO以及下一個裝置SI之間的連結傳送至以菊鍊串接之下一個裝置的SI。被傳送的資訊可接著透過其SI被輸入至下一個裝置。
此外,時脈信號耦接至以菊鍊串接之裝置。由裝置使用時脈信號以便於從一裝置傳送資訊至以菊鍊串接的下一個裝置。
根據於此所述之技術的其他態樣,由裝置用來例如使資料透過SI輸入至裝置並且透過SO自裝置輸出之控制信號(如致能信號)係傳送於以菊鍊串接之裝置之間,如上所述。在此,設置電路以使輸入至以菊鍊串接之前一個裝置的控制信號傳播通過裝置,並且自裝置透過一輸出傳送至以菊鍊串接之下一個裝置的輸入。傳送的控制信號接著透過該輸入而輸入至下一個裝置。
根據本發明之原理,快閃記憶體系統可具有複數個串聯連接之快閃記憶體裝置。系統之快閃記憶體裝置可包含具有序列輸入資料埠以及序列資料輸出埠之序列資料鏈結介面、用以接收第一輸入致能信號之控制輸入埠,以及用於發送第二輸入致能信號之控制輸出埠。輸入致能信號用於控制序列資料鏈結介面以及記憶庫之間的資料傳輸之電路。快閃記憶體裝置組態成接收來自外部來源之序列輸入資料以及控制信號,並提供資料與控制信號至外部裝置。外部來源以及外部裝置可為系統內之其他快閃記憶體。於本發明之一實施例中,當於系統中序列地串接裝置時,裝置可進一步輸出“回響(echo)”接收到之IPE以及OPE信號之控制埠至外部裝置。這允許系統具有點對點連接之信號埠以形成菊鍊串接方法(相對於廣播/多分支串接方案)。
這些系統可使用獨特裝置識別符以及目標裝置選擇位址方法,而不使用有限之硬體實體裝置選擇接腳,因此整個系統以記憶體密度而言可很容易地擴張而不會犧牲掉整體性能。於本發明之一些實施例中,快閃記憶體裝置之每一個可包含獨特的裝置識別符。裝置可組態成剖析序列輸入資料中之目標裝置資訊欄位,以將目標裝置資訊與裝置的獨特裝置識別碼作關聯。裝置可在處理任何接收到的額外輸入資料之前剖析目標裝置資訊欄位。若記憶體裝置並非目標裝置,其可忽略序列輸入資料,因此節省額外的處理時間與資源。
於下描述本發明之較佳實施例。
第1圖為包含組態為串聯菊鍊串接配置之複數個單埠裝置110a-e的範例裝置組態的方塊圖。裝置110a-e例示性為記憶體裝置,各包含記憶體(未圖示),其可包含動態隨機存取記憶體(DRAM)單元、靜態隨機存取記憶體(SRAM)單元、快閃記憶體單元等等。各裝置110包含序列輸入(SI)、序列輸出(SO)、時脈(SCLK)輸入以及晶片選擇(CS#)輸入。
SI係用來傳送資訊(如命令、位址以及資料資訊)進入裝置110。SO用來從裝置110傳送資訊。SCLK輸入用來提供外部時脈信號至裝置110以及CS#輸入用來提供晶片選擇信號至裝置110。可與此處所述之技術一起使用之裝置的範例為描述於先前包含之美國專利申請案第11/324,023號中的多獨立序列鏈結(MISL)記憶體裝置。
以菊鍊串接配置之SI以及SO連接於裝置110之間,使得以菊鍊串接之較前面的裝置110之SO耦接至以菊鍊串接之下一個的裝置110之SI。例如,裝置110a的SO耦接至裝置110b的SI。各裝置110的SCLK輸入提供有來自記憶體控制器(未圖示)的時脈信號。時脈信號透過共同的鏈結分布至各裝置110。將於下描述,SCLK係尤其用來於裝置110中包含的各個暫存器閂鎖輸入至裝置110之資訊。
可在提供至SCLK輸入之時脈信號的不同時間閂鎖輸入至裝置110的資訊。例如。於單資料速率(SDR)實施中,可在SCLK時脈信號的上升或下降緣閂鎖在SI輸入至裝置110之資訊。替代地,於雙資料速率(DDR)實施中,SCLK時脈信號的上升以及下降緣皆用於閂鎖在SI輸入之資訊。
各裝置之CS#輸入為傳統選擇裝置之晶片選擇。此輸入耦接至共同鏈結,其使所有裝置110的晶片選擇信號共同確立(assert)並且因而同時選擇所有裝置110。
第2圖為包含組態為具有串接時脈之串聯菊鍊串接配置之複數個單埠裝置210a-e的範例裝置組態的方塊圖。各裝置210包含如上述之SI、SO、SCLK輸入以及CS#輸入。此外,各裝置210包含時脈輸入(SCLKO)。SCLKO為輸出SCLK信號輸入至裝置210的輸出。
參考第2圖,裝置210之SI以及SO如上述以串聯菊鍊串接配置耦接。另外,裝置的SCLK輸入以及SCLKO亦以串聯菊鍊串接配置耦接,使得以菊鍊串接之較前面的裝置210之SCLKO耦接至以菊鍊串接配置之下一個裝置210之SCLK輸入。因此,例如,裝置210a之SCLKO耦接至裝置210b之SCLK輸入。
注意到當時脈信號傳播經過以菊鍊串接的裝置時會產生延遲。可使用內部延遲補償電路,如鎖延遲迴路(DLL)電路,來排除此延遲。
第3圖為包含組態為串聯菊鍊串接配置之複數個雙埠裝置310a-e的範例裝置組態的方塊圖。各裝置310包含每一個埠之SI以及SO、SCLK輸入以及CS#輸入,如上所述。參照第3圖,裝置310上的第一埠的SI標示為“SI0”以及第二埠之SI標示為“SI1”。類似地,第一埠的SO標示為“SO0”以及第二埠標示為“SO1”。每一個埠的SI以及SO如上述般連接於裝置310之間。因此,例如,裝置310a上的埠0之SO提供至裝置310b上的埠0之SI。類似地,裝置310a上的埠1之SO提供至裝置310b上的埠1之SI。
第4圖為包含組態為具有各種致能信號之輸入以及輸出之串聯菊鍊串接配置之複數個單埠裝置的範例裝置組態的方塊圖。各裝置410包含SI、SO、CS#輸入、SCLK輸入,如上述。另外,各裝置410包含輸入埠致能(IPE)輸入、輸出埠致能(OPE)輸入、輸入埠致能輸出(IPEQ)以及輸出埠致能輸出(OPEQ)。IPE輸出係用於輸入IPE信號至裝置。IPE信號由裝置用來致能SI,使得當IPE確立時,資訊透過SI序列地輸入至裝置410。類似地,OPE輸入係用來輸入OPE信號至裝置。OPE信號由裝置用來致能SO,使得當OPE確立時,資訊自裝置410透過SO序列地輸出。IPEQ以及OPEQ為分別自裝置輸出IPE以及OPE信號之輸出。類似地,OPEQ信號可為延遲的OPE信號,或OPE信號的某衍生物。如上述,CS#輸入以及SCLK輸入耦接至不同的鏈結,分別分配CS#以及SCLK信號至裝置410a-d。
如上述,SI以及SO自一裝置以菊鍊串接配置耦接至下一裝置。此外,以菊鍊串接配置之前一裝置410的IPEQ以及OPEQ分別耦接至以菊鍊串接配置之下一個裝置410的IPE輸入以及OPE輸入。此配置允許IPE與OPE信號從一裝置410以串列菊鍊串接的方式傳送至下一裝置。
第5圖為包含組態為具有各種致能信號之輸入以及輸出之串聯菊鍊串接配置之複數個雙埠裝置510a-d的範例裝置組態的方塊圖。各裝置510包含如上述之CS#輸入、SCLK輸入以及各埠之SI、SO、IPE、OPE、IPEQ以及OPEQ。埠1以及埠2之SI、SO、IPE、OPE、IPEQ以及OPEQ分別標示為SI1、SO1、IPE1、OPE1、IPEQ1以及OPEQ1以及SI2、SO2、IPE2、OPE2、IPEQ2以及OPEQ2。
如上述般,各裝置510的CS#輸入耦接至單一鏈節以同時選擇所有裝置510。類似地,如上述般,各裝置510的SCLK耦接至單一鏈節,其組態成同時分配時脈信號至所有裝置510。並且,如上述般,SI、SO、IPE、OPE、IPEQ以及OPEQ耦接於裝置之間,使得以菊鍊串接之前一個裝置的SO、IPEQ以及OPEQ分別耦接至以菊鍊串接之後來的裝置的SI、IPE以及OPE以及OPE輸入。例如,裝置510a之SO1、SO2、IPEQ1、IPEQ2、OPEQ1以及OPEQ2分別耦接至裝置510b之SI1、SI2、IPE1、IPE2、OPE1以及OPE2。
提供至裝置510a之SI、IPE以及OPE之SI、IPE以及OPE信號係來自例如記憶體控制器(未圖示)。裝置510d透過SO、IPEQ以及OPEQ提供資料以及控制信號回到記憶體控制器。
第6圖為包含組態為串聯菊鍊串接配置之具有多個序列輸入(SI0至SIn)以及多個序列輸出(SO0至SOn)之複數個雙埠裝置610a-d的範例裝置組態的方塊圖。另外,各裝置610具有SCLK輸入以及CS#輸入,如上所述。
各裝置610使用之序列輸入(SI0至SIn)以及多個序列輸出(SO0至SOn)使資訊得以用序列方式分別輸入以及輸出自裝置610。可分配特定任務給各輸入以輸入特定類型的資訊(如位址、命令、資料)及/或信號(如致能信號)至裝置610。類似地,可分配特定任務給各輸出以從裝置610輸出特定類型的資訊及/或信號。例如,一或更多輸入可分配有致能將輸入至裝置610的位址資訊之任務。類似地,例如,一或更多輸出可分配有從裝置610輸出位址資訊之任務。
各裝置610的序列輸入以及序列輸出之數量典型取決於某些因素,如位址線的數量、命令大小以及資料寬度大小。這些因素會受到裝置係如何使用於特定系統應用中的影響。例如,與需要大量資訊之資料貯存的系統應用相比,需要用來儲存小量資訊之資料貯存的系統應用可使用有較少位址以及資料線的裝置,並且因此較少輸入/輸出。
第7圖為與描述與執行於單一裝置以及組態為序列菊鍊串接配置之複數個裝置上之讀取操作相關的時序之時序圖。參考第7圖,確立CS#以選擇所有的裝置。藉由透過SI確立IPE以及與讀取操作關聯之時脈資訊於裝置中開始讀取操作。例示地,此資訊包含指示將執行讀取操作之命令(CMD)以及指示哪裡讀取資料之記憶體中的起始位置之列位址(Col.ADD)以及行位址(Row ADD)。
於時間“tR”,從記憶體讀取請求的資料並放至於包含於裝置中之特別內部資料緩衝器。tR的長度典型由包含記憶體之單元的特性所決定。於時間tR之後,確立OPE以致能從內部資料緩衝器經由SO至以菊鍊串接之下一個裝置之資料序列傳輸。例示地,在SCLK的上升緣,從內部緩衝器在SO輸出序列地輸出資料。延遲從以菊鍊串接之裝置輸出的資料多達一個時脈週期以控制例如與傳播控制信號(如IPE以及OPE)相關的潛時。將於後詳述,使用時脈同步化之閂鎖器執行該潛時控制。
快閃核心架構實施中之串接記憶體裝置的一些操作範例顯示於下列表1中。表1列出目標裝置位址(TDA)、可能的操作(OP)碼以及列位址、行/排位址之對應狀態以及輸入資料。
於本發明之一些實施例中,顯示於第1-6圖中之系統的各裝置可具有獨特的裝置識別符,用來作為序列輸入資料中之目標裝置位址(tda)。當接收序列輸入資料時,快閃記憶體裝置剖析系列輸入資料中的目標位址欄位,並且藉由關聯目標裝置位址以及裝置的獨特識別碼來判斷是否裝置為目標裝置。
表2顯示根據本發明之較佳實施例之輸入資料流的較佳輸入順序,包含連同第1-6圖描述之系統。命令、位址以及資料從最大有效位元開始序列地位移進入以及離開各記憶體裝置。
參考第4圖,裝置410a-d可以當輸入埠致能(IPE)為高位準(IPE)並在序列時脈(SCLK)之上升緣取樣之序列輸入信號(SIP)操作。命令順序以一位元組目標裝置位址(“tda”)以及一位元組的操作碼,亦可替換地稱為命令(表1中的“cmd”,開始。藉由以在最大有效位元之一位元目標裝置位址開始序列輸入信號,裝置可在處理接收到的任何額外的輸入資料之前剖析目標裝置位址欄位。若記憶體裝置非目標裝置,其則在處理前傳送序列輸入資料至另一資料,因此節省額外處理時間與資源。
在1位元組的cmd碼之後,將1位元組的TDA位移至裝置中。最大有效位元(MSB)從SIP開始並於序列時脈(SCLK)之上升緣閂鎖各位元。取決於命令,一位元組的命令碼之後可尾隨列位址位元組、行位址位元組、排位址位元組、資料位元組及/或組合或無。
第8圖為描述在組態為串聯菊鍊串接配置之裝置之間傳送的資訊有關之時序之時序圖。如上述,確立CS#以選擇裝置。藉由於SCLK後續的上升緣確立IPE以及時脈資料至裝置中而將資訊輸入至以菊鍊串接之第一裝置。IPE於不到一個週期中從第一裝置傳播至第二裝置。此致能資訊係在資訊時控進入第一裝置後的一個週期從第一裝置的SO時控進入第二裝置的SI。針對以菊鍊串接的後續裝置重複此。因此,例如,在從於第一裝置之資料的閂鎖點算起SCLK之第三個上升緣時將資訊輸入至以串聯菊鍊串接的第三裝置。
第9圖為針對單埠裝置之範例序列輸出控制邏輯900的方塊圖。邏輯900包含IPE用之輸入緩衝器902、SI(SIP)用之輸入緩衝器904、OPE用之輸入緩衝器906、輸入閂鎖器控制908、串聯至並聯暫存器910、輸出閂鎖器控制912、資料暫存器914、位址暫存器916、命令譯碼器918、選擇器920、頁緩衝器924、邏輯OR閘926、輸出緩衝器928、選擇器930以及記憶體950。
輸入緩衝器902為傳統低電壓電晶體至電晶體(LVTTL)邏輯緩衝器,組態成緩衝在緩衝器之輸入提供至裝置之IPE信號的狀態。緩衝器902的輸出提供至輸入閂鎖器控制908,其閂鎖IPE信號的狀態並提供IPE信號之閂鎖狀態至輸入緩衝器904以及選擇器920。輸入緩衝器904為LVTTL緩衝器,組態成緩衝透過SI輸入提供至裝置之資訊。輸入緩衝器904由輸入閂鎖器控制908的輸出致能。當被致能時,提供至SI輸入之資訊由緩衝器908提供至串聯至並聯暫存器910以及選擇器930之輸入。當從輸入閂鎖器控制908提供之IPE信號的閂鎖狀態指示IPE信號為確立時致能輸入緩衝器904。提供至串聯至並聯暫存器910之資訊由暫存器910從串聯轉換成並連的形式。串聯至並聯暫存器910之輸出提供至資料暫存器914、位址暫存器916以及命令譯碼器918。
資料暫存器914以及位址暫存器916分別保存透過SI移供至裝置資料以及位址資訊。命令譯碼器918組態成解譯透過SI輸入至裝置之命令。這些命令進一步用來控制裝置之操作。例如,“寫入記憶體”命令可用來令裝置將包含於資料暫存器914之資料寫入至包含於裝置中在由位址暫存器916指定的位址之記憶體950。
輸入緩衝器916為LVTTL緩衝器,組態成緩衝提供至裝置之OPE輸入的OPE信號。緩衝器906之輸出係傳送至輸出閂鎖器控制912,其閂鎖OPE信號之狀態。輸出閂鎖器控制輸出閂鎖的OPE信號狀態至OR閘926。OR閘926為傳統的邏輯OR閘,其之輸出用來致能/取消輸出緩衝器928之輸出。
選擇器920為傳統的2至1多工器,其輸出由信號DAISY_CHAIN選擇的兩個輸入之一。如前述,這些輸入之一為來自輸入閂鎖器控制908之IPE的閂鎖狀態。另一輸入設定至邏輯低之狀況。信號DAISY_CHAIN指示裝置是否耦接至以串聯菊鍊串接配置之一或更多其他裝置。例示地,若裝置耦接至以串聯菊鍊串接配置之一或更多其他裝置,則此信號為確立的。確立DAISY_CHAIN信號導致提供至選擇器920之IPE信號的閂鎖狀態從選擇器920輸出。當未確立DAISY_CHAIN信號時,輸入至選擇器920之邏輯低狀況從選擇器920輸出。
頁緩衝器924為傳統的資料緩衝器,其組態成保存從記憶體950讀取之資訊。選擇器930為傳統的2至1多工器,其輸出由信號ID_MATCH選擇的兩個輸入之一。選擇器930之一輸入係從頁緩衝器924之輸出提供並且另依輸入係從SI輸入緩衝器904之輸出提供。選擇器930之輸出提供至輸出緩衝器928。信號ID_MATCH指示透過SI發送至裝置之特定命令係定址給該裝置。若命令係定址給該裝置,確立ID_MATCH,導致頁緩衝器924之輸出從選擇器930輸出。若無確立ID_MATCH,SI緩衝器904之輸出(亦即輸入至裝置的SI信號狀態)會從選擇器930輸出。
記憶體為組態成保存資料之傳統記憶體。記憶體950可為包含單元之隨機存取記憶體(RAM),如靜態RAM(SRAM)、動態RAM(DRAM)或快閃記憶體單元,其可使用透過SI輸入至裝置之位址定址。
操作上,確立之IPE信號由輸入緩衝器902緩衝並傳送至輸入閂鎖器控制908,其閂鎖IPE之確立狀態。此閂鎖狀態提供至選擇器920以及至輸入緩衝器904以致能此緩衝器904。輸入至輸入緩衝器904之命令、位址以及資料資訊則傳送至串聯至並聯暫存器910,其將資訊從串聯轉換成並聯形式並且將命令、位址以及資料資訊分別提供給命令解譯器、位址暫存器916以及資料暫存器914。緩衝器904之輸出亦提供至選擇器930。若ID_MATCH未確立,則緩衝器904之輸出會出現在選擇器930的輸出,其則會提供給輸出緩衝器928的輸入。若DAISY_CHAIN為確立,則IPE之閂鎖狀態會出現在選擇器920之輸出並提供至OR閘926的第一輸入。OR閘926遞送IPE的狀態至輸出緩衝器928以致能輸出緩衝器928。這將允許輸入至SI輸入之資訊在SO從裝置輸出。
藉由確立OPE以及ID_MATCH將來自頁緩衝器924的資料自裝置輸出。詳言之,OPE確立之狀態係提供至輸入緩衝器906,其則將此狀態提供至輸出閂鎖器控制912,其閂鎖此狀態。閂鎖之確立狀態提供至OR閘926的第二輸入,其輸出一信號以致能輸出緩衝器928。確立ID_MATCH致能頁緩衝器924之輸出出現在選擇器930的輸出。選擇器930的輸出提供至已致能的輸出緩衝器928,其在裝置的SO輸出輸出來自裝置之資料。
注意到,若DAISY_CHAIN未確立,輸出緩衝器928僅由OPE致能。這允許裝置用於非菊鍊串聯串接配置中。
第10圖為雙埠裝置之範例序列輸出控制邏輯1000之方塊圖。針對每一個埠,輸入以及控制路徑邏輯1000包含IPE輸入緩衝器1002、SI輸入緩衝器1004、OPE輸入緩衝器1006、輸入閂鎖器控制1008、串聯至並聯暫存器1010、輸出閂鎖器控制1012、資料暫存器1014、位址暫存器1016、命令譯碼器1018、選擇器1020、頁緩衝器1024、邏輯OR閘1026、輸出緩衝器1028以及選擇器1030,其分別與上述IPE輸入緩衝器902、SI輸入緩衝器904、OPE輸入緩衝器906、輸入閂鎖器控制908、串聯至並聯暫存器910、輸出閂鎖器控制912、資料暫存器914、位址暫存器916、命令譯碼器918、選擇器920、頁緩衝器924、邏輯OR閘926、輸出緩衝器928以及選擇器93相同。
第11圖為可與此所述之技術一起使用之序列輸出控制邏輯1100之另一實施例的詳細方塊圖。邏輯1100包含IPE輸入緩衝器1102、SI輸入緩衝器1104、OPE輸入緩衝器1106、SCLK輸入緩衝器1110、邏輯AND閘1112與1114、閂鎖器1116、1118、1120與1122、選擇器1124與1130、邏輯OR閘1126以及SO輸出緩衝器1128。緩衝器1104、1106、1108與1110為傳統之LVTTL緩衝器,分別組態成緩衝SI、IPE、OPE與SCLK信號。
AND閘1112組態成當IPE為確立時輸出輸入至SI的資訊至閂鎖器1116。閂鎖器1116組態成當緩衝器1110提供時脈信號(SCLK)時閂鎖該資訊。DATA_OUT代表從包含於裝置中之記憶體(未圖示)讀取之資料的狀態。
AND閘1114組態成當OPE為確立時輸出DATA_OUT狀態。AND閘1114的輸出提供給閂鎖器1118,其組態成當緩衝器1110提供時脈信號時閂鎖DATA_OUT的狀態。緩衝器1106組態成緩衝提供至裝置的IPE信號。緩衝器1106的輸出係由閂鎖器1120閂鎖。類似地,緩衝器1108組態成緩衝提供至裝置之OPE信號。閂鎖器1122組態成由緩衝器1108輸出之OPE的狀態。選擇器1124與1130為傳統的2至1多工器,各包含兩個輸入。選擇器1124之輸入由上述的ID_MATCH信號選擇作為選擇器1124的輸出。一輸出接收由閂鎖器1118維持之DATA_OUT的閂鎖狀態。當ID_MATCH為確立時,選擇此輸入作為從選擇器1124的輸出。另一輸出接收由閂鎖器1116維持之SI的閂鎖狀態。當ID_MATCH未確立時,選擇此輸入作為從選擇器1124的輸出。
由上述的DAISY_CHAIN信號選擇選擇器1130之輸入作為選擇器1130的輸出。至選擇器1130之一輸出接收由閂鎖器1120維持之IPE的閂鎖狀態並且另一輸入連接至邏輯零。當DAISY_CHAIN為確立時,選擇IPE之閂鎖狀態作為從選擇器1130的輸出。類似地,當DAISY_CHAIN未確立時,選擇邏輯零作為從選擇器1130的輸出。
OR閘1126為傳統的邏輯OR閘,其組態成提供致能/取消信號至輸出緩衝器1128。OR閘1126接收選擇器1130之輸出以及由閂鎖器1122維持之OPE之閂鎖狀態。這些輸出之一可用來提供致能信號給緩衝器1128以致能緩衝器的輸出。緩衝器1128為緩衝輸出信號SO之傳統的緩衝器。如上述,由OR閘1126的輸出致能/取消緩衝器1128。
操作上,當IPE為確立時,透過SI輸入至裝置之資訊係提供給閂鎖器1116。閂鎖器1116例示地在IPE確立後SCLK之第一向上轉變時閂鎖此資訊。類似地,閂鎖器1120在SCLK轉變時閂鎖IPE的狀態。假設ID_MATCH未確立,閂鎖器之1116輸出會經由選擇器1124提供至緩衝器1128。類似地,確立之IPE係從緩衝器1106傳送至閂鎖器1120,於該處亦例示地在SCLK之第一向上轉變時進行閂鎖。假設DAISY_CHAIN為確立,則IPE的閂鎖狀態係提供於選擇器1130之輸出並且傳送至OR閘1126以提供致能信號至緩衝器1128。接著SI之閂鎖狀態從該裝置透過緩衝器1128作為SO輸出地傳送。
當DAISY_CHAIN未確立,選擇輸入至選擇器1130之邏輯零,以從選擇器1130輸出邏輯零。此有效地取消IPE而不致能緩衝器1128。
例示地,在OPE確立後的下一個向上轉變時,OPE的確立狀態閂鎖於1122,並且DATA_OUT的狀態閂鎖於閂鎖器1118。假設ID_MATCH為確立,則選擇器1124選擇DATA_OUT之閂鎖狀態並提供緩衝器1128的輸入。同時,來自閂鎖器1122之OPE的閂鎖確立狀態通過OR閘1126以致能緩衝器1128,其令DATA_OUT的閂鎖狀態自裝置作為輸出SO輸出。
第12圖為包含範例序列輸出控制邏輯並且組態為串聯菊鍊串接配置之裝置的範例組態的方塊圖。此配置包含三個裝置1210,組態成以菊鍊串接之前一個裝置的輸出耦接至以菊鍊串接之下一個裝置的輸入,如上述。從一裝置至下一個裝置之資訊與資料的傳送參照下列第13圖描述。
第13圖為描述與顯示於第12圖中之裝置的輸入與輸出相關之時序的範例時序圖。詳言之,此圖描述各裝置中之序列輸出控制邏輯1100有關於將於各裝置1210之SI輸入所輸入之資訊送至裝置1210之SO輸出之操作。
參照第11、12以及13圖,假設DAISY_CHAIN為確立。當在裝置1210a IPE為確立時,在裝置之SI輸入的資訊係經由上述之裝置的序列輸出控制邏輯1100送至裝置1210a的輸出。詳言之,於IPE確立後的SCLK之各上升緣例示地時控資料進入裝置1210a。資訊以及IPE的狀態經由上述之邏輯1100傳播並分別在裝置之SO以及IPEQ輸出自裝置1210a離開。這些輸出提供給裝置1210b之SI以及IPE輸入,經由上述之裝置1210b的序列輸出控制邏輯1100,並於一時脈週期後在裝置的SO以及IPEQ輸出處自裝置1210b輸出。這些輸出分別於圖中由S2與P2代表。類似地,裝置1210b之SO以及IPEQ輸出分別提供至裝置1210c之SI以及IPE,經由上述之裝置1210c的序列輸出控制邏輯1100,於一時脈週期後在裝置的SO以及IPEQ輸出處自裝置1210c輸出。這些輸出分別於圖中由S3與P3代表。
於上述菊鍊串接配置中,針對SDR操作,以菊鍊串接的信號之輸出潛時可用下列方公式決定:輸出_潛時=N*時脈_週期_時間其中:“輸出_潛時”為資料之輸出潛時“N”為以菊鍊串接配置的裝置數量,以及“時脈_週期_時間”為時脈(如SCLK)操作之時脈週期時間。
例如,假設第12圖中顯示之以菊鍊串接的時脈_週期_時間為10奈米秒。在裝置1210c之SO的資料總輸出潛時為3*10奈米秒或30奈米秒。
於DDR操作的情況中,時脈的兩緣皆可作為輸入資料之閂鎖點以及輸出資料的改變點。因此,總潛時為SDR操作的一半。
注意到於上述說明中,輸入至裝置1210之資訊係針對SDR操作於一時脈週期之後輸出以及針對DDR操作於半時脈週期後輸出。引進此潛時以考量到啟動輸出緩衝器1128的時間。
第14圖為用來傳送包含以菊鍊串接之第一裝置1450a的記憶體中之資料至以菊鍊串接之第二裝置1450b之邏輯1400方塊圖。邏輯1400包含資料輸出暫存器1402、OPE輸入緩衝器1404、SCLK輸入緩衝器1406、AND閘1408、資料輸出閂鎖器1410、OPE狀態閂鎖器1412、選擇器1414、SO輸出緩衝器1416以及OPEQ輸出緩衝器1418。
資料輸出暫存器1402為傳統的暫存器,其組態成儲存讀取自包含於裝置1450中之記憶體的資料。暫存器1402例示地為並聯至串聯資料暫存器,其載入來自記憶體之並聯的資料並串聯輸出資料至閘1408的輸入。SCLK提供由暫存器1402用來傳送資料至閘1408的時脈。如所示,資料暫存器1402組態成保存包含位元D0至D7之一位元組的資料,其中D0為位元組的最小有效位元(LSB)以及D7為該位元組的最大有效位元(MSB)。從記憶體並聯載入一位元組之資料於暫存器1402。接著從暫存器位移的資料係從MSB一位元一位元地提供至閘1408的輸出。
緩衝器1404以及1406分別為用來緩衝輸入信號OPE以及SCLK之傳統的LVTTL緩衝器。OPE信號從緩衝器1404之輸出(OPEI)傳送至閘1408。SCLK信號從緩衝器1406之輸出傳送至資料輸出暫存器1402以及閂鎖器1410與1412以提供時脈至這些構件。
閘1408為傳統的邏輯AND閘,其組態成當OPE為確立時傳送資料輸出暫存器1402的輸出(DATA_OUT)至閂鎖器1410。閘1408的輸出指定為“DBIT”。閂鎖器1410與1412為組態成分別閂鎖DBIT以及OPE信號的狀態之傳統的閂鎖器。選擇器1414為由信號ID_MATCH控制之傳統的兩輸入2至1多工器。資料輸入之一接收DBIT的閂鎖狀態。此狀態係當ID_MATCH為確立時從選擇器1414輸出。另一輸入接收透過SI輸入至裝置1450a之序列資訊(SI0)。此資訊係當ID_MATCH未確立時從選擇器1414輸出。
緩衝器1416與1418為組態成分別緩衝輸出選擇器1414以及閂鎖器1406的輸出之傳統的緩衝器。緩衝器1416的輸出作為SO(SO0)離開裝置1450a並且緩衝器1418的輸出作為OPEQ(OPEQ0)離開裝置1450a。
第15圖為描述與使用邏輯1400傳送包含於裝置1450a中的記憶體中之一位元組的資料至裝置1415b相關的時序之時序圖。參考第14與15圖,在OPE於輸入緩衝器1404提供至裝置1450a之後沒多久OPEI為確立。OPEI提供至閘1408以致使於資料輸出暫存器1402的D7中出現的資料在SCLK的下一個上升緣閂鎖於閂鎖器1408。並且,此下一個上升緣令資料於資料輸出暫存器1402中右移,使D6中的資料位移至D7、D5中的資料位移至D6以及以此類推。閂鎖器1410之輸出係出現在選擇器1414,其假設ID_MATCH確立,輸出資料之閂鎖狀態至緩衝器1416。緩衝器1416從裝置1450a作為SO0輸出此閂鎖狀態,其提供至以菊鍊串接的下一個裝置1450b之SI輸入(SI1)。同時,亦在OPE確立後的第一時脈之上升緣,OPE的狀態閂鎖於閂鎖器1412。閂鎖1412的輸出係傳送至緩衝器1418,其從裝置1450a作為OPEQ(OPEQ0)輸出OPE的閂鎖狀態,其提供給以菊鍊串接的下一個裝置1450b之OPE輸入(OPE1)。針對位元D6至D0重複此程序。
雖然已參照本發明之較佳實施例特別顯示與描述本發明,熟悉該項技藝者應該了解到可作出各種形式與細節上的變化而不悖離由所附之申請專利範圍包含之本發明的範疇。
110a-e...裝置
210a-e...裝置
310a-e...雙埠裝置
900、1000、1100、1400...邏輯
902、1002、1102...輸入緩衝器
904、1004、1104...輸入緩衝器
906、1006、1106...輸入緩衝器
908、1008...輸入閂鎖器控制
910、1010...串聯至並聯暫存器
912、1012...輸出閂鎖器控制
914、1014...資料暫存器
916、1016...位址暫存器
918、1018...命令譯碼器
920、1020、1120...選擇器
924、1024...頁緩衝器
926、1026、1126...邏輯OR閘
928、1028、1128...輸出緩衝器
930、1030、1130...選擇器
950...記憶體
1110...SCLK輸入緩衝器
1112、1114...邏輯AND閘
1116、1118、1120、1122...閂鎖器
1210a-c...裝置
1450a-c...裝置
1402...資料輸出暫存器
1404...OPE輸入緩衝器
1406...SCLK輸入緩衝器
1408...AND閘
1410...資料輸出閂鎖器
1412...OPE狀態閂鎖器
1414...選擇器
1416...SO輸出緩衝器
1418...OPEQ輸出緩衝器
從由附圖圖解的本發明之範例實施例的更詳細說明,使發明內容更加清楚。附圖中,類似符號係指遍及不同圖中之相同的部份。圖並非按比例繪製,而重點放在本發明之說明實施例上。
第1圖為包含組態為串聯菊鍊串接配置之複數個單埠裝置的範例裝置組態的方塊圖。
第2圖為包含組態為具有串接時脈之串聯菊鍊串接配置之複數個單埠裝置的範例裝置組態的方塊圖。
第3圖為包含組態為串聯菊鍊串接配置之複數個雙埠裝置的範例裝置組態的方塊圖。
第4圖為包含組態為具有各種致能信號之輸入以及輸出之串聯菊鍊串接配置之複數個單埠裝置的範例裝置組態的方塊圖。
第5圖為包含組態為具有各種致能信號之輸入以及輸出之串聯菊鍊串接配置之複數個雙埠裝置的範例裝置組態的方塊圖。
第6圖為包含組態為串聯菊鍊串接配置之具有多個平行輸入以及多個平行輸出之複數個雙埠裝置的範例裝置組態的方塊圖。
第7圖為描述與執行於單一裝置以及組態為序列菊鍊串接配置之複數個裝置上之讀取操作相關的時序之時序圖。
第8圖為與描述在組態為串聯菊鍊串接配置之裝置之間傳送的資訊有關之時序之時序圖。
第9圖為針對單埠裝置之範例序列輸出控制邏輯的高度方塊圖。
第10圖為針對雙埠裝置之範例序列輸出控制邏輯之高度方塊圖。
第11圖為一裝置用之範例序列輸出控制邏輯的詳細方塊圖。
第12圖為包含範例序列輸出控制邏輯並且組態為串聯菊鍊串接配置之裝置的範例組態的方塊圖。
第13圖為描述與包含範例序列輸出控制邏輯之裝置的輸入與輸出相關之時序的範例時序圖。
第14圖為用來傳送包含以菊鍊串接之第一裝置的記憶體中之資料至以菊鍊串接之第二裝置之範例序列輸出控制邏輯方塊圖。
第15圖為描述與使用範例序列輸出控制邏輯傳送包含以菊鍊串接之第一裝置的記憶體中之資料至以菊鍊串接之第二裝置相關的時序之時序圖。
210a-e...裝置
Claims (32)
- 一種具有組態為菊鍊串接配置之複數個裝置的設備,該設備包含:第一記憶體裝置,具有:(a)記憶體,(b)組態成接收與該記憶體中之記憶體位置關聯之位址資訊的第一輸入,(c)組態成接收第一輸入致能信號之第二輸入,該第一輸入致能信號使該第一記憶體裝置之該第一輸入接收該位址資訊,(d)組態成根據該接收之位址資訊從該第一記憶體裝置輸出包含於該記憶體位置中之資料之第一輸出,(e)組態成輸出第二輸入致能信號之第二輸出;以及第二記憶體裝置,具有:(a)耦接至該第一記憶體裝置之該第一輸出並且組態成接收自該第一記憶體裝置輸出之該資料之第一輸入。
- 如申請專利範圍第1項之設備,其中該資料係序列地從該第一記憶體裝置之該第一輸出傳送至該第二記憶體裝置之該第一輸入。
- 如申請專利範圍第1項之設備,其中該資料係根據時脈週期的上升與下降緣以雙資料速率序列地傳送。
- 如申請專利範圍第2項之設備,其中傳送至該第二記憶體裝置之該第一輸入之資料包含裝置位址資訊。
- 如申請專利範圍第4項之設備,其中該裝置位址資訊與該第二記憶體裝置關聯。
- 如申請專利範圍第4項之設備,其中傳送至該第二記憶體裝置之該第一輸入之資料進一步包含命令以及資料資訊。
- 如申請專利範圍第1項之設備,其中該第二記憶體裝置具有:用以從該第一記憶體裝置接收該第二輸入致能信號的第二輸入。
- 如申請專利範圍第1項之設備,其中該第二輸入致能信號係該第一輸入信號的延遲。
- 如申請專利範圍第1項之設備,其中該第二輸入致能信號係衍生自該第一輸入信號。
- 如申請專利範圍第1項之設備,其中該第二記憶體裝置具有耦接至該第一記憶體裝置之該第二輸出的第二輸入,該第二輸入用以於該第二記憶體裝置接收該第二輸入致能信號。
- 如申請專利範圍第1項之設備,其中該第一記憶體裝置具有:用以接收第一輸出致能信號之第三輸入,該第一輸出致能信號用來使該資料於該第一記憶體裝置之該第一輸出上輸出;以及用以從該第一記憶體裝置輸出第二輸出致能信號之第三輸出。
- 如申請專利範圍第1項之設備,其中該第二記憶體裝置具有耦接至該第一記憶體裝置之該第二輸出的第二輸入,該第二輸入用以於該第二記憶體裝置接收該第二輸出致能信號。
- 如申請專利範圍第7項之設備,其中該第一記憶體裝置以及第二記憶體裝置各具有用以接收時脈信號之第三輸入,該時脈信號由該第一以及第二記憶體裝置所使用,以調節從該第一記憶體裝置之該第一輸出至該第二記憶體裝置之該第一輸入的該存取的資料之傳送。
- 如申請專利範圍第13項之設備,其中該第一記憶體裝置具有耦接至該第二記憶體裝置之第三輸入的第三輸出,該第三輸出用以從該第一記憶體裝置傳送該時脈信號至該第二記憶體裝置。
- 如申請專利範圍第1項之設備,其中該記憶體包含快閃記憶體。
- 一種於裝置之間傳送資訊的方法,包含:輸入與包含於第一記憶體裝置中之記憶體的記憶體位置關聯的位址資訊至該第一記憶體裝置的第一輸入;存取包含於該第一記憶體裝置中的記憶體中在該記憶體位置之資料;輸入第一輸入致能信號至該第一記憶體裝置之第二輸入,該第一輸入致能信號用來使該位址資訊輸入至該第一記憶體裝置之該第一輸入;耦接該第一記憶體裝置之第一輸出至第二記憶體裝置 之第一輸入,以允許該存取的資料從該第一記憶體裝置傳送至該第二記憶體裝置;以及耦接該第一記憶體裝置之該第二輸出至該第二記憶體裝置之第二輸入,以允許該第二輸入致能信號從該第一記憶體裝置傳送至該第二記憶體裝置。
- 如申請專利範圍第16項之方法,進一步包含:將時脈信號耦接至該第一記憶體裝置以及該第二記憶體裝置,該時脈信號由該第一記憶體裝置以及該第二記憶體裝置所使用,以調節從該第一記憶體裝置至該第二記憶體裝置之該存取的資料之傳送。
- 如申請專利範圍第17項之方法,其中該時脈信號係從該第一記憶體裝置之第二輸出耦接至該第二記憶體裝置之第二輸入。
- 如申請專利範圍第16項之方法,其中該第二輸入致能信號為該第一輸入致能信號延遲時脈週期潛時。
- 如申請專利範圍第16項之方法,其中該第二輸入致能信號係衍生自該第一輸入致能信號。
- 如申請專利範圍第16項之方法,進一步包含:輸入第一輸出致能信號至該第一記憶體裝置之第三輸入,該第一輸出致能信號用以使該存取的資料從該第一記憶體裝置輸出;從該第一記憶體裝置之第三輸出輸出第二輸出致能信號;以及將該第一記憶體裝置之該第三輸出耦接至該第二記憶 體裝置之第三輸入,以允許該第二輸出致能信號從該第一記憶體裝置傳送至該第二記憶體裝置。
- 如申請專利範圍第21項之方法,其中該第二輸出致能信號為該第一輸出信號的延遲。
- 如申請專利範圍第21項之方法,其中該第二輸出致能信號係衍生自該第一輸出致能信號。
- 如申請專利範圍第16項之方法,其中該存取的資料係從該第一記憶體裝置之該第一輸出序列地傳送至該第二記憶體裝置之該第一輸入。
- 如申請專利範圍第24項之方法,其中從該第一記憶體裝置傳送至該第二記憶體裝置之該資料包含位址資訊。
- 如申請專利範圍第24項之方法,其中從該第一記憶體裝置傳送至該第二記憶體裝置之該資料係根據時脈信號的上升與下降緣而以雙資料速率發生。
- 一種於裝置之間傳送資訊之設備,包含:用以輸入與包含於第一記憶體裝置中之記憶體的記憶體位置關聯的位址資訊至該第一記憶體裝置的第一輸入的機構;用以存取包含於該第一記憶體裝置中的記憶體中在該記憶體位置之資料的機構;用以耦接該第一記憶體裝置之第一輸出至第二記憶體裝置之第一輸入之機構,以允許該存取的資料從該第一記憶體裝置傳送至該第二記憶體裝置; 用以輸入第一輸入致能信號至該第一記憶體裝置之第二輸入之機構,該第一輸入致能信號用來使該位址資訊輸入至該第一記憶體裝置之該第一輸入;用以耦接該第一記憶體裝置之該第二輸出至該第二記憶體裝置之第二輸入之機構,以允許該第二輸入致能信號從該第一記憶體裝置傳送至該第二記憶體裝置。
- 如申請專利範圍第27項之設備,進一步包含:用以將時脈信號耦接至該第一記憶體裝置以及該第二記憶體裝置之機構,該時脈信號由該第一記憶體裝置以及第二記憶體裝置所使用,以調節從該第一記憶體裝置至該第二記憶體裝置的該存取的資料之傳送。
- 如申請專利範圍第28項之設備,其中該時脈信號係從該第一記憶體裝置之第二輸出耦接至該第二記憶體裝置之第二輸入。
- 如申請專利範圍第27項之設備,進一步包含:用以輸入第一輸出致能信號至該第一記憶體裝置之第三輸入之機構,該第一輸出致能信號用來使該存取的資料從該第一記憶體裝置輸出;用以從該第一記憶體裝置之第三輸出輸出第二輸出致能信號之機構;以及用以將該第一記憶體裝置之該第三輸出耦接至該第二記憶體裝置之第三輸入之機構,以允許該第二輸出致能信號從該第一記憶體裝置傳送至該第二記憶體裝置。
- 如申請專利範圍第27項之設備,其中該存取的資 料係從該第一記憶體裝置之該第一輸出序列地傳送至該第二記憶體裝置之該第一輸入。
- 如申請專利範圍第31項之設備,其中該資料係根據時脈信號的上升與下降緣而以雙資料速率序列地傳送。
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US72236805P | 2005-09-30 | 2005-09-30 | |
US11/324,023 US7652922B2 (en) | 2005-09-30 | 2005-12-30 | Multiple independent serial link memory |
US78771006P | 2006-03-28 | 2006-03-28 | |
US11/496,278 US20070076502A1 (en) | 2005-09-30 | 2006-07-31 | Daisy chain cascading devices |
Publications (2)
Publication Number | Publication Date |
---|---|
TW200822131A TW200822131A (en) | 2008-05-16 |
TWI445010B true TWI445010B (zh) | 2014-07-11 |
Family
ID=37899330
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW103113209A TWI564906B (zh) | 2005-09-30 | 2006-09-29 | 菊鍊串接裝置 |
TW095136434A TWI445010B (zh) | 2005-09-30 | 2006-09-29 | 菊鍊串接裝置 |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW103113209A TWI564906B (zh) | 2005-09-30 | 2006-09-29 | 菊鍊串接裝置 |
Country Status (9)
Country | Link |
---|---|
US (2) | US20070076502A1 (zh) |
EP (4) | EP1981030B1 (zh) |
JP (3) | JP2009510568A (zh) |
KR (5) | KR101506831B1 (zh) |
CN (1) | CN102750975B (zh) |
CA (1) | CA2627663A1 (zh) |
ES (2) | ES2395570T3 (zh) |
TW (2) | TWI564906B (zh) |
WO (1) | WO2007036048A1 (zh) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI620074B (zh) * | 2016-07-12 | 2018-04-01 | 緯創資通股份有限公司 | 伺服器系統及儲存單元的控制方法 |
Families Citing this family (92)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2006057049A1 (ja) | 2004-11-26 | 2006-06-01 | Kabushiki Kaisha Toshiba | カードおよびホスト機器 |
US7652922B2 (en) | 2005-09-30 | 2010-01-26 | Mosaid Technologies Incorporated | Multiple independent serial link memory |
TWI543185B (zh) | 2005-09-30 | 2016-07-21 | 考文森智財管理公司 | 具有輸出控制之記憶體及其系統 |
US20070165457A1 (en) | 2005-09-30 | 2007-07-19 | Jin-Ki Kim | Nonvolatile memory system |
US11948629B2 (en) | 2005-09-30 | 2024-04-02 | Mosaid Technologies Incorporated | Non-volatile memory device with concurrent bank operations |
EP2487794A3 (en) | 2006-08-22 | 2013-02-13 | Mosaid Technologies Incorporated | Modular command structure for memory and memory system |
US7904639B2 (en) | 2006-08-22 | 2011-03-08 | Mosaid Technologies Incorporated | Modular command structure for memory and memory system |
US8407395B2 (en) | 2006-08-22 | 2013-03-26 | Mosaid Technologies Incorporated | Scalable memory system |
US7721130B2 (en) * | 2006-11-27 | 2010-05-18 | Qimonda Ag | Apparatus and method for switching an apparatus to a power saving mode |
US7752364B2 (en) * | 2006-12-06 | 2010-07-06 | Mosaid Technologies Incorporated | Apparatus and method for communicating with semiconductor devices of a serial interconnection |
US7925854B2 (en) * | 2006-12-06 | 2011-04-12 | Mosaid Technologies Incorporated | System and method of operating memory devices of mixed type |
US8433874B2 (en) * | 2006-12-06 | 2013-04-30 | Mosaid Technologies Incorporated | Address assignment and type recognition of serially interconnected memory devices of mixed type |
US7554855B2 (en) * | 2006-12-20 | 2009-06-30 | Mosaid Technologies Incorporated | Hybrid solid-state memory system having volatile and non-volatile memory |
US7650459B2 (en) * | 2006-12-21 | 2010-01-19 | Intel Corporation | High speed interface for non-volatile memory |
US8122202B2 (en) | 2007-02-16 | 2012-02-21 | Peter Gillingham | Reduced pin count interface |
CN101617371B (zh) | 2007-02-16 | 2014-03-26 | 莫塞德技术公司 | 具有多个外部电源的非易失性半导体存储器 |
WO2008101316A1 (en) | 2007-02-22 | 2008-08-28 | Mosaid Technologies Incorporated | Apparatus and method for using a page buffer of a memory device as a temporary cache |
US8086785B2 (en) | 2007-02-22 | 2011-12-27 | Mosaid Technologies Incorporated | System and method of page buffer operation for memory devices |
US7865756B2 (en) * | 2007-03-12 | 2011-01-04 | Mosaid Technologies Incorporated | Methods and apparatus for clock signal synchronization in a configuration of series-connected semiconductor devices |
KR101227669B1 (ko) | 2007-07-17 | 2013-01-29 | 가부시키가이샤 어드밴티스트 | 시험 장치, 회로 장치 및 프로그램 |
WO2009036471A1 (en) * | 2007-09-14 | 2009-03-19 | Lazure Technologies, Llc | Prostate cancer ablation |
US7889578B2 (en) * | 2007-10-17 | 2011-02-15 | Mosaid Technologies Incorporated | Single-strobe operation of memory devices |
WO2009062280A1 (en) * | 2007-11-15 | 2009-05-22 | Mosaid Technologies Incorporated | Methods and systems for failure isolation and data recovery in a configuration of series-connected semiconductor devices |
US8825939B2 (en) * | 2007-12-12 | 2014-09-02 | Conversant Intellectual Property Management Inc. | Semiconductor memory device suitable for interconnection in a ring topology |
US8781053B2 (en) * | 2007-12-14 | 2014-07-15 | Conversant Intellectual Property Management Incorporated | Clock reproducing and timing method in a system having a plurality of devices |
US8467486B2 (en) * | 2007-12-14 | 2013-06-18 | Mosaid Technologies Incorporated | Memory controller with flexible data alignment to clock |
US8399973B2 (en) | 2007-12-20 | 2013-03-19 | Mosaid Technologies Incorporated | Data storage and stackable configurations |
KR20100106410A (ko) * | 2007-12-21 | 2010-10-01 | 모사이드 테크놀로지스 인코퍼레이티드 | 전력 절약 특성을 갖는 비-휘발성 반도체 메모리 디바이스 |
US8291248B2 (en) | 2007-12-21 | 2012-10-16 | Mosaid Technologies Incorporated | Non-volatile semiconductor memory device with power saving feature |
US8594110B2 (en) | 2008-01-11 | 2013-11-26 | Mosaid Technologies Incorporated | Ring-of-clusters network topologies |
US8823209B2 (en) * | 2008-06-20 | 2014-09-02 | Fujitsu Semiconductor Limited | Control of semiconductor devices to selectively supply power to power domains in a hierarchical structure |
US8139390B2 (en) * | 2008-07-08 | 2012-03-20 | Mosaid Technologies Incorporated | Mixed data rates in memory devices and systems |
US8560735B2 (en) * | 2008-08-15 | 2013-10-15 | Micron Technology, Inc. | Chained bus method and device |
US8181056B2 (en) * | 2008-09-30 | 2012-05-15 | Mosaid Technologies Incorporated | Serial-connected memory system with output delay adjustment |
JP2012504263A (ja) | 2008-09-30 | 2012-02-16 | モサイド・テクノロジーズ・インコーポレーテッド | 出力遅延調整によるシリアル接続のメモリシステム |
US8161313B2 (en) * | 2008-09-30 | 2012-04-17 | Mosaid Technologies Incorporated | Serial-connected memory system with duty cycle correction |
US8134852B2 (en) | 2008-10-14 | 2012-03-13 | Mosaid Technologies Incorporated | Bridge device architecture for connecting discrete memory devices to a system |
US7957173B2 (en) * | 2008-10-14 | 2011-06-07 | Mosaid Technologies Incorporated | Composite memory having a bridging device for connecting discrete memory devices to a system |
US20100115172A1 (en) * | 2008-11-04 | 2010-05-06 | Mosaid Technologies Incorporated | Bridge device having a virtual page buffer |
US8549209B2 (en) * | 2008-11-04 | 2013-10-01 | Mosaid Technologies Incorporated | Bridging device having a configurable virtual page size |
US8472199B2 (en) | 2008-11-13 | 2013-06-25 | Mosaid Technologies Incorporated | System including a plurality of encapsulated semiconductor chips |
US8880970B2 (en) * | 2008-12-23 | 2014-11-04 | Conversant Intellectual Property Management Inc. | Error detection method and a system including one or more memory devices |
US8924661B1 (en) * | 2009-01-18 | 2014-12-30 | Apple Inc. | Memory system including a controller and processors associated with memory devices |
KR20120111951A (ko) * | 2009-06-29 | 2012-10-11 | 모사이드 테크놀로지스 인코퍼레이티드 | 주파수 구성 가능 클록 도메인을 갖는 브릿징 장치 |
US8521980B2 (en) * | 2009-07-16 | 2013-08-27 | Mosaid Technologies Incorporated | Simultaneous read and write data transfer |
US8700845B1 (en) * | 2009-08-12 | 2014-04-15 | Micron Technology, Inc. | Daisy chaining nonvolatile memories |
JP5150591B2 (ja) * | 2009-09-24 | 2013-02-20 | 株式会社東芝 | 半導体装置及びホスト機器 |
TWI426446B (zh) * | 2009-12-31 | 2014-02-11 | Ite Tech Inc | 資料處理模組、堆疊式資料傳輸系統、發光模組、顯示系統及資料處理方法 |
US8966208B2 (en) * | 2010-02-25 | 2015-02-24 | Conversant Ip Management Inc. | Semiconductor memory device with plural memory die and controller die |
US8582382B2 (en) * | 2010-03-23 | 2013-11-12 | Mosaid Technologies Incorporated | Memory system having a plurality of serially connected devices |
WO2011134051A1 (en) * | 2010-04-26 | 2011-11-03 | Mosaid Technologies Incorporated | Serially connected memory having subdivided data interface |
US8843692B2 (en) | 2010-04-27 | 2014-09-23 | Conversant Intellectual Property Management Inc. | System of interconnected nonvolatile memories having automatic status packet |
CA2798868A1 (en) | 2010-05-07 | 2011-11-10 | Mosaid Technologies Incorporated | Method and apparatus for concurrently reading a plurality of memory devices using a single buffer |
US8463959B2 (en) * | 2010-05-31 | 2013-06-11 | Mosaid Technologies Incorporated | High-speed interface for daisy-chained devices |
KR20110132055A (ko) * | 2010-06-01 | 2011-12-07 | 삼성전자주식회사 | Id 설정 시스템, id 설정 방법 및 이를 이용한 디스플레이 장치 |
WO2012087901A2 (en) * | 2010-12-22 | 2012-06-28 | Converteam Technology Ltd. | Communications architecture for providing data communication, synchronization and fault detection between isolated modules |
US9239806B2 (en) * | 2011-03-11 | 2016-01-19 | Micron Technology, Inc. | Systems, devices, memory controllers, and methods for controlling memory |
US8856482B2 (en) * | 2011-03-11 | 2014-10-07 | Micron Technology, Inc. | Systems, devices, memory controllers, and methods for memory initialization |
US8775689B2 (en) | 2011-05-02 | 2014-07-08 | Deere & Company | Electronic modules with automatic configuration |
US9390049B2 (en) * | 2011-06-03 | 2016-07-12 | Micron Technology, Inc. | Logical unit address assignment |
US9588883B2 (en) | 2011-09-23 | 2017-03-07 | Conversant Intellectual Property Management Inc. | Flash memory system |
US8825967B2 (en) | 2011-12-08 | 2014-09-02 | Conversant Intellectual Property Management Inc. | Independent write and read control in serially-connected devices |
KR101964403B1 (ko) * | 2012-05-21 | 2019-08-01 | 에스케이하이닉스 주식회사 | 멀티 칩 패키지 및 그 동작 방법 |
CN102662383B (zh) * | 2012-05-29 | 2014-11-19 | 张二浩 | 用于控制链条系统的控制链条实现方法 |
US9471484B2 (en) | 2012-09-19 | 2016-10-18 | Novachips Canada Inc. | Flash memory controller having dual mode pin-out |
US8966124B1 (en) * | 2012-09-26 | 2015-02-24 | The United States Of America As Represented By The Secretary Of The Navy | Systems, methods, and articles of manufacture to stream data |
US8909833B2 (en) * | 2012-09-26 | 2014-12-09 | The United States Of America As Represented By The Secretary Of The Navy | Systems, methods, and articles of manufacture to stream data |
WO2014071497A1 (en) * | 2012-11-09 | 2014-05-15 | Mosaid Technologies Incorporated | Method and apparatus for pll locking control in daisy chained memory system |
US9501437B2 (en) * | 2012-11-15 | 2016-11-22 | Empire Technology Development Llc | Scalable storage system having multiple storage channels |
US9728526B2 (en) | 2013-05-29 | 2017-08-08 | Sandisk Technologies Llc | Packaging of high performance system topology for NAND memory systems |
US9324389B2 (en) * | 2013-05-29 | 2016-04-26 | Sandisk Technologies Inc. | High performance system topology for NAND memory systems |
US9477616B2 (en) * | 2013-08-07 | 2016-10-25 | Micron Technology, Inc. | Devices, systems, and methods of reducing chip select |
US9658971B2 (en) * | 2013-09-11 | 2017-05-23 | Nxp Usa, Inc. | Universal SPI (serial peripheral interface) |
US20150102943A1 (en) * | 2013-10-10 | 2015-04-16 | Datang Nxp Semiconductors Co., Ltd. | Daisy-chain communication bus and protocol |
US9703702B2 (en) * | 2013-12-23 | 2017-07-11 | Sandisk Technologies Llc | Addressing auto address assignment and auto-routing in NAND memory network |
JP6290761B2 (ja) * | 2014-09-25 | 2018-03-07 | Necプラットフォームズ株式会社 | データ転送制御システム、データ転送制御方法、及び、データ転送制御プログラム |
US10560989B2 (en) | 2014-09-28 | 2020-02-11 | Jiaxing Super Lighting Electric Appliance Co., Ltd | LED tube lamp |
KR102206171B1 (ko) * | 2014-10-27 | 2021-01-22 | 엘지전자 주식회사 | 데이지 체인 형태의 멀티비전 및 그의 id할당 방법 |
US11754232B2 (en) | 2015-03-10 | 2023-09-12 | Jiaxing Super Lighting Electric Appliance Co., Ltd. | LED lamp and power source module thereof related applications |
TWI612788B (zh) * | 2015-12-21 | 2018-01-21 | 視動自動化科技股份有限公司 | 具有鏈結匯流排的通訊系統 |
KR20170089678A (ko) * | 2016-01-27 | 2017-08-04 | 한국전자통신연구원 | 처리 유닛, 인-메모리 데이터 처리 장치 및 방법 |
KR102656189B1 (ko) | 2016-07-19 | 2024-04-11 | 삼성전자주식회사 | 직렬로 연결되는 스토리지 장치들 중 직접 연결되지 않은 스토리지 장치를 제어하도록 구성되는 전자 장치, 그것에 포함되는 스토리지 장치, 그것을 포함하는 컴퓨팅 시스템, 및 스토리지 장치의 컨트롤러의 동작 방법 |
US10715722B2 (en) | 2016-07-19 | 2020-07-14 | Samsung Electronics Co., Ltd. | Display device, method of controlling thereof and display system |
KR20180033368A (ko) | 2016-09-23 | 2018-04-03 | 삼성전자주식회사 | 케스-케이드 연결 구조로 레퍼런스 클록을 전달하는 스토리지 장치들을 포함하는 전자 장치 |
US10510382B2 (en) | 2016-11-11 | 2019-12-17 | Qualcomm Incorporated | Hardware automated link control of daisy-chained storage device |
CN106796633B (zh) * | 2016-12-23 | 2019-09-10 | 深圳前海达闼云端智能科技有限公司 | 设备认证方法、装置、电子设备及从设备 |
KR102615775B1 (ko) * | 2017-01-31 | 2023-12-20 | 에스케이하이닉스 주식회사 | 반도체 장치 |
US11221977B2 (en) * | 2019-08-29 | 2022-01-11 | Microchip Technology Incorporated | Daisy chain mode entry sequence |
TWI757984B (zh) | 2019-11-20 | 2022-03-11 | 聯詠科技股份有限公司 | 顯示驅動系統及用於顯示驅動系統的方法 |
CN112087359B (zh) * | 2020-09-28 | 2022-03-18 | 北京东土科技股份有限公司 | 一种串行通信系统 |
KR102401812B1 (ko) * | 2020-12-21 | 2022-05-25 | 넥스트랩주식회사 | 로봇제어를 위한 고속 시리얼 인터페이스 장치 및 그 인터페이스 방법 |
CN117118777B (zh) * | 2023-10-23 | 2024-01-02 | 合肥为国半导体有限公司 | 一种通信系统及方法 |
Family Cites Families (208)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3249270A (en) * | 1965-05-03 | 1966-05-03 | Mister Hanger Inc | Garment support means |
US4174536A (en) * | 1977-01-21 | 1979-11-13 | Massachusetts Institute Of Technology | Digital communications controller with firmware control |
JPS5815935U (ja) | 1981-07-24 | 1983-01-31 | 電気興業株式会社 | 支線絶縁碍子 |
JPS5949800U (ja) | 1982-09-27 | 1984-04-02 | 株式会社明電舎 | エアリフトポンプ |
US4617566A (en) | 1983-12-15 | 1986-10-14 | Teleplex Corporation | Addressable-port, daisy chain telemetry system with self-test capability |
JPS6148060U (ja) | 1984-09-04 | 1986-03-31 | 三菱重工業株式会社 | ダスト払落装置 |
DE3586523T2 (de) * | 1984-10-17 | 1993-01-07 | Fujitsu Ltd | Halbleiterspeicheranordnung mit einer seriellen dateneingangs- und ausgangsschaltung. |
EP0189576B1 (en) * | 1985-01-22 | 1993-04-28 | Texas Instruments Incorporated | Multiple pixel mapped video memory system |
US4683555A (en) * | 1985-01-22 | 1987-07-28 | Texas Instruments Incorporated | Serial accessed semiconductor memory with reconfigureable shift registers |
JPS62152050A (ja) | 1985-12-26 | 1987-07-07 | Nec Corp | 半導体メモリ |
JPS63113624A (ja) | 1986-10-30 | 1988-05-18 | Tokyo Electric Co Ltd | 電子秤のプリンタインタ−フエ−ス |
JPH0176143U (zh) | 1987-11-05 | 1989-05-23 | ||
JP2764908B2 (ja) | 1988-02-04 | 1998-06-11 | 日本電気株式会社 | カスケード・バッファ回路 |
WO1990010903A1 (en) * | 1989-03-15 | 1990-09-20 | Oki Electric Industry Co., Ltd. | Serial data receiving circuit |
JPH02136945U (zh) | 1989-04-19 | 1990-11-15 | ||
JPH02282989A (ja) | 1989-04-25 | 1990-11-20 | Sony Corp | メモリ制御回路 |
US5126808A (en) * | 1989-10-23 | 1992-06-30 | Advanced Micro Devices, Inc. | Flash EEPROM array with paged erase architecture |
JPH03113555U (zh) | 1990-03-06 | 1991-11-20 | ||
US5175819A (en) * | 1990-03-28 | 1992-12-29 | Integrated Device Technology, Inc. | Cascadable parallel to serial converter using tap shift registers and data shift registers while receiving input data from FIFO buffer |
US5243703A (en) * | 1990-04-18 | 1993-09-07 | Rambus, Inc. | Apparatus for synchronously generating clock signals in a data processing system |
US5204669A (en) | 1990-08-30 | 1993-04-20 | Datacard Corporation | Automatic station identification where function modules automatically initialize |
US5319598A (en) * | 1990-12-10 | 1994-06-07 | Hughes Aircraft Company | Nonvolatile serially programmable devices |
US5132635A (en) | 1991-03-05 | 1992-07-21 | Ast Research, Inc. | Serial testing of removable circuit boards on a backplane bus |
US5249270A (en) * | 1991-03-29 | 1993-09-28 | Echelon Corporation | Development system protocol |
US5663901A (en) | 1991-04-11 | 1997-09-02 | Sandisk Corporation | Computer memory cards using flash EEPROM integrated circuit chips and memory-controller systems |
JPH0776942B2 (ja) | 1991-04-22 | 1995-08-16 | インターナショナル・ビジネス・マシーンズ・コーポレイション | マルチプロセッサ・システムおよびそのデータ伝送装置 |
US5237218A (en) * | 1991-05-03 | 1993-08-17 | Lattice Semiconductor Corporation | Structure and method for multiplexing pins for in-system programming |
US5430859A (en) | 1991-07-26 | 1995-07-04 | Sundisk Corporation | Solid state memory system including plural memory chips and a serialized bus |
US6230233B1 (en) * | 1991-09-13 | 2001-05-08 | Sandisk Corporation | Wear leveling techniques for flash EEPROM systems |
JPH05108547A (ja) | 1991-10-14 | 1993-04-30 | Fujitsu Ltd | ダイレクトメモリアクセス方式 |
KR950000761B1 (ko) * | 1992-01-15 | 1995-01-28 | 삼성전자 주식회사 | 직렬 입력신호의 동기회로 |
JPH05233524A (ja) | 1992-02-19 | 1993-09-10 | Casio Comput Co Ltd | バス制御装置 |
JPH05241946A (ja) | 1992-02-27 | 1993-09-21 | Nec Corp | Rom内蔵ランダムアクセスメモリ装置 |
JP3088180B2 (ja) * | 1992-03-26 | 2000-09-18 | 日本電気アイシーマイコンシステム株式会社 | シリアル入力インタフェース回路 |
US5592415A (en) | 1992-07-06 | 1997-01-07 | Hitachi, Ltd. | Non-volatile semiconductor memory |
KR960000616B1 (ko) * | 1993-01-13 | 1996-01-10 | 삼성전자주식회사 | 불휘발성 반도체 메모리 장치 |
JPH06275069A (ja) * | 1993-03-20 | 1994-09-30 | Hitachi Ltd | シリアルメモリ |
US5519847A (en) | 1993-06-30 | 1996-05-21 | Intel Corporation | Method of pipelining sequential writes in a flash memory |
US5365484A (en) * | 1993-08-23 | 1994-11-15 | Advanced Micro Devices, Inc. | Independent array grounds for flash EEPROM array with paged erase architechture |
US5617367A (en) * | 1993-09-01 | 1997-04-01 | Micron Technology, Inc. | Controlling synchronous serial access to a multiport memory |
JPH0793219A (ja) * | 1993-09-20 | 1995-04-07 | Olympus Optical Co Ltd | 情報処理装置 |
US5602780A (en) * | 1993-10-20 | 1997-02-11 | Texas Instruments Incorporated | Serial to parallel and parallel to serial architecture for a RAM based FIFO memory |
US5452259A (en) * | 1993-11-15 | 1995-09-19 | Micron Technology Inc. | Multiport memory with pipelined serial input |
US5475854A (en) | 1994-01-28 | 1995-12-12 | Vlsi Technology, Inc. | Serial bus I/O system and method for serializing interrupt requests and DMA requests in a computer system |
US5404460A (en) * | 1994-01-28 | 1995-04-04 | Vlsi Technology, Inc. | Method for configuring multiple identical serial I/O devices to unique addresses through a serial bus |
US5596724A (en) * | 1994-02-04 | 1997-01-21 | Advanced Micro Devices | Input/output data port with a parallel and serial interface |
JPH07254292A (ja) | 1994-03-15 | 1995-10-03 | Mitsubishi Electric Corp | 不揮発性メモリおよびこの不揮発性メモリを用いたマイクロコンピュータ |
JPH07319755A (ja) | 1994-05-25 | 1995-12-08 | Nippon Telegr & Teleph Corp <Ntt> | 複数ポートメモリ |
DE4429433C1 (de) * | 1994-08-19 | 1995-10-26 | Siemens Ag | Adreßzuordnungsverfahren |
US5473566A (en) * | 1994-09-12 | 1995-12-05 | Cirrus Logic, Inc. | Memory architecture and devices, systems and methods utilizing the same |
US5563915A (en) | 1994-11-30 | 1996-10-08 | Thomson Consumer Electronics Inc. | Data deinterleaver in a digital television signal decoding system |
KR0142367B1 (ko) * | 1995-02-04 | 1998-07-15 | 김광호 | 열 리던던씨를 가지는 불휘발성 반도체 메모리의 소거 검증회로 |
JPH08221319A (ja) | 1995-02-13 | 1996-08-30 | Hitachi Ltd | 半導体記憶装置 |
US5636342A (en) * | 1995-02-17 | 1997-06-03 | Dell Usa, L.P. | Systems and method for assigning unique addresses to agents on a system management bus |
US5878240A (en) | 1995-05-11 | 1999-03-02 | Lucent Technologies, Inc. | System and method for providing high speed memory access in a multiprocessor, multimemory environment |
US5729683A (en) | 1995-05-18 | 1998-03-17 | Compaq Computer Corporation | Programming memory devices through the parallel port of a computer system |
US5594694A (en) | 1995-07-28 | 1997-01-14 | Micron Quantum Devices, Inc. | Memory circuit with switch for selectively connecting an input/output pad directly to a nonvolatile memory cell |
US6728851B1 (en) | 1995-07-31 | 2004-04-27 | Lexar Media, Inc. | Increasing the memory performance of flash memory devices by writing sectors simultaneously to multiple flash memory devices |
JP2817672B2 (ja) | 1995-08-11 | 1998-10-30 | 日本電気株式会社 | 半導体メモリ |
US5742840A (en) | 1995-08-16 | 1998-04-21 | Microunity Systems Engineering, Inc. | General purpose, multiple precision parallel operation, programmable media processor |
US5812796A (en) * | 1995-08-18 | 1998-09-22 | General Magic, Inc. | Support structures for an intelligent low power serial bus |
JPH0954751A (ja) | 1995-08-18 | 1997-02-25 | Hitachi Ltd | 情報処理装置 |
US5835935A (en) * | 1995-09-13 | 1998-11-10 | Lexar Media, Inc. | Method of and architecture for controlling system data with automatic wear leveling in a semiconductor non-volatile mass storage memory |
JPH0991197A (ja) | 1995-09-22 | 1997-04-04 | Sharp Corp | データ転送制御装置 |
JPH09115286A (ja) | 1995-10-17 | 1997-05-02 | Hitachi Ltd | マルチポートメモリ |
JP3693721B2 (ja) * | 1995-11-10 | 2005-09-07 | Necエレクトロニクス株式会社 | フラッシュメモリ内蔵マイクロコンピュータ及びそのテスト方法 |
TW307869B (en) * | 1995-12-20 | 1997-06-11 | Toshiba Co Ltd | Semiconductor memory |
KR100197563B1 (ko) | 1995-12-27 | 1999-06-15 | 윤종용 | 동기 지연라인을 이용한 디지탈 지연 동기루프 회로 |
KR100211760B1 (ko) * | 1995-12-28 | 1999-08-02 | 윤종용 | 멀티뱅크 구조를 갖는 반도체 메모리 장치의 데이타 입출력 경로 제어회로 |
KR0170723B1 (ko) * | 1995-12-29 | 1999-03-30 | 김광호 | 단일 ras 신호에 의해 동시 동작이 가능한 이중 뱅크를 갖는 반도체 메모리 장치 |
US5828899A (en) * | 1996-01-04 | 1998-10-27 | Compaq Computer Corporation | System for peripheral devices recursively generating unique addresses based on the number of devices connected dependent upon the relative position to the port |
JPH09231740A (ja) * | 1996-02-21 | 1997-09-05 | Nec Corp | 半導体記憶装置 |
US5809070A (en) | 1996-02-27 | 1998-09-15 | Flat Connections, Inc. | High speed data communications using multiple low speed modems |
US5938750A (en) * | 1996-06-28 | 1999-08-17 | Intel Corporation | Method and apparatus for a memory card bus design |
JP3926873B2 (ja) * | 1996-10-11 | 2007-06-06 | 株式会社東芝 | コンピュータシステム |
US5941974A (en) * | 1996-11-29 | 1999-08-24 | Motorola, Inc. | Serial interface with register selection which uses clock counting, chip select pulsing, and no address bits |
KR100243335B1 (ko) * | 1996-12-31 | 2000-02-01 | 김영환 | 독립적인 리프레쉬 수단을 가지는 데이지 체인 구조의 반도체 장치 |
KR100272037B1 (ko) * | 1997-02-27 | 2000-12-01 | 니시무로 타이죠 | 불휘발성 반도체 기억 장치 |
US5900021A (en) | 1997-04-04 | 1999-05-04 | United Memories, Inc. | Pad input select circuit for use with bond options |
US5966723A (en) | 1997-05-16 | 1999-10-12 | Intel Corporation | Serial programming mode for non-volatile memory |
US5964857A (en) * | 1997-05-30 | 1999-10-12 | Quality Semiconductor, Inc. | Priority encoder for a content addressable memory system |
GB2329792A (en) * | 1997-08-20 | 1999-03-31 | Nokia Telecommunications Oy | Identification signals enable a transceiver module to correctly configure itself to an attached functional module |
JPH1166841A (ja) * | 1997-08-22 | 1999-03-09 | Mitsubishi Electric Corp | 半導体記憶装置 |
KR100240873B1 (ko) * | 1997-08-26 | 2000-01-15 | 윤종용 | 송수신 겸용의 레지스터를 갖는 직렬인터페이스장치 |
JP4039532B2 (ja) * | 1997-10-02 | 2008-01-30 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
US6378018B1 (en) * | 1997-10-10 | 2002-04-23 | Intel Corporation | Memory device and system including a low power interface |
US5937425A (en) * | 1997-10-16 | 1999-08-10 | M-Systems Flash Disk Pioneers Ltd. | Flash file system optimized for page-mode flash technologies |
US6148364A (en) * | 1997-12-30 | 2000-11-14 | Netlogic Microsystems, Inc. | Method and apparatus for cascading content addressable memory devices |
JPH11224492A (ja) | 1997-11-06 | 1999-08-17 | Toshiba Corp | 半導体記憶装置、不揮発性半導体記憶装置及びフラッシュメモリ |
JP3707919B2 (ja) * | 1997-11-17 | 2005-10-19 | 松下電器産業株式会社 | Dramを含む集積回路 |
JP3532747B2 (ja) | 1997-12-09 | 2004-05-31 | 富士通株式会社 | 強誘電体記憶装置、フラッシュメモリ、および不揮発性ランダムアクセスメモリ |
US6102963A (en) * | 1997-12-29 | 2000-08-15 | Vantis Corporation | Electrically erasable and reprogrammable, nonvolatile integrated storage device with in-system programming and verification (ISPAV) capabilities for supporting in-system reconfiguring of PLD's |
US6002638A (en) * | 1998-01-20 | 1999-12-14 | Microchip Technology Incorporated | Memory device having a switchable clock output and method therefor |
US6453365B1 (en) | 1998-02-11 | 2002-09-17 | Globespanvirata, Inc. | Direct memory access controller having decode circuit for compact instruction format |
WO1999045460A2 (en) * | 1998-03-02 | 1999-09-10 | Lexar Media, Inc. | Flash memory card with enhanced operating mode detection and user-friendly interfacing system |
US6085290A (en) | 1998-03-10 | 2000-07-04 | Nexabit Networks, Llc | Method of and apparatus for validating data read out of a multi port internally cached dynamic random access memory (AMPIC DRAM) |
US6144576A (en) * | 1998-08-19 | 2000-11-07 | Intel Corporation | Method and apparatus for implementing a serial memory architecture |
JP2000082982A (ja) | 1998-09-03 | 2000-03-21 | Nec Corp | アレーアンテナ受信装置 |
US5995417A (en) * | 1998-10-20 | 1999-11-30 | Advanced Micro Devices, Inc. | Scheme for page erase and erase verify in a non-volatile memory array |
JP4601737B2 (ja) * | 1998-10-28 | 2010-12-22 | 株式会社東芝 | メモリ混載ロジックlsi |
JP2000149564A (ja) * | 1998-10-30 | 2000-05-30 | Mitsubishi Electric Corp | 半導体記憶装置 |
US6304921B1 (en) * | 1998-12-07 | 2001-10-16 | Motorola Inc. | System for serial peripheral interface with embedded addressing circuit for providing portion of an address for peripheral devices |
KR100284742B1 (ko) * | 1998-12-28 | 2001-04-02 | 윤종용 | 입출력 센스앰프의 개수가 최소화된 메모리장치 |
US6422098B1 (en) | 1999-03-03 | 2002-07-23 | Hanson Research Corp. | Dissolution sampling apparatus |
JP3464621B2 (ja) | 1999-04-01 | 2003-11-10 | フーリエ有限会社 | バンク可変メモリ |
AUPQ005099A0 (en) * | 1999-04-29 | 1999-05-20 | Canon Kabushiki Kaisha | Sequential bus architecture |
JP3853537B2 (ja) * | 1999-04-30 | 2006-12-06 | 株式会社日立製作所 | 半導体メモリファイルシステム |
US6377502B1 (en) | 1999-05-10 | 2002-04-23 | Kabushiki Kaisha Toshiba | Semiconductor device that enables simultaneous read and write/erase operation |
US7069406B2 (en) | 1999-07-02 | 2006-06-27 | Integrated Device Technology, Inc. | Double data rate synchronous SRAM with 100% bus utilization |
US7130958B2 (en) * | 2003-12-02 | 2006-10-31 | Super Talent Electronics, Inc. | Serial interface to flash-memory chip using PCI-express-like packets and packed data for partial-page writes |
US6792003B1 (en) | 1999-08-12 | 2004-09-14 | Nortel Networks Limited | Method and apparatus for transporting and aligning data across multiple serial data streams |
DE10043397B4 (de) | 1999-09-06 | 2007-02-08 | Samsung Electronics Co., Ltd., Suwon | Flash-Speicherbauelement mit Programmierungszustandsfeststellungsschaltung und das Verfahren dafür |
US6567023B1 (en) * | 1999-09-17 | 2003-05-20 | Kabushiki Kaisha Toshiba | Analog to digital to analog converter for multi-valued current data using internal binary voltage |
JP3892655B2 (ja) * | 1999-09-17 | 2007-03-14 | 株式会社東芝 | 半導体集積回路装置 |
US6680904B1 (en) * | 1999-12-27 | 2004-01-20 | Orckit Communications Ltd. | Bi-directional chaining of network access ports |
KR100398040B1 (ko) | 1999-12-28 | 2003-09-19 | 주식회사 하이닉스반도체 | 플래시 메모리 소자 |
US20050160218A1 (en) * | 2004-01-20 | 2005-07-21 | Sun-Teck See | Highly integrated mass storage device with an intelligent flash controller |
US6442098B1 (en) * | 2000-02-08 | 2002-08-27 | Alliance Semiconductor | High performance multi-bank compact synchronous DRAM architecture |
AU2001243463A1 (en) * | 2000-03-10 | 2001-09-24 | Arc International Plc | Memory interface and method of interfacing between functional entities |
US6816933B1 (en) * | 2000-05-17 | 2004-11-09 | Silicon Laboratories, Inc. | Serial device daisy chaining method and apparatus |
US6535948B1 (en) * | 2000-05-31 | 2003-03-18 | Agere Systems Inc. | Serial interface unit |
US6317350B1 (en) * | 2000-06-16 | 2001-11-13 | Netlogic Microsystems, Inc. | Hierarchical depth cascading of content addressable memory devices |
JP2002024158A (ja) | 2000-07-05 | 2002-01-25 | Denso Corp | データ転送装置及びマイクロコンピュータ |
US6754807B1 (en) * | 2000-08-31 | 2004-06-22 | Stmicroelectronics, Inc. | System and method for managing vertical dependencies in a digital signal processor |
GB2370667B (en) | 2000-09-05 | 2003-02-12 | Samsung Electronics Co Ltd | Semiconductor memory device having altered clock frequency for address and/or command signals, and memory module and system having the same |
US6317352B1 (en) * | 2000-09-18 | 2001-11-13 | Intel Corporation | Apparatus for implementing a buffered daisy chain connection between a memory controller and memory modules |
US6853557B1 (en) * | 2000-09-20 | 2005-02-08 | Rambus, Inc. | Multi-channel memory architecture |
JP2002109884A (ja) | 2000-09-27 | 2002-04-12 | Toshiba Corp | メモリ装置 |
US6658509B1 (en) | 2000-10-03 | 2003-12-02 | Intel Corporation | Multi-tier point-to-point ring memory interface |
FR2816751A1 (fr) * | 2000-11-15 | 2002-05-17 | St Microelectronics Sa | Memoire flash effacable par page |
JP2002236611A (ja) | 2000-12-04 | 2002-08-23 | Hitachi Ltd | 半導体装置と情報処理システム |
US6718432B1 (en) | 2001-03-22 | 2004-04-06 | Netlogic Microsystems, Inc. | Method and apparatus for transparent cascading of multiple content addressable memory devices |
US6732221B2 (en) * | 2001-06-01 | 2004-05-04 | M-Systems Flash Disk Pioneers Ltd | Wear leveling of static areas in flash memory |
US6996644B2 (en) * | 2001-06-06 | 2006-02-07 | Conexant Systems, Inc. | Apparatus and methods for initializing integrated circuit addresses |
KR100413762B1 (ko) * | 2001-07-02 | 2003-12-31 | 삼성전자주식회사 | 뱅크 수를 가변할 수 있는 반도체 장치 및 그 방법 |
JP2003036681A (ja) | 2001-07-23 | 2003-02-07 | Hitachi Ltd | 不揮発性記憶装置 |
DE60229137D1 (de) | 2001-07-25 | 2008-11-13 | Sony Corp | Schnittstellenvorrichtung |
JP2003072276A (ja) | 2001-08-31 | 2003-03-12 | Masaaki Fukami | 筆記具 |
JP2003077276A (ja) | 2001-08-31 | 2003-03-14 | Nec Corp | 半導体メモリ |
DE10144998A1 (de) | 2001-09-12 | 2003-05-08 | Kluft Werner | Ereignisdatenrekorder für Kollisions- bzw. Überlastsituationen an Werkzeugmaschinen |
US6928501B2 (en) * | 2001-10-15 | 2005-08-09 | Silicon Laboratories, Inc. | Serial device daisy chaining method and apparatus |
US6778443B2 (en) | 2001-12-25 | 2004-08-17 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device having memory blocks pre-programmed before erased |
JP2003198356A (ja) * | 2001-12-25 | 2003-07-11 | Hitachi Ltd | 半導体チップおよび集積回路 |
US6763426B1 (en) * | 2001-12-27 | 2004-07-13 | Cypress Semiconductor Corporation | Cascadable content addressable memory (CAM) device and architecture |
JP4204226B2 (ja) | 2001-12-28 | 2009-01-07 | 日本テキサス・インスツルメンツ株式会社 | デバイス識別方法、データ伝送方法、デバイス識別子付与装置、並びにデバイス |
JP3916953B2 (ja) * | 2001-12-28 | 2007-05-23 | 日本テキサス・インスツルメンツ株式会社 | 可変時分割多重伝送システム |
US6799235B2 (en) * | 2002-01-02 | 2004-09-28 | Intel Corporation | Daisy chain latency reduction |
JP2003263363A (ja) | 2002-03-08 | 2003-09-19 | Ricoh Co Ltd | メモリ制御回路 |
US6906978B2 (en) | 2002-03-19 | 2005-06-14 | Intel Corporation | Flexible integrated memory |
JP2003337640A (ja) | 2002-05-21 | 2003-11-28 | Mitsubishi Electric Corp | バス制御装置 |
US7073022B2 (en) | 2002-05-23 | 2006-07-04 | International Business Machines Corporation | Serial interface for a data storage array |
US7062601B2 (en) * | 2002-06-28 | 2006-06-13 | Mosaid Technologies Incorporated | Method and apparatus for interconnecting content addressable memory devices |
JP4257824B2 (ja) | 2002-07-03 | 2009-04-22 | シャープ株式会社 | 半導体記憶装置 |
US7242635B2 (en) | 2002-07-22 | 2007-07-10 | Renesas Technology Corp. | Semiconductor integrated circuit device, data processing system and memory system |
KR100499686B1 (ko) * | 2002-07-23 | 2005-07-07 | 주식회사 디지털웨이 | 메모리 확장 가능한 휴대용 플래쉬 메모리 장치 |
CA2396632A1 (en) * | 2002-07-31 | 2004-01-31 | Mosaid Technologies Incorporated | Cam diamond cascade architecture |
KR100487539B1 (ko) * | 2002-09-02 | 2005-05-03 | 삼성전자주식회사 | 직렬 에이티에이 케이블과 연결되는 불휘발성 반도체메모리 장치 |
JP4122921B2 (ja) | 2002-10-18 | 2008-07-23 | 株式会社日立製作所 | バス装置 |
DE60229649D1 (de) * | 2002-11-28 | 2008-12-11 | St Microelectronics Srl | Nichtflüchtige Speicheranordnungsarchitektur, zum Beispiel vom Flash-Typ mit einer seriellen Übertragungsschnittstelle |
KR100493884B1 (ko) * | 2003-01-09 | 2005-06-10 | 삼성전자주식회사 | 시리얼 플래시 메모리에서의 현지 실행을 위한 제어 장치및 그 방법, 이를 이용한 플래시 메모리 칩 |
US7308524B2 (en) * | 2003-01-13 | 2007-12-11 | Silicon Pipe, Inc | Memory chain |
US7242684B2 (en) | 2003-02-07 | 2007-07-10 | Fujitsu Limited | Architecture for switching packets in a high-speed switching environment |
US20040199721A1 (en) * | 2003-03-12 | 2004-10-07 | Power Data Communication Co., Ltd. | Multi-transmission interface memory card |
US7571287B2 (en) | 2003-03-13 | 2009-08-04 | Marvell World Trade Ltd. | Multiport memory architecture, devices and systems including the same, and methods of using the same |
US7020757B2 (en) * | 2003-03-27 | 2006-03-28 | Hewlett-Packard Development Company, L.P. | Providing an arrangement of memory devices to enable high-speed data access |
US20050166006A1 (en) | 2003-05-13 | 2005-07-28 | Advanced Micro Devices, Inc. | System including a host connected serially in a chain to one or more memory modules that include a cache |
JP4256210B2 (ja) | 2003-06-12 | 2009-04-22 | 株式会社半導体理工学研究センター | 同期バンク型メモリ |
JP4156986B2 (ja) * | 2003-06-30 | 2008-09-24 | 株式会社東芝 | 不揮発性半導体記憶装置 |
JP2005025473A (ja) | 2003-07-01 | 2005-01-27 | Matsushita Electric Ind Co Ltd | 複合入出力装置 |
KR100542712B1 (ko) | 2003-08-25 | 2006-01-11 | 주식회사 하이닉스반도체 | 동기형 디램의 라이트 패스 구조 |
DE10339787B4 (de) * | 2003-08-28 | 2005-11-03 | Infineon Technologies Ag | Speichermodul |
JP2005078523A (ja) | 2003-09-02 | 2005-03-24 | Matsushita Electric Ind Co Ltd | シリアル転送装置 |
IES20030722A2 (en) * | 2003-10-01 | 2005-04-06 | Yqa Now Ltd | A data storage device |
US7433258B2 (en) * | 2003-10-10 | 2008-10-07 | Datasecure Llc. | Posted precharge and multiple open-page RAM architecture |
US20050086413A1 (en) * | 2003-10-15 | 2005-04-21 | Super Talent Electronics Inc. | Capacity Expansion of Flash Memory Device with a Daisy-Chainable Structure and an Integrated Hub |
US7779212B2 (en) * | 2003-10-17 | 2010-08-17 | Micron Technology, Inc. | Method and apparatus for sending data from multiple sources over a communications bus |
US7113418B2 (en) | 2003-11-04 | 2006-09-26 | Hewlett-Packard Development Company, L.P. | Memory systems and methods |
US7243205B2 (en) * | 2003-11-13 | 2007-07-10 | Intel Corporation | Buffered memory module with implicit to explicit memory command expansion |
US20050138267A1 (en) * | 2003-12-23 | 2005-06-23 | Bains Kuljit S. | Integral memory buffer and serial presence detect capability for fully-buffered memory modules |
KR100598097B1 (ko) | 2003-12-29 | 2006-07-07 | 삼성전자주식회사 | 듀얼 칩 패키지 |
US7031221B2 (en) | 2003-12-30 | 2006-04-18 | Intel Corporation | Fixed phase clock and strobe signals in daisy chained chips |
US20080228996A1 (en) | 2004-01-20 | 2008-09-18 | Trek 2000 International Ltd. | Portable Data Storage Device Using Multiple Memory Devices |
JP4697924B2 (ja) | 2004-06-07 | 2011-06-08 | キヤノン株式会社 | データ転送方法 |
US8060799B2 (en) * | 2004-06-11 | 2011-11-15 | Samsung Electronics Co., Ltd. | Hub, memory module, memory system and methods for reading and writing to the same |
US7254663B2 (en) * | 2004-07-22 | 2007-08-07 | International Business Machines Corporation | Multi-node architecture with daisy chain communication link configurable to operate in unidirectional and bidirectional modes |
US8375146B2 (en) | 2004-08-09 | 2013-02-12 | SanDisk Technologies, Inc. | Ring bus structure and its use in flash memory systems |
US7669027B2 (en) * | 2004-08-19 | 2010-02-23 | Micron Technology, Inc. | Memory command delay balancing in a daisy-chained memory topology |
US7457156B2 (en) * | 2004-09-02 | 2008-11-25 | Micron Technology, Inc. | NAND flash depletion cell structure |
KR100705221B1 (ko) * | 2004-09-03 | 2007-04-06 | 에스티마이크로일렉트로닉스 엔.브이. | 플래쉬 메모리 소자 및 이를 이용한 플래쉬 메모리 셀의소거 방법 |
US6950325B1 (en) * | 2004-10-07 | 2005-09-27 | Winbond Electronics Corporation | Cascade-connected ROM |
US7334070B2 (en) * | 2004-10-29 | 2008-02-19 | International Business Machines Corporation | Multi-channel memory architecture for daisy chained arrangements of nodes with bridging between memory channels |
GB2421092B (en) * | 2004-12-07 | 2008-12-03 | Hewlett Packard Development Co | Bufferless writing of data to memory |
US8041879B2 (en) | 2005-02-18 | 2011-10-18 | Sandisk Il Ltd | Flash memory backup system and method |
JP2006260127A (ja) | 2005-03-17 | 2006-09-28 | Hiroshima Univ | 結合網およびそれを用いたマルチポートメモリ |
US7184360B2 (en) * | 2005-06-15 | 2007-02-27 | Infineon Technologies, Ag | High-speed interface circuit for semiconductor memory chips and memory system including semiconductor memory chips |
JP5117383B2 (ja) | 2005-06-30 | 2013-01-16 | アイメック | マルチプロセッサシステムのためのメモリ配列 |
US20070005831A1 (en) * | 2005-06-30 | 2007-01-04 | Peter Gregorius | Semiconductor memory system |
US7414917B2 (en) * | 2005-07-29 | 2008-08-19 | Infineon Technologies | Re-driving CAwD and rD signal lines |
US7464225B2 (en) * | 2005-09-26 | 2008-12-09 | Rambus Inc. | Memory module including a plurality of integrated circuit memory devices and a plurality of buffer devices in a matrix topology |
US7652922B2 (en) * | 2005-09-30 | 2010-01-26 | Mosaid Technologies Incorporated | Multiple independent serial link memory |
TWI543185B (zh) * | 2005-09-30 | 2016-07-21 | 考文森智財管理公司 | 具有輸出控制之記憶體及其系統 |
US7496777B2 (en) * | 2005-10-12 | 2009-02-24 | Sun Microsystems, Inc. | Power throttling in a memory system |
WO2007083701A1 (ja) | 2006-01-19 | 2007-07-26 | Matsushita Electric Industrial Co., Ltd. | 無線通信基地局装置およびパイロット送信方法 |
US8364861B2 (en) | 2006-03-28 | 2013-01-29 | Mosaid Technologies Incorporated | Asynchronous ID generation |
US7546410B2 (en) * | 2006-07-26 | 2009-06-09 | International Business Machines Corporation | Self timed memory chip having an apportionable data bus |
US7545664B2 (en) | 2006-07-26 | 2009-06-09 | International Business Machines Corporation | Memory system having self timed daisy chained memory chips |
US8407395B2 (en) * | 2006-08-22 | 2013-03-26 | Mosaid Technologies Incorporated | Scalable memory system |
US20080086590A1 (en) * | 2006-10-04 | 2008-04-10 | Masayuki Urabe | Flash Memory Control Interface |
-
2006
- 2006-07-31 US US11/496,278 patent/US20070076502A1/en not_active Abandoned
- 2006-09-29 KR KR1020137020705A patent/KR101506831B1/ko active IP Right Grant
- 2006-09-29 CN CN201210074088.2A patent/CN102750975B/zh not_active Expired - Fee Related
- 2006-09-29 KR KR1020087010548A patent/KR101370691B1/ko not_active IP Right Cessation
- 2006-09-29 ES ES08006223T patent/ES2395570T3/es active Active
- 2006-09-29 WO PCT/CA2006/001607 patent/WO2007036048A1/en active Application Filing
- 2006-09-29 KR KR1020147013416A patent/KR101547076B1/ko active IP Right Grant
- 2006-09-29 KR KR1020117022548A patent/KR101452564B1/ko active IP Right Grant
- 2006-09-29 ES ES08006225T patent/ES2405952T3/es active Active
- 2006-09-29 TW TW103113209A patent/TWI564906B/zh not_active IP Right Cessation
- 2006-09-29 EP EP08006223A patent/EP1981030B1/en not_active Not-in-force
- 2006-09-29 JP JP2008532551A patent/JP2009510568A/ja not_active Withdrawn
- 2006-09-29 EP EP06790771.7A patent/EP1929480B1/en not_active Not-in-force
- 2006-09-29 EP EP08006225A patent/EP1981032B1/en not_active Not-in-force
- 2006-09-29 EP EP08006224.3A patent/EP1981031B1/en not_active Not-in-force
- 2006-09-29 TW TW095136434A patent/TWI445010B/zh not_active IP Right Cessation
- 2006-09-29 CA CA002627663A patent/CA2627663A1/en not_active Abandoned
- 2006-09-29 KR KR1020137020706A patent/KR101392605B1/ko active IP Right Grant
- 2006-11-08 US US11/594,564 patent/US9240227B2/en active Active
-
2009
- 2009-09-28 JP JP2009223077A patent/JP5179450B2/ja not_active Expired - Fee Related
-
2012
- 2012-09-10 JP JP2012198200A patent/JP2012238341A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI620074B (zh) * | 2016-07-12 | 2018-04-01 | 緯創資通股份有限公司 | 伺服器系統及儲存單元的控制方法 |
Also Published As
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI445010B (zh) | 菊鍊串接裝置 | |
US8364861B2 (en) | Asynchronous ID generation | |
TWI453760B (zh) | 菊鍊串接架構識別技術 | |
TWI446356B (zh) | 具有輸出控制之記憶體及其系統 | |
US7379363B2 (en) | Method and apparatus for implementing high speed memory | |
US10957384B1 (en) | Page buffer structure and fast continuous read | |
JP2015164090A (ja) | 複数の独立したシリアルリンクメモリ | |
KR102615027B1 (ko) | 시리얼라이저 및 이를 포함하는 메모리 디바이스 | |
US6185656B1 (en) | Synchronous SRAM having pipelined enable and burst address generation | |
US6205514B1 (en) | Synchronous SRAM having global write enable |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
MM4A | Annulment or lapse of patent due to non-payment of fees |