JP5179450B2 - デイジーチェーンカスケードデバイス - Google Patents
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Description
「出力レイテンシ」はデータの出力レイテンシであり、
「N」はデイジーチェーンカスケード配列におけるデバイスの数であり、
「クロックサイクル時間」は、クロック(例えばSCLK)が動作するクロックサイクル時間である。
(a) メモリと、
(b) 前記メモリ内の記憶場所に関連するアドレス情報を受信するための第1の入力部と、
(c) 前記記憶場所に含まれたデータを第1のメモリデバイスから出力するように構成された第1の出力部と、
を有する第1のメモリデバイスと、
第2のメモリデバイスであって、
(a) 前記第1のデバイスの第1の出力部に連結され、前記第1のメモリデバイスから出力されたデータを受信するように構成された第1の入力部を有する
第2のメモリデバイスと、
を備える装置が提供される。
前記データは、クロックサイクルの立ち上がりエッジおよび立ち下がりエッジに基づいて、2倍のデータ転送率でシリアルに転送される、こととしてもよい。
前記第2のメモリデバイスの前記第1の入力部に転送されるデータは、デバイスアドレス情報を含む、こととしてもよい。
前記デバイスアドレス情報は、前記第2のメモリデバイスに関連する、こととしてもよい。
前記第2のメモリデバイスの前記第1の入力部に転送されるデータは、コマンドおよびデータ情報をさらに含む、こととしてもよい。
(a) 前記第1のメモリデバイスの前記第1の入力をイネーブルにして前記アドレス情報を受信するために使用される第1の入力イネーブル信号を受信するための第2の入力部と、
(b) 第2の入力イネーブル信号を出力するための第2の出力部と、をさらに有する、こととしてもよい。
そのような前記第1のメモリデバイスは、
前記データを前記第1のメモリデバイスの前記第1の出力部で出力できるようにするために使用される第1の出力イネーブル信号を受信するための第3の入力部と、
第3の出力イネーブル信号を前記第1のメモリデバイスから出力するための第3の出力部と、
を有する、こととしてもよい。
前記第2の入力イネーブル信号は、遅延した前記第1の入力信号である、こととしてもよい。
前記第2の入力イネーブル信号は、前記第1の入力信号から誘導される、こととしてもよい。
前記第2のメモリデバイスは、前記第1のメモリデバイスの前記第2の出力部に連結された第2の入力部を有し、その第2の入力部は、前記第2の入力イネーブル信号を前記第2のメモリデバイスで受信するためのものである、こととしてもよい。
第1の出力イネーブル信号を受け取るための第2の入力部であって、その第1の出力イネーブル信号は、前記データを前記第1のメモリデバイスの前記第1の出力部で出力することを可能にするために使用されるものである、第2の入力部と、
第2の出力イネーブル信号を前記第1のメモリデバイスから出力するための第2の出力部と、
を有する、こととしてもよい。
そのような前記第2のメモリデバイスは、前記第1のメモリデバイスの前記第2の出力部に連結された第2の入力部を有し、その第2の入力部は、前記第2の出力イネーブル信号を前記第2のメモリデバイスで受信するためのものである、こととしてもよい。
前記第1のメモリデバイスは、前記第2のメモリデバイスの前記第2の入力部に連結された第2の出力部を有し、その第2の出力部は、前記クロック信号を前記第1のメモリデバイスから前記第2のメモリデバイスに転送するためのものである、こととしてもよい。
第1のメモリデバイスの第1の入力部に、前記第1のメモリデバイスに具備されたメモリの記憶場所に関連するアドレス情報を入力する段階と、
前記第1のメモリデバイスに具備されたメモリ内のデータに前記記憶場所でアクセスする段階と、
そのアクセスしたデータを前記第1のメモリデバイスから第2のメモリデバイスに転送することが可能となるように、前記第1のメモリデバイスの第1の出力部を前記第2のメモリデバイスの第1の入力部に連結する段階と、
を含む方法が提供される。
前記クロック信号は、前記第2のメモリデバイスの第2の入力部に前記第1のメモリデバイスの第2の出力部から連結される、こととしてもよい。
第2の入力イネーブル信号を前記第1のメモリデバイスの第2の出力部から出力する段階と、
前記第2の入力イネーブル信号を前記第1のメモリデバイスから前記第2のメモリデバイスに転送できるように、前記第1のメモリデバイスの前記第2の出力部を前記第2のメモリデバイスの第2の入力部に連結する段階と、
をさらに含む、こととしてもよい。
前記第2の入力イネーブル信号は、クロックサイクルレイテンシによって遅延した前記第1の入力イネーブル信号である、こととしてもよい。
前記第2の入力イネーブル信号は、前記第1の入力イネーブル信号から誘導される、こととしてもよい。
第2の出力イネーブル信号を前記第1のメモリデバイスの第2の出力部から出力する段階と、
前記第2の出力イネーブル信号を前記第1のメモリデバイスから前記第2のメモリデバイスに転送できるように、前記第1のメモリデバイスの前記第2の出力部を前記第2のメモリデバイスの第2の入力部に連結する段階と、
をさらに含む、こととしてもよい。
前記第2の出力イネーブル信号は、前記第1の出力イネーブル信号から誘導される、こととしてもよい。
前記第1のメモリデバイスから前記第2のメモリデバイスに転送された前記データは、アドレス情報を含む、こととしてもよい。
前記第1のメモリデバイスから前記第2のメモリデバイスに転送された前記データは、クロック信号の立ち上がりエッジおよび立ち下がりエッジに基づいて2倍のデータ転送率で発生する、こととしてもよい。
前記装置は、第1のメモリデバイスの第1の入力部に、前記第1のメモリデバイスに具備されたメモリの記憶場所に関連するアドレス情報を入力するための手段と、
前記第1のメモリデバイスに具備されたメモリ内のデータに前記記憶場所でアクセスするための手段と、
アクセスした前記データが前記第1のメモリデバイスから第2のメモリデバイスに転送されるように、前記第1のメモリデバイスの第1の出力部を前記第2のメモリデバイスの第1の入力部に連結するための手段と、を備える。
前記クロック信号は、前記第2のメモリデバイスの第2の入力部に前記第1のメモリデバイスの第2の出力部から連結される、こととしてもよい。
第2の入力イネーブル信号を前記第1のメモリデバイスの第2の出力部から出力するための手段と、
前記第2の入力イネーブル信号が前記第1のメモリデバイスから前記第2のメモリデバイスに転送されるように、前記第1のメモリデバイスの前記第2の出力部を前記第2のメモリデバイスの第2の入力部に連結するための手段と、をさらに備える、こととしてもよい。
第2の入力イネーブル信号を前記第1のメモリデバイスの第2の出力部から出力するための手段と、
前記第2の出力イネーブル信号が前記第1のメモリデバイスから前記第2のメモリデバイスに転送されるように、前記第1のメモリデバイスの前記第2の出力部を前記第2のメモリデバイスの第2の入力部に連結するための手段と、
をさらに備える、こととしてもよい。
前記データは、クロックサイクルの立ち上がりエッジおよび立ち下がりエッジに基づいて2倍のデータ転送率でシリアル転送される、こととしてもよい。
シリアル入力データをシリアルデータ入力ポートで受信するように、かつシリアル出力データをシリアル出力ポートに転送するように構成されたシリアルデータリンクインタフェースと、
第1の入力イネーブル信号を受信するための制御入力部であって、その第1の入力イネーブル信号は、メモリデバイスが前記シリアル入力データを処理することを可能にするために使用される、制御入力部と、
第2の入力イネーブル信号を出力するための制御出力部と、
前記第1の入力イネーブル信号に応答する制御回路であって、前記第1の入力イネーブル信号は、前記シリアルデータリンクインタフェースと前記メモリとの間のデータ転送を制御する、制御回路と、
を備える半導体メモリデバイスが提供される。
前記第2の入力イネーブル信号は、遅延した前記第1の入力信号である、こととしてもよい。
前記第2の入力イネーブル信号は、前記第1の入力信号から誘導される、こととしてもよい。
前記データ転送は、クロック信号の立ち上がりエッジおよび立ち下がりエッジに基づいて2倍のデータ転送率で生じる、こととしてもよい。
前記シリアルデータリンクインタフェースはさらに、前記メモリからのパラレルデータをシリアル出力データに変換するように構成される、こととしてもよい。
前記制御回路は、ターゲットデバイスアドレスがそのデバイスに関連付けられた前記固有デバイス識別番号に一致したことに応答して、前記メモリのアクセスを制御し、前記ターゲットデバイスアドレスは、前記シリアル入力データのターゲットデバイスアドレスフィールドに含められる、こととしてもよい。
前記制御回路は、前記シリアル入力データのアドレスフィールドにおいて識別された前記メモリ内の場所に前記データを転送するのを制御する、こととしてもよい。
前記メモリは、不揮発性メモリバンクを備える、こととしてもよい。
前記不揮発性メモリバンクは、フラッシュメモリバンクである、こととしてもよい。
前記不揮発性メモリバンクは、NANDフラッシュメモリバンクである、こととしてもよい。
第2の出力イネーブル信号を出力するための第2の制御出力部と、
をさらに備える、こととしてもよい。
シリアル入力データストリームをシリアルデータリンクインタフェースで受信する段階と、
第1の入力イネーブル信号を制御入力部で受信する段階と、
データをメモリバンクに格納したり、データにメモリバンクからアクセスしたりするために、シリアル入力データの処理を前記入力イネーブル信号に基づいて可能にする段階と、
第2の入力イネーブル信号を制御出力部から送信する段階と、
シリアル出力データストリームを前記シリアルデータリンクインタフェースから送信する段階と、
を含む方法が提供される。
前記コマンドは書込みコマンドであり、処理は、
前記シリアル入力データをパラレルデータに変換するステップと、
前記パラレルデータを前記メモリバンクに転送するステップと、
をさらに含む、こととしてもよい。
前記コマンドは読取りコマンドであり、処理は、
パラレルデータを前記メモリバンクと前記シリアルデータリンクインタフェースとの間で転送するステップと、
前記パラレルデータをシリアル出力データに変換するステップと、
をさらに含む、こととしてもよい。
前記半導体メモリデバイスは、フラッシュメモリデバイスである、こととしてもよい。
前記フラッシュメモリデバイスは、NANDデバイスである、こととしてもよい。
前記フラッシュメモリシステムは、シリアルデータ入力ポートと、シリアルデータ出力ポートと、制御入力ポートと、制御出力ポートとを有する第1のフラッシュメモリデバイスであって、シリアル入力データおよび入力イネーブル信号を外部ソースデバイスから受信するように、かつシリアル出力データおよび第2の入力イネーブル信号を送信するように構成された第1のフラッシュメモリデバイスと、
シリアルデータ入力ポートと、シリアルデータ出力ポートと、制御入力ポートとを有する第2のフラッシュメモリデバイスであって、シリアル入力データとして前記第1のフラッシュメモリデバイスの前記シリアル出力データを、また、前記制御入力ポートで前記第1のフラッシュメモリデバイスから前記第2の入力イネーブル信号を受信するように構成された第2のフラッシュメモリデバイスと、
を備える。
前記第2の入力イネーブル信号は、前記第1の入力イネーブル信号から誘導される、こととしてもよい。
前記外部ソースデバイスは制御器である、こととしてもよい。
前記外部ソースデバイスはフラッシュメモリデバイスである、こととしてもよい。
前記第2のフラッシュメモリデバイスは制御出力ポートをさらに備えており、さらにまた、シリアル出力データおよび第3の入力イネーブル信号を外部ターゲットデバイスに送信するように構成されている、こととしてもよい。
前記複数のフラッシュメモリデバイスの各フラッシュメモリデバイスは、固有のデバイス識別番号を有する、こととしてもよい。
前記複数のフラッシュメモリデバイスの各フラッシュメモリデバイスはさらに、受信したさらなるシリアル入力データを処理する前に前記ターゲットデバイスアドレスフィールドを解析するように構成されている、こととしてもよい。
前記複数のフラッシュメモリデバイスの各々はさらに、そのメモリデバイスがターゲットデバイスでない場合、前記シリアル入力データを無視するように構成されている、こととしてもよい。
前記第2のフラッシュメモリデバイスはさらに、第2の制御入力ポートを備えており、前記第2の出力イネーブル信号を前記第1のフラッシュメモリデバイスから受信するように構成されている、こととしてもよい。
単一のクロック信号が、前記複数のシリアル接続されたフラッシュメモリデバイスの各々に伝えられ、前記フラッシュメモリシステムの出力は所定のレイテンシだけ遅延される、こととしてもよい。
フラッシュメモリバンクと、
シリアル入力データをシリアル入力データ入力ポートで受信し、そのシリアル入力データを前記フラッシュメモリバンクに転送するように、かつシリアル出力データをシリアルデータ出力ポートに転送するように構成されたシリアルデータリンクインタフェースと、
前記シリアルデータリンクインタフェースと前記フラッシュメモリバンクとの間、および前記シリアルデータリンクインタフェースと前記シリアルデータ出力ポートとの間でのデータ転送を制御する制御回路と、
をさらに備える、こととしてもよい。
前記フラッシュメモリバンクはNANDフラッシュメモリである、こととしてもよい。
固有のデバイス識別番号と、
シリアル入力データをシリアルデータ入力ポートで受信するように構成されたシリアルデータリンクインタフェースと、
前記シリアル入力データ内のターゲットデバイスアドレスフィールドに応答する制御回路であって、そのターゲットアドレスフィールドは、前記メモリへのアクセスを制御するために、前記固有のデバイス識別番号と相関している、制御回路と、
を備える半導体メモリデバイスが提供される。
前記メモリは複数のメモリバンクを備える、こととしてもよい。
前記シリアルデータリンクはさらに、シリアル出力データをシリアルデータ出力ポートに転送するように構成されており、前記シリアル入力データおよびシリアル出力データはターゲットデバイスアドレス情報を含んでおり、
前記制御回路は、前記シリアルデータリンクインタフェースと前記メモリとの間、および前記シリアルデータリンクインタフェースと前記シリアルデータ出力ポートとの間でのデータ転送を制御するように構成されている、こととしてもよい。
前記データ転送は、クロック信号の立ち上がりエッジおよび立ち下がりエッジに基づいて2倍のデータ転送率で生じる、こととしてもよい。
前記シリアルデータリンクインタフェースはさらに、前記メモリからのパラレルデータをシリアル出力データに変換するように構成されている、こととしてもよい。
前記制御回路は、シリアル入力データのターゲットアドレスフィールドを解析するように、かつアドレスフィールドにおいて識別された前記メモリ内の場所に前記データを転送するのを制御するように、実行命令でプログラムされている、こととしてもよい。
前記メモリは不揮発性メモリバンクを備える、こととしてもよい。
前記不揮発性メモリバンクはフラッシュメモリバンクである、こととしてもよい。
前記不揮発性メモリバンクはNANDフラッシュメモリバンクである、こととしてもよい。
前記方法は、
シリアル入力データストリームをシリアルデータリンクインタフェースで受信する段階であって、前記シリアル入力データストリームは、ターゲットデバイスアドレスと、コマンドと、メモリバンクアドレス情報とを含んでいる、段階と、
ターゲットデバイスアドレスと、コマンドと、前記メモリバンクのメモリバンクアドレスとを抽出するために、前記シリアル入力データストリームを解析する段階と、
前記ターゲットデバイスアドレスが固有のデバイス識別子と相関している場合に、前記シリアル入力データストリームを処理する段階と、
を含む。
シリアル出力データストリームを前記シリアルデータリンクインタフェースから送信する段階をさらに含む、こととしてもよい。
前記シリアル入力データをパラレルデータに変換するステップと、
前記パラレルデータを前記メモリバンクに転送するステップと、
をさらに含む、こととしてもよい。
前記コマンドは読取りコマンドであり、処理は、
パラレルデータを前記メモリバンクと前記シリアルデータリンクインタフェースとの間で転送するステップと、
前記パラレルデータをシリアル出力データに変換するステップと、
をさらに含む、こととしてもよい。
前記半導体メモリデバイスはフラッシュメモリデバイスである、こととしてもよい。
前記半導体メモリデバイスはNANDデバイスである、こととしてもよい。
第1のメモリデバイスであって、
(a) メモリと、
(b) 固有のデバイス識別子と、
(e) シリアルデータ入力ポートと、
(d) シリアルデータ出力ポートと、
を有し、第1のメモリデバイスは、シリアル入力データを前記シリアルデータ入力ポートで外部ソースデバイスから受信するように、かつシリアル出力データを前記シリアルデータ出力ポートから送信するように構成されており、前記シリアル入力データおよびシリアル出力データはターゲットデバイスアドレス情報を含み、第1のメモリデバイスはさらに、前記ターゲットデバイスアドレスが固有のデバイス識別子と相関している場合に前記シリアル入力データを処理するように構成されている、第1のメモリデバイスと、
第2のメモリデバイスであって、
(a) メモリと、
(b) 固有のデバイス識別子と、
(c) 前記第1のメモリデバイスの前記シリアルデータ出力ポートと通じたシリアルデータ入力ポートと、
(d) シリアルデータ出力ポートと、
を有し、前記第2のメモリデバイスは、前記第1のメモリデバイスのシリアル出力データを前記第2のメモリデバイスの前記シリアルデータ入力ポートで受信するように、かつ、前記ターゲットデバイスアドレスが固有のデバイス識別子と相関している場合に前記シリアル入力データを処理するように構成されている、第2のメモリデバイスと、
を備えるメモリシステムが提供される。
前記外部ソースデバイスはメモリデバイスである、こととしてもよい。
前記第2のメモリデバイスはさらに、シリアル出力データを外部ターゲットデバイスに送信するように構成されている、こととしてもよい。
前記複数のメモリデバイスの各メモリデバイスはさらに、前記ターゲットデバイスアドレスが固有デバイス識別子と相関しない場合、前記シリアルデータを処理せずに無視するように構成されている、こととしてもよい。
前記メモリはフラッシュメモリである、こととしてもよい。
前記メモリはNANDフラッシュメモリである、こととしてもよい。
210 デバイス
310 デバイス
410 デバイス
510 デバイス
610 デバイス
902 IPE用の入力バッファ
904 SI用の入力バッファ
906 OPE用の入力バッファ
908 入力ラッチ制御部
910 シリアルパラレルレジスタ
912 出力ラッチ制御部
914 データレジスタ
916 アドレスレジスタ
918 コマンドインタプリタ
920 セレクタ
924 ページバッファ
926 論理和ゲート
928 出力バッファ
930 セレクタ
Claims (21)
- 少なくとも第1および第2のデバイスを含む複数のシリアル接続されたデバイスを有するシステムにおいて、
第1のデバイスは、
入力データを受信するように構成された第1の入力部と、
第1の入力イネーブル信号を受信するように構成された第2の入力部と、
ある時間期間の間、第1の論理レベルに設定された第1の出力イネーブル信号を受信するように構成された第3の入力部と、
前記時間期間の間、第1の論理レベルである第1の出力イネーブル信号に応じて、前記時間期間の間、出力データを送信するように構成された第1の出力部と、
第1の入力イネーブル信号から得られる第2の入力イネーブル信号を送信するように構成された第2の出力部と、
第1の出力イネーブル信号から得られる第2の出力イネーブル信号を送信するように構成された第3の出力部とを備えていて、
第2のデバイスは、
第1のデバイスの出力データを入力データとして受信するように構成された第1の入力部と、
第1のデバイスによって送信された第2の入力イネーブル信号を受信するように構成された第2の入力部とを備えていて、
第1の出力イネーブル信号に応じた第1のデバイスによる出力データの送信と、第2の入力イネーブル信号に応じた第2のデバイスによる出力データの受信とは、クロック信号と同期されることを特徴とするシステム。 - クロック信号は、共通クロック信号であることを特徴とする請求項1に記載のシステム。
- 第1のデバイスは、
クロック信号に対応する入力クロック信号を受信して、
受信した入力クロック信号に応じて、第2のデバイスに出力クロック信号を出力するように構成されていて、同期が、入力クロック信号および出力クロック信号のそれぞれに応じて、第1および第2のデバイスによって実行されることを特徴とする請求項1に記載のシステム。 - 同期は、クロック信号のクロックサイクルの立ち上がりおよび立ち下がりエッジのいずれか一方または両方に応じて実行されることを特徴とする請求項2または3に記載のシステム。
- 第2のデバイスは、
出力データを送信するように構成された第1の出力部と、
第2のデバイスの第1の入力イネーブル信号から得られる第2の入力イネーブル信号を送信するように構成された第2の出力部とを更に備えていることを特徴とする請求項1から4のうちのいずれか一項に記載のシステム。 - 第1および第2のデバイスの各々は、デバイス識別番号を持っていることを特徴とする請求項1から5のうちのいずれか一項に記載のシステム。
- 第1および第2のデバイスの各々は、受信した入力データのターゲットデバイスアドレスフィールドを解析するように構成されていて、ターゲットデバイスアドレスと、第1および第2のデバイスのデバイス識別番号との相関を取ることによって、第1または第2のデバイスがターゲットデバイスであるかどうかを判断することを特徴とする請求項6に記載のシステム。
- 第1および第2のデバイスの各々は、更に、受信したさらなる入力データを処理する前に、ターゲットデバイスアドレスフィールドを解析するように構成されていることを特徴とする請求項7に記載のシステム。
- 第1および第2のデバイスの各々は、更に、デバイスがターゲットデバイスでない場合に、入力データを無視するように構成されていることを特徴とする請求項8に記載のシステム。
- 第2のデバイスは、第1のデバイスによって送信された第2の出力イネーブル信号に対応する第1の出力イネーブル信号を受信するように構成された第3の入力部を更に備えていることを特徴とする請求項1に記載のシステム。
- 第1のデバイスは、
メモリと、
第1の入力部で入力データを受信して、この入力データをメモリに転送し、かつ出力データを第1の出力部に転送するように構成された回路と、
第1の入力部とメモリ間および第1の入力部と第1の出力部間のデータ転送を制御するように構成された回路とを更に備えていることを特徴とする請求項1に記載のシステム。 - 第1のデバイスは、メモリおよび第1のデバイス識別子を更に備えていて、
第1のデバイスは、外部ソースから第1の入力部で入力データを受信して、第1の出力部から出力データを送信するように構成されていて、入力データおよび出力データは、ターゲットデバイスアドレス情報を含んでいて、第1のデバイスは、ターゲットデバイスアドレスが第1のデバイス識別子と相関がある場合に入力データを処理し、
第2のデバイスは、第2のデバイス識別子を更に備えていて、
第2のデバイスの第1の入力部は、第1のデバイスの第1の出力部と通信するように構成されていて、
第2のデバイスは、第2のデバイスの第1の入力部で、第1のデバイスの出力データを受信して、ターゲットデバイスアドレスが第2のデバイス識別子と相関がある場合に出力データを処理するように構成されていることを特徴とする請求項1から4のうちのいずれか一項に記載のシステム。 - 外部ソースは、制御器であることを特徴とする請求項12に記載のシステム。
- 制御器は、クロック信号を供給するように構成されていることを特徴とする請求項13に記載のシステム。
- 制御器は、
複数のシリアル接続されたデバイスのうちの最初のデバイスに入力データを送信するように構成された出力部と、
複数のシリアル接続されたデバイスのうちの最後のデバイスから出力データを受信するように構成された入力部と、
クロック信号を送信するように構成されたクロック出力部とを備えていることを特徴とする請求項14に記載のシステム。 - 最後のデバイスは、外部のターゲットデバイスに出力データを送信するように更に構成された第2のデバイスを含むことを特徴とする請求項12から15のうちのいずれか一項に記載のシステム。
- メモリは、不揮発性メモリを含むことを特徴とする請求項12から16のうちのいずれか一項に記載のシステム。
- 不揮発性メモリは、フラッシュメモリを含むことを特徴とする請求項17に記載のシステム。
- リンクインタフェースと、メモリバンクを有するメモリとを有する半導体デバイスのデータ転送を制御するための方法において、
半導体デバイスで、
第1の入力部で入力データストリームを受信するステップと、
第2の入力部で第1の入力イネーブル信号を受信するステップと、
第3の入力部で第1の出力イネーブル信号を受信するステップとを有していて、第1の出力イネーブル信号は、ある時間期間の間、第1の論理レベルに設定され、
更に、第1の出力部で、前記時間期間の間の第1の論理レベルでの第1の出力イネーブル信号に応じて、出力データストリームを送信するステップと、
クロック入力信号を受信するステップと、
第1の入力イネーブル信号に応じて、受信した入力データストリームの処理を可能にして、メモリにデータを格納するか、またはメモリからデータを呼び出すステップと、
第2の出力部で、第1の入力イネーブル信号から得られる第2の入力イネーブル信号を送信するステップと、
第3の出力部で、第1の出力イネーブル信号から得られる第2の出力イネーブル信号を送信するステップとを有していることを特徴とする方法。 - 入力データストリームは、シリアル入力データを含み、可能にするステップは、シリアル入力データを解析して、デバイスアドレス、コマンド、およびメモリバンクのメモリバンクアドレスを抽出するステップを更に含んでいることを特徴とする請求項19に記載の方法。
- コマンドは、メモリアクセスコマンドを含み、可能にするステップは、
シリアル入力データをパラレルデータに変換するステップと、
パラレルデータをメモリバンクに転送するステップとを更に含んでいることを特徴とする請求項19に記載の方法。
Applications Claiming Priority (8)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US72236805P | 2005-09-30 | 2005-09-30 | |
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