JPH05233524A

JPH05233524A - バス制御装置

Info

Publication number: JPH05233524A
Application number: JP3233692A
Authority: JP
Inventors: Satoru Takano; 悟高野
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1992-02-19
Filing date: 1992-02-19
Publication date: 1993-09-10

Abstract

(57)【要約】【目的】ＤＭＡコントローラによるデュアル・アドレ
ス転送の転送時間の短縮、及びシングル・アドレス転送
におけるバスの利用効率の向上を図る。【構成】バス制御回路１２０は、デュアル・アドレス
転送においては、転送データがＡバス上に確定した時点
でその転送データをラッチ１６１Ａにラッチさせ、ＤＭ
ＡＣ１２０に対しＡバスでのバスサイクルを終了させ、
直ちにＢバスの使用権の獲得動作に移行させる。一方、
バス制御回路１２０は、シングル・アドレス転送におい
ては、転送元のＡバスの使用権が先に獲得された場合、
その時点で、直ちにＤＭＡＣ１２０にＡバスのバスサイ
クルを開始させ、転送先のＢバスの使用権が獲得された
後、Ａバスのバスサイクルが終了すると直ちにＡバスを
開放させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、２つのバス間でのデー
タ転送を制御するバス制御装置に係り、特にＤＭＡＣ
（Direct Memory Access Controller ；ダイレクトメ
モリアクセスコントローラ）によるＤＭＡ転送を制御
するバス制御装置に関する。

【０００２】

【従来の技術】マルチプロセッサシステム等のように、
２つのバスを有し、各バスの両方にＣＰＵ，ＤＭＡＣ，
あるいはＣＲＴコントローラ等のようなバスマスタ（バ
スを制御する能力を備えたデバイス）が接続された構成
のシステムがある。図５は、そのような、各バスにそれ
ぞれＣＰＵ−Ａ３１，ＣＰＵ−Ｂ４１が接続されたシス
テムの一例を示す図である。

【０００３】このようなシステムにおいては、互いに異
なるバスに接続された、メモリ−I/Ｏデバイス間、メモ
リ−メモリ間、及びI/Ｏデバイス−I/Ｏデバイス間での
データ転送を、上記ＤＭＡＣを用いて行う構成のものが
ある。

【０００４】このようなＤＭＡＣを用いたデータ転送
（以下、ＤＭＡ転送と表現する）の方式にはデュアル・
アドレス転送方式（デュアル・アドレス転送）とシング
ル・アドレス転送方式（シングル・アドレス転送）があ
る。

【０００５】デュアル・アドレス転送は、アドレスを割
り付けられているデバイス間でのデータ転送に有効であ
り、メモリ−I/Ｏデバイス間、メモリ−メモリ間、及び
I/Ｏデバイス−I/Ｏデバイス間の３種類の転送が可能で
ある。

【０００６】一方、シングル・アドレス転送は、メモリ
とアクノリッジ信号端子付のI/Ｏデバイス間でのデータ
転送に有効であり、一般にメモリとI/Ｏデバイス間での
転送に使用される。

【０００７】ところで、デュアル・アドレス転送では、
ソース（データ転送元）側のみならずディスティネーシ
ョン（データ転送先）側にもアドレッシングするため、
１回のＤＭＡ転送にリードサイクルとライトサイクルの
２つのバスサイクルを要する。

【０００８】一方、シングル・アドレス転送方式では、
１つのバスサイクルで１回のＤＭＡ転送を行う。このた
め、メモリに対してはアドレシングを行うが、I/O デバ
イスに対してはアドレッシングを行わない。

【０００９】次に、図６を参照しながら、上記図５に示
す従来のシステムにおけるデュアル・アドレス転送方式
及びシングル・アドレス転送方式の動作を説明する。従
来のデュアル・アドレス転送方式では、ＤＭＡＣ２０
は、まずメイン・システム・バス（以下、Ａバスと表現
する）のバス・マスタになるため、ＣＰＵ−Ａ３１から
Ａバスの使用権を獲得して（同図（ａ）のＧＡ）、バス
サイクルＢＣＡＤを実行する。ＤＭＡＣ２０は、このバ
スサイクルＢＣＡＤにおいて、例えば、Ａバスに接続さ
れたＲＡＭ（ランダム・アクセス・メモリ）Ａ３３から
Ａバス上に出力されたデータを、双方向バッファ５１Ａ
を介して読み込んで内部のレジスタ２１に保持する処理
を行い、そのバスサイクルＢＣＡＤの終了後、Ａバスを
解放する（同図（ａ）のＲＥＬＡ）。続いて、ＤＭＡＣ
２０は、サブ・システム・バス（以下、Ｂバスと表現す
る）のバス・マスタになるため、ＣＰＵ−Ｂ４１からＢ
バスの使用権を獲得して（同図（ａ）のＧＢ参照）、バ
スサイクルＢＣＢＤで上記レジスタ２１に保持していた
データを、バッファ５１Ｂを介してＢバスに接続された
ＲＡＭ（ランダム・アクセス・メモリ）Ｂ４３に転送す
る。そして、そのバスサイクルＢＣＢＤ終了後、直ちに
Ｂバスを解放する。

【００１０】このように、従来のデュアル・アドレス転
送では、図６（ａ）に示すように、Ａバスでのデータ転
送が終了した後、Ｂバスのバス権を獲得して、そのＢバ
スに接続された当該メモリまたは当該I/Ｏデバイスへの
データ転送を行う。この場合、Ａバス、Ｂバスでのそれ
ぞれの転送時間は、バス権獲得時間（ＧＡ，ＧＢ）にバ
スサイクル（ＢＣＡＤ，ＢＣＢＤ）の時間を加えた時間
となり、ＤＭＡＣ２０は、Ａバスのバスサイクル解放
後、直ちにＢバスのバス権獲得の動作に移るので、全体
の転送時間Ｔは、下記の式（１）に示したように、Ａバ
ス、Ｂバスそれぞれのバス権獲得時間ＧＡ，ＧＢ並びに
バスサイクル時間ＢＣＡＤ，ＢＣＢＤの総和となる。

【００１１】Ｔ＝ＧＡ＋ＢＣＡＤ＋ＧＢ＋ＢＣＢＤ・・・（１）次に、同図（ｂ）を参照しながらＤＭＡＣ２０によるシ
ングル・アドレス転送の動作を説明する。

【００１２】従来のシングル・アドレス転送では、ＤＭ
ＡＣ２０は、Ａバス及びＢバスの両方のバス権を獲得し
てから、ＤＭＡ転送を行う。そして、この場合、ＤＭＡ
Ｃ２０は、ＲＡＭＡ３３またはＲＡＭＢ４３にアドレス
を出力するだけで、データ転送には介在しない。I/Ｏデ
バイスＡ３２またはI/ＯデバイスＢ４２は、ＤＭＡＣ２
０が出力するアクノリッジ信号によりポートを選択す
る。したがって、この転送方式では、全体の転送時間Ｔ
は、遅い方のバス権獲得時間（同時（ｂ）に示す例で
は、Ｂバスのバス権獲得時間ＧＢ）と遅い方のバスサイ
クルの時間（同図（ｂ）に示す例では、Ｂバスのバスサ
イクルＢＣＢＤ）との合計時間となる。

【００１３】

【発明が解決しようとする課題】上述した従来のデュア
ル・アドレス転送は、リードサイクルとライトサイクル
の２つのバスサイクルに分けてＤＭＡ転送を行うため、
全体のＤＭＡ転送時間が各バスのＤＭＡ転送時間の和に
なり、ＤＭＡ転送が遅いという欠点がある。

【００１４】一方、上述した従来のシングル・アドレス
転送は、ＡバスとＢバスの２つのバスのバス権の獲得要
求を同時に行い、両方のバスのバス権が獲得された時点
で上記２つのバスのバスサイクルの実行に移るので、一
般に、上記従来のデュアル・アドレス転送方式よりもＤ
ＭＡ転送が速くなるものの、バス権獲得時間が、遅い方
の時間によって決定されてしまうという欠点がある。ま
た、バスの解放も、両方のバスＡ，Ｂでのバスサイクル
が終了した時点で行われるので、バスの解放がバスサイ
クルが遅い方のバスによって決定されてしまうという欠
点がある。すなわち、バスの解放は、一方のバス（図６
（ｂ）に示す例では、Ａバス）のバスサイクル時間が速
くても、他方のバスサイクル時間の遅いバス（同図
（ｂ）に示す例では、Ｂバス）のバスサイクルの終了を
待たなければならない。

【００１５】また、同様に、バス権の獲得時間も、一方
のバス（同図（ｂ）に示す例ではＡバス）でバス権が早
く獲得できても、他方の遅いバス（同図（ｂ）に示す例
ではＢバス）のバス権獲得時間になってしまう。したが
って、一方のバスが、他のバスマスタに長時間専有され
ると、転送時間が非常に遅くなってしまう。

【００１６】このため、同図（ｂ）に示すように、バス
権獲得時間及びバスサイクル時間の早い方のバスにおい
ては（同図（ｂ）に示す例では、両方ともＡバス）、無
駄な待ち時間ＷＴ₁，ＷＴ₂が生じてしまう。

【００１７】上記従来のデュアル・アドレス転送の欠点
は、データ転送元のバスのリードサイクルの終了を待っ
てから、データ転送先のバス権を獲得するようにしてい
ることに起因している。

【００１８】また、上記従来のシングル・アドレス転送
の欠点は、両方のバスのバス権が共に獲得されてから、
各バスのバスサイクルに移るようにしていること並びに
両方のバスのバスサイクルが共に終了してから各バスの
解放を行うようにしていることに起因している。

【００１９】してみれば、デュアル・アドレス転送にお
いては、データ転送元のバスのリードサイクルの終了を
待たずにライトサイクルのためのデータ転送先のバスの
バス権の獲得に移行して、上記データを確実に転送先へ
転送できるようにすれば、ＤＭＡ転送における転送時間
を短縮できるようになるものと考えられる。

【００２０】また、シングル・アドレス転送において
は、データ転送元のバスのバス権が先に獲得された場合
には、直ちに両方のバスでバスサイクルを実行させ、デ
ータを確実に転送元から転送先へデータを転送できるよ
うにすれば、早くバスサイクルが終了したバスを無駄に
専有することなく、直ちに解放することが可能になり、
バスの利用効率が向上するものと考えられる。

【００２１】本発明の第１の課題は、デュアル・アドレ
ス転送においては、データ転送元のバスのリードサイク
ルの終了を待たずにライトサイクルのためのデータ転送
先のバスのバス権の獲得に移行して、上記データを確実
に転送先へ転送できるようにすることである。

【００２２】また、本発明の第２の課題は、シングル・
アドレス転送においては、データ転送元のバスのバス権
が先に獲得された場合には直ちに両方のバスでバスサイ
クル実行させ、データを確実に転送元から転送先へデー
タを転送できるようにすることである。

【００２３】

【課題を解決するための手段】この発明の手段は次の通
りである。まず、請求項１記載の第１の発明の手段を説
明する。この第１の発明は、２つのバス間でのデュアル
・アドレス方式によるＤＭＡ転送を制御するバス制御装
置を前提とする。２つの双方向バッファ１Ａ，１Ｂ（図
１のブロック図参照、以下同じ）は、上記２つの各バス
（Ａバス，Ｂバス）に接続して設けられる。２つのデー
タラッチ手段２Ａ，２Ｂは、それぞれ双方向バッファ２
Ａ，２Ｂに接続して設けられる。ＤＭＡ制御手段３は、
上記２つのバス間（ＡバスとＢバス間）でのＤＭＡ転送
を実行する。制御手段４は、ＤＭＡ制御手段３から前記
２つのバス（Ａバス，Ｂバス）の使用権要求を受け取
り、前記２つのバス（Ａバス，Ｂバス）の使用状況に応
じて、上記使用権要求にあったバスの使用許可をＤＭＡ
制御手段３に通知する。そして、この制御手段４は、リ
ードサイクルでは、前記ＤＭＡ制御手段がアクセルした
デバイスが一方のバス上に出力したデータが確定した時
点でそのデータをその一方のバスに接続されたデータラ
ッチ手段２Ａ（または２Ｂ）にラッチさせてからＤＭＡ
制御手段３に転送終了信号を出力し、続くライトサイク
ルではＤＭＡ制御手段３からの制御信号を受けて、前記
データラッチ手段２Ａ（または２Ｂ）にラッチさせたデ
ータを前記他方のバスに接続された双方向バッファ１Ａ
（または１Ｂ）を介して前記他方のバスに接続された当
該デバイスに出力するように制御することを特徴とす
る。次に、請求項２記載の第２の発明は、２つのバス間
でのシングル・アドレス方式によるＤＭＡ転送を制御す
るバス制御装置を前提する。そして、上記第１の発明と
同様に、双方向バッファ１Ａ，１Ｂ、データラッチ手段
２Ａ，２Ｂ、ＤＭＡ制御手段３、及び制御手段４を有す
る。そして、この制御手段４は、ＤＭＡ制御手段３から
前記２つのバスの使用権要求を受け取ると前記２つのバ
ス（Ａバス及びＢバス）の使用権要求を両方のバスに出
力し、続いてデータ転送先のデバイスが接続されている
一方のバスの使用許可の通知を、データ転送先のデバイ
スが接続されている他方のバスの使用許可よりも先に受
け取った場合には上記２つのバスの使用許可をＤＭＡ制
御手段３に通知し、次に前記データ転送先のデバイスか
ら前記一方のバスに出力されたデータが確定した時点で
そのデータを前記一方のバスに接続された一方のデータ
ラッチ手段２Ａ（または２Ｂ）にラッチさせ、前記他方
のバスの使用許可を既に受け取っている場合には直ち
に、まだ前記他方のバスの使用許可をまだ受け取ってい
ない場合にはその他方のバスの使用許可を受け取った時
点で、前記一方のバスの使用権を解放する。さらに、請
求項３記載の第３の発明は、２つのバス間でのデュアル
アドレス転送方式及びシングル・アドレス転送方式によ
るＤＭＡ転送を制御するバス制御装置を前提とし、上記
第１及び第２の発明と同様に、双方向バッファ１Ａ，１
Ｂ、データラッチ手段２Ａ，２Ｂ、ＤＭＡ制御手段３、
及び制御手段４を有する。そして、この制御手段４は、
デュアル・アドレス転送方式によるＤＭＡ転送の場合、
リードサイクルではＤＭＡ制御手段３がアクセスしたデ
バイスが一方のバス上に出力したデータが確定した時点
でその一方のバス上のデータを双方向バッファ１Ａ（ま
たは１Ｂ）を介してその一方のバスに接続された一方の
データラッチ手段２Ａ（または２Ｂ）にラッチさせた
後、ＤＭＡ制御手段３に転送終了信号を出力し、続くラ
イトサイクルではＤＭＡ制御手段３の制御を受けて、前
記一方のデータラッチ手段２Ａ（または２Ｂ）にラッチ
させたデータを前記他方のバスに接続された双方向バッ
ファ１Ａ（または１Ｂ）を介して前記他方のバスに接続
された当該デバイスに出力するように制御し、一方、シ
ングル・アドレス方式によるＤＭＡ転送の場合には、Ｄ
ＭＡ制御手段３から前記２つのバスの使用権要求を受け
取ると前記２つのバスの使用権要求を両方のバスに出力
し、続いてデータ転送元のデバイスが接続されている一
方のバスの使用許可の通知をデータ転送先のデバイスが
接続されている他方のバスの使用許可よりも先に受け取
った場合には上記２つのバスの使用許可をＤＭＡ制御手
段３に通知し、次に前記データ転送元のデバイスから前
記一方のバスに出力されたデータが確定した時点でその
データを双方向バッファ１Ａ（または１Ｂ）を介して前
記一方のバスに接続されたデータラッチ手段２Ａ（また
は２Ｂ）にラッチさせ、続いて前記他方のバスの使用許
可を既に受け取っている場合には直ちに、一方まだ前記
他方のバスの使用許可をまだ受け取っていない場合には
その他方のバスの使用許可を受け取った時点で、前記一
方のバスの使用権を解放する。

【００２４】

【作用】第１の発明の手段の作用は、次の通りである。
ＤＭＡ制御手段３は、例えば、Ａバスに接続されたメモ
リＡからＢバスに接続されたメモリＢへのＤＭＡ転送要
求を受け取ると、Ａバスの使用権要求を行い、Ａバスの
使用権を獲得すると、データ転送元のメモリＡに対し転
送データの格納アドレス及び読み出し制御信号を出力す
る。制御手段４は、メモリＡから読み出された上記転送
データがＡバス上で確定すると、その転送データを双方
向バッファ１Ａを介しデータラッチ手段２Ａにラッチさ
せ、直ちにＤＭＡ制御手段３へ転送終了信号を出力す
る。これにより、ＤＭＡ制御手段３は、直ちにＢバスの
バス使用権の要求を行い、Ｂバスの使用権を獲得する
と、データ転送先のメモリＢへ上記転送データの書込ア
ドレスを出力する。制御手段４は、上記転送データの書
込アドレスがＢバス上で確定すると、ＤＭＡ制御手段３
からの制御信号を受けて、双方向バッファ１Ｂを介しデ
ータラッチ手段２Ａにラッチされている上記転送データ
をメモリＢに書き込ませる。したがって、デュアル・ア
ドレス転送おいては、データ転送元のリードサイクルの
終了を待たずにライトサイクルのためのデータ転送先の
バスのバス権の獲得に移行して、上記データを確実に転
送先へ転送できる。次に、第２の発明の手段の作用は、
次の通りである。ＤＭＡ制御手段３は、例えば、Ａバス
に接続されたメモリＡからＢバスに接続されたＩＯデバ
イスＢ_i（ｉ＝１，２，・・・Ｎ）へのＤＭＡ転送要求
を受け取ると、制御手段４に対しＡバス及びＢバスの使
用権要求を送出する。制御手段４は、これに応じて、Ａ
バス及びＢバスの使用権要求を、それぞれＡバスに接続
されたＣＰＵＢもしくは図示していないバス調停回路、
及びＢバスに接続されたＣＰＵＡもしくは図示していな
いバス調停回路へ出力する。そして、御手段４は、Ａ
バスの使用許可の通知を、Ａバスを介しＣＰＵＡまたは
Ａバスの調停回路から受け取ると、ＤＭＡ制御手段３に
対しＡバスの使用許可のみならずＢバスの使用許可も通
知する。これを受けて、ＤＭＡ制御手段３は、Ａバスへ
メモリＡの転送データの格納アドレス及び読み出し制御
信号を出力する。制御手段４は、メモリＡの上記格納ア
ドレスから読み出されたデータがＡバス上で確定する
と、そのデータを双方向バッファ１Ａを介しデータラッ
チ手段２Ｂにラッチさせる。そして、制御手段４は、Ｂ
バスの使用許可の通知をＣＰＵＢもしくはＢバスの調停
回路から既に受け取っていれば直ちに、一方まだＢバス
の使用許可の通知を受け取っていなければその使用許可
を受け取った時点で、Ａバスの使用権を解放する。した
がって、シングル・アドレス転送においては、データ転
送元のバスのバス権が先に獲得された場合には、直ちに
両方のバスでバスサイクルを実行させ、データを確実に
転送元から転送先へデータを転送できる。また、請求項
３記載の第３の発明は、デュアル・アドレス転送を上述
した第１の発明と同様にして行い、シングル・アドレス
転送を上述した第２の発明と同様にして行う。したがっ
て、デュアル・アドレス転送においては、データ転送元
のバスのリードサイクルの終了を待たずにライトサイク
ルのためのデータ転送先のバスのバス権の獲得に移行し
て、上記データを確実に転送先へ転送でき、シングル・
アドレス転送においては、データ転送元のバス権が先に
獲得された場合には、直ちに両方のバスでバスサイクル
を実行させ、データを確実に転送元から転送先へデータ
を転送できる。

【００２５】

【実施例】以下、一実施例を図２〜図６を参照しながら
説明する。図２は、２つのバス間でのデータ転送をＤＭ
Ａ転送により行うマルチプロセッサシステムの全体構成
を示す回路ブロックである。尚、同図において前記図５
に示すブロックと同一のブロックには同一符号を記して
いる。

【００２６】同図において、メイン・システム・バスで
あるＡバスには、ＣＰＵ−Ａ３１，I/ＯデバイスＡ３
２，及びＲＡＭＡ３３が接続されている。またサブ・シ
ステム・バスであるＢバスにはＣＰＵ−Ｂ４１，I/Ｏデ
バイスＢ４２，及びＲＡＭＢ４３が接続されている。

【００２７】そして、上記Ａバスと上記Ｂバス間には、
Ａバスに接続されているI/ＯデバイスＡ３２並びにＲＡ
ＭＡ３３とＢバスに接続されているI/ＯデバイスＢ４２
並びにＲＡＭＢ４３間でのＤＭＡ転送を制御するＤＭＡ
Ｃ（ＤＭＡコントローラ）１２０が接続されている。

【００２８】また、Ａバス並びにＢバスでのバス権獲得
の調停を行うバス制御回路１４０も、設けられている。
このバス制御回路１４０は、図３に示すように、その内
部にバッファ・ラッチ制御部１４１、ＨＡＣＫ（ホール
ド・アクノリッジ）制御部１４２、及びＤＡＣＫ（デー
タ・アクノリッジ）制御部１４３を有している。

【００２９】バッファ・ラッチ制御部１４１は、ＤＭＡ
Ｃ１２０からＡバスの使用権を要求するホールドリクエ
スト信号ＨＲＥＱＡ（以下、バス権要求ＨＲＥＱＡと記
す）を入力すると、ＨＡＣＫ制御部１４２からバス権要
求ＨＲＥＱＡ′をＡバスを介してＣＰＵ−Ａ３１へ出力
させる。

【００３０】ＨＡＣＫ制御部１４２は、Ａバスを介して
ＣＰＵ−Ａ３１からホールドアクノリッジ信号ＨＡＣＫ
Ａ′（以下、バス許可通知ＨＡＣＫＡ′と記す）が返さ
れると、ＤＭＡＣＫ１２０対してバス許可通知ＨＡＣＫ
Ａを通知する。

【００３１】バッファ・ラッチ制御部１４１及びＨＡＣ
Ｋ制御部１４２は、ＤＭＡＣＫ１２０からＢバスの使用
権を要求するバス権要求ＨＲＥＱＢを入力した場合に
も、上記バス権要求ＨＲＥＱＡを入力したときと同様の
動作を、Ｂバスを介してＣＰＵ−Ｂ４１との間で行い、
ＣＰＵ−Ｂ４１にバス権要求ＨＲＥＱ′を出力した後、
ＣＰＵ−Ｂ４１からバス許可通知ＨＡＣＫＢ′が返され
てくると、ＤＭＡＣＫ１２０に対してバス許可通知ＨＡ
ＣＫＢを通知する。

【００３２】また、バッファラッチ制御部１４１は、Ｄ
ＭＡＣＫ１２０から、バッファコントロール信号Ａを入
力すると、双方向バッファ５１Ａに対してバッファコン
トロール信号Ａ′を出力して、Ａバス上に出力されたデ
ータが双方向バッファ５１Ａを介してラッチ１６１Ａに
入力されるように制御する。またバッファ・ラッチ制御
部１４１は、ＤＭＡＣ１２０からバッファコントロール
信号Ｂを入力した場合には、バッファ５１Ｂに対してバ
ッファコントロール信号Ｂ′を出力し、Ｂバス上に出力
されたデータがバス５１Ｂを介してラッチ１６１Ｂに入
力されるように制御する。

【００３３】さらに、バス・ラッチ制御部１４１は、上
記バッファコントロール信号Ａ′を出力した後、Ａバス
上にＲＡＭＡ３３から読み出されたデータが安定したタ
イミングでラッチ１６１Ａに対しラッチコントロール信
号ＬＡを出力し、上記Ａバス上に出力されたＲＡＭ３３
からの読み出しデータをラッ１６１Ａにラッチさせる。
また、バッファ・ラッチ制御部１４１は、ＤＭＡＣ１２
０からバッファコントロール信号Ｂを入力した場合に
も、上記バッファコントロール信号Ａの入力ときと同様
にして、バッファ５１Ｂにバッファコントロール信号
Ｂ′を、ラッチ１６１Ｂにラッチコントロール信号ＬＢ
を出力することにより、Ｂバス上に出力されたＲＡＭＢ
４３からの読み出しデータをラッチ１６１Ｂにラッチさ
せる。

【００３４】また、ＨＡＣＫ制御部１４２は、上記バッ
ファ許可通知ＨＡＣＫＡ′を受け取った後、ＤＡＣＫ制
御部１４３がＡバスからデータアクノリッジ信号ＤＡＣ
ＫＡ′（転送終了信号ＤＡＣＫＡ′と記す）を入力する
前の所定のタイミングでＤＭＡＣ１２０への転送終了信
号ＤＡＣＫＡを出力し、ＤＭＡＣＫ１２０にデータ転送
を終了させる（バッファサイクルＢＣＡＤを終了させ
る）。同様にして、ＨＡＣＫ制御部１４２は、上記バス
許可通知ＨＡＣＫＢ′を受け取った後、ＤＡＣＫ制御部
１４３がＢバスから転送終了信号ＤＡＣＫＢ′を入力す
る前の所定のタイミングでＤＭＡＣ１２０へ転送終了信
号ＤＡＣＫＢを出力し、ＤＭＡＣ１２０にデータ転送を
終了させる。

【００３５】また、図２において、双方向バッファ５１
Ａは、Ａバスに対するデータの入出力を行うもので、そ
の入力バッファ（レシーバ）５１Ａ−１の入力端子、出
力端子がそれぞれ、ラッチ１６１Ａのデータ入力端子
Ｄ，Ａバスに接続され、その出力バッファ（ドライバ）
５１Ａ−２の入力端子、出力端子が、それぞれ、Ａバ
ス、ラッチ１６１Ｂの出力端子Ｑに接続されている。

【００３６】さらに双方向バッファ５１Ｂは、Ｂバスに
対するデータの入出力を行うもので、その入力バッファ
（レシーバ）５１Ｂ−１の入力端子、出力端子が、それ
ぞれ、ラッチ１６１Ｂのデータ入力端子Ｄ、Ｂバスに接
続され、その出力バッファ（ドライバ）５１Ｂ−２の入
力端子、出力端子が、それぞれ、Ｂバス、ラッチ１６１
Ａの出力端子Ｑに接続されているラッチ１６１Ａは、Ａ
バス上に出力されたデータを、前記バス制御回路１４０
から加わるラッチコントロール信号ＬＡの入力により上
記双方向バッファ５１Ａの出力バッファ５１Ａ−２を介
してラッチし、出力端子Ｑから上記双方向バッファ５１
Ｂの入力バッファ５１Ｂ−１に出力する。

【００３７】また、ラッチ１６１Ｂは、Ｂバス上に出力
されたデータを前記バス制御回路１４０から加わるラッ
チコントロール信号ＬＢの入力により上記双方向バッフ
ァ５１Ｂの出力バッファ５１Ｂ−２を介してラッチし、
出力端子Ｑから上記双方向バッファ５１Ａの入力バッフ
ァ５１Ａ−２に出力する。

【００３８】さらに、双方向バッファ１７０は、入力バ
ッファ（レシーバ）１７０−１と出力バッファ（ドライ
バ）１７０−２とから成る、ＤＭＡＣ１２０がＡバスま
たはＢバスに対しデータの入出力をおこなうための双方
向バッファであり、バッファ制御回路１４０から出力さ
れるバッファコントロール信号Ｃによって、そのデータ
の入出力が制御される。

【００３９】次に、上記構成のマルチプロセッサシステ
ムにおけるＤＭＡＣ１２０によるＡバスとＢバス間のＤ
ＭＡ転送の動作を説明する。まず、Ａバスに接続された
ＲＡＭＡ３３に格納されているデータをＢバスに接続さ
れたＲＡＭＢ４３にデュアル・アドレス転送する場合の
動作を説明する。

【００４０】この場合、まずＤＭＡＣ１２０は、Ａバス
のバス権要求ＨＲＥＱＡをバス制御回路１４０へ出力す
る。これを受けて、バス制御回路１４０はＡバスを介
し、ＣＰＵ−Ａ３１へＡバスのバス権要求ＨＲＥＱＡ′
を出力し、ＣＰＵ−Ａ３１がＡバスを介しバス許可通知
ＨＡＣＫＡを返してくるのを待つ。この待ち時間が図４
（ａ）に示すＡバスの獲得時間ＧＡである。

【００４１】そして、ＤＭＡＣ１２０は、上記バス許可
通知ＨＡＣＫをＣＰＵ−Ｂ３１から受け取ると、Ａバス
のアドレスバスにＲＡＭＡ３３内の転送データの格納ア
ドレスを出力しＲＡＭＡ３３から転送データを読み出す
制御を開始すると共に、バス制御回路１４０へバッファ
コントロール信号Ａを出力する。バッファ制御回路１４
０は、上記バッファコントロール信号Ａを入力すると直
ちにバッファ５１Ａ及びバッファ１７０に対し、それぞ
れバッファコントロール信号Ａ′，Ｃを出力し、双方向
バッファ５１Ａの入力バッファ５１Ａ−１，双方向バッ
ファＣの入力バッファ１７０−１のみをイネーブルにす
る。次に、バッファ制御回路１４０は、上記ＤＭＡＣ１
２０の制御によりＲＡＭＡ３３から読み出された転送デ
ータがＡバス上に出力され確定すると、ラッチ１６１Ａ
に対しラッチコントロール信号ＬＡを出力し、上記イネ
ーブルとなっている双方向バッファ５１Ａの入力バッフ
ァ５１Ａ−１から出力されているＲＡＭＡ３３から読み
出された転送データをラッチ１６１Ａにラッチさせる。

【００４２】続いて、バス制御回路１４０は、直ちにＤ
ＭＡＣ１２０に対し転送終了信号ＨＡＣＫＡを出力す
る。従って、このＤＭＡＣ１２０への転送終了信号ＨＡ
ＣＫＡの出力は、正規のＡバスのバスサイクルＢＣＡＤ
の終了前、すなわちＡバスを介して転送終了信号ＨＡＣ
ＫＡ′がバス制御回路１４０に通知される前に行われる
ことになる。続いて、バス制御回路１４０は、上記転送
終了信号ＨＡＣＫＡ′を入力すると、Ａバスのバス権要
求ＨＲＥＱＡ′をインアクティブにして、Ａバスの解放
をＣＰＵ−Ａ３１に通知する。（図４（ａ）のＢＣＡ
Ｄ，ＲＥＬＡ参照）。

【００４３】ＤＭＡＣ１２０は、バス制御回路１４０か
ら転送終了信号ＨＡＣＫＡを入力すると、双方向バッフ
ァ１７０の入力バッファ１７０−１を介してＡバス上の
データを特に図示していない内部のレジスタに取り込む
が、このデータ取り込みタイミングが、ＤＭＡＣ１２０
のセットアップタイミング及びホールドタイミングを満
たさない場合もあるので、必ずしも正しいデータを取り
込むとは限らない。したがって、ここでは、このＤＭＡ
Ｃ１２０が内部に取り込むデータをダミーデータと呼ぶ
ことにする。

【００４４】続いて、ＤＭＡＣ１２０は、バス制御回路
１４０に対しＢバスのバス権要求ＨＲＥＱＢを出力し、
バス制御回路１４０からバス許可通知ＨＡＣＫＢが返さ
れるのを待つ。このバス権要求ＨＲＥＱＢの出力からバ
ス許可通知を受け取るまでの時間が、図４（ａ）に示す
Ｂバスのバス獲得時間ＧＢである（図４（ａ）参照）。

【００４５】バス制御回路１４０は、ＤＭＡＣ１２０か
らＢバスのバス権要求ＨＲＥＱＢを入力すると、Ｂバス
を介しＣＰＵ−Ｂ４１にＢバスのバス権要求ＨＲＥＱ
Ｂ’を出力する。そしてバス制御回路１４０は、双方向
バッファ１７０に対しバスコントロール信号Ｃを出力し
て、双方向バッファ１７０の出力バッファ１７０−１を
ディセーブル（disable)にする。そして、その後、Ｂバ
スを介しＣＰＵ−Ｂ４１からバス許可通知ＨＡＣＫＢ′
を受ける取ると直ちにＤＭＡＣ１２０に対し、バス許可
通知ＨＡＣＫＢを出力する。

【００４６】ＤＭＡＣ１２０は、上記バス許可通知ＨＡ
ＣＫＢを受ける取ると、バッファコントロール信号
Ａ′，Ｂ′を制御して、双方向バッファ５１Ａ内の２つ
のバッファ５１Ａ−１，５１Ａ−２を共にディセーブル
にすると共に、双方向バッファ５１Ｂの入力バッファ５
１Ｂ−１のみをイネーブルにする。そして、さらに、Ｄ
ＭＡＣ１２０は、ＢバスへＲＡＭＢ４３の転送先アドレ
スを出力し、さらにＲＡＭＢ４３へのデータ書き込み制
御も行う。

【００４７】このことにより、上述したようにしてＲＡ
ＭＡ３３から読み出されてラッチ１６１Ｂにラッチされ
た転送データが、双方向バッファ５１Ｂの入力バッファ
５１Ｂ−１を介しＢバスに出力され、ＲＡＭＢ４３の転
送先アドレスに書き込まれる。

【００４８】尚、ＤＭＡＣ１２０の内部に取り込まれた
前記ダミーデータは、バス１７０の出力バッファ１７０
−２がディセーブルになっているため、Ｂバスには出力
されない。

【００４９】そして、バス制御回路１４０は、ＲＡＭＢ
４３への上記データ転送終了後、Ｂバスを介して転送終
了信号ＤＡＣＫＢ′を受け取ると、ＤＭＡＣ１２０に対
し転送終了信号ＤＡＣＫＢを通知すると共に、バス権要
求ＨＲＥＱＢをインクアクティブにしてＢバスを解放す
る。

【００５０】以上の動作により、Ａバスに接続されたＲ
ＡＭＡ３３からＢバスに接続されたＲＡＭＢ４３へのデ
ュアル・アドレス転送は、図４（ａ）に示すタイミング
で行われる。

【００５１】このデュアル・アドレス転送においては、
同図（Ａ）に示されているように、Ａバスのバスサイク
ルＢＣＡＤの終了を待たずに、Ｂバスのバス権獲得に移
行するので、全体の転送時間Ｔは、従来よりも短縮され
る（図６（Ａ）参照）。特に、この転送時間の短縮効果
は、転送元のバス（上記例の場合、Ａバス）のバスサイ
クルが長い場合に顕著なものとなり、この場合転送先の
バスのバスサイクルと転送先のバスのバスサイクルのオ
ーバラップも可能になるため、転送時間が大幅に短縮さ
れる。

【００５２】次に、Ａバスに接続されたＲＡＭＡ３３か
らＢバスに接続されたＩ／Ｏデバイス３２に対しシング
ル・アドレス転送する場合の動作を説明する。この場
合、ＤＭＡＣ１２０はＡバス，Ｂバスの両方のバスに対
するバス権要求ＨＲＥＱＡ，ＨＲＥＱＢを、バス制御回
路１４０に対しほぼ同時に出力し、バス制御回路１４０
からバス許可通知ＨＡＣＫＡ，ＨＡＣＫＢが返されるの
を待つ（図４（ｂ）のＧＡ，ＧＢ参照）。

【００５３】バス制御回路１４０は上記２つのバス権要
求ＨＲＥＱＡ，ＨＲＥＱＢを受け取ると、ＣＰＵ−Ａ３
１，ＣＰＵ−Ｂ４１にそれぞれＡバス、Ｂバスを介しバ
ス権要求ＨＲＥＱＡ′，ＨＲＥＱＢ′を出力する。そし
て、バス制御回路１４０は、ＣＰＵ−Ａ３１からＡバス
を介してバス許可通知ＨＡＣＫＡ′を受け取ると、バス
許可通知ＨＡＣＫＡ，ＨＡＣＫＢの両方をＤＭＡＣ１２
０へ出力する。

【００５４】ＤＭＡＣ１２０は、上記２つのバス許可通
知ＨＡＣＫＡ，ＨＡＣＫＢを受け取ると、バッファコン
トロール信号Ａ，Ｂをバッファ制御回路１４０へ出力す
ると共に、ＲＡＭＡ３３内の転送データの格納アドレス
をＡバスへ出力する。

【００５５】バス制御回路１４０は、上記バスコントロ
ール信号Ａ，Ｂの入力により、バッファ５１Ａへバッフ
ァコントロール信号Ａ′を出力し、双方向バッファ５１
Ａ内の出力バッファ５１Ａ−１のみをイネーブルにす
る。尚、このとき、ＣＰＵ−Ｂ４１からは、まだバッフ
ァ許可通知ＨＡＣＫＢが送られてきていないので、双方
向バッファ５１Ｂの入力バッファ５１Ｂ−１、出力バッ
ファ５１Ｂ−２はまだイネーブルとしない。

【００５６】次に、バッファ制御回路１４０は、ＲＡＭ
Ａ３３からＡバス上に出力された転送データが確定する
と、ラッチ６１Ａに対しラッチコントロール信号ＬＡを
出力し、双方向バッファ５１Ａの出力バッファ５１Ａ−
１を介して入力される上記転送データをラッチ６１Ａに
ラッチさせる。

【００５７】また、バス制御回路１４０は、Ｂバスを介
してＣＰＵ−Ｂ４１からバス許可通知ＨＡＣＫＢ′を受
け取り、かつ上記ラッチ６１Ａへの転送データのラッチ
が終了した時点で、直ちにバス権要求ＨＲＥＱＡ′をイ
ンアクティブにしてＡバスの使用権を解放すると共に、
バッファコントロール信号Ａ′によりＡバスに接続され
た双方向バッファ５１Ａの２つのバッファ５１Ａ−１，
バッファ５１Ａ−２を共にディセーブルにし、さらにバ
ッファコントロール信号Ｂ′により、双方向バッファ５
１Ｂの入力バッファ５１Ｂ−１のみをイネーブルにす
る。

【００５８】このことにより、ラッチ６１Ａにラッチさ
れているＲＡＭＡ３３から読み出された転送データは、
双方向バッファ５１Ｂの出力バッファ５１Ｂ−２を介し
てＢバスへ出力され、Ｉ／Ｏデバイス４２の当該ポート
に入力される。

【００５９】以上の動作により、図４（ｂ）に示すよう
に、Ａバスを、バス獲得時間ＧＢ及びバスサイクル時間
ＢＣＢＤの長いＢバスに影響されることなく、従来より
も早く解放することができる（図６Ｂ参照）。したがっ
て、Ａバスに接続されたデバイスは効率の良いデータ転
送を行うことが可能になり、Ａバスの利用効率が向上す
る。

【００６０】尚、上記実施例ではＡバスからＢバスへの
データ転送についてのみ説明したが、ＢバスからＡバス
へのデータ転送も同様にして行えることはもちろんであ
る。また、システム構成も、図２に示す構成に限定され
るものではなく、ＣＰＵ以外のバスマスタやより多くの
ストレーブ・デバイスを備えたシステムにも適用可能な
ものである。

【００６１】

【発明の効果】請求項１及び３記載の第１及び第３の発
明によれば、デュアル・アドレス転送においては、デー
タ転送元のバスのリードサイクルの終了を待たずに、ラ
イトサイクルのためのデータ転送先のバスのバス権の獲
得に移行して、上記データを確実に転送先へ転送できる
ようにしたので、ＤＭＡ転送における転送時間を短縮で
きる。

【００６２】また、請求項２及び３記載の第２及び第３
の発明によれば、シングル・アドレス転送においては、
データ転送元のバスのバス権が先に獲得された場合に
は、直ちに両方のバスでバスサイクルを実行させ、デー
タを確実に転送元から転送先へデータを転送できるよう
にしたので、早くバスサイクルが終了したバスを無駄に
専有することなく、直ちに解放することが可能になり、
バスの利用効率が向上する。

【図面の簡単な説明】

【図１】本発明のブロック図である。

【図２】実施例のシステム構成を示す回路ブロック図で
ある。

【図３】バス制御回路の内部構成及びバス制御回路とＤ
ＭＡＣとの接続構成を説明する図である。

【図４】実施例の動作を説明する図であり、（ａ）はデ
ュアル・アドレス転送、（ｂ）はシングル・アドレス転
送の動作を説明する図である。

【図５】従来のＤＭＡＣによるデュアル・アドレス転送
及びシングル・アドレス転送を行うシステムの構成を示
す回路ブロック図である。

【図６】従来のＤＭＡ転送を説明する図であり、（ａ）
は従来のデュアル・アドレス転送、（ｂ）は従来のシン
グルアドレス転送の動作を説明する図である。

【符号の説明】

１Ａ，１Ｂ双方向バッファ２Ａ，２Ｂデータラッチ手段３ＤＭＡ制御手段４制御手段

Claims

【特許請求の範囲】

【請求項１】２つのバス間でのデュアル・アドレス転
送方式によるＤＭＡ転送を制御するバス制御装置におい
て、前記バスにそれぞれ接続する２つの双方向バッファと、該各双方向バッファにそれぞれ接続する２つのデータラ
ッチ手段と、前記２つのバス間でのＤＭＡ転送を実行するＤＭＡ制御
手段と、該ＤＭＡ制御手段から前記２つのバスの使用権要求を受
け取り、要求のあったバスが使用されていない場合には
上記使用権要求のあったバスの使用許可を前記ＤＭＡ制
御手段に通知する制御手段を備え、前記制御手段は、リードサイクルでは、前記ＤＭＡ制御
手段がアクセルしたデバイスが一方のバス上に出力した
データが確定した時点でそのデータをその一方のバスに
接続されたデータラッチ手段にラッチさせてから前記Ｄ
ＭＡ制御手段に転送終了信号を出力し、続くライトサイ
クルでは前記ＤＭＡ制御手段からの制御信号を受けて、
前記データラッチ手段にラッチさせたデータが前記他方
のバスに接続された双方向バッファを介して前記他方の
バスに接続された当該デバイスに出力されるように制御
することを特徴とするバス制御装置。
【請求項２】２つのバス間でのシングル・アドレス転
送方式によるＤＭＡ転送を制御するバス制御装置におい
て、前記各バスに接続する２つの双方向バッファと、該各双方向バッファに接続する２つのデータラッチ手段
と、前記２つのバス間でのＤＭＡ転送を実行するＤＭＡ制御
手段と、該ＤＭＡ制御手段から前記２つのバスの使用権要求を受
け取り、前記２つのバスの使用状況に応じて、上記使用
権要求のあったバスの使用許可を前記ＤＭＡ制御手段に
通知する制御手段とを備え、前記制御手段は、前記ＤＭＡ制御手段から前記２つのバ
スの使用権要求を受け取ると前記２つのバスの使用権要
求を両方のバスに出力し、続いてデータ転送先のデバイ
スが接続されている一方のバスの使用許可の通知を、デ
ータ転送先のデバイスが接続されている他方のバスの使
用許可よりも先に受け取った場合には上記２つのバスの
使用許可を前記ＤＭＡ制御手段に通知し、次に前記デー
タ転送先のデバイスから前記一方のバスに出力されたデ
ータが確定した時点でそのデータを前記一方のバスに接
続されたデータラッチ手段にラッチさせ、続いてさらに
前記他方のバスの使用許可を既に受け取っている場合に
は直ちに、一方まだ前記他方のバスの使用許可をまだ受
け取っていない場合にはその他方のバスの使用許可を受
け取った時点で、前記一方のバスの使用権を開放するこ
とを特徴とする制御装置。
【請求項３】２つのバス間でのデュアル・アドレス転
送方式及びシングル・アドレス転送方式によるＤＭＡ転
送を制御するバス制御装置において、前記各バスにそれぞれ接続する２つの双方向性バッファ
と、該各双方向バッファにそれぞれ接続する２つのデータラ
ッチ手段と、前記２つのバス間でのＤＭＡ転送を実行するＤＭＡ制御
手段と、該ＤＭＡ制御手段から前記２つのバスの使用権要求を受
け取り、要求のあったバスが使用されていない場合には
上記使用権要求のあったバスの使用許可を前記ＤＭＡ制
御手段に通知する制御手段とを備え、前記制御手段は、デュアル・アドレス転送方式によるＤ
ＭＡ転送の場合リードサイクルでは前記ＤＭＡ制御手段
がアクセスしたデバイスが一方のバス上に出力したデー
タが確定した時点でその一方のバス上のデータをその一
方のバスに接続されたデータラッチ手段にラッチさせた
後、前記ＤＭＡ制御手段に転送終了信号を出力し、続く
ライトサイクルでは前記ＤＭＡ制御手段からの制御信号
を受けて前記データラッチ手段にラッチさせたデータが
前記他方のバスに接続された双方向バッファを介して前
記他方のバスに接続された当該デバイスに出力されるよ
うに制御し、一方、シングル・アドレス転送方式によるＤＭＡ転送の
場合には、前記ＤＭＡ制御手段から前記２つのバスの使
用権要求を受け取ると前記２つのバスの使用権要求を両
方のバスに出力し、続いてデータ転送元のデバイスが接
続されている一方のバスの使用許可の通知をデータ転送
先のデバイスが接続されている他方のバスの使用許可よ
りも先に受け取った場合には上記２つのバスの使用許可
を前記ＤＭＡ制御手段に通知し、次に前記データ転送元
のデバイスから前記一方のバスに出力されたデータが確
定した時点でそのデータを前記一方のバスに接続された
データラッチ手段にラッチさせ、続いて前記他方のバス
の使用許可を既に受け取っている場合には直ちに、一方
まだ前記他方のバスの使用許可をまだ受け取っていない
場合にはその他方のバスの使用許可を受け取った時点
で、前記一方のバスの使用権を解放することを特徴とす
る制御装置。