KR100717412B1 - 플래시 메모리에 대한 버스트 구조 - Google Patents

플래시 메모리에 대한 버스트 구조 Download PDF

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Abstract

플래시 메모리에서 다수의 데이터 워드에 버스트 모드 엑세스를 제공하기 위한 버스트 모드 구조가 설명되어 있다. 상기 버스트 모드 구조는 제 1 회로(216, 220), 상기 제 1 회로(216, 220)에 연결된 제어 회로(210) 및 상기 제어 회로(210)에 의해 상기 제 1 회로(216, 220)에 선택적으로 연결된 데이터 버퍼(236, 238)를 포함한다. 상기 제 1 회로(216, 220)는 다수의 데이터 워드에 엑세스함으로써, 제 1 데이터 워드와 제 2 데이터 워드의 초기 엑세스로 시작한다. 상기 제어 회로(210)는 펄스를 갖는 타이밍 신호와 제 2 신호를 발생시킨다. 상기 제 2 신호는 상기 제 1 데이터 워드와 상기 제 2 데이터 워드의 상기 초기 엑세스의 완료시 발생된다. 상기 제 1 회로(216, 220)에서는 상기 초기 엑세스가 이루어지고, 다음에 상기 제 2 신호와 상기 타이밍 신호에 응답하여 상기 다수의 데이터 워드의 후속 엑세스가 뒤따른다. 상기 데이터 버퍼는 출력을 가지며, 상기 출력에서 상기 제 1 데이터 워드를 처리하며, 상기 출력에서 초기 시간 주기를 따르는 상기 타이밍 신호, 상기 제 2 데이터 워드 및 후속 데이터 워드의 각각의 연속 펄스를 연속적으로 생성시킨다. 상기 후속 데이터 워드는 상기 다수의 데이터 워드의 후속 엑세스에 대응한다.

Description

플래시 메모리에 대한 버스트 구조{BURST ARCHITECTURE FOR A FLASH MEMORY}
본 발명은 일반적으로 반도체 메모리 디바이스들에 관한 것이다. 특히, 본 발명은 플래시 메모리에 대한 버스트 구조에 관한 것이다.
플래시 메모리로 더욱 일반적으로 공지되어 있는 플래시 랜덤 엑세스 메모리(RAM)는 부동 게이트를 갖는 메모리 셀 설계를 이용하는 비휘발성 저장의 한 형태이다. 고전압은 상기 부동 게이트에서 전하를 프로그램 또는 저장하기 위하여, 또는 상기 부동 게이트로부터 전하를 소거 또는 제거하기 위해 메모리 셀의 입력에 인가된다. 프로그래밍은 상기 부동 게이트에 전하를 위치시키기 위하여 열전자 이동에 의해 발생하고, 소거는 전자들이 얇은 전기적 물질을 관통하는 파울러-노드헤임(Fowler-Nordheim) 터널링을 이용함으로써, 상기 부동 게이트에서 전기적 전하의 양을 줄인다. 셀을 소거하는 것은 상기 셀의 논리 값을 "1"로 설정하고, 상기 셀을 프로그램하는 것은 "0"의 논리 값을 설정한다. 프로그래밍 또는 소거 동작을 제외하고는, 플래시 메모리는 랜덤하게 엑세스하기 쉬운 읽기 전용 메모리(ROM)와 유사하게 동작한다. 통상적으로, 플래시 메모리 저장 셀과 지원 논리/회로를 포함하는 플래시 메모리 칩은, 기판상에 반도체 물질의 층들과 폴리실리콘 배선층과 제 1 및 제 2 금속층을 형성함으로써 만들어진다. 많은 또는 소수의 층들을 포함하는 다수의 집적 회로 제조 기술들이 있음을 알 수 있을 것이며, 이는 본원에서 응용가능하다.
시스템 성능에 대해 계속해서 증가하는 표준들을 만족시키기 위해 플래시 메모리들이 요구된다. 플래시 메모리의 성능을 증대시킬 수 있는 한 영역은 버스트 모드 플래시 메모리의 영역이다. 개선된 버스트 모드 동작을 할 수 있는 고성능 플래시 메모리를 구현하는 것은 바람직하다.
IBM Technical Disclosure Bulletin, Volume 30, No. 12, May 1988, Armonk, NY, USA, pages 339 to 341, "Increasing data read from memories" 는 2개 이상의 메모리 장치를 사용하여 데이터가 메모리로부터 판독될 수 있는 속도를 증가시키는 방법을 설명하고 있는데, 이에 따르면, 다른 메모리(들)의 데이터와 인터리빙되는 각각의 메모리로부터의 데이터로 구성되는 데이터 스트림이 출력에서 발생된다.
EP-A-0 821 363 은 개략화된 판독 및 기입 회로를 갖는 반도체 메모리 디바이스를 설명한다. 다양한 제어 요소를 갖는 짝수 개의 메모리 셀 어레이와 홀수 개의 메모리 셀 어레이를 포함하는 회로가 개시된다.
도 1 은 메모리에서 예시적인 버스트 모드 엑세스 기능의 기본적인 동작을 예시하는 타이밍도이고;
도 2 는 현재 바람직한 실시예에 따른 예시적인 버스트 모드 구조를 언급하는 메모리의 블럭도이고;
도 3 은 도 2 의 상기 예시적인 버스트 모드 구조의 기본적인 동작을 예시하는 타이밍도이고;
도 4 는 도 2 의 메모리에 따른 예시적인 어드레스 유효 버퍼의 회로도이고;
도 5 는 도 2 의 메모리에 따른 예시적인 클럭 버퍼의 회로도이고;
도 6 은 도 2 의 메모리에 따른 예시적인 타이밍 제어 회로의 회로도이고;
도 7 은 도 2 의 메모리에 따른 어드레스 버퍼 블럭의 회로도이고;
도 8 은 도 7 의 상기 어드레스 버퍼 블럭에 따른 예시적인 어드레스 버퍼단(buffer stage)의 회로도이고;
도 9 는 도 7 의 상기 어드레스 버퍼 블럭에 따른 어드레스의 최하위 비트에 대해 독자적으로 설계된 예시적인 어드레스 버퍼단의 회로도이고;
도 10 은 도 2 의 메모리에 따른 예시적인 클럭 회로의 회로도이고; 그리고
도 11 은 도 2 의 메모리에 따른 예시적인 감지(sense), 래치(latch) 및 출력 회로를 예시하는 회로도이다.
시스템 성능에 대해 계속해서 증가하는 표준들을 만족시키기 위해 플래시 메모리들이 요구된다. 플래시 메모리의 성능을 증대시킬 수 있는 한 영역은 버스트 모드 플래시 메모리의 영역이다. 현재 본원에 설명된 바람직한 실시예들은 개선된 버스트 모드 동작을 할 수 있는 고성능 플래시 메모리를 구현한다.
일반적으로, 버스트 모드 동작은 클럭 또는 타이밍 신호와 동기화하여 메모리의 출력에서, 바람직하게는 데이터 워드의 형태로, 데이터를 생성하는 것을 필요로 한다. 상기 데이터가 저장되어 있는 코어 메모리 셀의 위치는 코어 셀 어드레스와 디코딩 로직을 통해 엑세스된다. 버스트 모드 동작에 있어서, 초기 어드레스는 상기 메모리에 적용되거나 상기 메모리에 의해 발생된다. 전형적으로, 코어 셀 위치에 대응하는 후속 어드레스들은 상기 메모리 외부의 소스로부터 상기 메모리에 의해 수신된다기 보다는, 오히려 상기 메모리에 의해 내부적으로 발생된다. 결국, 이러한 초기 및 후속하는 내부적으로 발생된 어드레스들에 대응하는 코어 셀 위치에 저장된 데이터 워드 형태의 데이터는, 타이밍 신호와 동기화하여 상기 메모리의 출력에서 생성된다.
도 1 은 메모리에서 예시적인 버스트 모드 엑세스 기능의 기본적인 동작을 예시하는 타이밍도이다. 버스트 동작의 경우에 있어서, 초기 어드레스는 상기 메모리의 입력으로 보내지고, 도 1 에 신호(ADDRESS)로 표시된다. 일반적으로, 상기 초기 어드레스는 다중-비트 신호일 것이다. 유효 초기 어드레스에 응답하는 ADDRESS VALID 신호는 일반적으로 하이(high)지만, 유효 초기 어드레스가 상기 메모리로 보내짐을 나타내기 위해 로우(low)가 된다. 따라서, 상기 ADDRESS VALID 신호는 로우 활성 신호이다. CLOCK 신호는 상기 버스트 동작에 대한 타이밍을 제공한다. 도 1 에 도시된 상기 CLOCK 신호의 클럭 펄스는 각각 C-1, C0, C1, C2, C3, C4 및 C5 의 라벨을 붙인다. DATA 신호는 상기 메모리의 출력에서 생긴 정보를 나타낸다. 일반적으로, 각각의 출력 비트는 상기 메모리의 코어 메모리 셀에 저장된 상기 정보에 대응한다. 전형적으로, 상기 DATA 신호는 상기 메모리의 일련의 코어 메모리 셀에 저장된 상기 정보에 대응하는 다중-비트 신호일 것이다. 도 1 의 사교 평행선의 음영을 넣은 영역(cross-hatched area)은 상기 신호(DATA)의 값이 불확정하고/하거나 회로 동작과 관련이 없는 돈 케어(don't care) 영역의 경계를 나타낸다. 상기 메모리의 전체 동작은 상기 메모리의 입력에서 적용되는 유효 초기 어드레스에 응답하여 진행한다. 상기 ADDRESS VALID 신호는 상기 ADDRESS VALID 신호의 하강 에지(falling edge)에서 상기 메모리내로 주어진 유효 초기 ADDRESS 신호를 로드한다. 상기 CLOCK 신호의 클럭 펄스(C0)의 상승 에지(rising dege)에서, 상기 초기 어드레스는 상기 메모리에 예를 들어, 어드레스 버퍼에 래치(latch)되거나 저장된다. 상기 ADDRESS VALID 신호가 로우 활성이 된 후 상기 CLOCK 신호의 제 1 하강 에지에서, 이 경우 상기 클럭 펄스(C0)의 하강 에지에서, 상기 ADDRESS VALID 신호는 하이의 정지 상태값으로 된다.
상기 ADDRESS VALID 신호의 하강 에지와 상기 CLOCK 신호의 클럭 펄스(C4)의 상승 에지 사이의 시간 주기를 초기 상태라고 한다. 상기 초기 상태 동안, 상기 메모리는 버스트 동작을 준비해야 한다. 상기 초기 상태는 일정 개수(N)의 클럭 펄스를 포함할 것이다.
상기 개수(N)의 클럭 펄스(도 1 에서, 개수(N)는 4임)다음에, 데이터 워드는 상기 CLOCK 신호의 상승 에지마다 상기 메모리의 밖으로 클럭된다. 바람직하게는, 상기 클럭 펄스의 개수(N)는 시스템에 의해 미리 설정될 것이다. 상기 시스템이 적절하게 동작하도록 하기 위해서는, 제 1 데이터(D0)는 상기 클럭 펄스(C4)의 상승 에지 전에 준비가 되어 유효하게 함으로써, 상기 시스템은 상기 클럭 펄스(C4)의 상승 에지에서 또는 다음에 상기 제 1 데이터(D0)를 전송할 수 있다. 제 2 데이터(D1)는 클럭 펄스(C5)의 상승 에지 전에 준비가 되어야 한다. 유사하게는, 제 3 데이터(D2)는 상기 CLOCK 신호의 다음 클럭 펄스(도 1 에 미도시됨)의 상승 에지 전에 준비가 되어야 한다. 기타 사항도 마찬가지이다. 현재 바람직한 실시예 및 다른 실시예들 및 변형들은 이러한 버스트 모드 기능을 효과적으로 인식할 수 있는 구조를 제공한다.
이제 도 2 를 참조하면, 도 2 는 메모리(200)의 블럭도를 도시한다. 예시된 실시예에 있어서, 상기 메모리(200)는 디지털 데이터를 저장하는 상보성 금속 산화막 반도체(CMOS) 집적 회로로 형성된 플래시 메모리로서 구성된다. 그러나, 상기 메모리(200)는 임의의 다른 적절한 형태를 취할 수 있으며, 사실상, 본원에 설명된 원리들은 회로의 성능의 부분이 버스트 모드 동작을 필요로 하는 임의의 다른 적절한 회로에 응용될 수 있다. 상기 메모리(200)는 현재 바람직한 실시예에 따른 예시적인 버스트 모드 구조를 포함한다. 상기 메모리(200)는 코어 셀 어레이(202), 디코더(204), 어드레스 유효 버퍼(206), 어드레스 버퍼 블럭(208), 타이밍 제어 회로(210), 클럭 카운터 회로(212), 클럭 버퍼(214), S/ALO(216)로 시작하고 S/ALM(220)으로 끝나는 제 1 일련의 감지 증폭기들, S/AHO(218)로 시작하고 S/AHM(222)으로 끝나는 제 2 일련의 감지 증폭기들, LATCHLO(224)와 LATCHHO(226)로 시작하고 LATCHLM(228)와 LATCHHM(230)으로 끝나는 일련의 래치들, MO(232)로 시작하고 MM(234)으로 끝나는 일련의 데이터 다중화기들 및 OUTBUFO(236)로 시작하고 OUTBUFM(238)으로 끝나는 일련의 출력 버퍼들을 포함한다.
입력 신호(PD)는 상기 메모리(200)의 전원 단절에 이용되는 전원 단절 신호(power down signal)이다. 특히, 상기 입력 신호(PD)는 상기 메모리(200)의 입력, 바람직하게는 외부 입력에서 적용되며, 상기 어드레스 유효 버퍼(206), 상기 어드레스 버퍼 블럭(208) 및 상기 클럭 버퍼(214)에서 수신된다. 상기 입력 신호(PD)가 논리 하이에 있을 때, 상기 입력 신호(PD)는 효과적으로 다양한 버퍼 회로(206, 208, 214)의 기능을 억제한다. 바람직하게는, 상기 입력 신호(PD)가 논리 로우일 때, 상기 메모리(200)와 상기 다양한 버퍼 회로(206, 208, 214)는 작동된다.
클럭 또는 타이밍 신호(CLK)는 상기 메모리(200)의 입력, 바람직하게는 외부 입력에서 적용되며, 상기 클럭 버퍼(214)에서 수신된다. 상기 클럭 신호(CLK)는 예를 들어, 시스템 또는 상기 메모리(200)에 대해 외부적으로 동작하는 마이크로프로세서와 연결될 수 있다. 바람직하게는, 상기 CLK 신호는 상기 메모리(200)에 대한 기본 타이밍 및 외부 동작 주파수를 제공한다. 바람직하게는, 타 클럭들 또는 타이밍 신호들은 본원에 설명된 바와 같이, 상기 CLK 신호로부터 전체적으로 또는 부분적으로 발생될 수 있다. 예를 들어, 상기 CLKC 신호는 상기 클럭 버퍼(214)에 의해 발생되고 상기 클럭 카운터 회로(212) 및 상기 어드레스 유효 버퍼(206)로 제공되는 타이밍 신호이다. 상기 입력 신호(PD)가 논리 로우에 있고 상기 메모리(200)가 동작가능일 때, 상기 CLKC 신호는 상기 CLK 신호를 따른다.
어드레스 유효 신호(
Figure 112006035179083-pct00001
)는 상기 메모리(200)의 입력, 바람직하게는 외부 입력에 인가되고, 상기 어드레스 유효 버퍼(206)에서 수신된다. 상기
Figure 112006035179083-pct00002
신호는 초기 어드레스 신호(ADD)가 현재 상기 메모리(200)에 인가되었는지 여부와 상기 초기 어드레스 신호(ADD)가 유효한지 여부를 나타낸다. 상기 초기 어드레스 신호(ADD)는 상기 메모리(200)의 입력, 바람직하게는 외부 입력에 인가되고, 상기 어드레스 버퍼 블럭(208)에서 수신된다. 상기 어드레스 버퍼 블럭(208)은 일련의 어드레스 버퍼들을 포함한다. 바람직하게는, 도 7 에 도시된 바와 같이, 상기 어드레스 버퍼들은 연속하여 함께 직렬로 연결되어 있고, 하기에 더 상세하게 설명된다. 일련의 어드레스 버퍼들의 각각의 어드레스 버퍼는 어드레스 비트를 생성 및 저장하도록 구성된다. 도 2 의 상기 메모리(200)에서, 상기 어드레스 버퍼 블럭(208)내에 (n+1)개의 어드레스 버퍼들이 있으며, 각각의 어드레스 버퍼는 초기 어드레스 신호(ADD)의 각각의 비트 Add0, Add1, Add2,...Addn 를 수신하여, 현재 어드레스 신호(ADDP)의 각각의 비트 A0, A1, A2,...An 를 생성 및 저장한다. 이들 어드레스 비트들 A0, A1, A2,...An 은 상기 현재 어드레스 신호(ADDP), n+1 비트 어드레스를 형성한다. 바람직하게는, 상기 어드레스 비트들 A1, A2,...An 은 디코더(204)에 의해 수신된다. 상기 어드레스 비트(A0)는 상기 어드레스의 최하위 비트이고, 상기 어드레스 버퍼 블럭(208)내의 어드레스 버퍼 연결에서 상기 제 1 어드레스 버퍼에 의해 발생 및 저장된다. 상기 어드레스 비트(A0)는 바람직하게는 제어 신호로서 제공하고, M0(232)로 시작하고 MM(234)으로 끝나는 일련의 데이터 다중화기들의 각각의 데이터 다중화기에 제공된다. 바람직하게는, 각각의 데이터 다중화기는 상기 제어 신호(A0)의 변화(transition)에 따라 데이터 워드를 선택한다. 바람직하게는, 상기 제어 신호(A0)가 상기 디코더(204)로 보내질 필요가 없다. 즉, 본원에서 이용되는 바, 상기 현재 어드레스 신호(ADDP)는 넓게는 상기 현재 어드레스 신호(ADDP)가 설명되어 있는 상황에 적합하여 상기 제어 신호(A0)가 있는 경우 또는 없는 경우, 상기 어드레스 비트들 A1, A2,...An 을 나타낸다는 것을 이해해야 한다. 예를 들어, 도 2 에 있어서, 상기 제어 신호(A0)는 상기 타이밍 제어 회로(210) 뿐만 아니라 상기 데이터 다중화기들(232..234)로 제공되지만, 상기 디코더(204)에는 제공되지 않는다. 이러한 경우에, 상기 현재 어드레스 신호(ADDP)는 상기 디코더(204)로 제공된다.
상기 코어 셀 어레이(202)는 다수의 코어 셀들을 포함하며, 각각은 데이터를 저장하도록 구성된다. 바람직하게는, 상기 코어 셀 어레이는 한 세트의 플래시 메모리 셀이다. 그러나, 타 비휘발성 메모리 또한 다른 실시예에서 이용될 수 있다. 바람직하게는, 상기 어레이들은 워드(word)에 의해 구성되고 이후 섹터(sector)에 의해 구성되며, 바이트 또는 워드 어드레스가능일 수 있다. 어떤 어플리케이션에서는, 각각의 코어 셀은 데이터의 단일 비트를 저장할 수 있으며, 다른 어플리케이션에서는, 각각의 코어 셀은 데이터의 2개 이상의 비트를 저장할 수 있다. 현재의 바람직한 실시예에 있어서, 상기 코어 셀 어레이(202)의 코어 셀들은 워드-어드레스가능이고, 2개의 데이터 워드는 상기 어드레스 버퍼 블럭(208)에서 상기 현재 어드레스 신호(ADDP)에 의해 동시에 엑세스된다. 상기 어드레스 버퍼 블럭(208)으로부터 상기 현재 어드레스 신호(ADDP)는 상기 디코더(204)에 의해 디코딩된다. 바람직하게는, 상기 디코더(204)는 X 및 Y 디코더와 같은 열 및 행 디코딩 회로를 포함한 다. X 및 Y 디코더들은 반도체 메모리 특히, 플래시 메모리의 기술 분야에 잘 공지되어 있다. 플래시 메모리 디코더 구현의 어떤 예들은 본원의 참조로써 언급된, Chen 등의 미국 특허 번호 5,867,430 및 Van Buskirk 등의 미국 특허 번호 5,847,998에 설명되어 있다.
상기 디코더(204)는 제 1 일련의 감지 증폭기들(S/ALO(216)...S/ALM(220)) 및 제 2 일련의 감지 증폭기들(S/AHO(218)...S/AHM(222))과 상기 코어 셀 어레이(202)의 적절한 행을 결합시킨다. 상기 제 1 및 제 2 일련의 감지 증폭기들은 상기 코어 셀 어레이(202)의 한 쌍의 데이터 워드를 형성하는 선택된 코어 셀에서 흐름을 감지하고, 상기 어드레스 버퍼 블럭(208)에서 상기 현재 어드레스 신호(ADDP)에 의해 동시에 엑세스되는 상기 데이터 워드 쌍을 형성하는 상기 선택된 코어 셀에 저장된 데이터의 2진 상태를 결정한다. 일반적으로, 상기 제 1 일련의 감지 증폭기 및 상기 제 2 일련의 감지 증폭기의 각각에 (M+1)개의 감지 증폭기들이 있다. 상기 메모리(200)의 바람직한 실시예에 있어서, 상기 코어 셀 어레이(202)로부터 16비트 데이터 워드를 감지하기 위해 상기 제 1 일련의 감지 증폭기들에는 (M+1=16)개의 감지 증폭기들이 있다. 유사하게, 상기 메모리(200)의 바람직한 실시예에 있어서, 상기 코어 셀 어레이(202)로부터 16비트 데이터 워드를 감지하기 위해 상기 제 2 일련의 감지 증폭기들에는 (M+1=16)개의 감지 증폭기들이 있다.
때때로 특정 경우에, 상기 메모리(200)에서 한 쌍의 데이터 워드는 각각 하이 및 로우로 나타낼 수 있다. 하이 데이터 워드는 상기 제어 신호(A0)의 논리 하이 값에 대응하고, 로우 데이터 워드는 상기 제어 신호(A0)의 논리 로우 값에 대응한다. 상기 하이 데이터 워드는 하이 감지 증폭기, 즉 상기 제 2 일련의 감지 증폭기들(S/AHO(218)...S/AHM(222))에 의해 감지되고, 상기 로우 데이터 워드는 로우 감지 증폭기, 즉 상기 제 1 일련의 감지 증폭기들(S/ALO(216)...S/ALM(220))에 의해 감지된다. 상기 어드레스 버퍼 클럭(208)으로부터 상기 제어 신호(A0)는 상기 일련의 데이터 다중화기(232...234)에서 상기 메모리(200)로부터 엑세스되는 상기 하이 및 로우 데이터 워드 사이에서 선택하는데 이용된다. 출력 가능 신호(
Figure 112006035179083-pct00003
)는 상기 메모리(200)의 입력, 바람직하게는 외부 입력에 인가되며, OUTBUF0(236)으로 시작하고 OUTBUFM(238)으로 끝나는 일련의 출력 버퍼들에서 수신된다. 상기 출력 버퍼들(236...238)은 코어 셀 데이터의 데이터 워드(하이 또는 로우)를 수신한다. 바람직하게는, 상기 출력 버퍼들(236...238)은 함께 상기 메모리(200)의 외부 사용을 위해 상기 메모리(200)의 출력에서 상기 출력 가능 신호(
Figure 112006035179083-pct00004
)에 응답하여, 다중-비트 데이터 워드 신호(DATA)를 생성시킨다. 전형적으로, 상기 DATA 신호는 상기 메모리(200)의 데이터 워드로서 어드레스가능한 일련의 코어 메모리 셀에 저장된 정보에 대응할 것이다. 바람직하게는, 상기 DATA 신호는 상기 제어 신호(A0)와 상기 출력 가능 신호(
Figure 112006035179083-pct00005
)에 따라 하이 데이터 워드와 로우 데이터 워드 사이에서 교대한다. 상기 메모리(200)의 바람직한 실시예에 있어서, 상기 DATA 신호는 길이가 16비트이다. 도 2 에 미도시된 다른 회로는 전압 상승, 프로그래밍, 판독, 검증, 소거 및 상기 코어 셀 어레이(202)의 개별 코어 셀들에 필요한 다른 동작들의 수행을 제공하여 일을 용이하게 한다.
신호(ATDAd)는 상기 어드레스 유효 버퍼(206)에 의해 발생되어, 상기 타이밍 제어 회로(210)에 제공된다. 상기 입력 신호(PD)가 논리 로우에 있고, 상기 메모리(200)가 동작 가능할 때, 상기 ATDAd 신호는 상기
Figure 112006035179083-pct00006
신호를 따른다. 신호(
Figure 112006035179083-pct00007
)는 상기 어드레스 유효 버퍼(206)에 의해 발생되어, 상기 어드레스 버퍼 블럭(208) 및 상기 클럭 카운터 회로(212)에 제공된다. 신호(STP)는 상기 클럭 카운터 회로(212)에 의해 발생되어, 상기 클럭 버퍼(214)에 제공된다. 어드레스 변화 검출 신호(ATD)는 상기 타이밍 제어 회로(210)에 의해 발생되어, 상기 어드레스 버퍼 블럭(208) 및 특히, 도 7 에 도시된 바와 같이, 일련의 어드레스 버퍼에서 제 1 어드레스 버퍼로 제공되며, 하기에서 더 상세하게 설명된다. 신호(EQ) 및 신호(LT)는 둘다 상기 타이밍 제어 회로(210)에 의해 발생되어, 상기 제 1 일련의 감지 증폭기들(S/ALO(216)...S /ALM(220)) 및 상기 제 2 일련의 감지 증폭기들(S/AHO(218)... S/AHM(222))의 각각의 감지 증폭기에 제공된다. 신호(LD)는 상기 타이밍 제어 회로(210)에 의해 발생되어, LATCHLO(224) 및 LATCHHO(226)로 시작하고 LATCHLM(228) 및 LATCHHM(230)로 끝나는 일련의 래치들의 각각의 래치에 제공된다. 신호(CLKT)는 상기 타이밍 제어 회로(210)에 의해 발생되며, 상기 클럭 버퍼(214)에 제공되는 타이밍 신호이다. 신호(CLKI)는 상기 클럭 버퍼(214)에 의해 발생되고 상기 어드레스 버퍼 블럭(208), 특히 일련의 어드레스 버퍼들에서 각각의 어드레스 버퍼로 제공되는 또다른 타이밍 신호이다.
이제 도 3 을 참조하면, 도 3 은 도 2 의 예시적인 버스트 구조의 기본적인 동작을 예시하는 타이밍도이다. 특히, 도 3 은 상기 메모리(200)의 초기 상태를 따르는 초기 상태 및 주기를 예시한다. 도 3 의 사교 평행선의 음영을 넣은 영역은 상기 신호의 값이 불확정하고/하거나 회로 동작과 관련이 없는 돈 케어(don't care) 영역의 경계를 나타낸다. 도 3 에서, 상기 입력 신호(PD)의 하강 에지(301)는 상기 메모리(200)를 동작시킨다. 따라서, 상기 CLKC 신호는 상기 CLK 신호를 따르므로, 두 신호에 대한 타이밍 그래프는 CLK(CLKC)로서 도시된다. 유효 초기 어드레스(ADD)는 상기 메모리(200)에 제공된다. 상기
Figure 112006035179083-pct00008
신호는 유효 어드레스(ADD)가 상기 어드레스 버퍼 블럭(208)에서 보내짐을 나타내도록 로우가 된다. 상기
Figure 112006035179083-pct00009
신호의 하강 에지(306)는 상기 어드레스 유효 버퍼(206)로부터 상기
Figure 112006035179083-pct00010
신호가 로우가 되게 하고, 상기 어드레스 유효 버퍼(206)로부터 상기 ATDAd 신호 또한 로우가 되게 한다. 상기
Figure 112006035179083-pct00011
신호의 하강 에지(304)는 상기 어드레스 버퍼 블럭(208)안으로 상기 초기 어드레스(ADD)의 비트를 로드함으로써, 처음에, 상기 현재 어드레스(ADDP)는 상기 초기 어드레스(ADD)와 같아진다. 상기
Figure 112006035179083-pct00012
신호의 하강 에지(304)는 상기 클럭 카운터 회로(212)로부터 상기 STP 신호가 하이가 되게 한다. 상기 STP 신호의 상승 에지(303)에 의해, 상기 CLKI 신호는 상기 CLK 신호를 따르는 것을 멈출 것이며, 상기 CLK 신호의 다음 상승 에지(308)를 따라 로우 상태로 유지될 것이다. 또한, 상기
Figure 112006035179083-pct00013
신호의 하강 에지(304)가 상기 클럭 카운터 회로(212)를 리셋(reset)함으로써, 상기 회로(212)는 상기 CLKC 신호(그리고 따라서 CLK 신호)의 클럭 펄스의 수를 세기 시작한다. 도 1 에 도시된 상기 CLK 신호의 클럭 펄스는 각각 C-1, C0, C1, C2, C3, C4, C5, C6, 및 C7 의 라벨을 붙인다. 제 1 클럭 펄스(C0)는 상기
Figure 112006035179083-pct00014
신호가 하이가 되게 한다. 상기
Figure 112006035179083-pct00015
신호의 상승 에지(302)는 상기 어드레스 버퍼 블럭(208)에서 상기 다중-비트 어드레스(ADD)를 래치한다. 상기 ATDAd 신호의 하강 에지(305)는 상기 타이밍 제어 회로(210)로부터 ATD 신호 펄스를 발생시킨다. 상기 ATD 신호의 상승 에지(310)는 상기 어드레스 버퍼 블럭(208)을 설정하여, 상기 현재 어드레스 신호(ADDP)는 제어 신호(A0)를 바꾸지 않고 증가될 수 있다. 비록 상기 제어 신호(A0)가 처음에 도 3 의 타이밍도에 도시된 실시예에 대한 상기
Figure 112006035179083-pct00016
신호의 하강 에지(304) 다음에 로우가 되더라도, 다른 실시예에서 상기 제어 신호(A0)는 상기 하강 에지(304) 다음에 물론 하이일 수 있다.
상기 LD 신호가 로우일 때 상기 ATD 신호의 하강 에지(312)는 EQ 신호의 신호 펄스 및 상승 에지(330)를 발생시키고, 따라서 도 2 의 상기 코어 셀 어레이(202)의 제 1 또는 초기 엑세스를 시작한다. 바람직하게는, 상기 코어 셀 어레이(202)의 코어 셀들은 워드 어드레스가능이다. 상기 초기 및 후속 엑세스들에 대한 데이터 워드들을 저장하는 코어 셀 위치는 현재 어드레스 신호(ADDP)의 비트에 의해 선택된다. 초기 엑세스에 대해, 상기 현재 어드레스 신호(ADDP)는 상기 초기 어드레스 신호(ADD)의 값에서 취한다. 상기 어드레스 버퍼 블럭(208)에 의해 저장 및 생성된 바와 같은 상기 초기 어드레스 신호(ADD)는 예를 들어, 동시에 메모리의 2개의 데이터 워드에 엑세스할 것이다. 현재의 바람직한 실시예에 있어서, 각각의 데이터 워드는 길이가 16비트이다. 상기 어드레스 버퍼 블럭(208)에 의해 저장 및 생성된 후속 어드레스(ADDP)는 예를 들어, 동시에 메모리의 2개의 데이터 워드에 엑세스할 것이다. 현재의 바람직한 실시예에 있어서, 상기 클럭 또는 타이밍 신호(CLK) (또는 적용가능하다면 CLKC)의 2개의 펄스마다 후속 엑세스가 실행된다. 부가적인 또는 후속하는 엑세스들을 시작하기 위해서, 상기 어드레스 버퍼 블럭(208)에 의해 후속하는 어드레스(ADDP)가 발생될 필요가 있다. 상기 후속 어드레스(ADDP)는 상기 현재 어드레스 신호(ADDP), 즉 상기 초기 어드레스 신호(ADD)의 초기값을 증분시킴으로써 발생된다. 따라서, 바람직하게는 엑세스들 사이에서 증분이 발생한다. 바람직한 실시예에 있어서, 상기 EQ 신호의 신호 펄스내에서 엑세스가 발생한다.
상기 타이밍 제어 회로(210)로부터 상기 EQ 신호의 상승 에지(330)는 상기 제 1 일련의 감지 증폭기들(S/ALO(216)...S/ALM(220)) 및 상기 제 2 일련의 감지 증폭기들(S/AHO(218)... S/AHM(222))을 작동시켜, 상기 제 1 및 제 2 일련의 감지 증폭기들이 초기 엑세스에 대해 상기 선택된 코어 셀 위치로부터 바람직하게는 데이터 워드의 형태로 데이터를 감지하게 한다. 바람직한 실시예에 있어서, 전체 32개의 감지 증폭기들에 대해, 함께 로우 데이터 워드를 수신하는 16개의 로우 감지 증폭기들(S/ALO...S/AL15) 및 함께 하이 데이터 워드를 수신하는 16개의 하이 감지 증폭기들(S/AHO...S/AH15)가 있다. 상기 EQ 신호의 하강 에지(314)는 상기 타이밍 제어 회로(210)로부터 LT 신호를 발생시킨다. 상기 LT 신호의 상승 에지(316)는, 상기 제 1 및 제 2 일련의 감지 증폭기들에 의해 상기 코어 셀들로부터 엑세스 및 판독될 때, 상기 초기 엑세스로부터의 데이터 워드를 상기 제 1 일련의 감지 증폭기들(S/ALO(216)...S/ALM(220)) 및 상기 제 2 일련의 감지 증폭기들(S/AHO (218) ...S/AHM(222))내에 위치한 래치단(latch stage)(미도시)안으로 이동시킨다. 이런 이유로, 상기 제 1 및 제 2 일련의 감지 증폭기들은 바람직하게는 상기 코어 셀 데이터의 판독 및 엑세스를 완료하도록 설계되어, 데이터는 상기 LT 신호의 상승 에지(316)이전에 준비한다. 상기 LT 신호의 하강 에지(318)는 상기 제 1 일련의 감지 증폭기들(S/ALO(216)...S/ALM(220)) 및 상기 제 2 일련의 감지 증폭기들(S/AHO (218) ...S/AHM(222))내에 위치한 내부 래치단(미도시)에서 상기 데이터를 래치한다. 제 1 LT 펄스의 상승 에지(316)는 상기 타이밍 제어 회로(210)로부터 CLKT 타이밍 신호를 발생시킨다. 상기 CLKT 펄스의 상승 에지(320)는 상기 클럭 버퍼(214)로부터 CLKI 신호 펄스 및 상기 타이밍 제어 회로(210)로부터 LD 신호 펄스를 발생시킨다. 상기 CLKI 내부 클럭 신호의 상승 에지(322)는 상기 어드레스 버퍼 블럭(208)에 의 해 생성 및 저장되는 (n+1) 비트 현재 어드레스 신호(ADDP)의 내부 어드레스 비트(A1, A2,...An)를 증분시킨다. 이런 식으로, 상기 어드레스 버퍼 블럭(208)은 상기 CLKI 신호를 이용하여 상기 현재 어드레스 신호(ADDP)를 증분시킴으로써 후속 어드레스(ADDP)를 발생시켜, 새로운 엑세스가 시작될 수 있다. 바람직하게는, 이러한 접속에서, 상기 CLKI 신호는 상기 제 1 어드레스 버퍼에 의해 상기 어드레스 버퍼 블럭(208)내의 어드레스 버퍼 체인에 발생 및 저장되는 상기 제어 신호(A0)를 변화시키지 않는다. 바람직하게는, 상기 제어 신호(A0)는 초기 상태 동안 일정하게 유지한다. 그 동안, 상기 LD 신호는 LATCHLO(224) 및 LATCHHO(226)으로 시작하고 LATCHLM(228) 및 LATCHHM(230)으로 끝나는 일련의 래치들의 각각의 래치로 제공된다. 바람직한 실시예에 있어서, 전체 32개의 래치들에 대해서, 함께 로우 데이터 워드를 수신 및 저장하는 16개의 래치들(LATCHLO...LATCHL15)과, 그리고 함께 하이 데이터 워드를 수신 및 저장하는 16개의 래치들(LATCHHO...LATCHH15)이 있다. 상기 LD 신호의 상승 에지(324)는 상기 제 1 일련의 감지 증폭기들(S/ALO(216)...S/ALM(220)) 및 상기 제 2 일련의 감지 증폭기들(S/AHO(218)...S/AHM(222))에서 내부 래치단들로부터 래치들(224, 226,...228, 230)로, 초기 엑세스로부터 데이터 워드를 로드한다. 상기 하이 및 로우 데이터 워드의 비트들은 각각의 하이 및 로우 래치들안으로 이동된다.
바람직하게는, 상기 LD 신호의 하강 에지(326)는 상기 EQ 신호의 상승 에지(328)를 일으킴으로써, 제 2 엑세스가 시작될 수 있다. 즉, 처음에 초기 어드레스 신호(ADD)와 동등한 상기 현재 어드레스 신호(ADDP)는 상기 CLKI 신호의 상승 에지(322)에 응답하여 증분함으로써, 예를 들어, 2개의 새로운 데이터 워드에 대응하는 새로운 현재 어드레스 신호(ADDP)는 상기 제 2 엑세스에 이용가능하다. 상기 EQ 신호의 제 2 펄스의 상승 에지(328)는 상기 제 1 일련의 감지 증폭기들(S/ALO(216)...S/ALM(220)) 및 상기 제 2 일련의 감지 증폭기들(S/AHO (218) ...S/AHM(222))을 동작시켜, 상기 제 1 및 제 2 일련의 감지 증폭기들은 제 2 엑세스에 대한 선택된 코어 셀 위치로부터, 바람직하게는 데이터 워드의 형태로 데이터를 감지하기 시작한다. 상기 EQ 신호의 하강 에지(332)가 상기 LT 신호의 상승 에지(334)를 발생시킬 때, 상기 제 2 엑세스에 대응하는 데이터가 준비되어, 버스트 동작이 시작될 수 있다.
상기 설명된 바와 같이, 상기
Figure 112002039527361-pct00017
신호의 하강 에지(304)는 상기 클럭 카운터 회로(212)를 리셋함으로써, 상기 회로(212)가 상기 CLKC 신호(그리고 따라서 CLK 신호)의 클럭 펄스의 수를 세기 시작한다. 상기 CLK의 펄스의 수(도 3 에서는 4개의 펄스)를 계산한 후에, 상기 CLK 신호는 상기 CLKI 신호의 펄스를 발생시킴으로써 상기 현재 어드레스 신호(ADDP)를 증분시키는 작업을 수행한다. 클럭 펄스(C4)의 상승 에지(336)로 시작하는 CLK/CLKC 신호와 동일한 CLKI 신호의 하나 거른 상승 에지마다 상기 현재 어드레스 신호(ADDP)를 증분 및 갱신할 것이고, 상기 CLK/CLKC 신호의 펄스마다 DATA 신호를 생성시킨다. 물론, 상기 클럭 카운터 회로(212)에 의해 계산된 클럭 펄스의 수는 구현에 따라 4개의 펄스 이상 또는 이하일 수 있다. 바람직하게는, 상기 펄스의 수는 상기 메모리(200)에서 미리 설정될 것이다. 상기 CLK 신호의 펄스의 수를 증가 또는 감소시키는 것은 엑세스 횟수에 따라 설계 유연성을 제공한다.
상기 제어 신호(A0)는 상기 코어 셀 어레이(202)로부터 엑세스되는 하이 및 로우 데이터 워드 사이에서 선택하는데 이용된다. 바람직하게는, 예를 들어, 도 3 에 도시된 예시적인 하강 에지(338, 340)에서, 상기 제어 신호(A0)가 하이에서 로우로 변할 때마다, 상기 LD 신호의 펄스가 발생된다. 상기 LD 신호 펄스의 예시적인 상승 에지(344, 346)는 상기 제 1 일련의 감지 증폭기들(S/ALO(216)...S/ALM(220)) 및 상기 제 2 일련의 감지 증폭기들(S/AHO(218)...S/AHM(222))에서 내부 래치단들(미도시)로부터 상기 래치들(224, 226,...,228, 230)로, 현재 엑세스로부터 로우 및 하이 데이터 워드를 로드한다. 바람직하게는, 상기 LD 신호 펄스의 예시적인 하강 에지(348, 350)는 상기 EQ 신호의 예시적인 상승 에지(352, 354)를 일으킴으로써, 새로운 엑세스가 시작될 수 있다. 상기 새로운 엑세스가 완료되면, 상기 EQ 신호의 예시적인 하강 에지(356)는 상기 새로운 엑세스로부터 상기 로우 및 하이 데이터 워드를 상기 제 1 일련의 감지 증폭기들 및 상기 제 2 일련의 감지 증폭기들에서 내부 래치단들안으로 이동하도록 상기 LT 신호의 펄스를 발생시킨다.
초기 상태 또는 시간 주기 후에 상기 CLK 신호를 따르는 상기 CLKI 신호의 연속적인 펄스에 대해, 후속하는 현재 어드레스 신호(ADDP)는 CLK/CLKC/CLKI 신호의 2개의 펄스마다 발생되고, 2개의 데이터 워드는 상기 CLK/CLKC/CLKI 신호의 2개의 펄스마다 모든 후속하는 현재 어드레스 신호(ADDP)에 대해 엑세스되고, 2개의 데이터 워드는 상기 CLK/CLKC/CLKI 신호의 2개의 펄스마다 저장되고, 그리고 하나의 데이터 워드 즉, 상기 DATA 신호는 상기 CLK/CLKC/CLKI 신호의 펄스마다 상기 메모리의 출력에서 생성된다.
상기 주어진 초기 어드레스(ADD)가 짝수 어드레스인 경우, 즉, 상기 초기 어드레스(ADD) 로우의 최하위 비트(Add0)가 있는 경우, 버스트 동작은 시작할 수 있으며, 상기 제 2 접속은 여전히 진행중이다. 상기 초기 어드레스(ADD)가 홀수 어드레스인 경우, 상기 어드레스 버퍼 블럭(208)으로부터 상기 제어 신호(A0)의 초기값이 하이이고, 상기 제 2 엑세스는 바람직하게는 상기 버스트 동작의 시작 전에 완료한다.
이제 도 4 를 참조하면, 도 4 는 도 2 의 상기 메모리(200)에 따른 예시적인 어드레스 유효 버퍼(206)의 회로도이다. 상기 어드레스 유효 버퍼(206)는 한 쌍의 NOR 게이트(402, 406), 제 1 래치(432), 제 2 래치(438), 스위칭 로직으로 이용되는 n-채널 트랜지스터(430, 434, 442, 440)과 p-채널 트랜지스터(414, 416, 412, 422) 및 인버터(404, 408, 410)를 포함한다. 바람직하게는, 상기 제 1 래치(432)는 한 쌍의 인버터들(418, 428)을 포함한다. 바람직하게는, 상기 제 2 래치(438)는 한 쌍의 인버터(426, 436)를 포함한다.
상기 어드레스 유효 신호(
Figure 112006035179083-pct00018
)는 외부적으로 상기 메모리(200)에 인가되고, 상기 어드레스 유효 버퍼(206)에서 수신된다. 상기
Figure 112006035179083-pct00019
신호는 유효 초기 어드레스 신호(ADD)가 현재 상기 메모리(200)에 인가되어 있는지 여부를 나타낸다. 상기
Figure 112006035179083-pct00020
신호는 상기 어드레스 유효 버퍼(206)에 의해 발생되어, 상기 어드레스 버퍼 블럭(208) 및 상기 클럭 카운터 회로(212)에 제공된다. 상기 ATDAd 신호는 상기 어드레스 유효 버퍼(206)에 의해 발생되어, 상기 타이밍 제어 회로(210)에 제공된다. 상기 CLKC 신호는 상기 클럭 버퍼(214)에 의해 발생되어, 상기 어드레스 유효 버퍼(206)에 제공된다.
상기 입력 신호(PD)가 논리 하이에 있을 때, 상기 메모리(200)는 전원 단절 모드에 있고, 상기 ATDAd 신호는 하이이고, 그리고 상기
Figure 112002039527361-pct00021
신호는 하이, 즉 오프 상태에 있다. 상기 입력 신호(PD)가 논리 로우에 있고, 상기 메모리(200)가 동작 가능일 때, 상기 ATDAd 신호는 상기
Figure 112002039527361-pct00022
신호를 따르고, 상기 CLKC 신호는 상기 CLK 신호를 따른다. 상기
Figure 112002039527361-pct00023
신호가 하이일 때, 상기 ATDAd 신호는 하이이고, 제 1 노드(420)는 하이이며, 제 2 노드(424)는 로우이다. 이후, 상기
Figure 112002039527361-pct00024
신호가 로우가 되고 상기 ATDAd 신호가 상기 제 2 노드(424) 로우와 함께 하이로 된 경우, 상기
Figure 112002039527361-pct00025
신호는 로우가 된다. 상기
Figure 112002039527361-pct00026
신호와 상기
Figure 112002039527361-pct00027
신호 둘다 로우에 있을 때, 상기 제 2 노드(424)는 상기 CLKC 신호의 상승 에지와 함께 하이가 되고, 상기
Figure 112002039527361-pct00028
신호는 하이가 되어 오프 상태로 돌아간다.
이제 도 5 를 참조하면, 도 5 는 도 2 의 상기 메모리(200)에 따른 예시적인 클럭 버퍼(214)의 회로도이다. 상기 클럭 버퍼(214)는 한 쌍의 NOR 게이트(450, 466), AND 게이트(462), 래치(460), 스위치로 이용되는 n-채널 트랜지스터(454) 및 인버터(452, 464, 468)를 포함한다. 바람직하게는, 상기 래치(460)는 한 쌍의 인버터(456, 458)를 포함한다.
상기 CLK 신호는 상기 메모리(200)의 입력, 바람직하게는 외부 입력에서 인가되어, 도 5 의 클럭 버퍼(214)에서 수신된다. 상기 CLKC 신호는 상기 클럭 버퍼(214)에 의해 발생되고 상기 클럭 카운터 회로(212) 및 도 4 의 상기 어드레스 유효 버퍼(206)에 제공되는 타이밍 신호이다. STP 신호는 상기 클럭 카운터 회로(212)에 의해 발생되어, 상기 클럭 버퍼(214)에 제공된다. 상기 CLKT 신호는 상기 타이밍 제어 회로(210)에 의해 발생되고, 상기 클럭 버퍼(214)에 제공되는 타이밍 신호이다. 상기 CLKI 신호는 상기 클럭 버퍼(214)에 의해 발생되어 상기 어드레스 버퍼 블럭(208)으로 특히, 일련의 어드레스 버퍼에서 각각의 어드레스 버퍼로 제공되는 또다른 타이밍 신호이다.
상기 입력 신호(PD)가 논리 하이일 때, 상기 메모리(200)는 전원 단절 모드에 있고, 상기 CLKC 신호는 하이이거나 오프 상태에 있다. 상기 입력 신호(PD)가 논리 로우에 있고, 상기 메모리(200)가 동작 가능일 때, 상기 CLKC 신호는 상기 CLK 신호를 따른다. 상기 CLKT 신호의 상승 에지는 상기 CLKI 신호를 하이로 구동시킨다. 상기 CLK 신호의 하강 에지 다음에 상기 STP 신호가 하이일 때, 상기 래치(460)의 출력, 그리고 따라서, 상기 인버터(464)는 로우가 될 것이고, 상기 CLKT 신호의 하강 에지는 상기 CLKI 신호를 로우로 구동시킨다. 상기 STP 신호가 하이가 될 때, 상기 CLKI 신호는 상기 CLK 신호를 따라 멈출 것이고, 상기 CLK 신호의 다음 상승 에지를 따라 로우로 유지할 것이다. 상기 STP 신호가 로우가 될 때, 상기 CLKI 신호는 상기 CLK 신호의 다음 상승 에지를 따라 상기 CLK 신호를 따른다.
이제 도 6 을 참조하면, 도 6 은 도 2 의 상기 메모리(200)에 따른 예시적인 타이밍 제어 회로(210)의 회로도이다. 상기 타이밍 제어 회로(210)는 NOR 게이트(502, 504, 506, 508, 510, 512, 514), 래치(520), 제 1 변환 지연단(560), 제 2 변환 지연단(562), 제 3 변환 지연단(564), 제 4 변환 지연단(566), 제 5 변환 지연단(568), 인버터(540, 554) 및 스위칭 로직으로 이용되는 n-채널 트랜지스터(556, 558)를 포함한다. 바람직하게는, 상기 래치(520)는 한 쌍의 인버터(516, 518)를 포함한다. 바람직하게는, 상기 제 1 변환 지연단(560)은 직렬로 3개의 인버터(522, 524, 526)를 포함한다. 바람직하게는, 상기 제 2 변환 지연단(562)은 직렬로 3개의 인버터(528, 530, 532)를 포함한다. 바람직하게는, 상기 제 3 변환 지연단(564)은 직렬로 3개의 인버터(534, 536, 538)를 포함한다. 바람직하게는, 상기 제 4 변환 지연단(566)은 직렬로 3개의 인버터(542, 544, 546)를 포함한다. 바람직하게는, 상기 제 5 변환 지연단(568)은 직렬로 3개의 인버터(548, 550, 552)를 포함한다.
도 6 의 상기 NOR 게이트(504)로부터 ATD 신호의 발생을 고려해보면, 상기 ATDAd 신호가 하이에서 로우로 될 때, 상기 제 2 변환 지연단(562)은 어떤 시간 간격 동안 로우가 될 것이고, ATD 신호 펄스는 그 시간 주기 동안 상기 NOR 게이트(502)로부터 나타날 것이다. 그렇지 않으면, 상기 ATD 신호는 로우가 될 것이다. 즉, 상기 ATDAd 신호의 하강 에지는 상기 ATD 신호의 신호 펄스를 발생시킨다.
도 6의 상기 NOR 게이트(508)로부터 상기 EQ 신호의 발생과 관련하여, 상기 LD 신호가 하이에서 로우로 되고, 상기 ATD 신호가 하이가 아니거나, 상기 ATD 신호가 하이에서 로우로 되고, 상기 LD 신호가 하이가 아닌 경우, 상기 NOR 게이트(506)의 출력은 로우에서 하이가 되고, 상기 인버터(540)의 출력은 하이에서 로우가 된다. 이런 경우에, 상기 제 3 변환 지연단(564)의 출력은 어떤 시간 간격 동안 로우가 될 것이고, EQ 신호 펄스는 그 시간 간격 동안 상기 NOR 게이트(502)로부터 나타날 것이다. 그렇지 않으면, 상기 EQ 신호는 로우가 될 것이다. 즉, 상기 ATD 신호가 로우일 때 상기 LD 신호의 하강 에지는 상기 EQ 신호의 신호 펄스를 유발시키고, 상기 LD 신호가 로우일 때 상기 ATD 신호의 하강 에지는 상기 EQ 신호의 신호 펄스를 발생시킨다.
도 6의 상기 NOR 게이트(510)로부터 상기 LT 신호의 발생을 고려해보면, 상기 EQ 신호가 하이에서 로우로 될 때, 상기 제 4 변환 지연단(566)의 출력은 어떤 시간 간격 동안 로우가 될 것이고, LT 신호 펄스는 그 시간 간격 동안 상기 NOR 게이트(510)로부터 나타날 것이다. 그렇지 않으면, 상기 LT 신호는 로우가 될 것이다. 즉, 상기 EQ 신호의 하강 에지는 상기 LT 신호의 신호 펄스를 발생시킨다.
도 6의 상기 NOR 게이트(502)로부터 상기 CLKT 신호의 발생과 관련하여, 상기 n-채널 트랜지스터(556)의 게이트에서 상기 ATD 신호는 상기 래치(520)의 입력을 접지로 스위치한다. 상기 n-채널 트랜지스터(558)의 게이트에서 상기 LT 신호는 상기 래치(520)의 출력을 접지로 스위치한다. 상기 ATD 신호가 펄스화될 때, 상기 래치(520)의 출력은 하이로 구동될 것이고, 상기 CLKT 신호는 로우가 되게 할 것이다. 아주 짧은 시간 후에, 상기 제 1 변환 지연단(560)의 출력은 로우가 될 것이다. 상기 ATD 신호 펄스는 상기 래치(520)를 리셋하여, 뒤따라올 상기 LT 신호의 제 1 펄스는 상기 래치(520)의 출력을 접지로 스위치할 것이다. 어떤 시간 간격동안 상기 제 1 변환 지연단(560)의 출력이 로우일 때, CLKT 신호 펄스는 그 시간 간격 동안 상기 NOR 게이트(502)로부터 나타날 것이다. 후속하는 LT 신호 펄스는 ATD 신호가 상기 래치(520)를 다시 리셋할 때까지 CLKT 신호 펄스를 유발시키지 않을 것이다.
도 6 의 인버터(554)로부터 상기 LD 신호의 발생을 고려해보면, 상기 CLKT 신호가 로우이고 상기 제어 신호(A0)가 하이일 때, 상기 NOR 게이트(514)의 출력은 하이이고, 상기 인버터(554)의 출력에서 상기 LD 신호는 로우이다. 상기 CLKT 신호의 펄스는 상기 LD 신호의 신호 펄스를 발생시킨다. 상기 제어 신호(A0)가 하이에서 로우로 될 때, 상기 제 4 변환 지연단(568)의 출력은 어떤 시간 간격 동안 로우가 될 것이고, 신호 펄스는 그 시간 주기 동안 상기 NOR 게이트(512)로부터 나타날 것이다. 이 신호 펄스는 또한 상기 인버터(554)의 출력에서 상기 LD 신호의 신호 펄스를 발생시킨다. 즉, 상기 제어 신호(A0)의 하강 에지 또는 상기 CLKT 신호의 신호 펄스는 상기 LD 신호의 신호 펄스를 발생시킨다.
이제 도 7 을 참조하면, 도 7 은 도 2 의 상기 메모리(200)에 따른 상기 어드레스 버퍼 블럭(208)의 회로도이다. 상기 어드레스 버퍼 블럭(208)은 ADDBUFF0(252), ADDBUFF1(256),...ADDBUFFn(256)까지 일련의 어드레스 버퍼들을 포함한다. 바람직하게는, 상기 어드레스 버퍼들(252, 256,...256)은 도 7 에 도시된 바와 같이 연속하여 함께 직렬로 연결되어 있다. 일련의 어드레스 버퍼들의 각각의 어드레스 버퍼는 어드레스 비트를 생성 및 저장하도록 구성된다. 도 2 의 메모리(200)에서, 상기 어드레스 버퍼 블럭(208)내에 (n+1)개의 어드레스 버퍼들이 있고, 각각은 초기 어드레스 신호(ADD)의 각각의 비트(Add0, Add1, Add2,...Add n)를 수신하고, 상기 현재 어드레스 신호(ADDP)의 각각의 비트(A0, A1, A2,...A n)를 생성 및 저장한다. 이들 어드레스 비트(A0, A1, A2,...An)는 n+1 비트 어드레스의 상기 현재 어드레스 신호(ADDP)를 형성한다. 바람직하게는, 상기 어드레스 비트들(A0, A1, A2,...An)은 상기 디코더(204)에 의해 수신된다. 상기 제어 신호(A0)는 상기 제 1 어드레스 버퍼(ADDBUFF0(252))에 의해 상기 어드레스 버퍼 블럭(208)내의 상기 어드레스 버퍼 체인에 발생 및 저장된다.
이제 도 8 을 참조하면, 도 8 은 도 7 의 상기 어드레스 버퍼 블럭(208)에 따른 예시적인 어드레스 버퍼(ADDBUFFn(256))의 회로도이다. 상기 어드레스 버퍼(ADDBUFFn(256))는 NOR 게이트(632), AND 게이트(636), 배타적-NOR 게이트 또는 등가 게이트(634), 제 1 래치(618), 제 2 래치(624), 인퍼터들(608, 610, 612, 626, 628) 및 스위치로서 이용되는 n-채널 트랜지스터들(602, 604, 606)을 포함한다. 바람직하게는, 상기 제 1 래치(618)는 한 쌍의 인버터(614, 616)를 포함한다. 바람직하게는, 상기 제 2 래치(624)는 한 쌍의 인버터들(620, 622)을 포함한다.
상기 예시적인 어드레스 버퍼(ADDBUFFn(256))는 상기 현재 어드레스 신호(ADDP)의 어드레스 비트(An)를 저장 및 발생시키는데 이용된다. 일련의 이러한 어드레스 버퍼들(256)은 함께 직렬로 연결되고, 상기 현재 어드레스 신호(ADDP)의 최하위 비트인 상기 제어 신호(A0)를 제외한 모든 어드레스 비트들을 저장 및 발생시키는데 이용된다. 상기 제어 신호(A0)를 발생시키는데 이용되는 어드레스 버퍼(ADDBUFF0(252))는 도 9에 예시된다. 도 8을 참조해보면, 상기
Figure 112006035179083-pct00029
신호가 로우가 될 때, 상기 현재 어드레스 신호(ADDP)의 어드레스 비트(An)는 상기 초기 어드레스 신호(ADD)의 어드레스 비트(Addn)에 의해 제어된다. 상기
Figure 112006035179083-pct00030
신호가 하이가 된 후에, 상기 어드레스 비트(An)는 상기 CLKI 신호에 따른 값에서 교대된다. 신호(TGLn-1)는 이전의 어드레스 버퍼, 즉, 상기 어드레스 비트(An-1)를 발생 및 저장하는 버퍼로부터 직렬로 된 출력 토글 신호이다. 상기 신호(TGLn-1)가 하이인 경우, 상기 CLKI 신호의 상승 에지는 상기 현재 어드레스 신호(ADDP)의 어드레스 비트(An)를 로우에서 하이로 또는 하이에서 로우로 바꾼다. 상기 신호(TGLn-1)가 로우인 경우, 상기 신호(TGLn)는 로우이다. An 을 발생시키는 상기 어드레스 버퍼(ADDBUFFn(256))이전의 모든 어드레스 버퍼 출력(An-1, An-2,...A0)이 하이인 경우, 상기 신호(TGLn-1)는 하이가 된다. 각각의 현재 어드레스 신호(ADDP)는 바람직하게는 2개의 데이터 워드에 대응하고, 2개의 데이터 워드는 상기 CLK 신호의 2개의 펄스마다 엑세스된다. 따라서, 상기 버퍼들(256)은 도 3 의 C4 의 상승 에지로 끝나는 초기 시간 주기 다음에, 상기 CLK 신호의 2개의 펄스마다 한번 상기 현재 어드레스 신호(ADDP)의 비트들(A1, A2,...An)을 증분시키도록 설계된다. 현재 어드레스 신호(ADDP)는 상기 CLKI 신호의 다른 상승 에지마다 증분되며, 이는 상기 제어 신호(A0)의 하강 에지와 일치한다.
이제 도 9 를 참조하면, 도 9 는 도 7 의 상기 어드레스 버퍼 블럭(208)에 따른 어드레스의 최하위 비트에 대해 특정하게 표시된 예시적인 어드레스 버퍼(ADDBUFF0(252))의 회로도이다. 상기 어드레스 버퍼(ADDBUFF0(252))는 NOR 게이트(682, 686), 배타적인-NOR 또는 등가 게이트(684), 제 2 래치(674), 제 3 래치(698), 인버터들(658, 660, 662, 676, 678, 680, 696) 및 스위치 또는 스위칭 로직으로 이용되는 n-채널 트랜지스터들(652, 654, 656, 692, 694)을 포함한다. 바람직하게는, 상기 제 1 래치(668)는 한 쌍의 인버터들(664, 666)을 포함한다. 바람직하게는, 상기 제 2 래치(674)는 한 쌍의 인버터들(670, 672)을 포함한다. 바람직하게는, 상기 제 3 래치(698)는 한 쌍의 인버터들(688, 690)을 포함한다.
상기 예시적인 어드레스 버퍼(ADDBUFF0(252))는 상기 현재 어드레스 신호(ADDP)의 최하위 비트인 상기 제어 신호(A0)를 저장 및 발생시키는데 이용된다. 상기 ATD 신호의 상승 에지는 상기 제 3 래치(698)의 입력을 상기 n-채널 트랜지스터(692)를 동작시킴으로써 접지로 스위치한다. 따라서, 상기 인버터(696)의 출력에서, 신호(INTB)는 로우가 될 것이고, TGL0 신호는 상기 LD 신호의 제 1 펄스이전에 하이가 될 것이다. 이 상태에서, 비록 상기 신호 CLKT의 상승 에지에 의해 발생되는 상기 CLKI 신호의 신호 펄스가 상기 어드레스 버퍼(ADDBUFF0(252))에 들어갈지라도, 상기 제어 신호(A0)는 토글되지 않고, 상기 TGL0 신호는 하이로 유지되어, 상기 현재 어드레스 신호(ADDP)는 상기 제어 신호(A0)를 바꾸지 않고 증가될 수 있다. 상기 LD 신호의 제 1 펄스는 상기 n-채널 트랜지스터(694)를 동작시킴으로써 상기 제 3 래치(698)의 출력을 접지로 스위치한다. 상기 INTB 신호는 하이가 될 것이고, 상기 제어 신호(A0)는 상기 TGL0 신호를 제어할 것이다.
이제 도 10 을 참조하면, 도 10은 도 2 의 상기 메모리(200)에 따른 예시적인 클럭 카운터 회로(212)의 회로도이다. 상기 클럭 카운터 회로(212)는 AND 게이트(720, 722), 제 1 래치(732), 제 2 래치(740), 제 3 래치(760), 제 4 래치(762), 제 5 래치(764), 제 6 래치(772), 스위치 또는 스위칭 로직으로 이용되는 p-채널 트랜지스터들(716, 718)과 n-채널 트랜지스터들(702, 704, 706, 708, 710, 712, 714) 및 인버터들(724, 726, 738, 742, 752, 754, 766, 774, 776)을 포함한다. 바람직하게는, 상기 제 1 래치(732)는 한 쌍의 인버터들(728, 730)을 포함한다. 바람직하게는, 상기 제 2 래치(740)는 한 쌍의 인버터들(734, 736)을 포함한다. 바람직하게는, 상기 제 3 래치(760)는 한 쌍의 인버터들(744, 746)을 포함한다. 바람직하게는, 상기 제 4 래치(762)는 한 쌍의 인버터들(748, 750)을 포함한다. 바람직하게는, 상기 제 5 래치(764)는 한 쌍의 인버터들(756, 758)을 포함한다. 바람직하게는, 상기 제 6 래치(772)는 한 쌍의 인버터들(768, 770)을 포함한다.
상기 CLKC 신호는 상기 클럭 버퍼(214)에 의해 발생되어, 상기 클럭 카운터 회로(212) 및 상기 어드레스 유효 버퍼(206)에 제공된다. 상기
Figure 112006035179083-pct00031
신호는 상기 어드레스 유효 버퍼(206)에 의해 발생되어, 상기 클럭 카운터 회로(212) 및 상기 어드레스 버퍼 블럭(208)에 제공된다. 신호(STP)는 상기 클럭 카운터 회로(212)에 의해 발생되어, 상기 클럭 버퍼(214)에 제공된다.
상기 클럭 카운터 회로(212)는 상기 CLKC 타이밍 신호의 초기 펄스수를 카운팅함으로써 초기 시간 주기를 측정한다. 도 10 의 상기 예시적인 클럭 카운터 회로(212)는 상기 CLKC 신호의 4개의 초기 펄스를 카운팅함으로써 상기 초기 시간 주기를 측정한다. 상기
Figure 112006035179083-pct00032
신호 또는 상기 어드레스 유효 신호(
Figure 112006035179083-pct00033
)의 하강 에지와 상기 CLKC 신호의 클럭 펄스(C4)의 상승 에지 사이의 시간 주기는 초기 상태로서 불린다. 상기 초기 상태 동안, 상기 메모리는 버스트 동작을 준비해야 한다. 상기 초기 상태는 어떤 수(N)를 포함하며, 여기서 클럭 펄스의 N=4이다. 물론, 다른 클럭 카운터 회로들이 사용될 수 있으며, 상기 클럭 카운터 회로(212)는 4개의 클럭 펄스를 세는 것에 제한되지 않는다. 상기
Figure 112006035179083-pct00034
신호의 하강 에지(304)는 상기 클럭 카운터 회로(212)를 리셋하여, 상기 회로(212)는 상기 CLKC 신호(그리고 따라서 CLK 신호)의 펄스수를 세기 시작한다. 상기
Figure 112006035179083-pct00035
신호의 하강 에지(304)는 상기 n-채널 트랜지스터(714) 및 상기 p-채널 트랜지스터들(716, 718)을 동작시킨다. 상기 제 6 래치(772)의 출력은 접지로 끌어당겨지고, 상기 STP 신호는 하이가 된다. 한 쌍의 신호(C0, C1)는 상기 제 2 및 제 4 래치들(740, 762)의 각각의 출력에 있다. 상기 신호(C0) 및 상기 C1 신호의 보수(complement)(
Figure 112006035179083-pct00036
)는 도 3 의 타이밍도에 도시된다. 상기 제 1 클럭 펄스(C0)의 상승 에지(308)이전에, 도 3 에 도시된 바와 같이, 상기 제 1 및 제 3 래치들(732, 760)의 각각의 출력은 로우이다. 상기 제 1 클럭 펄스(C0)의 상승 에지(308)는 상기
Figure 112006035179083-pct00037
신호가 하이가 되게 함으로써, 상기 트랜지스터들(716, 718 및 714)을 턴-오프 한다. 상기 클럭 카운터 회로(212)의 동작은 이 기술분야의 당업자들에게 명백해질 것이다. 또한, 상기 신호들(CLK(CLKC),
Figure 112006035179083-pct00038
, STP, C0 및
Figure 112006035179083-pct00039
)은 도 3 의 타이밍도에 예시된다.
도 3 에 도시된 바와 같이, 도 10 의 상기 클럭 카운터 회로(212)의 동작은 도 10 의 STP 신호가 상기 CLKC 신호의 클럭 펄스(C3)의 상승 에지(342)에서 로우가 되는 결과를 초래하여, 상기 클럭 버퍼(214)로부터 상기 CLKI 신호는 상기 CLKC 신호의 클럭 펄스(C4), 즉, 상기
Figure 112002039527361-pct00040
신호의 상승 에지 후의 상기 CLKC 신호의 제 5 펄스의 상승 에지(366)로부터 상기 CLKC 신호를 따라 동작하기 시작한다. 상기 STP 신호는 로우 상태에서 래치되고, 상기
Figure 112002039527361-pct00041
신호의 하강 에지가 상기 클럭 카운터 회로를 리셋할 때까지 로우를 유지할 것이다.
이제 도 11 을 참조하면, 도 11 은 도 2 의 상기 메모리(200)에 따른 예시적인 감지, 래치 및 출력 회로의 회로도이다. 상기 회로는 하이 데이터 워드의 비트 및 로우 데이터 워드의 비트에 대해 더 상세하게 예시된다. 상기 감지, 래치 및 출력 회로는 도 2 로부터, 제 1 일련의 감지 증폭기들(S/ALO(216)...S/ALM(220))의 감지 증폭기(S/ALM(220)), 제 2 일련의 감지 증폭기들(S/AHO(218)...S/AHM(222))의 감지 증폭기(S/AHM(222)), LATCHLO(224)와 LATCHHO(226)로 시작하고 LATCHLM (228)와 LATCHHM(230)으로 끝나는 일련의 래치들의 래치들(LATCHLM(228) 및 LATCHHM(230)), MO(232)로 시작하고 MM(234)으로 끝나는 일련의 데이터 다중화기들의 데이터 다중화기(MM(234)) 및 OUTBUFO(236)로 시작하고 OUTBUFM(238)으로 끝나는 일련의 출력 버퍼들의 출력 버퍼(OUTBUFM(238))를 포함한다. 바람직하게는, 상기 래치(LATCHLM(228))는 래치(810), 스위칭 로직으로 이용되는 p-채널 트랜지스터들(818, 820)과 n-채널 트랜지스터들(826, 828) 및 인버터(802)를 포함한다. 바람직하게는, 상기 래치(810)는 한 쌍의 인버터들(806, 808)을 포함한다. 바람직하게는, 상기 래치(LATCHHM(230))는 래치(816), 스위칭 로직으로 이용되는 p-채널 트랜지스터들(822, 824)과 n-채널 트랜지스터들(830, 832) 및 인버터(804)를 포함한다. 바람직하게는, 상기 래치(816)는 한 쌍의 인버터들(812, 814)를 포함한다. 바람직하게는, 상기 데이터 다중화기(MM(234))는 스위칭 로직으로 이용되는 p-채널 트랜지스터들(838, 840, 842, 844)과 n-채널 트랜지스터들(846, 848, 850, 852) 및 인버터들(834, 836)를 포함한다. 바람직하게는, 상기 출력 버퍼(OUTBUFM(238))는 AND 게이트(854), NOR 게이트(858), p-채널 트랜지스터(860), n-채널 트랜지스터(862) 및 인버터(856)를 포함한다.
상기 EQ 신호와 상기 LT 신호는 둘다 타이밍 제어 회로(210)에 의해 발생되어, 상기 제 1 일련의 감지 증폭기의 감지 증폭기(S/ALM) 및 상기 제 2 일련의 감지 증폭기의 감지 증폭기(S/AHM)에 제공된다. 상기 LD 신호는 상기 타이밍 제어 회로(210)에 의해 발생되어, 상기 래치들(LATCHLM(228) 및 LATCHHM(230))에 제공된다. 상기 제어 신호(A0)는 상기 어드레스 버퍼 블럭(208)에 의해 발생되어, 상기 데이터 다중화기(MM(234))에 제공된다. 바람직하게는, 상기 데이터 다중화기(MM(234))는 상기 제어 신호(A0)의 변화에 따라 로우 또는 하이 데이터 워드의 비트를 선택한다. 상기 출력 가능 신호(
Figure 112006035179083-pct00042
)는 상기 메모리(200)의 입력, 바람직하게는 외부 입력에서 인가되어, 상기 출력 버퍼(OUTBUFM(238))에서 수신된다. 상기 출력 버퍼(OUTBUFM(238))는 노드(864)에서 메모리의 하이 또는 로우 데이터 워드의 비트를 수신한다. 바람직하게는, 상기 출력 버퍼(238)는 상기 메모리(200)에 대한 외부 사용을 위해 상기 메모리(200)의 출력에서 상기
Figure 112006035179083-pct00043
신호에 응답하여, 다중-비트 데이터 워드 신호(DATA)의 하나의 비트(DATAM)를 생성시킨다. 전형적으로, 상기 DATA 신호는 상기 메모리(200)의 데이터 워드로서 어드레스가능한 일련의 코어 메모리 셀에 저장된 정보에 대응할 것이다. 바람직하게는, 상기 DATA 신호의 비트(DATAM)는 상기 제어 신호(A0) 및 상기
Figure 112006035179083-pct00044
신호에 따라 하이 데이터 워드 및 로우 데이터 워드의 비트 사이에서 바뀐다.
상기 클럭 카운터 회로(212)의 동작은 이 기술 분야의 당업자들에게 명백하게 될 것이다. 또한, 상기 신호들(EQ, LT, LD, A0, DATA 및
Figure 112002039527361-pct00045
)은 도 3 의 타이밍도에 예시된다. 상기 EQ 신호의 펄스는 상기 메모리(200)의 데이터 워드로서 어드레스가능한 코어 메모리 셀에 저장된 정보를 감지하여, 로우 데이터 워드의 비트와 하이 데이터 워드의 비트 각각에 엑세스하도록 동작시킨다. 로우가 되는 상기 EQ 신호는 상기 LT 신호의 펄스를 발생시킨다. 상기 LT 신호의 상승 에지는 상기 로우 데이터 워드의 비트를 감지 증폭기(S/ALM(220))내에 위치한 래치단안으로 그리고 상기 하이 데이터 워드의 비트를 감지 증폭기(S/AHM(222))내에 위치한 래치단안으로 이동시킨다. 상기 LT 신호의 하강 에지는 상기 로우 데이터 워드의 비트 및 상기 하이 데이터 워드의 비트를 각각의 감지 증폭기들(220, 222)에서 각각의 래치단에 래치하거나 저장한다. 상기 감지 증폭기들(220, 222)로부터 데이터 워드 비트들은 상기 LD 신호를 갖는 응용가능한 래치들(228, 230)에 로드될 것이다. 이후, 상기 래치된 데이터 워드 비트들은 상기 데이터 다중화기(MM(234))에서 상기 제어 신호(A0)에 의해 선택된다. 상기 제어 신호(A0)가 로우인 경우, S/ALM(220)으로부터 상기 로우 데이터 워드 비트는 선택될 것이다. 상기 제어 신호(A0)가 하이인 경우, S/AHM(222)으로부터 상기 하이 데이터 워드 비트는 선택될 것이다. 상기 노드(864)에서 상기 데이터 다중화기(MM(234))에 연결된 것은 출력 버퍼(OUTBUFM(238))이며, 이는 상기 출력 가능 신호(
Figure 112002039527361-pct00046
)와 보수(
Figure 112002039527361-pct00047
)를 수신하는 논리 게이트들(858, 854)을 포함한다. 상기
Figure 112002039527361-pct00048
신호가 하이일 때, 상기 트랜지스터들(860, 862)은 오프(off)이고, 상기 DATA 신호의 비트(DATAM)는 이용가능하거나 유효하지 않다. 상기
Figure 112002039527361-pct00049
신호가 로우일 때, 상기 출력 함수들은 동작가능이 되고, 상기 출력 버퍼(238)의 출력에서 생성된 상기 DATA 신호의 비트(DATAM)는 상기 데이터 다중화기(MM(234))에서 상기 제어 신호(A0)에 의해 선택되었던 상기 하이 또는 로우 데이터 워드와 동일하다.
메모리에서 특정 코어 셀 또는 셀들의 선택은 대응하는 다중-비트 주소를 요구하기 때문에, 상기 메모리(200)의 상기 초기 어드레스 신호(ADD) 및 상기 현재 어드레스 신호(ADDP)와 같은 어드레스들은 일반적으로 다중-비트 신호들임을 이해해야 한다. 그러나, 현재의 바람직한 실시예에서, 회로는 상기 다중-비트 어드레스 의 특정 비트를 참조하여 설명될 수 있다. 상기 회로에 의해 예시되는 개념을 다중-비트 구현들에 적용 및 확장하는 것은 이러한 경우에 이 기술 분야의 당업자들에게 명백해질 것이다. 이 기술 분야의 당업자들은 이러한 구현들이 병렬 구현들을 포함할 수 있다는 것을 높게 평가할 것이며, 하나의 비트에 대한 회로가 필요한 다중-비트 어드레스의 각각의 비트에 대해 병렬로 복사되는 경우를 포함한다. 다른 구현들은 상기 원하는 결과 또는 기능을 달성하기 위해 모든 또는 일부 다중 어드레스 비트들을 함께 보내는 것을 포함할 수 있다.
일 실시예에 있어서, 도 2 의 모든 구성요소들은 하나의 집적 회로 칩에 포함된다. 상기 예시적인 플래시 메모리 칩들에 대한 어드레스 및 제어 입력들은 메모리 밀도 및 인터페이스 구현들에 따른다는 것을 명심해야 한다. 상기 개시된 실시예들은 서로 다른 메모리 밀도와 작용하고 변형 어드레스 및 제어 입력 구성들을 덧붙여 인터페이스 구현들을 바꿀 수 있다는 것을 알 수 있을 것이다.
본원에서 이용되는 바와 같이, 상기 용어 엑세스는 넓게는 코어 셀 메모리 어레이에 있는 코어 셀들로부터 데이터의 검색 및/또는 감지를 나타내는 것으로 생각되며, 상기 코어 셀들은 바람직하게는 데이터 워드로서 어드레스가능이다. 상기 용어 엑세스는 메모리에서 하나 이상의 코어 셀들을 식별 및 도달하기 위해 어드레스를 디코더 또는 디코딩 로직으로 제공하는 것을 나타낼 수 있다. 유사하게, 상기 용어 엑세스는 또한, 감지 증폭기 회로에 의해 수행될 때, 메모리에서 하나 이상의 셀들로부터 바람직하게는 데이터 워드의 형태로, 데이터를 감지하는 것을 나타낼 수 있다. 바람직한 실시예에 있어서, 상기 엑세스는 또한 메모리에서 하나 이상의 코어 셀들로부터 바람직하게는 데이터 워드의 형태로, 데이터를 저장하는 것을 포함하여, 후속 엑세스는 이전의 엑세스로부터 데이터를 유지하는 동안 시작할 수 있다. 제 1 또는 초기 엑세스, 제 2 엑세스 및 후속 엑세스들은 본원에 설명되어 있다.
본원에서 이용되는 바와 같이, 상기 용어 변환 지연단은 넓게는 변환 동작을 갖는 지연단을 나타내는 것으로 생각된다. 변환 동작을 갖는 지연단은 예를 들어, 직렬로 위치한 인버터들의 홀수로 구현될 수 있다. 예를 들어, 3개의 인버터들을 포함하는 변환 지연단들은 본원에 설명되어 있으며, 도 6 에 예시되어 있다. 물론, 다른 지연단, 플립-플롭 또는 적절한 회로 구성요소가 이용될 수 있다.
상기 메모리(200)와 부가 회로를 설명하는 타이밍도는 예시적인 목적을 위한 것이고, 본원에서 설명된 실시예들에 대해서, 신호 펄스의 모든 지속시간은 시간의 길이를 나타내는 것이어서, 상기 신호 펄스는 적절한 방식으로 그들의 기능(들)을 달성하는데에 보증된다는 것을 이해해야 한다.
본원에서 이용되는 바, 상기 용어 현재의 어드레스는 넓게는 코어 메모리 셀에 또는 상기 코어 메모리 셀의 위치에 독특하게 대응하는 임의의 어드레스를 나타내는 것으로 생각된다. 예를 들어, 현재의 어드레스는 판독 동작에서 배타적으로 이용되는 판독 어드레스를 가리키고, 다른 경우에 현재의 어드레스는 판독 동작에서 이용될 수 있으며, 또한 쓰기 동작에 이용될 수 있는 어드레스를 가리킬 수 있다. 본원에 설명된 실시예들은 버스트 모드 판독 동작 및 구조를 나타낸다. 그러나, 상기 실시예들의 양상들은 코어 셀 메모리 데이터의 데이터 워드와 같은 데이 터를 판독하는 것을 제외한 동작들에 대해 적용될 수 있다.
본원에서 이용되는 바, 상기 용어들 및 구들, 로우, 논리 로우, 표명되지 않음(not asserted), 활성이 아님(not active) 및 비활성(inactvie)은 넓게는 디지털 신호의 논리 로우 값을 나타내는 것으로 생각되고 일반적으로 2진수 0(0)을 나타내는 것으로 이해된다.
본원에서 이용되는 바, 상기 용어들 및 구들, 하이, 논리 하이, 표명됨 및 활성은 넓게는 디지털 신호의 논리 하이 값을 나타내는 것으로 생각되고, 일반적으로 2진수 1(1)을 나타내는 것으로 이해된다.
본원에서 이용되는 바, 구, "B와 연결된 A"는 B에 바로 연결된 A 또는 하나 이상의 매개 요소를 통해 B와 바로 연결된 A를 의미하는 것으로 정의된다.
본원에서 이용되는 바, 상기 용어 사용자는 메모리에 엑세스하고자 하는 프로세서 또는 다른 구성요소 또는 엔티티를 나타내는 것으로 생각된다.
본 발명의 특정 실시예들이 도시되어 있고 설명되어 있으며, 변형들이 생길 수 있다. 예를 들어, 개별 트랜지스터(p-채널 및 n-채널)의 감지는 적절한 어플리케이션에서 반대로 될 수 있다. 도시된 회로들을 구성하는 트랜지스터들에 대한 채널 폭 대 길이 비를 특정하는 적절한 트랜지스터 크기(마이크로미터 또는 미크론으로 측정됨)는 도면들에서 생략되었다. 적절한 비는 설계 요구와, 회로 및 특정 실시예의 성능 요구의 구현에 이용되는 특정 집적 회로 제조 공정의 능력 및 제한에 따라 선택될 수 있음을 알 수 있을 것이다. 또한, 본원에 설명된 발명의 개념은 메모리 디바이스들을 제외한 회로들에 적용될 수 있다.
본원에서 이용되는 바, 상기 용어 신호는 넓게는 아날로그 또는 디지털 신호를 나타내며, 2가지 타입의 신호를 포함함을 이해해야 한다.
전술한 것으로부터, 현재의 바람직한 실시예들은 메모리에서 다수의 데이터 워드에 버스트 모드 엑세스를 제공하기 위해 버스트 모드 구조를 제공한다는 것을 볼 수 있다. 상기 버스트 모드 구조는 제 1 회로, 상기 제 1 회로에 연결된 제어 회로 및 상기 제어 회로에 의해 상기 제 1 회로에 선택적으로 연결된 데이터 버퍼를 포함한다. 상기 제 1 회로는 다수의 데이터 워드를 엑세스함으로써, 제 1 데이터 워드 및 제 2 데이터 워드의 초기 엑세스를 시작한다. 상기 제어 회로는 펄스를 갖는 타이밍 신호와 제 2 신호를 발생시킨다. 상기 제 2 신호는 상기 제 1 데이터 워드와 상기 제 2 데이터 워드의 초기 엑세스의 완료시 발생된다. 상기 제 1 회로에서는 상기 초기 엑세스가 이루어지고 다음에, 상기 제 2 신호와 타이밍 신호에 응답하여 상기 다수의 데이터 워드의 후속 엑세스가 뒤따른다. 상기 데이터 버퍼는 출력을 가지며, 상기 출력에서 제 1 데이터 워드를 생성하며, 상기 출력에서 초기 시간 주기를 따르는 타이밍 신호, 제 2 데이터 워드 및 후속 데이터 워드의 각각의 연속적인 펄스를 연속적으로 생성한다. 후속 데이터 워드는 다수의 데이터 워드의 후속 엑세스에 대응한다.
바람직한 실시예에 있어서, 상기 제 2 신호는 도 2 의 LT 신호를 포함한다. 물론, 다른 신호들은 적절한 때, 예시적인 LT 신호를 제외하고 이용될 수 있다. 바람직한 실시예에 있어서, 상기 타이밍 신호는 CLK 신호와 CLKI 신호 둘다를 포함한다. 물론, 예시적인 CLK 신호와 CLKI 신호를 제외한 다른 신호들은 적절한 때, 타 이밍 신호에 이용될 수 있다.
본원에서 이용되는 바, 상기 용어 제 1 회로는 넓게는 메모리로부터의 데이터, 바람직하게는 데이터 워드 형태의 데이터에 엑세스하기 위한 회로를 나타내는 것으로 생각된다. 예를 들어, 바람직한 실시예에 있어서, 상기 제 1 회로는 도 2 의 메모리(200)의 S/ALO(216)로 시작하고 S/ALM(220)으로 끝나는 제 1 일련의 감지 증폭기와 S/AHO(218)로 시작하고 S/AHM(222)로 끝나는 제 2 일련의 감지 증폭기를 포함한다.
본원에서 이용되는 바, 상기 용어 제어 회로는 넓게는 본원에 설명된 현재의 바람직한 실시예들에 따른 다양한 버스트 모드 엑세스 기능을 수행하기 위해 다양한 신호들을 발생 및 생성시키기 위한 회로를 나타내는 것으로 생각된다. 상기 신호들은 바람직하게는 타이밍 신호들을 포함한다. 어떤 실시예에 있어서, 상기 제어 회로는 상기 메모리에 대한 외부 타이밍 신호를 수신하고, 외부 타이밍 신호로부터 외부 타이밍 신호들을 생성시킨다. 다른 실시예에 있어서, 외부 타이밍 신호들은 상기 제어 회로에 의해 바로 수신되지 않는다. 상기 제어 회로는 본원에 설명된 많은 다양한 회로를 포함할 수 있다. 예를 들어, 상기 제어 회로는 바람직하게는 도 2 의 상기 메모리(200)의 타이밍 제어 회로(210)를 포함한다. 다른 바람직한 실시예에 있어서, 상기 제어 회로는 도 2 의 메모리(200)의 클럭 버퍼(214) 뿐만 아니라 타이밍 제어 회로(210)를 포함한다. 바람직한 실시예에 따른 또다른 실시예에 있어서, 상기 제어 회로는 도 2 의 메모리(200)의 타이밍 제어 회로(210), 클럭 버 퍼(214) 및 클럭 카운터 회로(212)를 포함한다.
본원에서 이용되는 바, 상기 용어 데이터 버퍼는 넓게는 다른 회로로의 데이터의 삽입 또는 다른 회로로부터의 데이터의 검색을 용이하게 하는 인터페이스 회로를 나타내는 것으로 생각된다. 상기 데이터 버퍼는 예를 들어, 출력 버퍼, 입력 버퍼를 포함할 수 있다. 출력 버퍼는 출력 회로를 포함하고, 입력 버퍼는 입력 버퍼를 포함할 수 있다. 예를 들어, 바람직한 실시예에 있어서, 상기 데이터 버퍼는 도 2 의 상기 메모리(200)의 OUTBUF0(236)로 시작하고 OUTBUFM(238)로 끝나는 일련의 출력 버퍼를 포함한다.
바람직하게는, 상기 버스트 모드 구조는 또한 클럭 카운터 회로를 포함한다. 상기 클럭 카운터 회로는 제어 회로에 연결되며, 상기 타이밍 신호의 초기 펄스 수를 카운팅함으로써 초기 시간 주기를 측정한다.
바람직하게는, 상기 버스트 모드 구조는 또한 어드레스 버퍼 회로를 포함한다. 상기 어드레스 버퍼 회로는 상기 제어 회로에 그리고 상기 제어 회로에 응답하여 연결된다. 상기 어드레스 버퍼 회로는 초기 어드레스에 대해 후속 어드레스를 발생시키기 위해 제 1 데이터 워드 및 제 2 데이터 워드에 대응하는 초기 어드레스를 증분한다. 바람직하게는, 상기 제 1 회로는 초기 엑세스를 따르는 다수의 데이터 워드에 엑세스하기 위해 상기 후속 어드레스를 이용한다.
또한, 상기 현재의 바람직한 실시예들은 메모리에서 다수의 데이터 워드에 대해 버스트 모드 엑세스를 제공하기 위해 버스트 모드 구조를 제공한다. 상기 버스트 모드 구조는 제어 회로, 제 1 일련의 감지 증폭기, 제 2 일련의 감지 증폭기, 어드레스 버퍼 회로 및 래치 회로를 포함한다. 상기 제 1 일련의 감지 증폭기들은 상기 제어 회로에 연결되어, 다수의 데이터 워드의 제 1 일련의 데이터 워드에 엑세스한다. 상기 제 1 일련의 데이터 워드는 제 1 데이터 워드의 초기 엑세스으로 시작하고, 제 3 데이터 워드의 제 2 엑세스와 상기 제어 회로에 응답하여 다수의 데이터 워드의 상기 제 1 일련의 데이터 워드의 후속 엑세스로 계속하는 상기 제 1 일련의 감지 증폭기들에 의해 한번에 하나의 데이터 워드에 엑세스된다. 상기 제 2 일련의 감지 증폭기들은 제어 회로에 연결되어, 다수의 데이터 워드의 제 2 일련의 데이터 워드에 엑세스한다. 상기 제 2 일련의 데이터 워드는 제 2 데이터 워드의 초기 엑세스로 시작하고, 제 4 데이터 워드의 제 2 엑세스와 상기 제어 회로에 응답하여 다수의 데이터 워드의 상기 제 2 일련의 데이터 워드의 후속 엑세스로 계속하는 상기 제 2 일련의 감지 증폭기들에 의해 한번에 하나의 데이터 워드에 엑세스된다. 상기 어드레스 버퍼 회로는 상기 제어 회로에 그리고 상기 제어 회로에 응답하여 연결된다. 상기 어드레스 버퍼 회로는 초기 어드레스에 대한 후속 어드레스를 발생시키기 위해 상기 제 1 데이터 워드 및 상기 제 2 데이터 워드에 대응하는 초기 어드레스를 증분한다. 상기 제 1 일련의 감지 증폭기 및 상기 제 2 일련의 감지 증폭기는 상기 다수의 데이터 워드에 엑세스하기 위해 후속 어드레스를 이용한다.
상기 래치 회로는 상기 제어 회로에 연결되고 상기 제어 회로에 의해 상기 제 1 일련의 감지 증폭기 및 상기 제 2 일련의 감지 증폭기에 선택적으로 연결된다. 상기 래치 회로는 상기 제 1 일련의 데이터 워드 및 상기 제 2 일련의 데이터 워드를 저장한다. 상기 제어 회로는 상기 제 1 일련의 감지 증폭기 및 상기 제 2 일련의 감지 증폭기로부터 각각 상기 래치 회로로 상기 제 1 일련의 데이터 워드 및 상기 제 2 일련의 데이터 워드의 전송을 목적으로 한다. 상기 제어 회로는 상기 초기 엑세스로부터 상기 래치 회로로 상기 제 1 데이터 워드 및 상기 제 2 데이터 워드의 전송 완료에 응답하여 상기 제 3 데이터 워드 및 상기 제 4 데이터 워드의 제 2 엑세스를 발생시킨다.
본원에서 이용되는 바, 상기 항목 래치 회로는 넓게는 하나 이상의 래치들을 포함하는 하나 이상의 회로를 나타내는 것으로 생각된다. 예를 들어, 바람직한 실시예에 있어서, 상기 래치 회로는 도 2 의 상기 메모리(200)의 LATCHLO(224)와 LATCHHO(226)으로 시작하고, LATCHLM(228)와 LATCHHM(230)으로 끝나는 일련의 래치들을 포함한다.
본원에서 이용되는 바, 상기 항목 래치는 일시적 데이터 저장 요소를 나타내는 것으로 생각된다. 일시적 저장 요소는 예를 들어, 한 쌍의 인버터(본원에 설명 및 예시된) 또는 D-타입 플립-플롭과 같은 플립-플롭으로 구현될 수 있다.
바람직하게는, 상기 버스트 모드 구조는 또한 어드레스 유효 버퍼를 포함한다. 상기 어드레스 유효 버퍼는 입력을 가지며, 상기 어드레스 버퍼 회로에 연결된다. 상기 어드레스 유효 버퍼는 초기 어드레스에 응답하여 상기 버스트 모드 구조의 초기 상태를 시작한다.
바람직하게는, 상기 버스트 모드 구조는 또한 상기 래치 회로로부터 데이터 워드를 선택하기 위해 스위칭 회로를 포함한다. 바람직하게는, 상기 스위칭 회로는 상기 데이터 워드가 제 1 일련의 데이터 워드 중 하나인지 제 2 일련의 데이터 워드 중 하나인지에 따라 상기 데이터 워드를 선택한다. 바람직하게는, 상기 스위칭 회로는 제어 신호의 변화에 따라 데이터 워드를 선택한다. 바람직하게는, 상기 제어 신호는 상기 초기 어드레스의 최하위 비트이다.
본원에서 이용되는 바, 상기 용어 스위칭 회로는 넓게는 입력 A와 입력 B의 값들 사이에서 출력 C의 값을 토글하는데 이용되는 임의의 다양한 스위칭 메커니즘을 나타내는 것으로 생각된다. 데이터 다중화기는 2 대 1 스위칭 회로로서 구성될 수 있다. 예를 들어, 바람직한 실시예에 있어서, 상기 스위칭 회로는 도 2 의 상기 메모리(200)의 M0(232)로 시작하고 MM(234)으로 끝나는 일련의 데이터 다중화기를 포함한다.
바람직하게는, 상기 버스트 모드 구조는 또한 데이터 버퍼, 클럭 버퍼 및 클럭 카운터 회로를 포함한다. 상기 데이터 버퍼는 출력을 가지며, 상기 스위칭 회로에 연결된다. 상기 클럭 버퍼는 펄스를 갖는 타이밍 신호를 발생시키며, 상기 클럭 버퍼에 연결된 클럭 카운터 회로는 상기 타이밍 신호의 초기 펄스수를 카운팅함으로써 초기 시간 주기를 측정한다. 상기 데이터 버퍼는 바람직하게는 초기 시간 주기를 따르는 상기 타이밍 신호 각각의 연속 펄스를 가지고, 상기 출력에서 제 2 데이터 워드, 제 3 데이터 워드, 제 4 데이터 워드 및 후속 데이터 워드를 연속적으로 발생시킨다. 상기 후속 데이터 워드는 상기 다수의 데이터 워드의 제 1 일련의 데이터 워드와 제 2 일련의 데이터 워드에 대응한다.
또한, 상기 현재의 바람직한 실시예들은 메모리에서 다수의 데이터 워드에 버스트 모드 엑세스를 제공하는 방법을 제공한다. 초기 시간 주기는 타이밍 신호의 초기 펄스수를 카운팅함으로써 초기 어드레스에 응답하여 측정된다. 상기 초기 시간 주기내에서, 제 1 데이터 워드와 제 2 데이터 워드는 상기 초기 어드레스와 엑세스되고, 제 2 신호는 후속하여 발생되고, 상기 초기 어드레스는 제 2 어드레스를 발생시키기 위해 증분되고, 그리고 제 2 데이터 워드와 제 4 데이터 워드는 상기 제 2 신호에 응답하여 상기 제 2 어드레스와 엑세스된다. 바람직하게는, 상기 제 1 데이터 워드와 상기 제 2 데이터 워드는 상기 제 2 신호에 응답하여 저장된다. 상기 초기 시간 주기다음에, 상기 제 1 데이터 워드는 상기 타이밍 신호의 제 1 펄스에 응답하여 상기 메모리의 출력에서 생성되며, 상기 제 2 데이터 워드는 상기 타이밍 신호의 제 2 펄스에 응답하여 상기 메모리의 출력에서 생성된다.
또한, 상기 현재의 바람직한 실시예들은 메모리에서 다수의 데이터 워드에 버스트 모드 엑세스를 제공하는 방법을 제공한다. 바람직하게는, 상기 다수의 데이터 워드는 상기 메모리의 다수의 코어 메모리 셀에 저장된다. 초기 시간 주기는 타이밍 신호의 초기 펄스수를 카운팅함으로써 초기 어드레스에 응답하여 측정된다. 상기 초기 시간 주기내에서, 제 1 데이터 워드와 제 2 데이터 워드는 상기 초기 어드레스와 엑세스되고, 제 2 신호는 후속하여 발생되고, 상기 초기 어드레스는 제 2 어드레스를 발생시키기 위해 증분되고, 상기 제 1 데이터 워드와 상기 제 2 데이터 워드는 상기 제 2 신호에 응답하여 저장되고, 그리고 제 3 데이터 워드와 제 4 데이터 워드는 상기 제 2 신호에 응답하여 상기 제 2 어드레스와 엑세스된다. 상기 초기 시간 주기다음에, 상기 제 1 데이터 워드는 상기 타이밍 신호의 제 1 펄스에 응답하여 상기 메모리의 출력에서 생성되며, 상기 제 3 및 제 4 데이터 워드는 상기 타이밍 신호의 상기 제 2 펄스에 응답하여 저장된다. 상기 타이밍 신호의 연속 펄스에 대해, 후속 어드레스는 상기 타이밍 신호의 2개의 펄스마다 발생되고, 2개의 데이터 워드는 상기 타이밍 신호의 2개의 펄스마다 모든 후속 어드레스에 대해 엑세스되고, 2개의 데이터 워드는 상기 타이밍 신호의 2개의 펄스마다 저장되고, 그리고 하나의 데이터 워드는 상기 타이밍 신호의 펄스마다 상기 메모리의 출력에서 생성된다.
본원에 설명된 방법의 단계들은 상기 설명된 동작과 일치된 임의의 순서로 수행될 수 있음을 이해해야 한다.
전술한 상세한 설명은 본 발명이 취할 수 있는 많은 형태들 중 단지 몇개만을 설명하였다. 따라서, 전술한 상세한 설명은 제한한다기 보다는 오히려 예시적인 것으로 생각되며, 하기의 청구항이 본 발명의 정신과 범위를 한정하는 것으로 생각되는 모든 등가물들을 포함한다는 것을 이해해야 한다. 따라서, 본 발명의 정신과 범위내에 있는 모든 이러한 변형들 및 수정들은 첨부된 청구항들에 포함되는 것으로 의도된다.

Claims (16)

  1. 메모리에서 다수의 데이터 워드에 버스트 모드 엑세스를 제공하기 위한 버스트 모드 구조- 이 구조는:
    제 1 데이터 워드와 제 2 데이터 워드의 초기 엑세스로 시작하는 다수의 데이터 워드에 엑세스하기 위한 제 1 회로와;
    상기 제 1 회로에 연결되어 있으며, 펄스를 갖는 타이밍 신호를 발생시키는 제어 회로와; 그리고
    출력을 가지며, 상기 제어 회로에 의해 상기 제 1 회로에 선택적으로 연결된 데이터 버퍼를 포함하며, 여기서 상기 데이터 버퍼는 상기 출력에서 상기 제 1 데이터 워드를 생성하고 상기 출력에서 초기 시간 주기를 따르는 상기 타이밍 신호, 상기 제 2 데이터 워드 및 후속 데이터 워드의 각각의 연속 펄스로 상기 다수의 데이터 워드의 후속 엑세스에 대응하는 후속 데이터 워드를 연속적으로 생성하며 -에 있어서,
    상기 제어 회로는 상기 제 1 데이터 워드와 상기 제 2 데이터 워드의 초기 엑세스의 완료시 제 2 신호를 발생시키고; 그리고
    상기 제 1 회로는 상기 제 2 신호와 상기 타이밍 신호에 응답하는 상기 다수의 데이터 워드의 후속 엑세스와 함께 상기 초기 엑세스를 따르도록 된 것을 특징으로 하는 버스트 모드 구조.
  2. 제 1 항에 있어서, 상기 타이밍 신호의 초기 펄스수를 카운트하여 초기 시간 주기를 측정하도록, 상기 제어 회로에 연결된 클럭 카운터 회로를 더 포함하는 것을 특징으로 하는 버스트 모드 구조.
  3. 제 1 항에 있어서, 상기 제어회로에 연결되고 그리고 상기 제어회로에 응답하여, 상기 초기 어드레스에 후속 어드레스를 발생시키기 위해 상기 제 1 데이터 워드와 상기 제 2 데이터 워드에 대응하는 초기 어드레스를 증분시키는 어드레스 버퍼 회로를 더 포함하며, 여기서 상기 제 1 회로는 상기 후속 어드레스를 이용하여 상기 초기 엑세스 후에 상기 다수의 데이터 워드에 엑세스하는 것을 특징으로 하는 버스트 모드 구조.
  4. 제 1 항에 있어서, 상기 다수의 데이터 워드는 상기 메모리의 다수의 코어 메모리 셀에 저장되는 것을 특징으로 하는 버스트 모드 구조.
  5. 제 1 항에 있어서,
    상기 다수의 데이터 워드의 제 1 일련의 데이터 워드에 엑세스하기 위한 제 1 일련의 감지 증폭기들과, 여기서 상기 제 1 일련의 감지 증폭기는 상기 제어 회로에 연결되며, 상기 제 1 일련의 데이터 워드는 제 1 데이터 워드의 초기 엑세스로 시작하고, 제 3 데이터 워드의 제 2 엑세스 및 상기 제어 회로에 응답하여 상기 다수의 데이터 워드의 상기 제 1 일련의 데이터 워드의 후속 엑세스로 계속되면서 상기 제 1 일련의 감지 증폭기에 의해 한번에 하나의 데이터 워드에 엑세스되고;
    상기 다수의 데이터 워드의 제 2 일련의 데이터 워드에 엑세스하기 위한 제 2 일련의 감지 증폭기와, 여기서 상기 제 2 일련의 감지 증폭기는 상기 제어 회로에 연결되며, 상기 제 2 일련의 데이터 워드는 제 2 데이터 워드의 상기 초기 엑세스로 시작하고, 제 4 데이터 워드의 제 2 엑세스 및 상기 제어 회로에 응답하여 상기 다수의 데이터 워드의 상기 제 2 일련의 데이터 워드의 후속 엑세스로 계속되면서 상기 제 2 일련의 감지 증폭기에 의해 한번에 하나의 데이터에 엑세스되고;
    상기 제어 회로에 연결되고 그리고 상기 제어 회로에 응답하여, 상기 초기 어드레스에 후속 어드레스를 발생시키기 위해 상기 제 1 데이터 워드와 상기 제 2 데이터 워드에 대응하는 초기 어드레스를 증분시키는 어드레스 버퍼 회로와, 여기서 상기 제 1 일련의 감지 증폭기와 상기 제 2 일련의 감지 증폭기는 상기 다수의 데이터 워드에 엑세스하기 위해 후속 어드레스를 이용하고; 그리고
    상기 제어 회로에 연결되고, 상기 제 1 일련의 데이터 워드와 상기 제 2 일련의 데이터 워드를 저장하기 위해 상기 제어 회로에 의해 상기 제 1 일련의 감지 증폭기와 상기 제 2 일련의 감지 증폭기에 선택적으로 연결되는 래치 회로를 포함하며,
    상기 제어 회로는 상기 제 1 일련의 감지 증폭기와 상기 제 2 일련의 감지 증폭기 각각으로부터 상기 래치 회로로 상기 제 1 일련의 데이터 워드 및 상기 제 2 일련의 데이터 워드의 전송이 이루어지게 하며,
    상기 제어 회로는 상기 초기 엑세스로부터 상기 래치 회로로의 상기 제 1 데이터 및 제 2 데이터의 전송 완료에 응답하여 제 3 데이터 워드와 제 4 데이터 워드의 제 2 엑세스를 발생시키는 것을 특징으로 하는 버스트 모드 구조.
  6. 제 5 항에 있어서, 입력을 갖고 그리고 상기 어드레스 버퍼 회로에 연결되며, 상기 초기 어드레스에 응답하여 버스트 모드 구조의 초기 상태를 시작하도록 된 어드레스 유효 버퍼를 더 포함하는 것을 특징으로 하는 버스트 모드 구조.
  7. 제 5 항에 있어서, 상기 데이터 워드가 상기 제 1 일련의 데이터 워드 중 하나인지 또는 상기 제 2 일련의 데이터 워드 중 하나인지에 따라 상기 래치 회로로부터 데이터 워드를 선택하기 위한 스위칭 회로를 더 포함하는 것을 특징으로 하는 버스트 모드 구조.
  8. 제 5 항에 있어서, 제어 신호의 변화에 따라 상기 래치 회로로부터 데이터 워드를 선택하기 위한 스위칭 회로를 더 포함하며, 상기 제어 신호는 상기 초기 어드레스의 최하위 비트인 것을 특징으로 하는 버스트 모드 구조.
  9. 제 5 항에 있어서,
    상기 래치 회로로부터 데이터 워드를 선택하기 위한 스위칭 회로와; 그리고
    출력을 갖고 그리고 상기 스위칭 회로에 연결된 데이터 버퍼를 더 포함하며, 상기 데이터 버퍼는 상기 제 1 데이터 워드, 상기 제 2 데이터 워드, 상기 제 3 데이터 워드, 상기 제 4 데이터 워드 및 상기 출력에서 후속 데이터 워드를 선택적으로 발생시키며, 상기 후속 데이터 워드는 상기 다수의 데이터 워드의 상기 제 1 일련의 데이터 워드와 상기 제 2 일련의 데이터 워드에 대응하는 것을 특징으로 하는 버스트 모드 구조.
  10. 제 9 항에 있어서,
    펄스를 갖는 타이밍 신호를 발생시키기 위한 클럭 버퍼와; 그리고
    상기 클럭 버퍼에 연결되며, 다수의 타이밍 신호의 초기 펄스수를 카운팅하여, 초기 시간 주기를 측정하는 클럭 카운터 회로를 더 포함하며,
    상기 데이터 버퍼는 초기 시간 주기를 따르는 상기 타이밍 신호의 각각의 연속 펄스와 함께 상기 제 2 데이터 워드, 상기 제 3 데이터 워드, 상기 제 4 데이터 워드 및 후속 데이터 워드를 출력에서 연속적으로 생성하는 것을 특징으로 하는 버스트 모드 구조.
  11. 제 5 항에 있어서, 상기 다수의 데이터 워드는 상기 메모리의 다수의 코어 메모리 셀에 저장되는 것을 특징으로 하는 버스트 모드 구조.
  12. 메모리에서, 다수의 데이터 워드에 버스트 모드 엑세스를 제공하는 방법- 이 방법은:
    초기 어드레스로 제 1 데이터 워드 및 제 2 데이터 워드에 엑세스하는 단계와;
    제 2 신호를 발생시키는 단계와;
    제 2 어드레스를 발생시키기 위해 상기 초기 어드레스를 증분하는 단계와;
    제 2 어드레스로 제 3 데이터 워드 및 제 4 데이터 워드에 엑세스하는 단계와; 그리고
    초기 시간 주기 다음에:
    타이밍 신호의 제 1 펄스에 응답하여 상기 메모리의 출력에서 상기 제 1 데이터 워드를 생성시키는 단계와; 그리고
    타이밍 신호의 제 2 펄스에 응답하여 상기 메모리의 출력에서 상기 제 2 데이터 워드를 생성하는 단계를 포함하며 -에 있어서,
    상기 제 2 신호는 상기 제 1 데이터 워드와 상기 제 2 데이터 워드의 상기 초기 엑세스의 완료시 발생되고;
    상기 제 3 데이터 워드와 제 4 데이터 워드에 엑세스하는 단계는 상기 제 2 신호에 응답하고; 그리고
    상기 초기 시간 주기는 상기 타이밍 신호의 초기 펄스수를 카운팅함으로써 측정되는 것을 특징으로 하는 버스트 모드 엑세스 제공 방법.
  13. 제 12 항에 있어서,
    상기 초기 시간 주기 내에서:
    상기 제 2 신호에 응답하여 상기 제 1 데이터 워드와 상기 제 2 데이터 워드를 저장하는 단계를 더 포함하는 것을 특징으로 하는 버스트 모드 엑세스 제공 방법.
  14. 제 12 항에 있어서, 상기 다수의 데이터 워드는 상기 메모리의 다수의 코어 메모리 셀에 저장되는 것을 특징으로 하는 버스트 모드 엑세스 제공 방법.
  15. 제 12 항에 있어서,
    상기 초기 시간 주기 다음에:
    상기 타이밍 신호의 제 3 및 제 4 펄스에 응답하여 상기 제 3 데이터 워드 및 상기 제 4 데이터 워드를 저장하는 단계와; 그리고
    상기 타이밍 신호의 연속 펄스에 대해서:
    상기 타이밍 신호의 2개의 펄스마다 후속 어드레스를 발생시키는 단계와;
    상기 타이밍 신호의 2개의 펄스마다 모든 후속 어드레스에 대한 2개의 데이터 워드에 엑세스하는 단계와;
    상기 타이밍 신호의 2개의 펄스마다 2개의 데이터 워드를 저장하는 단계와;
    상기 타이밍 신호의 펄스마다 상기 메모리의 출력에서 하나의 데이터 워드를 생성시키는 단계를 더 포함하는 것을 특징으로 하는 버스트 모드 엑세스 제공 방법.
  16. 제 15 항에 있어서, 상기 다수의 데이터 워드는 상기 메모리의 다수의 코어 메모리에 저장되는 것을 특징으로 하는 버스트 모드 엑세스 제공 방법.
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