JPS61267993A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPS61267993A JPS61267993A JP60296929A JP29692985A JPS61267993A JP S61267993 A JPS61267993 A JP S61267993A JP 60296929 A JP60296929 A JP 60296929A JP 29692985 A JP29692985 A JP 29692985A JP S61267993 A JPS61267993 A JP S61267993A
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- XEBWQGVWTUSTLN-UHFFFAOYSA-M phenylmercury acetate Chemical compound CC(=O)O[Hg]C1=CC=CC=C1 XEBWQGVWTUSTLN-UHFFFAOYSA-M 0.000 abstract 1
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【産業上の利用分野〕
本発明は半導体メモリに関し、特にデータ読み出し回路
部の改良に関する。
部の改良に関する。
半導体メモリにおいて、アドレス信号によって選択され
たメモリセルからの読み出しデータは、基本的には、セ
ンスアンプで増幅され、データ出力制御回路へ供給され
る。データ出力制御回路は読み出しデータにもとづく出
力データをデータ出力端子に発生する。
たメモリセルからの読み出しデータは、基本的には、セ
ンスアンプで増幅され、データ出力制御回路へ供給され
る。データ出力制御回路は読み出しデータにもとづく出
力データをデータ出力端子に発生する。
消費電力の低減のために、メモリセルの選択時間および
センスアンプの活性化時間を短くすることが行なわれて
いる。センスアンプが非活性化状態に移行しても、出力
データはデータ出力端子に発生され続ける必要がある。
センスアンプの活性化時間を短くすることが行なわれて
いる。センスアンプが非活性化状態に移行しても、出力
データはデータ出力端子に発生され続ける必要がある。
この目的のために、センスアンプとデータ出力制御回路
との間にデータ２ツチ回路が設けられている。デークラ
ッチ回路はセンスアンプの出力信号をラッチし、そのラ
ッチデータをデータ出力制御回路に供給する。したがっ
て、センスアンプが非活性状態になっても、データ出力
制御回路は選択されたメモリセルに格納されていたデー
タを受けることになプ、データ出力端子から出力データ
が得られる。
との間にデータ２ツチ回路が設けられている。デークラ
ッチ回路はセンスアンプの出力信号をラッチし、そのラ
ッチデータをデータ出力制御回路に供給する。したがっ
て、センスアンプが非活性状態になっても、データ出力
制御回路は選択されたメモリセルに格納されていたデー
タを受けることになプ、データ出力端子から出力データ
が得られる。
しかしながら、ラッチ回路の存在は、同回路がセンスア
ンプの出力を読み出しデータとしてラッチし、その結果
にもとづいてデータ出力制御回路を駆動するに要する時
間を生じさせるという結果をもたらす。このため、デー
タ読み出し時間（アドレス入力時点から出力データ発生
時までの時間）が長くなり、データ読み出し動作の高速
化が阻害される。
ンプの出力を読み出しデータとしてラッチし、その結果
にもとづいてデータ出力制御回路を駆動するに要する時
間を生じさせるという結果をもたらす。このため、デー
タ読み出し時間（アドレス入力時点から出力データ発生
時までの時間）が長くなり、データ読み出し動作の高速
化が阻害される。
本発明の目的は、データ読み出し動作が高速化された半
導体メモリを提供することにある。
導体メモリを提供することにある。
本発明による半導体メモリは、メモリセルから読み出さ
れたデータを増幅するセンスアンプと、前記センスアン
プの出力信号をラッチするデータラッチ回路と、前記デ
ータラッチ回路の出力信号および前記センスアンプの出
力信号のいずれか一方を制御信号に応答して選択し出力
するスイッチング回路と、前記スイッチング回路の出力
信号にもとづく信号をデータ出力端子に供給する出力制
御回路とを有する。
れたデータを増幅するセンスアンプと、前記センスアン
プの出力信号をラッチするデータラッチ回路と、前記デ
ータラッチ回路の出力信号および前記センスアンプの出
力信号のいずれか一方を制御信号に応答して選択し出力
するスイッチング回路と、前記スイッチング回路の出力
信号にもとづく信号をデータ出力端子に供給する出力制
御回路とを有する。
スイッチング回路は、センスアンプの出力信号をデータ
ラッチ回路を介することなく出方制御回路へ導くための
バイパス機能をもっている。したがって、出力制御回路
は、実質的な時間経過なしにセンスアンプの出力信号に
応答する。センスアンプの出力はデータラッチ回路にも
供給されラッチされる。スイッチング回路は、その後、
選択すべき信号をデータラッチ回路の出方信号に切換え
る。よって、本発明による半導体メモリでは、データ読
み出し動作がよプ高速化されると共に１消費電力の低減
化のためにセンスアンプが非活性化状態に移行しても出
力データは保持される。
ラッチ回路を介することなく出方制御回路へ導くための
バイパス機能をもっている。したがって、出力制御回路
は、実質的な時間経過なしにセンスアンプの出力信号に
応答する。センスアンプの出力はデータラッチ回路にも
供給されラッチされる。スイッチング回路は、その後、
選択すべき信号をデータラッチ回路の出方信号に切換え
る。よって、本発明による半導体メモリでは、データ読
み出し動作がよプ高速化されると共に１消費電力の低減
化のためにセンスアンプが非活性化状態に移行しても出
力データは保持される。
以下、図面を参照しながら本発明の詳細な説明するが、
その前に本発明の理解を容易にするために従来の半導体
メモリの構成を図面によシ説明しよう。
その前に本発明の理解を容易にするために従来の半導体
メモリの構成を図面によシ説明しよう。
第１６図に従来の半導体メモリのブロック図を示す。外
部信号としてのアドレス信号Ａｉ（ｉ＝ ０ 。
部信号としてのアドレス信号Ａｉ（ｉ＝ ０ 。
・”ｙ”）ｔチップセレクト信号Ｃ８，入力データ信号
ＤＩＮおよびライトイネーブル信号ＷＥは入カパソフア
６０１，６０２，６０３および６１２にそれぞれ供給さ
れる。ＸおよびＹアドレスデコーダ６０５および６０６
は、アドレスバッファ信号ＡＩ’、ＡＩ’およびチップ
セレクトバッファ信号Ｃ８′に応答してＸおよびＹアド
レス信号Ｘｉ、Ｙｊを発生する。クロック発生回路６０
４は、アドレス変化検知信号ψｉおよびチップセレクト
変化検知信号φＣＳに応答して、ワード線ドライバ活性
化信号ψＸ、センスイネーブル信号ψＳおよびデータラ
ッチ信号ψＬを発生する。これら信号ψＸ、ψ８および
ψＬは、第１７図に示すように、この順番に従って所定
の時間遅延をもって発生され、はぼ同時に停止する。ワ
ード線ドライバ６０７はＸデコード信号Ｘｉおよび活性
化信号ψＸに応答してメモリセルア訃すックス６０９内
の一つのワード線を選択する。これによって、選択され
たワード線につながったメモリセルからデータが読み出
される。このとき、Ｙデコード信号Ｙｉによってマトリ
ックス６０９内の一つのビット線が選択されているので
、選択されたワードおよびビット線の交点に配置された
メモリセルのデータが、マトリックス６０９内の図示し
なイセンスアン７’に供給される。センスアンプは、信
号ψＸの後に発生されるセンスイネーブル信号φＳＫよ
って活性化され、選択されたメモリセルのデータを増幅
する。この増幅信号が第１６図に読み出しデータＲＢと
して示されている。活性化信号φＸおよびセンスイネー
ブル信号φＳは、第１７図から明らかなように、パルス
信号として示されている。したがって、メモリセルの選
択およびセンスアンプの活性化は読み出し動作の１サイ
クル期間中の一部期間のみに行なわれる。この結果、消
費電力が低減される。
ＤＩＮおよびライトイネーブル信号ＷＥは入カパソフア
６０１，６０２，６０３および６１２にそれぞれ供給さ
れる。ＸおよびＹアドレスデコーダ６０５および６０６
は、アドレスバッファ信号ＡＩ’、ＡＩ’およびチップ
セレクトバッファ信号Ｃ８′に応答してＸおよびＹアド
レス信号Ｘｉ、Ｙｊを発生する。クロック発生回路６０
４は、アドレス変化検知信号ψｉおよびチップセレクト
変化検知信号φＣＳに応答して、ワード線ドライバ活性
化信号ψＸ、センスイネーブル信号ψＳおよびデータラ
ッチ信号ψＬを発生する。これら信号ψＸ、ψ８および
ψＬは、第１７図に示すように、この順番に従って所定
の時間遅延をもって発生され、はぼ同時に停止する。ワ
ード線ドライバ６０７はＸデコード信号Ｘｉおよび活性
化信号ψＸに応答してメモリセルア訃すックス６０９内
の一つのワード線を選択する。これによって、選択され
たワード線につながったメモリセルからデータが読み出
される。このとき、Ｙデコード信号Ｙｉによってマトリ
ックス６０９内の一つのビット線が選択されているので
、選択されたワードおよびビット線の交点に配置された
メモリセルのデータが、マトリックス６０９内の図示し
なイセンスアン７’に供給される。センスアンプは、信
号ψＸの後に発生されるセンスイネーブル信号φＳＫよ
って活性化され、選択されたメモリセルのデータを増幅
する。この増幅信号が第１６図に読み出しデータＲＢと
して示されている。活性化信号φＸおよびセンスイネー
ブル信号φＳは、第１７図から明らかなように、パルス
信号として示されている。したがって、メモリセルの選
択およびセンスアンプの活性化は読み出し動作の１サイ
クル期間中の一部期間のみに行なわれる。この結果、消
費電力が低減される。
センスアンプの非活性化は、読み出しデータＲＢを消滅
させるが、ラッチ回路６１０によって読み出しデータＲ
ＢはラッチデータＬＢとして保持されている。データＲ
Ｂはセンスイネーブル信号φＳの後に発生されるラッチ
クロック信号φＬＫ応答してラッチ回路６１０に書き込
まれ、その結果ラッ子回路６１０はラッチデータＬＢを
発生する。したがって、読み出しデータＲ，Ｂが現われ
、ラッチデータＬＢが現われるまでに、ラッチ回路６１
０による時間遅延が必ず生じる。この時間は、第１７図
ＫＤｘとして示されている。時間遅延Ｄ１はラッチクロ
ックψＬと読み出しデータＲＢとの時間差を表わす。ラ
ッチデータＬＢは出力制御回路６１１に供給される。
させるが、ラッチ回路６１０によって読み出しデータＲ
ＢはラッチデータＬＢとして保持されている。データＲ
Ｂはセンスイネーブル信号φＳの後に発生されるラッチ
クロック信号φＬＫ応答してラッチ回路６１０に書き込
まれ、その結果ラッ子回路６１０はラッチデータＬＢを
発生する。したがって、読み出しデータＲ，Ｂが現われ
、ラッチデータＬＢが現われるまでに、ラッチ回路６１
０による時間遅延が必ず生じる。この時間は、第１７図
ＫＤｘとして示されている。時間遅延Ｄ１はラッチクロ
ックψＬと読み出しデータＲＢとの時間差を表わす。ラ
ッチデータＬＢは出力制御回路６１１に供給される。
出力制御回路６１１は、ライトイネーブル信号ＷＥがな
いときに活性化される。信号ＷＥがあるときは、バッフ
ァ信号ＷＥ’によってデータ入力制御回路６０５が活性
化され、入力データＤＩＮが選択されたメモリセルへ書
き込まれる。信号ＷＥがないときは、内部信号ＷＥ／が
活性化信号として動制御回路６１１を活性化し、この結
果、データ出力端子から出力データＩ）ｏｔｒｒが生じ
る。第１７図にＤ３として示されたラッチデータＬＢか
ら出力データＤＯＵＴまでの遅延は、出力制御回路６１
１自体で生じるものである。
いときに活性化される。信号ＷＥがあるときは、バッフ
ァ信号ＷＥ’によってデータ入力制御回路６０５が活性
化され、入力データＤＩＮが選択されたメモリセルへ書
き込まれる。信号ＷＥがないときは、内部信号ＷＥ／が
活性化信号として動制御回路６１１を活性化し、この結
果、データ出力端子から出力データＩ）ｏｔｒｒが生じ
る。第１７図にＤ３として示されたラッチデータＬＢか
ら出力データＤＯＵＴまでの遅延は、出力制御回路６１
１自体で生じるものである。
このように、データラッチ回路６１０の存在のために、
読み出しデータＲＢが現われてから出力データＤ ＯＵ
’！’が現われるまで、（ＤＩ ＋ Ｄｚ ＋ Ｄｓ
）の時間遅延を生じ、データの高速読み出しができない
。
読み出しデータＲＢが現われてから出力データＤ ＯＵ
’！’が現われるまで、（ＤＩ ＋ Ｄｚ ＋ Ｄｓ
）の時間遅延を生じ、データの高速読み出しができない
。
第１図を参照すると本発明の一実施例による半導体メモ
リ、特に非同期型のスタティックランダムアクセスメモ
リ（Ｓ−Ｒ，ＡＭ）のブロック図が示されている。アド
レス信号Ａｉ （ｉ＝０ ＃ １ ＃ ２ ｔ・・・。
リ、特に非同期型のスタティックランダムアクセスメモ
リ（Ｓ−Ｒ，ＡＭ）のブロック図が示されている。アド
レス信号Ａｉ （ｉ＝０ ＃ １ ＃ ２ ｔ・・・。
ｎ）は入力バッファ１０１に供給される。チップセレク
ト入力信号Ｃ８は、入力バッ７ア１０２に供給される。
ト入力信号Ｃ８は、入力バッ７ア１０２に供給される。
データ入力信号ＤＩＮおよびライトイネーブル信号ＷＥ
は、それぞれ入力バッファ１０３および１０４に供給さ
れる。一つのアドレス入力端子Ａｔに接続きれた入力バ
ッ７ア１０１′の構成を第２図に示す。三つのインバー
タ２０１−２０３によってアドレスバッファ信号Ａｉ’
、Ａｉ’が発生される。また遅延回路２０４．ＡＮＤ回
路２０５．二つのＮＯＲ回路２０６，２０７によって、
アドレス０１号Ａｉがロウレベルカラハイレベルへ、又
ハハイレペルからロウレベルへ変化スる時ニ、ワンショ
ットパルス状のアドレス変化検知信号ψｉが発生される
０信号ψｉのパルス幅は遅延回路２０４の遅延時間で決
まる。
は、それぞれ入力バッファ１０３および１０４に供給さ
れる。一つのアドレス入力端子Ａｔに接続きれた入力バ
ッ７ア１０１′の構成を第２図に示す。三つのインバー
タ２０１−２０３によってアドレスバッファ信号Ａｉ’
、Ａｉ’が発生される。また遅延回路２０４．ＡＮＤ回
路２０５．二つのＮＯＲ回路２０６，２０７によって、
アドレス０１号Ａｉがロウレベルカラハイレベルへ、又
ハハイレペルからロウレベルへ変化スる時ニ、ワンショ
ットパルス状のアドレス変化検知信号ψｉが発生される
０信号ψｉのパルス幅は遅延回路２０４の遅延時間で決
まる。
チップセレクト人カバッ７ア１０２は、第３図に示す様
に、三つのインバータ２０８，２１０，２１２、遅延回
路２０９およびＡＮＤ回路２１１で構成され、チップセ
レクト変化検知信号ψｃｍ及びチップセレクトバッファ
信号Ｃ８′を発生する。ここで、チップセレクト変化検
知信号ψＣＳは、チップセレクト入力信号Ｃ８がハイレ
ベルからロウレベルへ変化する時、即ちメモリ回路が非
選択状態から選択状態へ変化する時に発生され、そのパ
ルス幅は遅延回路２０９の遅延時間で決まる。入力バッ
７ア１０３および１０４は、第４図で示されるように１
三つのインバータ２１３−２１５でなる。
に、三つのインバータ２０８，２１０，２１２、遅延回
路２０９およびＡＮＤ回路２１１で構成され、チップセ
レクト変化検知信号ψｃｍ及びチップセレクトバッファ
信号Ｃ８′を発生する。ここで、チップセレクト変化検
知信号ψＣＳは、チップセレクト入力信号Ｃ８がハイレ
ベルからロウレベルへ変化する時、即ちメモリ回路が非
選択状態から選択状態へ変化する時に発生され、そのパ
ルス幅は遅延回路２０９の遅延時間で決まる。入力バッ
７ア１０３および１０４は、第４図で示されるように１
三つのインバータ２１３−２１５でなる。
検知信号ψｉおよびψａはクロック発生部１１３に供給
される。クロック発生部１１３では、第７図に示す様に
、入力バッ７ア１０１及び１０２からの各アドレス変化
検知信号ψ１（ｉ＝ｏ、１，２＊・・・ｅ ” ）及び
チップセレクト変化検知信号ψＣＳをＯＲ回路２２１で
受け、ＯＲ回路２２１の出力は信号発生器２２２乃至２
２５に供給される。ワード線活性化信号ψＸ、センスイ
ネーブル信号ψＳ。
される。クロック発生部１１３では、第７図に示す様に
、入力バッ７ア１０１及び１０２からの各アドレス変化
検知信号ψ１（ｉ＝ｏ、１，２＊・・・ｅ ” ）及び
チップセレクト変化検知信号ψＣＳをＯＲ回路２２１で
受け、ＯＲ回路２２１の出力は信号発生器２２２乃至２
２５に供給される。ワード線活性化信号ψＸ、センスイ
ネーブル信号ψＳ。
ラッチクロック信号ψＬおよびスイッチング制御信号ψ
ＢＷがそれぞれ発生される。信号ψＸ、ψＳ、ψＳＷお
よびψＬは、第１図に示すように、この順番に従ってハ
イレベルへ変化し、はぼ同時にロウレベルに反転するが
、厳密には信号ψＬ、ψ８％ψＳおよびψＸの順に従っ
てロウレベルとなる。
ＢＷがそれぞれ発生される。信号ψＸ、ψＳ、ψＳＷお
よびψＬは、第１図に示すように、この順番に従ってハ
イレベルへ変化し、はぼ同時にロウレベルに反転するが
、厳密には信号ψＬ、ψ８％ψＳおよびψＸの順に従っ
てロウレベルとなる。
ワード線活性化信号ψＸはワード線ドライバ１０７に供
給される。ドライバ１０７には、Ｘアドレスデコーダ１
０５から発生されたアドレスデコード信号Ｘｉも供給さ
れている。ワード線ドライバ１０７は、第５図に示す様
に、ＡＮＤ回路２１６を有するので、ワード線活性化信
号ψＸがノ・イレペルの期間だけＸアドレスデコーダ信
号Ｘｉに対応したワード線Ｗｉを活性化する。ワード線
活性化信号ψＸがロウレベルの時は、Ｘアドレスデコー
ダ出力Ｘｉがハイレベルであっても、ワード線Ｗｉはロ
ウレベルのままである。これＫよって、ワード線の選択
時間を短かくしている。
給される。ドライバ１０７には、Ｘアドレスデコーダ１
０５から発生されたアドレスデコード信号Ｘｉも供給さ
れている。ワード線ドライバ１０７は、第５図に示す様
に、ＡＮＤ回路２１６を有するので、ワード線活性化信
号ψＸがノ・イレペルの期間だけＸアドレスデコーダ信
号Ｘｉに対応したワード線Ｗｉを活性化する。ワード線
活性化信号ψＸがロウレベルの時は、Ｘアドレスデコー
ダ出力Ｘｉがハイレベルであっても、ワード線Ｗｉはロ
ウレベルのままである。これＫよって、ワード線の選択
時間を短かくしている。
データラッチ回路１１０は、第６図に示すように、Ｐチ
ャンネルＭＯ８）ランジスタＱｔｏ、ＮチャンネルＭＯ
８）ランジスタＱ、！およびインバータ２１７でなるト
ランス７アゲート２２６と、インバータ２１８および２
１９でなる７リツプ７０ツブ２２７とを有する。７リツ
プ７０ツブ２２７の出力はインバータ２２０を介してラ
ッチデータＬＢとして出力される。なお、ＰおよびＮチ
ャンネルＭＯ８）：ｌｙンジスタの区別をつけるために
、ＰチャンネルＭＯ８）ランジスタは丸で囲む。トラン
ス７アゲート２２６はラッチクロックψＬで駆動される
。信号ψＬがハイレベルの期間だけトランスファーゲー
ト２２６が開き、メモリセルマトリックス１０９からの
読み出しデータＲＢを取シ込む。
ャンネルＭＯ８）ランジスタＱｔｏ、ＮチャンネルＭＯ
８）ランジスタＱ、！およびインバータ２１７でなるト
ランス７アゲート２２６と、インバータ２１８および２
１９でなる７リツプ７０ツブ２２７とを有する。７リツ
プ７０ツブ２２７の出力はインバータ２２０を介してラ
ッチデータＬＢとして出力される。なお、ＰおよびＮチ
ャンネルＭＯ８）：ｌｙンジスタの区別をつけるために
、ＰチャンネルＭＯ８）ランジスタは丸で囲む。トラン
ス７アゲート２２６はラッチクロックψＬで駆動される
。信号ψＬがハイレベルの期間だけトランスファーゲー
ト２２６が開き、メモリセルマトリックス１０９からの
読み出しデータＲＢを取シ込む。
このデータはクリップフロップ２２７でラッチされ、ラ
ッチデータＬＢがデータ出力制御回路１１２に供給され
る。
ッチデータＬＢがデータ出力制御回路１１２に供給され
る。
第９図にメモリセルマトリックス１０９の構成を示す。
複数のワード線Ｗｉと複数のビット線ＢＬｉの各交点に
メモリセル９０１が配置されている。
メモリセル９０１が配置されている。
メモリセル９０１は、第１０図に示す様に２個の抵抗負
荷Ｒ１１と４個のＮチャンネルＭＯ８）ランジスタＱｍ
乃至Ｑｎを有する。
荷Ｒ１１と４個のＮチャンネルＭＯ８）ランジスタＱｍ
乃至Ｑｎを有する。
第９図に戻って、各ビット線ＢＬの一端と電源ＶＣＣと
の間に負荷トランジスタＱｌｌが設けられておシ、各ビ
ット線の他端はトランス７アゲート９０２に接続されて
いる。ゲート９０２はＮチャンネルトランジスタＱｎ、
ＰチャンネルトランジスタＱ−ｓおよびインバータ３０
０で構成され、Ｙアドレスデコーダ１０６（第４図）か
らのデコード信号Ｙｊによシ一つのトランス７アゲート
９０２がオフになる。各ピット線対ＢＬの相補の出力は
オンのトランス７アゲート９０２を経てセンスアンプ９
０３の一対の入力端子にそれぞれ供給され、さらに、デ
ータ入力制御回路１０８（第１図）の一対の出力端子Ｄ
Ｂ、ＤＢにそれぞれ接続されている。データ入力制御回
路１０８はライトイネーブル信号ＷＥ（したがって、ｖ
ｒ）の制御のもとで、書き込むべき入力データＤＩＮの
相補出力ＤＢおよびＤＢを選択されたメモリセル９０１
に供給する。
の間に負荷トランジスタＱｌｌが設けられておシ、各ビ
ット線の他端はトランス７アゲート９０２に接続されて
いる。ゲート９０２はＮチャンネルトランジスタＱｎ、
ＰチャンネルトランジスタＱ−ｓおよびインバータ３０
０で構成され、Ｙアドレスデコーダ１０６（第４図）か
らのデコード信号Ｙｊによシ一つのトランス７アゲート
９０２がオフになる。各ピット線対ＢＬの相補の出力は
オンのトランス７アゲート９０２を経てセンスアンプ９
０３の一対の入力端子にそれぞれ供給され、さらに、デ
ータ入力制御回路１０８（第１図）の一対の出力端子Ｄ
Ｂ、ＤＢにそれぞれ接続されている。データ入力制御回
路１０８はライトイネーブル信号ＷＥ（したがって、ｖ
ｒ）の制御のもとで、書き込むべき入力データＤＩＮの
相補出力ＤＢおよびＤＢを選択されたメモリセル９０１
に供給する。
センスアンプ９０３は、差動型式に接続されたトランジ
スタＱｓｏおよびＱａを有し、これらは、ゲートにセン
スイネーブル信号ψＢが供給されるトランジスタＱｓｚ
を電流源として動作する。すなわちセンスアンプ９０３
はφ８によって活性化される。トランジスタＱｕおよび
Ｑ８４はカレントミラー回路を構成し、トランジスタＱ
ｓｏおよびＱｓｔの能動負荷となる。トランジスタＱｓ
ｏから出力が取シ出され、トランジスタＱ、、Ｑ、でな
るインバータを介して読み出しデータＲ，Ｂとなる。
スタＱｓｏおよびＱａを有し、これらは、ゲートにセン
スイネーブル信号ψＢが供給されるトランジスタＱｓｚ
を電流源として動作する。すなわちセンスアンプ９０３
はφ８によって活性化される。トランジスタＱｕおよび
Ｑ８４はカレントミラー回路を構成し、トランジスタＱ
ｓｏおよびＱｓｔの能動負荷となる。トランジスタＱｓ
ｏから出力が取シ出され、トランジスタＱ、、Ｑ、でな
るインバータを介して読み出しデータＲ，Ｂとなる。
メモリセルマトリックス１０９からの読み出しデータＲ
Ｂは、データラッチ回路１１０へ供給されると共に１本
発明によって新たに設けられたスイッチング回路１１４
の第１の入力端子に供給される。回路１１４の第２の入
力端子には、ラッチ回路１１０からのラッチデータＬＢ
が供給される。
Ｂは、データラッチ回路１１０へ供給されると共に１本
発明によって新たに設けられたスイッチング回路１１４
の第１の入力端子に供給される。回路１１４の第２の入
力端子には、ラッチ回路１１０からのラッチデータＬＢ
が供給される。
スイッチング回路１１４は、第８図に示すように１その
第１の入力端子と出力端子との間に並列接続され九Ｎお
よびＰチャンネルトランジスタＱｍｔＱｚｔと、第２の
入力端子と出力端子との間に並列接続されたＮおよびＰ
チャンネルトランジスタＱ−、Ｑｕとを有し、スイッチ
ング制御信号ψ謂がトランジスタＱ加、Ｑ澗のゲートに
は直接に−Ｑ２１ 、 Ｑ２３のゲートにはインバータ
２５０を介してそれぞれ供給されている。したがって、
スイッチング制御信号ψ謂がロウレベルの期間は、ラッ
チデータＬＢを選択し、これをスイッチングデータ８Ｂ
として出力し、一方、スイッチング制御信号ψ謂がハイ
レベルのときは、読み出しデータＲＢを選択して出力す
る。
第１の入力端子と出力端子との間に並列接続され九Ｎお
よびＰチャンネルトランジスタＱｍｔＱｚｔと、第２の
入力端子と出力端子との間に並列接続されたＮおよびＰ
チャンネルトランジスタＱ−、Ｑｕとを有し、スイッチ
ング制御信号ψ謂がトランジスタＱ加、Ｑ澗のゲートに
は直接に−Ｑ２１ 、 Ｑ２３のゲートにはインバータ
２５０を介してそれぞれ供給されている。したがって、
スイッチング制御信号ψ謂がロウレベルの期間は、ラッ
チデータＬＢを選択し、これをスイッチングデータ８Ｂ
として出力し、一方、スイッチング制御信号ψ謂がハイ
レベルのときは、読み出しデータＲＢを選択して出力す
る。
次に、動作について説明する。
メモリ回路が選択状態、即ちチップセレクト入力信号Ｃ
８がロウレベルの状態において、アドレス信号Ａｉが切
シ換わると、Ｘアドレスデコーダ出力Ｘｉ及びＹアドレ
スデコーダ出力Ｙｊが切シ換わる。
８がロウレベルの状態において、アドレス信号Ａｉが切
シ換わると、Ｘアドレスデコーダ出力Ｘｉ及びＹアドレ
スデコーダ出力Ｙｊが切シ換わる。
さらに、アドレス信号Ａｉの変化に伴なって、アドレス
変化検知信号ψｉが発生し、クロック発生器１１３はワ
ード線活性化信号ψＸ、センスイネーブル信号ψ８．ス
イッチング制御信号φ８Ｗｅおよびラッチクロック信号
ψＬをこの順番でロウレベルからハイレベルに立ち上ら
せる。まず、ワード線活性化信号φＸが立ち上ることに
よって、新らしいアドレスデータ出力ＸｉＫ対応するワ
ード線Ｗｉがロウレベルからハイレベルに立ち上る。こ
の活性化されたワード線につながったメモリセル９０１
内のトランスファーゲートトランジスタＱｓｓ、Ｑｗが
導通する。この結果、メモリセル９０１の保持データが
ビット線ＢＬ、ＢＬに現われる。一方、新しいアドレス
デコーダ出力ＹｊＫ対応して一つのトランスファゲート
９０２が開く。このとき、ライトイネーブル信号ＷＥが
ロウレベルであれば、データ書き込みモードであり、し
たがって、入力データＤＩＮＫ対応した相補の書き込み
データＤＢ 、 ＤＢがデータ入力制御回路１０８から
選択されたメモリセル９０１に供給される。このとき、
出力制御回路１１２は非活性化状態にあり、データは出
力されない。一方、信号ＷＥがハイレベルのときは、デ
ータ読み出しモードが実行される。選択されたメモリセ
ル９０１にデータ１１１が格納されているとすると、セ
ル内のトランジスタＱ、がオン状態にあるから、ビット
線ＢＬは第１１図に示すとおりロウレベルに変化する。
変化検知信号ψｉが発生し、クロック発生器１１３はワ
ード線活性化信号ψＸ、センスイネーブル信号ψ８．ス
イッチング制御信号φ８Ｗｅおよびラッチクロック信号
ψＬをこの順番でロウレベルからハイレベルに立ち上ら
せる。まず、ワード線活性化信号φＸが立ち上ることに
よって、新らしいアドレスデータ出力ＸｉＫ対応するワ
ード線Ｗｉがロウレベルからハイレベルに立ち上る。こ
の活性化されたワード線につながったメモリセル９０１
内のトランスファーゲートトランジスタＱｓｓ、Ｑｗが
導通する。この結果、メモリセル９０１の保持データが
ビット線ＢＬ、ＢＬに現われる。一方、新しいアドレス
デコーダ出力ＹｊＫ対応して一つのトランスファゲート
９０２が開く。このとき、ライトイネーブル信号ＷＥが
ロウレベルであれば、データ書き込みモードであり、し
たがって、入力データＤＩＮＫ対応した相補の書き込み
データＤＢ 、 ＤＢがデータ入力制御回路１０８から
選択されたメモリセル９０１に供給される。このとき、
出力制御回路１１２は非活性化状態にあり、データは出
力されない。一方、信号ＷＥがハイレベルのときは、デ
ータ読み出しモードが実行される。選択されたメモリセ
ル９０１にデータ１１１が格納されているとすると、セ
ル内のトランジスタＱ、がオン状態にあるから、ビット
線ＢＬは第１１図に示すとおりロウレベルに変化する。
センスイネーブル信号ψ８がその後立ち上ることによっ
て、センスアンプ９０３が活性化される。
て、センスアンプ９０３が活性化される。
トランジスタＱａ＝およびＱｓｔのゲートはそれぞれハ
イおよびロウレベルにあるので、センスアンプ９０３か
らの読み出しデータＲ，Ｂは、第１１図に示すように、
信号φＢより遅れてハイレベルに変化する。
イおよびロウレベルにあるので、センスアンプ９０３か
らの読み出しデータＲ，Ｂは、第１１図に示すように、
信号φＢより遅れてハイレベルに変化する。
読み出しデータＲＢが現われた後、スイッチング制御信
号φ謂が立ち上る。その時間差は、第１１図ＫＤＩとし
て示されるように１第７図で示したデータＲＢと信号φ
Ｌとの時間差り、に等しい。
号φ謂が立ち上る。その時間差は、第１１図ＫＤＩとし
て示されるように１第７図で示したデータＲＢと信号φ
Ｌとの時間差り、に等しい。
スイッチング制御信号φａＷの立上りにより、スイッチ
ング回路１１４は読み出しデータＲ，Ｂを選択して出力
制御回路１１２へ供給する。その選択に要する時間は、
第１１図でＤ４として示され、この時間Ｄ４が、第１６
図に関係して述べたラッチ回路６１０による遅延り、よ
シはるかに小さいことはスイッチング回路１１４が単な
るスイッチ動作をしていることから明らかである。出力
制御回路１１２は、スイッチングデータ８ＢＫ応答し、
回路１１２自体が要する動作時間（第４１図でＤ３とし
て示されている）を経過した後に、データ出力端子に出
力データＤＯＩｒｉ’を発生する。
ング回路１１４は読み出しデータＲ，Ｂを選択して出力
制御回路１１２へ供給する。その選択に要する時間は、
第１１図でＤ４として示され、この時間Ｄ４が、第１６
図に関係して述べたラッチ回路６１０による遅延り、よ
シはるかに小さいことはスイッチング回路１１４が単な
るスイッチ動作をしていることから明らかである。出力
制御回路１１２は、スイッチングデータ８ＢＫ応答し、
回路１１２自体が要する動作時間（第４１図でＤ３とし
て示されている）を経過した後に、データ出力端子に出
力データＤＯＩｒｉ’を発生する。
したがって、読み出しデータＲＢが発生してから出力デ
ータＤＯＵ’！’が現われるまでに要する時間はり、＋
Ｄ、十Ｄ３となシ、第１７図と比較して明らかなよう
に、高速データ読み出し動作が実現されているＯ スイッチング制御信号ψ謂の立上りにつづいてラッチク
ロック信号ψＬが立ち上る。ラッチクロック信号φＬが
立ち上がると、前述のごとく時間遅延Ｄｓ（第６図のト
ランス７アゲート２２６およびフリップ７０ツブ２２７
の動作に要する時間に相当する）を生じたのちラッチデ
ータＬＢが発生されるＯ ラッチデータＬＢの発生後、ラッチクロック信号ψＬ、
スイッチング制御信号ψ譚、センスイネーブル信号ψＳ
、およびワード線活性化信号ψＸはこの順番でしかしほ
ぼ同時に立ち下がる。スイッチング制御信号ψ謂の立下
シにより、スイッチング回路１１４はラッチデータＬＢ
を選択して出力制御回路１１２へ供給する。したがって
、センスイネーブル信号ψ８の立下りＫよシ読み出しデ
ータＲＢが不定となっても、出力データＤｏｔｒｒは保
持される。
ータＤＯＵ’！’が現われるまでに要する時間はり、＋
Ｄ、十Ｄ３となシ、第１７図と比較して明らかなよう
に、高速データ読み出し動作が実現されているＯ スイッチング制御信号ψ謂の立上りにつづいてラッチク
ロック信号ψＬが立ち上る。ラッチクロック信号φＬが
立ち上がると、前述のごとく時間遅延Ｄｓ（第６図のト
ランス７アゲート２２６およびフリップ７０ツブ２２７
の動作に要する時間に相当する）を生じたのちラッチデ
ータＬＢが発生されるＯ ラッチデータＬＢの発生後、ラッチクロック信号ψＬ、
スイッチング制御信号ψ譚、センスイネーブル信号ψＳ
、およびワード線活性化信号ψＸはこの順番でしかしほ
ぼ同時に立ち下がる。スイッチング制御信号ψ謂の立下
シにより、スイッチング回路１１４はラッチデータＬＢ
を選択して出力制御回路１１２へ供給する。したがって
、センスイネーブル信号ψ８の立下りＫよシ読み出しデ
ータＲＢが不定となっても、出力データＤｏｔｒｒは保
持される。
センスイネーブル信号φＳの立下りＫよりセンスアンプ
９０３は非活性化され、ワード線活性化信号φＸの立下
によ）選択されていたワード線Ｗｉは非活性化となる。
９０３は非活性化され、ワード線活性化信号φＸの立下
によ）選択されていたワード線Ｗｉは非活性化となる。
したがって、メモリセルマトリックス１０９での電力消
費がかなり抑えられる。
費がかなり抑えられる。
このように１本発明による半導体メモリは、電力消費が
少なく、かつデータ・読み出し速度が速いという効果を
有する。
少なく、かつデータ・読み出し速度が速いという効果を
有する。
さらに１本発明による半導体メモリでは、ノイズ信号に
対してはラッチクロック信号ψＬを発生させないように
することによって、アドレス端子に供給され得るノイズ
信号に対して誤動作が生じにくいという効果も有する。
対してはラッチクロック信号ψＬを発生させないように
することによって、アドレス端子に供給され得るノイズ
信号に対して誤動作が生じにくいという効果も有する。
半導体メモリに於いて、アドレス入力端子にパルス性の
ノイズが乗った場合、ノイズによって一時的に出力デー
タＤＯυ丁が失われることは許されるが、そのノイズが
消えた後には、ノイズが加えられる以前に出力されてい
た出力データに戻らなければならない。
ノイズが乗った場合、ノイズによって一時的に出力デー
タＤＯυ丁が失われることは許されるが、そのノイズが
消えた後には、ノイズが加えられる以前に出力されてい
た出力データに戻らなければならない。
第１６図で示した従来のメモリでは、第１８図に示すよ
うに、アドレス入力端子に印加されたノイズにより出力
データＤ ＯＵＴが破壊される場合がある。
うに、アドレス入力端子に印加されたノイズにより出力
データＤ ＯＵＴが破壊される場合がある。
第１６図の構成において、アドレス人力Ａｉが、第１８
図で示されたパルスノイズ１０００のために１−瞬変化
すると、アドレスバッファ６０１はアドレス変化検知信
号φｉを発生してしまう。この信号ψｉの幅は、第１８
図のように、パルス性ノイズ１０００の幅と同程度とな
ることは明らかであろう。
図で示されたパルスノイズ１０００のために１−瞬変化
すると、アドレスバッファ６０１はアドレス変化検知信
号φｉを発生してしまう。この信号ψｉの幅は、第１８
図のように、パルス性ノイズ１０００の幅と同程度とな
ることは明らかであろう。
このため、アドレス変化検知信号φｉから作られるワー
ド線活性化信号ψＸ、センスイネーブル信号ψＢ及びラ
ッテクロック信号ψＬもその時間幅は、第１７図に示す
通常動作時に比べてかなシ短かいものの、第１８図に示
すように発生してしまう。一方、ワード線活性化信号ψ
Ｘが発生されたときは、パルスノイズ１０００はすでに
消え、アドレス端子のレベルはもとに戻っているので、
ノイズ１０００が加えられる直前のアドレス信号で選択
されたメモリセル９０１が再び選択される。
ド線活性化信号ψＸ、センスイネーブル信号ψＢ及びラ
ッテクロック信号ψＬもその時間幅は、第１７図に示す
通常動作時に比べてかなシ短かいものの、第１８図に示
すように発生してしまう。一方、ワード線活性化信号ψ
Ｘが発生されたときは、パルスノイズ１０００はすでに
消え、アドレス端子のレベルはもとに戻っているので、
ノイズ１０００が加えられる直前のアドレス信号で選択
されたメモリセル９０１が再び選択される。
半導体メモリに於いて、記憶容量の増加は、即ちメモリ
セルの数の増大は、個々のメモリセルを構成するトラン
ジスタの特性又は形状におけるバラツキをもたらし、こ
の結果、メモリセルの中には、実効的な電流能力がかな
〕低下したメモリセルが出来上ってしまうことがしばし
ば発生する。
セルの数の増大は、個々のメモリセルを構成するトラン
ジスタの特性又は形状におけるバラツキをもたらし、こ
の結果、メモリセルの中には、実効的な電流能力がかな
〕低下したメモリセルが出来上ってしまうことがしばし
ば発生する。
以下、この様なメモリセルを１弱いメモリセル１と呼ぶ
ことＫする。
ことＫする。
今、データＩ １１が格納されている弱いメモリセルが
アドレス信号によって選択されていて、アドレス入力端
子へのパルスノイズによシ再び選択されたと仮定する。
アドレス信号によって選択されていて、アドレス入力端
子へのパルスノイズによシ再び選択されたと仮定する。
弱いメモリセルはデータ１１１を格納しているので、ラ
ッチデータＬＢおよび出力データＤＯＵ？は第１８図の
ようにノ１イレペルにある。
ッチデータＬＢおよび出力データＤＯＵ？は第１８図の
ようにノ１イレペルにある。
しかし、センスアンプの出力データＲＢは自然放電によ
シ又は放電回路による強制放電圧によりロウレゝル［６
るＯ弱いメモリセルの再度の選択は、同セルの格納デー
タに応じて一対のビットラインの一方の電位を引き下げ
ることになるが、前述のように、弱いメモリセルの電流
能力はかなシ低いため、一方のビットラインの電位低下
は比較的ゆっく）と行なわれる。このため、センスイネ
ーブル信号ψＳが印加された時点でのセンスアンプの一
対の入力端子間の電位差はかなシ小さく、センスアンプ
の出力データＲ，Ｂは大きく変化せず、第１８図のよう
にハイレベルへゆっくりと変化する。ラッチクロックψ
Ｌの発生によシデータラッチ回路６１０は読み出しデー
タＲＢを取り込むが、そのときのセンスアンプの出力レ
ベルが第１８図に示すとおシ実質的にロウレベルである
ので、ノ１イレベルにあったラッチデータＬＢの電位は
立下シ始める。前述のように、信号ψＸ、ψＳおよびψ
Ｌはノくルスノイズ１０００に応答して発生されたから
、それらのパルス幅はかなシ小さい。このため、読み出
しデータＲＢが実質的に７１イレペルをとらないうちに
これら信号ψＸ、ψＳおよびψＬがなくなり、第１８図
のように２ツチデータＬＢはロウレベルに反転する。こ
の結果、出力Ｉ）ｏｔｒテもロウレベルに反転する。弱
いメモリセルにはデータＩ １ ｍが格納されているの
で出力データＤｏＩＴ丁はノ１イレベルヲトらなければ
ならないことに注意されたい。すなわち、第１６図で示
した半導体メモリでは、アドレス入力端子に印加される
パルス性ノイズに応答して、誤った出力データＤＯＵ’
ｒを発生し続けることがあるという欠点もある。
シ又は放電回路による強制放電圧によりロウレゝル［６
るＯ弱いメモリセルの再度の選択は、同セルの格納デー
タに応じて一対のビットラインの一方の電位を引き下げ
ることになるが、前述のように、弱いメモリセルの電流
能力はかなシ低いため、一方のビットラインの電位低下
は比較的ゆっく）と行なわれる。このため、センスイネ
ーブル信号ψＳが印加された時点でのセンスアンプの一
対の入力端子間の電位差はかなシ小さく、センスアンプ
の出力データＲ，Ｂは大きく変化せず、第１８図のよう
にハイレベルへゆっくりと変化する。ラッチクロックψ
Ｌの発生によシデータラッチ回路６１０は読み出しデー
タＲＢを取り込むが、そのときのセンスアンプの出力レ
ベルが第１８図に示すとおシ実質的にロウレベルである
ので、ノ１イレベルにあったラッチデータＬＢの電位は
立下シ始める。前述のように、信号ψＸ、ψＳおよびψ
Ｌはノくルスノイズ１０００に応答して発生されたから
、それらのパルス幅はかなシ小さい。このため、読み出
しデータＲＢが実質的に７１イレペルをとらないうちに
これら信号ψＸ、ψＳおよびψＬがなくなり、第１８図
のように２ツチデータＬＢはロウレベルに反転する。こ
の結果、出力Ｉ）ｏｔｒテもロウレベルに反転する。弱
いメモリセルにはデータＩ １ ｍが格納されているの
で出力データＤｏＩＴ丁はノ１イレベルヲトらなければ
ならないことに注意されたい。すなわち、第１６図で示
した半導体メモリでは、アドレス入力端子に印加される
パルス性ノイズに応答して、誤った出力データＤＯＵ’
ｒを発生し続けることがあるという欠点もある。
これに対し、第１図で示した本発明による半導体メモリ
では、アドレス入力端子へのパルスノイズに応答して弱
いメモリセルが再び選択されても、出力データＩ）ｏｔ
ｒｒのレベルが一時的に変化するだけであシ、出力デー
タＤＯＵＴはメモリセルの格納データに対応したレベル
をとる。これが第１２図に示されている。この弱いメモ
リセルがデータ１１″を格納しているとすると、ノイズ
１００１の印加前の本来のアドレス信号による選択によ
って、ラッチデータＬＢおよび出力データＤＯＵ’ｒは
ノ１イレペルとなっている。しかし、センスアンプ９０
３の出力データＲＢは自然放電により又は放電回路によ
る強制放電によシロウレペルに、ビット線ＢＬおよびＢ
ＬはトランジスタＱ９！によジノーイレペルになってい
る０アドレス端子へのノイズ１００１の供給によって弱
いメモリセルが再度選択されると、同セルの電流能力が
かなシ小さいので、第１２図に示すごとく、ビット線Ｂ
Ｌの電位下降速度がかなシ遅く、この結果、センスアン
プ９０３からの読み出しデータＲＢの立ち上りも遅くか
つなだらかとなる。この状態でのスイッチング制御信号
ψ謂の到来によシ、スイッチング回路１１４は読み出し
データＲＢを選択し、したがって、出力データＤＯＵＴ
のレベルも低下する。しかしながら、本実施例の半導体
メモリでは、データラッチ回路１１０が読み出しデータ
ＲＢをラッチするために使われるラッチクロックφＬが
、瞬間的なパルスノイズ１００１に対して発生されない
ように構成されている。この結果、出力データはハイレ
ベルを保持する。
では、アドレス入力端子へのパルスノイズに応答して弱
いメモリセルが再び選択されても、出力データＩ）ｏｔ
ｒｒのレベルが一時的に変化するだけであシ、出力デー
タＤＯＵＴはメモリセルの格納データに対応したレベル
をとる。これが第１２図に示されている。この弱いメモ
リセルがデータ１１″を格納しているとすると、ノイズ
１００１の印加前の本来のアドレス信号による選択によ
って、ラッチデータＬＢおよび出力データＤＯＵ’ｒは
ノ１イレペルとなっている。しかし、センスアンプ９０
３の出力データＲＢは自然放電により又は放電回路によ
る強制放電によシロウレペルに、ビット線ＢＬおよびＢ
ＬはトランジスタＱ９！によジノーイレペルになってい
る０アドレス端子へのノイズ１００１の供給によって弱
いメモリセルが再度選択されると、同セルの電流能力が
かなシ小さいので、第１２図に示すごとく、ビット線Ｂ
Ｌの電位下降速度がかなシ遅く、この結果、センスアン
プ９０３からの読み出しデータＲＢの立ち上りも遅くか
つなだらかとなる。この状態でのスイッチング制御信号
ψ謂の到来によシ、スイッチング回路１１４は読み出し
データＲＢを選択し、したがって、出力データＤＯＵＴ
のレベルも低下する。しかしながら、本実施例の半導体
メモリでは、データラッチ回路１１０が読み出しデータ
ＲＢをラッチするために使われるラッチクロックφＬが
、瞬間的なパルスノイズ１００１に対して発生されない
ように構成されている。この結果、出力データはハイレ
ベルを保持する。
第１３図および第１４図に、ラッチクロックψＬがノイ
ズに対して発生されないことが示されている。第１３図
は、第７図で示したラッチクロックφＬの発生回路２２
４の構成をよシ具体的に示し、第１４図はその動作波形
を示している。ＯＲ回路２２１（第７図）の出力はイン
バータ４００を介してＰチャンネルトランジスタＱ４ｏ
ｏおよびＮチャンネルトランジスタＱ ４６１のゲート
に共通に供給される。トランジスタＱ４００およびＱ４
０１は電源間に直列接続され、それらの接続点Ｎ４ｏｏ
にコンデンサ０４００が接続さｎて遅延回路を構成して
いる。接続点Ｎ ４００は二段のインバータ４０１，４
０２を介してラッチクロック出力端子に接続される。ア
ドレス入力端子へのノイズ印加によシ、変化検知信号ψ
ｉがＯＲ回路２２１を介してインバータ４００に供給さ
れる。信号ψｉのレベルが第１４図にＶＴＩＮとして示
されたインバータ４００の閾値をこえると、その出力は
ロウレベルとなシトランジスタＱ ４ｏｏ ハ導通、Ｑ
４０１は遮断となる。コンデンサＣ４ｏｌ）が充電され
始め、接続点Ｎ４００の電位は上昇するが、トランジス
タＱ４ｏｏの電流能力は比較的小さく設定されているの
で、接続点Ｎ４ｏＯの電位上昇速度はかなシ小さい。
ズに対して発生されないことが示されている。第１３図
は、第７図で示したラッチクロックφＬの発生回路２２
４の構成をよシ具体的に示し、第１４図はその動作波形
を示している。ＯＲ回路２２１（第７図）の出力はイン
バータ４００を介してＰチャンネルトランジスタＱ４ｏ
ｏおよびＮチャンネルトランジスタＱ ４６１のゲート
に共通に供給される。トランジスタＱ４００およびＱ４
０１は電源間に直列接続され、それらの接続点Ｎ４ｏｏ
にコンデンサ０４００が接続さｎて遅延回路を構成して
いる。接続点Ｎ ４００は二段のインバータ４０１，４
０２を介してラッチクロック出力端子に接続される。ア
ドレス入力端子へのノイズ印加によシ、変化検知信号ψ
ｉがＯＲ回路２２１を介してインバータ４００に供給さ
れる。信号ψｉのレベルが第１４図にＶＴＩＮとして示
されたインバータ４００の閾値をこえると、その出力は
ロウレベルとなシトランジスタＱ ４ｏｏ ハ導通、Ｑ
４０１は遮断となる。コンデンサＣ４ｏｌ）が充電され
始め、接続点Ｎ４００の電位は上昇するが、トランジス
タＱ４ｏｏの電流能力は比較的小さく設定されているの
で、接続点Ｎ４ｏＯの電位上昇速度はかなシ小さい。
接続点Ｎ４ｏｏのレベルがインバータ４０１０閾値Ｖ’
ｒｌＮ（４００および４０２と実質的に同じ）をこえな
いうちに１ノイズに応答して発生された信号ψｉはなく
な）、この結果、トランジスタＱｓｓが導通する。トラ
ンジスタＱ４０１の電流能力は比較的大きく設定されて
いるので、第１４図のように、接続点Ｎ４０ｏはすばや
くロウレベルとなる。したがって、ノイズ印加によるラ
ッチクロックφＬは発生しない。
ｒｌＮ（４００および４０２と実質的に同じ）をこえな
いうちに１ノイズに応答して発生された信号ψｉはなく
な）、この結果、トランジスタＱｓｓが導通する。トラ
ンジスタＱ４０１の電流能力は比較的大きく設定されて
いるので、第１４図のように、接続点Ｎ４０ｏはすばや
くロウレベルとなる。したがって、ノイズ印加によるラ
ッチクロックφＬは発生しない。
クロックψＬは、上記第１１図、第１２図の例のように
、パルスψｉの幅が所定以上であるとき初めて発生させ
る以外にも、パルスφａｔたはψ８ｗが所定幅より大き
いことを検出してから初めて発生させるようにしてもよ
い。
、パルスψｉの幅が所定以上であるとき初めて発生させ
る以外にも、パルスφａｔたはψ８ｗが所定幅より大き
いことを検出してから初めて発生させるようにしてもよ
い。
第１２図にもどって、本実施例ではノイズ人力によって
ラッチクロック信号ψＬが発生することはないから、デ
ータラッチ回路１１０からの２ツテデータＬＢは読み出
しデータＲＢに影響されずＫもとのデータ（ハイレベル
）を維持する。スイッチング制御信号ψＳＷの立ち下が
シによシラッテデータＬＢがスイッチングデータＳＢと
して出力制御回路１１２に供給されるので、出力データ
ＤＯＵ’ｌ’はハイレベルに戻る。このように１出力デ
ータＩ）ｏｔｒ’ｒは一時的には電位低下を生じるが、
実効的にはハイレベルを保持し続ける。従って、１弱い
メモリセル１を選択した状態に於ても、ノイズによる誤
動作は発生しない。
ラッチクロック信号ψＬが発生することはないから、デ
ータラッチ回路１１０からの２ツテデータＬＢは読み出
しデータＲＢに影響されずＫもとのデータ（ハイレベル
）を維持する。スイッチング制御信号ψＳＷの立ち下が
シによシラッテデータＬＢがスイッチングデータＳＢと
して出力制御回路１１２に供給されるので、出力データ
ＤＯＵ’ｌ’はハイレベルに戻る。このように１出力デ
ータＩ）ｏｔｒ’ｒは一時的には電位低下を生じるが、
実効的にはハイレベルを保持し続ける。従って、１弱い
メモリセル１を選択した状態に於ても、ノイズによる誤
動作は発生しない。
なお、ψｉの短かいパルス幅に対してψＬを出さないこ
とは、正規のアドレス変化にもとづくψＬの発生を遅ら
せることになるが、第１１図に関連して述べたようにス
イッチング回路１１４の働きによシ読み出し速度の低下
はおこらない。
とは、正規のアドレス変化にもとづくψＬの発生を遅ら
せることになるが、第１１図に関連して述べたようにス
イッチング回路１１４の働きによシ読み出し速度の低下
はおこらない。
第１５図は、１１４’として示されるようにスイッチン
グ回路１１４の他の構成例を示し、ＰおよびＮチャンネ
ルトランジスタでなるトランスファーゲートの代わ＃）
Ｋ、低閾値のＮチャンネルトランジスタＱｓｏｏ ｓ
Ｑ５０１を用いている。低閾値電圧のＮチャンネルトラ
ンジスタは、第６図のデークラッチ回路１１０における
トランス７アゲート２２６および第９図のメモリセルア
レイ１０９におけるトランス７アゲート９０２として使
ってもよい。この構成によシ、素子数が少なく、かつほ
ぼ同等の性能を有するトランス７アゲートを構成できる
。
グ回路１１４の他の構成例を示し、ＰおよびＮチャンネ
ルトランジスタでなるトランスファーゲートの代わ＃）
Ｋ、低閾値のＮチャンネルトランジスタＱｓｏｏ ｓ
Ｑ５０１を用いている。低閾値電圧のＮチャンネルトラ
ンジスタは、第６図のデークラッチ回路１１０における
トランス７アゲート２２６および第９図のメモリセルア
レイ１０９におけるトランス７アゲート９０２として使
ってもよい。この構成によシ、素子数が少なく、かつほ
ぼ同等の性能を有するトランス７アゲートを構成できる
。
以上説明した様に１本発明は、ワード線及びセンスアン
プを読み出しに必要な所要期間だけ活性化することによ
り、平均動作電流の低減を計ったメモリ回路に於て、セ
ンスアンプからの読み出しデータとラッチ回路からのラ
ッテデータとを選択して出力制御回路に供給するスイッ
チング回路を設けたことによって読み出し速度がより高
速化され、また、アドレス入力端へのノイズの印加に対
してはラッテクロックψＬを発生させないようにするこ
とＫよって、誤動作の無い半導体メモリを実現している
。尚、前述の各実施例は、本発明による０ＭＯ８構成の
メモリ回路の例であるが、ＮＭＯ８構成の場合、ＮＭＯ
８−０ＭＯ８混成の場合、２くイボーラトランジスタ構
成の場合等のメモリ回路も、同様に本発明によりて構成
できる。その他、本発明の主旨を満たす樵々の応用例が
可能であることは言うまでもない。
プを読み出しに必要な所要期間だけ活性化することによ
り、平均動作電流の低減を計ったメモリ回路に於て、セ
ンスアンプからの読み出しデータとラッチ回路からのラ
ッテデータとを選択して出力制御回路に供給するスイッ
チング回路を設けたことによって読み出し速度がより高
速化され、また、アドレス入力端へのノイズの印加に対
してはラッテクロックψＬを発生させないようにするこ
とＫよって、誤動作の無い半導体メモリを実現している
。尚、前述の各実施例は、本発明による０ＭＯ８構成の
メモリ回路の例であるが、ＮＭＯ８構成の場合、ＮＭＯ
８−０ＭＯ８混成の場合、２くイボーラトランジスタ構
成の場合等のメモリ回路も、同様に本発明によりて構成
できる。その他、本発明の主旨を満たす樵々の応用例が
可能であることは言うまでもない。
第１図は本発明の一実施例を示す半導体メモリのブロッ
ク図、第２図は第１図におけるアドレスバッファの論理
回路図、第３図は第１図におけるチップセレクト人カバ
ッ７アの論理回路図、第４図は第１図におけるデータ人
カバッ７アおよびライトイネーブル人カバッ７アの論理
回路図、第５図は第１図におけるワード線ドライバの論
理回路図、第６図は第１図におけるデータラッチ回路の
回路図、第７図は第１図における・クロック発生器の論
理回路図、第８図は第１図におけるスイッチング回路の
回路図、第９図は第１図におけるメモリセルマトリック
スの回路図、第１０図は第９図におけるメモリセルの回
路図、第１１図は第１図に示したメモリデータ読出し動
作を示す信号波形図、第１２図は第１図に示したメモリ
のノイズに応答した信号波形図、第１３図は第７図で示
したラッチクロック発生器の回路図、第１４図は第１３
図の回路のノイズに応答した信号波形図、第１５図はス
イッチング回路の他の構成を示す回路図、第１６図は従
来のメモリを示す回路図、第１７図は第１６図で示した
メモリのデータ読出し動作を示す信号波形図、第１８図
は第１６図に示したメモリのノイズに応答した信号波形
図である。 募 ２’Ｙ！Ｊ 第４Ｔｆ！Ｊ 、？ Ｓ Ｉ！Ｉ 憂７固 茅！θ 図 遺シ タ Ｄ４ 茅１３ ＦＭ 第 Ｋ 凹 茅Ｉｓ Ｉ！ｒ 卒／ｇ 面
ク図、第２図は第１図におけるアドレスバッファの論理
回路図、第３図は第１図におけるチップセレクト人カバ
ッ７アの論理回路図、第４図は第１図におけるデータ人
カバッ７アおよびライトイネーブル人カバッ７アの論理
回路図、第５図は第１図におけるワード線ドライバの論
理回路図、第６図は第１図におけるデータラッチ回路の
回路図、第７図は第１図における・クロック発生器の論
理回路図、第８図は第１図におけるスイッチング回路の
回路図、第９図は第１図におけるメモリセルマトリック
スの回路図、第１０図は第９図におけるメモリセルの回
路図、第１１図は第１図に示したメモリデータ読出し動
作を示す信号波形図、第１２図は第１図に示したメモリ
のノイズに応答した信号波形図、第１３図は第７図で示
したラッチクロック発生器の回路図、第１４図は第１３
図の回路のノイズに応答した信号波形図、第１５図はス
イッチング回路の他の構成を示す回路図、第１６図は従
来のメモリを示す回路図、第１７図は第１６図で示した
メモリのデータ読出し動作を示す信号波形図、第１８図
は第１６図に示したメモリのノイズに応答した信号波形
図である。 募 ２’Ｙ！Ｊ 第４Ｔｆ！Ｊ 、？ Ｓ Ｉ！Ｉ 憂７固 茅！θ 図 遺シ タ Ｄ４ 茅１３ ＦＭ 第 Ｋ 凹 茅Ｉｓ Ｉ！ｒ 卒／ｇ 面
Claims (1)
- メモリセルから読み出されたデータを増幅するセンス
アンプと、前記センスアンプの出力信号をラッチするデ
ータラッチ回路と、前記データラッチ回路の出力信号お
よび前記センスアンプの出力信号のいずれか一方を制御
信号に応答して選択し出力するスイッチング回路と、前
記スイッチング回路の出力信号にもとづく信号をデータ
出力端子に供給する出力制御回路とを有することを特徴
とする半導体メモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27735684 | 1984-12-27 | ||
| JP59-277356 | 1984-12-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61267993A true JPS61267993A (ja) | 1986-11-27 |
| JPH0650599B2 JPH0650599B2 (ja) | 1994-06-29 |
Family
ID=17582381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60296929A Expired - Lifetime JPH0650599B2 (ja) | 1984-12-27 | 1985-12-27 | 半導体メモリ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4766572A (ja) |
| EP (1) | EP0186906B1 (ja) |
| JP (1) | JPH0650599B2 (ja) |
| DE (1) | DE3578253D1 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02101698A (ja) * | 1988-10-07 | 1990-04-13 | Toshiba Corp | 半導体集積回路 |
| JPH02139796A (ja) * | 1988-11-18 | 1990-05-29 | Toshiba Corp | 半導体集積回路 |
| JPH0386997A (ja) * | 1989-06-26 | 1991-04-11 | Nec Corp | 半導体メモリ |
| JPH03154290A (ja) * | 1989-11-10 | 1991-07-02 | Toshiba Corp | 半導体装置 |
| US5831933A (en) * | 1993-05-14 | 1998-11-03 | Fujitsu Limited | Programmable semiconductor memory device |
| US6026052A (en) * | 1994-05-03 | 2000-02-15 | Fujitsu Limited | Programmable semiconductor memory device |
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| JPH0831275B2 (ja) * | 1986-09-09 | 1996-03-27 | 日本電気株式会社 | メモリ回路 |
| US4947374A (en) * | 1987-05-12 | 1990-08-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memeory device in which writing is inhibited in address skew period and controlling method thereof |
| JP2569554B2 (ja) * | 1987-05-13 | 1997-01-08 | 三菱電機株式会社 | ダイナミツクｒａｍ |
| JP2585602B2 (ja) * | 1987-06-10 | 1997-02-26 | 株式会社日立製作所 | 半導体記憶装置 |
| NL8800872A (nl) * | 1988-04-06 | 1989-11-01 | Philips Nv | Geintegreerde schakeling. |
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| JPH0778989B2 (ja) * | 1989-06-21 | 1995-08-23 | 株式会社東芝 | 半導体メモリ装置 |
| JP2972297B2 (ja) * | 1989-08-30 | 1999-11-08 | 株式会社日立製作所 | 半導体集積回路装置 |
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| JP2519580B2 (ja) * | 1990-06-19 | 1996-07-31 | 三菱電機株式会社 | 半導体集積回路 |
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| KR100230747B1 (ko) * | 1996-11-22 | 1999-11-15 | 김영환 | 반도체 메모리장치의 저전력 감지증폭기(Low power sense amplifier in a semiconductor device) |
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| US5917768A (en) * | 1997-04-24 | 1999-06-29 | Sgs-Thomson Microelectronics S.R.L. | Memory architecture for flexible reading management, particularly for non-volatile memories, having noise-immunity features, matching device performance, and having optimized throughout |
| JPH11134224A (ja) * | 1997-10-29 | 1999-05-21 | Fujitsu Ltd | 信号観測方法及び信号観測装置 |
| US6262920B1 (en) * | 1999-08-25 | 2001-07-17 | Micron Technology, Inc. | Program latch with charge sharing immunity |
Family Cites Families (10)
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| US4060794A (en) * | 1976-03-31 | 1977-11-29 | Honeywell Information Systems Inc. | Apparatus and method for generating timing signals for latched type memories |
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-
1985
- 1985-12-26 US US06/813,604 patent/US4766572A/en not_active Expired - Lifetime
- 1985-12-27 EP EP85116577A patent/EP0186906B1/en not_active Expired
- 1985-12-27 JP JP60296929A patent/JPH0650599B2/ja not_active Expired - Lifetime
- 1985-12-27 DE DE8585116577T patent/DE3578253D1/de not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0650599B2 (ja) | 1994-06-29 |
| EP0186906A2 (en) | 1986-07-09 |
| EP0186906B1 (en) | 1990-06-13 |
| DE3578253D1 (de) | 1990-07-19 |
| US4766572A (en) | 1988-08-23 |
| EP0186906A3 (en) | 1987-09-02 |
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