KR0144811B1 - 반도체 메모리 장치 및 그 제조 방법 - Google Patents

반도체 메모리 장치 및 그 제조 방법

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KR0144811B1
KR0144811B1 KR1019940034059A KR19940034059A KR0144811B1 KR 0144811 B1 KR0144811 B1 KR 0144811B1 KR 1019940034059 A KR1019940034059 A KR 1019940034059A KR 19940034059 A KR19940034059 A KR 19940034059A KR 0144811 B1 KR0144811 B1 KR 0144811B1
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히로히코 모치쯔키
요시히로 다케마에
유키노리 고다마
마코토 야나기사와
히로요시 도미타
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세키자와 다다시
후지쓰 가부시키가이샤
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Abstract

본 발명은 SDRAM(동기식 다이나믹 랜덤 액세스 메모리)을 저속형 또는 고속형으로 제조하는 방법에 관한 것으로, 이 방법은 SDRAM의 소전 전극(13,124,202,301)의 전기 접속을 결정하는 단계와, 상기 소정 전극(13,124,202,301)에 상기 전기 접속에 의해 정해진 전압 레벨을 제공하는 단계를 포함하고, 상기 전압 레벨은 SDRAM이 저속형 또는 고속형인지를 결정한다.

Description

반도체 메모리 장치 및 그 제조 방법
제1도는 본 발명에 따른 SDRAM 제조 방법의 제1실시예를 나타낸 블록도.
제2도는 제1도의 제어 회로부를 형성하는 기입-증폭기-출력 제어-신호 발생회로를 나타낸 회로도.
제3도는 제2도의 기입-증폭기-출력 제어-신호 발생 회로에 설치된 원샷(one-shot)펄스 발생 회로를 나타낸 블록도.
제4도는 제2도의 기입-증폭기-출력 제어-신호 발생 회로에 설치된 또 다른 원샷 펄스 발생 회로를 나타낸 회로도.
제5도는 제1도의 기입-데이타 래치 회로 및 기입 증폭기를 나타낸 회로도.
제6도는 저속 SDRAM을 제조하는 경우를 나타낸 것으로서 본 발명에 따른 SDRAM 제조 방법의 제1실시예를 나타낸 도면.
제7도는 고속 SDRAM을 제조하는 경우를 나타낸 것으로서 본 발명에 따른 SDRAM 제조 방법의 제1실시예를 나타낸 도면.
제8도는 제1실시예의 저속 SDRAM의 동작을 나타낸 회로도.
제9도는 제1실시예의 저속 SDRAM 경우에 있어서 제2도의 기입-증폭기-출력 제어-신호 발생 회로의 동작을 나타낸 회로도.
제10도는 제1실시예의 저속 SDRAM 경우에 있어서 제3도의 원샷 펄스 발생 회로의 동작을 나타낸 회로도.
제11도는 제1실시예의 저속 SDRAM 경우에 있어서 제4도의 원샷 펄스 발생회로의 동작을 나타낸 회로도.
제12도는 제1실시예의 저속 SDRAM 경우에 있어서 제2도의 기입-증폭기-출력 제어-신호 발생 회로의 동작을 나타낸 회로도.
제13도는 제1실시예의 저속 SDRAM 경우에 있어서 제3도의 원샷 펄스 발생 회로의 동작을 나타낸 회로도.
제14도는 제1실시예의 저속 SDRAM 경우에 있어서 제4도의 원샷 펄스 발생 회로의 동작을 나타낸 회로도.
제15도는 제1실시예의 저속 SDRAM 경우에 있어서 제2도의 기입-증폭-출력 제어-신호 발생 회로의 동작을 나타낸 파형도.
제16도는 제1실시예의 저속 SDRAM 경우에 있어서 제5도의 기입 데이타 래치 회로 및 기입 증폭기의 동작을 나타낸 회로도.
제17도는 제1실시예의 저속 SDRAM 경우에 있어서 제5도의 기입-데이타 래치 회로 및 기입 증폭기를 나타낸 회로도.
제18도는 제1실시예의 저속 SDRAM 경우에 있어서 제5도의 기입-데이타 래치 회로 및 기입 증폭기의 동작을 나타낸 회로도.
제19도는 제1실시예의 저속 SDRAM 경우에 있어서 제5도의 기입 데이타 래치 회로 및 기입 증폭기의 동작을 나타낸 회로도.
제20A도 내지 제20G도는 제1실시예의 저속 SDRAM의 기입 동작을 나타낸 파형도.
제21도는 제1실시예의 고속 SDRAM의 동작을 나타낸 회로도.
제22도는 제1실시예의 고속 SDRAM 경우에 있어서 제2도의 기입-증폭기-출력 제어-신호 발생 회로의 동작을 나타낸 회로도.
제23도는 제1실시예의 고속 SDRAM 경우에 있어서 제2도의 기입-증폭기-출력 제어-신호 발생 회로의 동작을 나타낸 파형도.
제24도는 제1실시예의 고속 SDRAM 경우에 있어서 제2도의 기입-증폭기-출력 제어-신호 발생 회로의 동작을 나타낸 회로도.
제25도는 제1실시예의 고속 SDRAM 경우에 있어서 제2도의 기입-증폭기-출력 제어-신호 발생 회로의 동작을 나타낸 회로도.
제26도는 제1실시예의 고속 SDRAM 경우에 있어서 제2도의 기입-증폭기-출력 제어-신호 발생 회로의 동작을 나타낸 회로도
제27도는 제1실시예의 고속 SDRAM 경우에 있어서 원샷 펄스 발생 회로를 나타낸 파형도.
제28도는 제1실시예의 고속 SDRAM 경우에 있어서 제3도의 원샷 펄스 발생 회로의 동작을 나타낸 회로도.
제29도는 제1실시예의 고속 SDRAM 경우에 있어서 제5도의 기입-데이타 래치 회로 및 기입 증폭기의 동작을 나타낸 회로도.
제30도는 제1실시예의 고속 SDRAM 경우에 있어서 제5도의 기입-데이타 래치 회로 및 기입 증폭기의 동작을 나타낸 회로도
제31도는 제1실시예의 고속 SDRAM 경우에 있어서 제5도의 기입-데이타 래치 회로 및 기입 증폭기의 동작을 나타낸 회로도.
제32도는 제1실시예의 고속 SDRAM 경우에 있어서 제5도의 기입-데이타 래치 회로 및 기입 증폭기의 동작을 나타낸 회로도.
제33도는 제1실시예의 고속 SDRAM 경우에 있어서 제5도의 기입-데이타 래치 회로 및 기입 증폭기의 동작을 나타낸 회로도.
제34A도 내지 제34G도는 제1실시예의 고속 SDRAM의 기입 동작을 나타낸 파형도.
제35도는 본 발명에 따른 SDRAM 제조 방법의 제2실시예를 나타낸 블록도
제36a도 내지 제36c도는 본 발명에 따른 본딩 방법의 각 단계를 나타낸 도면.
제37a도 내지 제37c도는 본 발명에 따른 배선 방법의 각 단계를 나타낸 도면.
제38도는 본 발명에 따른 SDRAM 제조 방법을 나타낸 플로우챠트.
*도면의 주요부분에 대한 부호의 설명
1:메모리 블록 4:워드 디코더
5:열 디코더 6:데이타 입력 버퍼
11:데이타 출력 버퍼 12:제어회로
13,124,202,301:소정 전극
본 발명은 DRAM 제조 방법에 관한 것으로 보다 구체적으로는 외부 소오소에서 제공되는 외부 클록 신호와 동기하여 동작하는 동기 DRAM(이하SDRAM라 한다.)의 제조 방법에 관한 것이다. 외부 클록 신호의 상이한 주파수로 동작하는 SDRAM에는 여러가지 유형이 있다. 그 한가지 유형으로서 66MHz로 동작하는 저속 SDRAM 과, 또다른 유형으로서 125MHz로 동작하는 고속 SDRAM이 있다.
고속 SDRAM에는 한 메모리 블록에 제공된 두개의 데이타 버스를 갖는 SDRAM와, 하나의 메모리 블록이 두개의 메모리 블록으로 분할되는 또다른 SDRAM을 들수 있다.
연속적인 데이타 기입 동작에 있어서, 고속 SDRAM은 2사이클의 시간주기내에서 외부 클록 신호와 동기하여 연속적으로 두개의 데이타를 수신한다. 이들 두 데이타는 병렬 관계로 배열되어 2사이클내에서 SDRAM속에 동시에 기입되는데 이러한 동작을 2사이클 프리페치 동작(pre-fetch operation)이라 한다. 이러한 방식으로, 이들 SDRAM은 고속 동작을 실현한다. 그러나, 이들 고속 SDRAM의 동시 데이타 기입 동작시, 동일행 어드레스내의 연속 열 어드레스의 어드레스 속에 데이타가 기입되어야 한다.
비록 행 어드레스가 동일한 경우라도 이들 열 어드레스가 연속적이지 않을 때 데이타는 두개의 어드레스 속에 동시에 기입도리 수 없다. 따라서, 고속 SDRAM은 두개의 어드레스가 동일한 행 어드레스 및 연속적인 열 어드레스를 갖는 경우 연속적인 데이타 기입 동작(실제로는 동시적인 데이타 기입 동작)을 위해 두개의 사이클만을 필요로 한다. 그러나, 두개의 어드레스가 동일한 행 어드레스를 갖지만 연속적인 열 어드레스를 갖지 않는 경우 두개의 데이타를 기입하기 위해서는 4사이클이 요구된다.
그러나, 고속 SDRAM은 비록 연속적인 데이타 기입 동작이 동일한 행 어드레스 및 비연속적인 열 어드레스를 갖는 어드레스에 대해 수행되지 않는 경우에도 문제점이 없는 고속으로 동작한다.
반면에, 저속 SDRAM은 낮은 동작 속도를 보충하기 위해 동일한 행 어드레스 갖는 두 어드레스에 대해 열 어드레스와는 무관하게 연속적인 데이타 기입 동작을 필요로 한다. 따라서 저속 DRAM은 동일한 행 어드레스를 갖는 두개의 열 어드레스에 대해 연속적인 기입 동작이 수행될 수 있도록 설계된다.
동일 행 어드레스와 임의 열 어드레스를 갖는 두 어드레스에 대해 연속적인 기입 동작을 수행하는 저속 SDRAM 및, 동일 행 어드레스와 연속적인 열 어드레스를 갖는 두 어드레스에 대해 2사이클 프리페치 동작을 수행하는 고속 SDRAM을 제조하는 단일 제조 방법의 필요성이 대두된다. 저속 SDRAM의 제조와 고속 SDRAM의 제조간에 용이하게 전환할 수 있는 상기한 방법은 동작 관리에 있어서 중요한 장점을 낳는다.
따라서, 한 유형의 SDRAM 제조로부터 다른 유형의 SDRAM 제조로의 전환을 용이하게 달성할 수 있는 저속형 및 고속형 SDRAM 제조 방법이 SDRAM 분야에서 요구된다.
본 발명은 제1목적은 전술한 필요성을 만족시킬 수 있는 방법을 제공하는데 있다.
또한, 본 발명의 제2목적은 한 유형의 SDRAM 제조로 부터 다른 유형의 SDRAM 제조로 용이하게 전환할 수 있는 저속 및 고속 SDRAM의 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위해 SDRAM을 본 발명에 따른 저속 형태 또는 고속 형태로 제조하는 방법은 SDRAM의 소정 전극의 전기 접속을 판정하는 단계와, 상기 전기접속에 의해 한정되는 전압 레벨을 상기 소정 전극에 제공하는 단계를 포함하는데, 상기 전압 레벨은 SDRAM이 저속 형태 또는 고속 형태로 제조되는지의 여부를 결정하게 된다.
본 발명에 따라, SDRAM은 소정 전극의 전기접속을 판정하고 상기 전기접속에 의해 한정된 전압 레벨을 소정 전극에 제공함으로써 저속형 SDRAM 또는 고속형 SDRAM로 제조될 수 있다. SDRAM을 고속형 SDRAM또는 저속형 SDRAM로 제조하는 방법은 그 수행 공정이 간단하고 용이하기 때문에, 한 유형의 SDRAM로 부터 또 다른 유형의 SDRAM로 제조 공정의 전환이 용이하게 이루어질 수 있다.
본 발명의 제3목적은 간단한 제조 공정을 통해 저속형 SDRAM 또는 고속형 SDRAM로 제조 가능한 SDRAM을 제공하는데 있다.
상기한 목적을 달성하기 위해, 본 발명에 따라 저속형 또는 고속형으로 제조가능한 SDRAM은 SDRAM의 동작을 제어하는 제어회로와, 상기 제어회로에 접속된 전극을 포함하며, 상기 전극에 인가된 전압 레벨에 의해 저속형 또는 고속형중 어느 방식이 제조될 것인지의 여부가 판정된다.
본 발명에 따라, SDRAM은 상이한 전압 레벨을 전극에 인가함으로써 저속형 SDRAM 또는 고속형 SDRAM로 제조될 수 있다. 따라서, 본 발명은 간단한 제조 공정을 통해 저속형 SDRAM 도는 고속형 SDRAM 으로 제조될 수 있는 SDRAM을 제공할 수 있다.
본 발명의 다른 목적 및 기타 특징들은 첨부 도면과 관련하여 상세히 기술된 내용으로 부터 명백질 것이다.
이하 본 발명의 실시예를 첨부된 도면을 참조로 하여 설명하기로 한다.
제1도는 본 발명에 따라 SDRAM을 제조하는 방법의 제1실시예를 설명하기 위한 블록도이다. 제1도는 칩이 본딩 처리되기 전의 칩상의 회로 구조가 도시되어 있다.
제1실시예의 SDRAM은 하나의 메모리 블록에 제공되는 두개의 데이타 버스를 갖는다. 제1도에서, 메모리 불록(1)은 메모리 셀 어레이로 형성되어 있다.
20,21,...,22n+1은 메모리 블록(1)의 열을 나타내고 BLj 및 /BLj(j=0.1....2n+1)은 각 열 2j에 제공되는 한 쌍의 비트 라인을 나타낸다. 센스 증폭기 3j는 또한 각 열 2j에 제공된다.
워드 디코더(4)는 행 어드레스 신호를 디코딩함으로써 메모리 블록(1)의 워드 라인들 사이에서 하나의 워드 라인을 선택하여 구동한다. 열 디코더(5)는 열 어드레스 신호를 디코딩함으로써 메모리 블록(1)의 열들로부터 하나의 열을 선택한다.
한 쌍의 데이타 버스 라인 DBo 및 /DBo 이 우수 열 20,22,...,22n에 제공된다. 데이타 버스 라인 DBo는 비트 라인 BL0,BL2,...,BL2n에 의해 공유되고 데이타 버스 라인 /DBo는 비트 라인 /BL0, /BL2,.../BL2n에 의해 공유된다.
한쌍의 데이타 버스 라인 DB1및 /DB1은 기수 열 21,23,...,22n+1에 제공된다. 데이타 버스 라인 DB1은 비트 라인 BL1,BL3,...,BL2n+1에 의해 공유되고 데이타 버스 라인 /DB1은 /BL1, /BL3,...,/BL2n+1에 의해 공유된다.
데이타 입력 버퍼(6)는 기입 데이타를 수신하고, 기입-데이타 래치회로(70,71)는 데이타 입력 버퍼(6)에 의해 수신된 기입 데이타를 래치한다.
기입 증폭기(80)는 기입 데이타 래치 회로(70)에 의해 래치되고 우수 열 20,22,...,22n에 제공되는 기입 데이타를 메모리 블록(1)에 기입하기 위해 사용된다. 기입 증폭기(81)는 기입 데이타 래치 회로(71)에 의해 래치되고 기수 열 21,23,...22n+1에 제공되는 기입 데이타를 메모리 블록(1)에 기입하기 위해 사용된다.
데이타 버스 증폭기(90)는 열 디코더(5)를 거쳐 메모리 블록(1)으로부터 판독된 데이타 버스라인 DB0및 /DB0상의 데이타를 증폭한다. 판독-데이타 래치 회로(100)는 데이타 버스 증폭기(90)에 의해 증폭된 데이타를 래치한다.
데이타 버스 증폭기(91)는 열 디코더(5)를 거쳐 메모리 블록(1)으로부터 판독된 데이타 버스 라인 DB1및 /DB1상의 데이타를 증폭한다. 판독-데이타 래치 회로(101)는 데이타 버스 증폭기(91)에 의해 증폭된 데이타를 래치한다.
데이타 출력 버퍼(11)는 판독 데이타 래치 회로(100,101)에 의해 래치된 데이타를 출력한다.
제어회로(12)는 클록 신호 CLK, 행어드레스 스트로브 신호 /RAS, 열 어드레스 스트로보 신호 /CAS, 기입 제어 신호 /WE 및 외부 소스로 부터의 데이타 마스크 신호 DQM을 수신한다.
본딩 패드(13) 및 레지스터(14)를 포함한 회로는 동작 모드 신호 N1H를 노드(15)에 제공한다. 동작 모드 신호 N1H는 SDRAM이 저속 SDRAM로 또는 고속 SDRAM로 동작하느지의 여부를 결정한다.
제2도는 제어 회로(12)에 포함되고 기입 증폭기(80,81)기입 데이타 출력을 제어하기 위해 기입-증폭기 제어 신호를 발생시키는 기입-증폭기-출력 제어 신호 발생 회로를 도시한 것이다.
제2도에서, 열 어드레스 신호의 최하위 비트 CAO는 메모리 블록(1)에서 우수 열 20,22,...,22n이 선택되는지 또는 기수 컬럼 21,23,...,22n+1이 선택되는지의 여부를 나타낸다.
기입 제어 신호 WRITE는 기입시 고레벨로, 판독시 저레벨로 세트되는 제어 회로(12) 내부에 발생된다. 기입-증폭기-출력제어 신호/WENO는 기입 증폭기(80)의 출력을 제어하기 위해 사용되고, 기입-증폭기-출력 제어 신호 /WEN1은 기입 증폭기(81)의 출력을 제어하기 위해 사용된다.
주파수 분할기(17)는 외부 클록 신호 CLK를 반으로 분할한다. 또한, 제2도의 회로는 인버터(18-27), NAND 회로(28-33), nMOS 트랜지스터(34-37), pMOS 트랜지스터(38-41) 및 원샷 펄스 발생 회로(42,43)를 포함한다.
제3도는 원샷 펄스 발생 회로(42)의 회로 구조를 나타낸 것이다. 원샷 펄스 발생 회로(42)는 NAND회로(45-48), 지연 회로(49,50), NOR회로(51) 및 인버터(50',52)를 포함한다. 여기서, NAND회로(46,47)는 RS 플립-플롭 회로를 형성한다.
제4도는 원샷 펄스 발생 회로(43)의 회로 구조를 나타낸 것이다. 원샷 펄스 발생 회로(42)는 NAND회로(54-57), 지연회로(58,59), NOR 회로(60) 및 인버터(59',61)를 포함한다. 여기서, NAND회로(55,56)는 RS 플립-플롭 회로를 형성한다. 지연 회로(58,59)는 제3도의 지연 회로(49,50) 각각의 시간 지연과 동일한 시간 지연을 갖는다.
제5도는 기입-데이타 래치 회로(70,71) 및 기입 증폭기(80,81)의 회로 구조를 나타낸 것이다. 제5도의 회로 구조는 NAND 회로(63,64), 인버터(66-84), NOR 회로(85,86), nMOS 트랜지스터(87-96) 및 pMOS 트랜지스터(97-102)를 포함하고 있다.
제6도에 도시한 바와같이, 본 발명의 제1실시예에 따라 저속 SDRAM을 형성하는 경우, 본딩 패드(13)는 와이어(105)를 거쳐 전원 전압 레벨 VCC가 인가되는 외부 노드(이하 VCC 전력 노드라함)에 접속된다.
이와는 달리, 고속 SDRAM을 형성하는 경우, 본딩 패드(13)는 제7도에 도시한 바와같이 VCC전력 노드(104)에 접속되지 않는다. 제8도에 도시한 바와같이, 본딩 패드(13)가 저속 SDRAM을 형성하기 위해 VCC 전력노드(104)에 접속되면, 노드(15)의 전압 레벨은 VCC가 된다. 다라서, 동작 모드 신호 N1H는 하이 레벨로 된다.
결과로서, 제9도에 도시한 바와 같이, 기입-증폭기-출력 제어-신호 발생 회로의 인버터(18)는 저레벨 출력을 갖는다. 다음, NAND 회로 회로(28)의 출력은 고레벨로 고정되고, 따라서 NAND 회로(29)는 외부 클록 신호 CLK에 대해 인버터로서 동작한다.
예컨데, 외부 클록 신호 CLK가 66 MHz 라면, 인버터(19)는 66 MHz의 외부 클록 신호 CLK와 동일한 신호를 출력한다. 이 신호는 원샷 펄스 발생 회로(42,43)에 공급된다. 또한, 동작 모드 신호 N1H가 고레벨로 되어, nMOS 트랜지스터(39)는 턴오프되고 nMOS 트랜지스터(35)는 턴온된다. 따라서, 노드(109)는 저레벨이되고, 인버터(21)의 출력은 고레벨이 된다. 이렇게 함으로써 nMOS트랜지스터(34) 및 pMOS 트랜지스터(38)는 턴온된다.
또한, pMOS 트랜지스터(41)는 턴오프되고, nMOS 트랜지스터(37)는 턴온된다. 따라서, 인버터(25)의 출력은 고레벨로 된다. 이렇게 함으로써 nMOS 트랜지스터(36) 및 pMOS 트랜지스터(40)는 턴온된다.
데이타 기입시, 기입 제어 신호 WRITE는 고레벨로 된다. 열 어드레스 신호 CAO가 n차 사임클에서 고레벨로 세트되면, 예컨대, NAND 회로(30)의 출력은 저레벨로 된다. 인버터(22,23)로 이루어진 래치 회로는 인버터(22)의 출력이 고레벨인 NAND 회로(30)의 저레벨 출력을 래치힌다.
또한, NAND 회로(32)의 출력은 고레벨로 된다. 인버터(26,27)로 이루어진 래치 회로는 인버터(26)의 출력이 저레벨인 NAND 회로(32)의 고레벨 출력을 래치한다.
제10도에 도시한 바와같이, NOR회로(51)의 출력은 동작모드 신호 N1H가 고레벨이기 때문에 원샷 펄스 발생 회로(42)에서 저레벨로 고정된다.
이렇게 함으로써 지연 회로(50) 및 인버터(50')의 출력은 각각 저레벨 및 고레벨로 고정된다. 따라서, NAND 회로(48)는 인버터로서 기능하게 한다.
다음, 상기 n차 사이클에서, 인버터(19)의 출력, 즉 외부 클록 신호 CLK는 저레벨로 된다. 결과로써, NAND 회로(45,46,47)의 출력은 각각 고레벨, 저레벨, 고레벨이 된다. 인버터(52)의 출력, 즉 기입-증폭기-출력 제어 신호 /WENO는 고레벨로 된다.
다음, 외부 클록 신호 CLK는 고레벨로 된다. 결과로써, NAND 회로(45,46,47)의 출력은 각각 저레벨, 고레벨, 저레벨이된다. 기입-증폭기-출력 제어 신호 / WENO는 저레벨이 된다.
외부 틀록 신호 CLK는 지연 회로(49)의 지연 시간보다 짧은 시간 주기 이후에 다시 저레벨이 된다. 그 결과, NAND 회로(45)의 출력은 고레벨로 변화된다. 그러나, NAND 회로(46,47)의 출력은 각각 고레벨과 저레벨로 유지된다 또한 기입 증폭기의 출력 제어 신호는 저레벨로 유지된다.
지연회로(49)의 지연 시간과 동일한 시간주기의 통과이후에, 지연회로(49), NAND 회로(48), NAND 회로(47) 및 NAND 회로(46)의 출력들은 각기 고레벨, 저레벨, 및 저레벨로 유지된다. 따라서, 기록 증폭기의 출력 제어 신호은 고레벨로유지된다.
기입 증폭기의 출력 제어 신호을 출력하는 단안정 펄스 발생 회로(42)는 외부 클럭 신호 CLK의 주파수와 동일한 주파수 및, 반전 위상 관계를 갖는다. 또한 기입 증폭기의 출력 제어 신호은 지연 회로(49)의 지연 시간과 동일한 펄스폭을 갖는다.
외부 클록 신호 CLK의 고레벨 주기가 지연 회로(48)의 지연 시간보다 더 긴 경우에는, 기입 증폭기의 출력 제어 신호은 외부 클럭 신호 CLK의 펄스폭과 동일한 고레벨 펄스폭을 갖는다.
제11도에 도시한 바와같이 원샷 펄스 발생 회로(43)에 있어서, NOR회로(60)의 출력은 동작 모드 신호 N1H가 고레벨이기 때문에 저레벨로 고정된다. 이것은 지연회로(59)와 인버터(59)의 출력들이 각기 저레벨과 고레벨로 고정되도록 유도된다. 따라서, NAND 회로(57)는 인버터로서 제공한다.
상기한 n번째 사이클에서 인버터(26)의 출력은 저레벨이된다. 그 결과, NAND 회로(54), NAND 회로(55) 및, NAND 회로(56)의 출력들은 각기 고레벨, 저레벨 및 고레벨로 유지된다. 인버터(61)의 출력, 즉 기입 증폭기의 출력 제어 신호 WEN1는 고레벨이 된다.
열 어드레스 신호 CAO가 상술한 n번째 사이클 이후에 n+1번째 사이클에서 저레벨로 변화되면, 기입 증폭기의 출력 제어 신호 발생 회로의 NAND 회로(30)의 출력은 제12도에 도시한 바와같이 고레벨로 유지된다.
인버터(22)와 인버터(23)로 구성된 래치 회로는 저레벨인 인버터(22)의 출력과 NAND 회로(40)의 고레벨 출력을 대치시킨다.
또한 NAND 회로(32)의 출력은 저레벨이 된다. 인버터(26)와 인버터(27)로 구성된 래치 회로는 고레벨인 인버터(26)의 출력과 NAND 회로(32)의 저레벨 출력을 래치시킨다.
따라서, 제13도에 도시된 바와같이 원샷 펄스 발생 회로(42)에 있어서, NAND 회로(46), NAND 회로(47) 및, NAND 회로(48)의 출력들은 각기 고레벨, 저레벨과 고레벨로 유지된다. 인버터(52)의 출력, 즉 기입 증폭기의 출력 제어 신호은 고레벨이 된다.
제14도에 도시된 원샷 펄스 발생 회로(43)에 있어서, 인버터(19)의 출력, 즉 외부 클럭 신호 CLK가 저레벨이면, NAND 회로(54), NAND 회로(55) 및 NAND 회로(56)의 출력들은 각각 고레벨, 저레벨과 고레벨로 유지된다. 인버터(61)의 출력, 즉 기입 증폭기의 출력 제어 신호는 고레벨이 된다.
이때 외부 클럭 신호 CLK는 고레벨이 된다. 그 결과, NAND 회로(54), NAND 회로(55), NAND 회로(56)의 출력들은 각각 저레벨, 고레벨과 저레벨로 유지된다. 기입 증폭기의 출력 제어 신호는 저레벨이 된다.
외부 클럭 신호 CLK는 지연 회로(58)의 지연 시간보다 짧은 시간 주기 이후에 다시 저레벨이 된다. 그 결과, NAND 회로(54)의 출력은 고레벨로 변화된다. 그러나, NAND 회로(55,56)의 출력은 각각 고레벨과 저레벨로 유지된다. 또한 기입 증폭기의 출력 제어 신호 WEN1는 저레벨로 유지된다.
지연 회로(58)의 지연 시간과 동일한 시간 주기의 통과 이후에, 지연회로(58), NAND 회로(57), NAND 회로(56) 및, NAND 회로(55)의 출력들은 각기 고레벨, 저레벨, 고레벨 및 저레벨로 유지된다. 따라서, 기입 증폭기의 출력 제어 신호은 고레벨로 유지된다.
따라서, 기입 증폭기의 출력 제어 신호를 출력시키는 원샷 펄스 발생 회로(43)는 외부 클럭 신호 CLK의 주파수와 동일한 주파수 및 반전 위상 관계를 갖는다. 또한 기입 증폭기의 출력 제어 신호는 지연 회로(58)의 지연 시간과 동일한 펄스폭을 갖는다.
외부 클럭 신호 CLK의 고레벨 주기가 지연 회로(58)의 지연 시간보다 더 긴 경우, 기입 증폭기의 출력 제어 신호는 외부 클럭 신호 CLK의 펄스폭과 동일한 고레벨 펄스폭을 갖는다.
제15도는 외부 클럭 신호 CLK, 열 어드레스 신호 CAO 및 기입 증폭기의 출력 제어 신호,의 관계를 도시한다. 이들 관계는 열 어드레스 신호 CAO가 고레벨에서 저레벨로 변화할 대 상술한 데이타 기록내에서 관측될 수 있다.
그 결과, 기록 데이타 래치 회로(70,71) 및 기입 증폭기(80,81)는 제16도 내지 제19도에 도시한 바와같이 동작한다.
기록 데이타 래치 회로(70)에 있어서 NOR 회로(85)와 인버터(70)의 출력들은 동작 모드 신호 NH1가 고레벨이기 때문에 각기 저레벨과 고레벨이 된다. 이것은 nMOS 트랜지스터(89)와 pMOS 트랜지스터(99)가 온 동작하도록 유도된다.
기록 데이타 래치 회로(71)에 있어서, NOR회로(86)와 인버터(80)의 출력들은 동작 모드 신호 N1H가 고레벨이기 때문에 각기 저레벨과 고레벨이 된다. 이것은 nMOS 트랜지스터(94)와 pMOS 트랜지스터(102)가 온 동작하도록 유도된다.
데이타 기입 동작에 있어서, 기입 제어 신호 WRITE는 고레벨이 된다.
외부 클럭 신호 CLK가 저레벨인 반면에 열 어드레스 신호 CAO가 상술한 바와같이 n번째 사이클에서 고레벨로 설정되면, NAND 회로회로(63)의 출력은 고레벨이 된다. 따라서, 인버터(65)의 출력이 저레벨이 되므로서, 그결과 nMOS 트랜지스터(87) 및 pMOS 트랜지스터(97)는 턴온되고, nMOS 트랜지스터(88) 및 pMOS 트랜지스터(98)는 턴 오프된다.
기입 데이타 래치 회로(71)에 있어서, NAND 회로(64)의 출력은 고레벨이 된다. 따라서, 인버터(77)의 출력이 저레벨이 되므로서, 그 결과 nMOS 트랜지스터(92) 및 pMOS 트랜지스터(100)는 턴 온되고, nMOS 트랜지스터(93) 및 pMOS 트랜지스터(101)는 턴오프된다
그 결과, 기입 데이타(DQ)가 DIn이면, 기입 데이타 DIn는 인버터 (66,67)를 포함하는 래치 회로에 의해 래치되고, 또 인버터(75,76)를 포함하는 래치회로에 의해 래치된다. 인버터(66,75)의 출력들은 각각이 된다.
이러한 시점에서 기입 증폭기의 출력 제어 신호,들은 양쪽다 고레벨이 된다. 따라서 기입 증폭기(80)에 있어서 인버터(71)의 출력은 저레벨이고, nMOS 트랜지스터(90,91)는 턴 오프된다. 기록 증폭기(81)에 있어서, 인버터(83)의 출력은 저렙레이고, nMOS 트랜지스터(95,96)는 오프동작된다.
외부 클럭 신호 CLK가 제17도에도시한 바와같이 고레벨로 변화하면, NAND 회로(63)의 출력은 기록 데이타 래치 회로(70)에서 저레벨로 된다. 따라서, 인버터(65)의 출력이 고레벨이 되므로서, 그 결과 nMOS 트랜지스터(87) 및 pMOS 트랜지스터(97)는 턴 오프되고, nMOS 트랜지스터(88) 및 pMOS 트랜지스터(98)는 턴 온된다.
이러한 시점에서 기록 증폭기의 출력 제어 신호은 저레벨이 된다.
따라서, 인버터(71)의 출력은 기록 증폭기(80)에서 고레벨이 되고, nMOS 트랜지스터(90,91)는 턴 온된다.
그 결과, 인버터(68,69)로 구성된 래치 회로는 인버터(68)의 출력이 DIn인 반전된 기록 데이타 DIn를 래치시킨다. 따라서, 인버터(72,73)로 구성된 래치 회로는 인버터(72)의 출력이인 기록 데이타 DIn를 래치시킨다. 인버터(74)의 출력이 DIn으로 유도되므로서, 데이타 버스 라인 DBo,은 각각및 DIn이 된다.
기입 데이타 래치 회로(71)에 있어서, NAND 회로(64)의 출력은 고레벨로 유지된다. 따라서, 인버터(77)의 출력이 저레벨로 유지되므로서, nMOS 트랜지스터(92) 및 pMOS 트랜지스터(100)는 턴온되고, nMOS 트랜지스터(93) 및 pMOS 트랜지스터(101)는 턴 오프된다.
이러한 시점에서 기입 증폭기의 출력 제어 신호는 고레벨로 유지된다. 따라서, 인버터(83)의 출력은 기입 증폭기(8)에서 저레벨로 유지되고 nMOS 트랜지스터(95,96)가 턴 오프 상태에 있게 된다.
그리고나서, 사이클은 n+1번째 사이클이 된다. 제18도에 도시된 바와같이, 열 어드레스 신호 CAO가 저레벨이 되면 NAND 회로(63)의 출력은 기입 데이타 래치 회로(70)에서 고레벨이된다. 이것은 외부 클럭 신호 CLK가 저레벨인 동안의 경우이다. 인버터(65)의 출력은 저레벨이 되어 nMOS 트랜지스터(87)와 pMOS 트랜지스터(97)는 턴온되고 nMOS 트랜지스터(88)와 pMOS 트랜지스터(98)는 턴 오프된다.
동시에 기입 증폭기 출력 제어 신호 /WENO이 고레벨이 되어서 인버터(71)의 출력은 저레벨이 된다. 따라서, nMOS 트랜지스터(90,91)는 턴 오프된다.
결과적으로 기입 데이타 DQ가 DIn+1인 경우 기입 데이타 DIn+1는 인버터(66,67)를 구비한 래치 회로에 의해 래칭되며 인버터(66)의 출력은 /DIn+1이 된다.
기입 데이타 래치 회로(71)에서, NAND 회로(64)의 출력은 고레벨이 된다.
인버터(77)의 출력은 저레벨이 되어 nMOS 트랜지스터(92)와 pMOS 트랜지스터(100)는 턴 온되고 nMOS 트랜지스터(93)와 pMOS 트랜지스터(101)는 턴 오프된다.
따라서, 기입 데이타 DQ가 DIn+1인 경우 기입 데이타 DIn+1는 인버터(75,76)를 구비한 래치 회로에 의해 래칭되며 인버터(75)의 출력은 /DIn+1이 된다.
이 순간의 시간에서 기입 증폭기 출력 제어 신호 /WEN1가 고레벨로 유지되어서 인버터(83)의 출력은 저레벨로 유지된다. 따라서, nMOS 트랜지스터(95,96)는 계속해서 턴오프된다.
외부 클럭 신호 CLK가 제19도에도시된 바와같이 고레벨로 변화되는 경우 NAND 회로(63)의 출력은 기입 데이타 래치 회로(70)에서 고레벨로 유지된다. 따라서 인버터(65)의 출력은 저레벨로 유지되어 nMOS 트랜지스터(87)와 pMOS 트랜지스터(97)는 턴온을 유지하고 nMOS 트랜지스터(88)와 pMOS 트랜지스터(98)는 계속해서 턴 오프된다.
이 순간의 시간에 기입 증폭기 출력 제어 신호 /WENO은 고레벨로 유지된다. 따라서, 인버터(71)의 출력은 기입 증폭기(80)에서 저레벨로 유지되고 nMOS 트랜지스터(90,91)는 계속해서 턴 오프된다.
기입 데이타 래치 회로(71)에서 NAND 회로(64)의 출력은 저레벨이 되어 nMOS 트랜지스터(92)와 pMOS 트랜지스터(100)는 턴 오프되고 nMOS 트랜지스터(93)와 pMOS 트랜지스터(101)는 턴온된다.
이 순간의 시간에 기입 증폭기 출력 제어 신호 /WENO은 저레벨이 되어서 인버터(83)의 출력은 고레벨이 된다. 따라서, nMOS 트랜지스터(95,96)는 턴온된다.
그 결과, 인버터(78,79)를 구비한 래치회로는 반전 기입 데이타 /DIn+1를 래칭하며 인버터(78)의 출력은 DIn+1이 된다. 따라서, 인버터(81,82)를 구비한 래치 회로는 기입 데이타 DIn+1를 래칭하며 인버터(81)의 출력은 /DIn+1이 된다. 이것은 인버터(84)의 출력을 DIn+1으로 하여 데이타 버스 라인 DB, /DB1은 각기 /DIn+1과 DIn+1이 된다.
제20A∼20G도는 연속 데이타 기록이 열 어드레스(0,1,16,17,31 및 38)에 관해 실행되는 경우를 도시한다.
제20A도는 외부 클럭 신호 CLK를 도시하고, 제20B 도는 행 어드레스 스트로브 신호 /RAS를 도시하며, 제20C 도는 열 어드레스 스트로브 신호 /CAS를 도시하고 제20D 도는 어드레스 신호 ADD를 도시하며, 제20E 도는 입력 데이타 DQ를 도시하고, 제20F도는 데이타 매스크 신호 DQM를 도시하며, 제20G 도는 열 선택 신호 CL를 도시한다.
제20D∼20F 도에서 00,01,16,17,31 및 38 은 각기 열 어드레스(0,1,16,17,31 및 38)를 나타낸다. 0번째 사이클에서 행 어드레스 스트로브 신호 /RAS가 저레벨로 변화되는 경우 어드레스 신호 입력 노드에서 제공된 어드레스 신호는 행 어드레스 신호로써 래칭된다. 이 데이타 래칭은 외부 클럭 신호 CLK의 포지티브 구간에서 시행된다. 행 어드레스 신호는 워드 라인을 선택하기 위해 디코딩된다.
열 어드레스 스트로브 신호 /CAS는 예컨대 제3사이클에서 저레벨로 변화된다. 따라서, 어드레스 입력 노드에서 제0열 어드레스를 나타내는 열 어드레스 신호는 외부 클럭 신호 CLK의 포지티브 구간에서 래칭된다.
또한, 데이타 입력/출력 노드에서 제공된 데이타는 외부클럭 신호 CLK의 동일한 포지티브 구간에서 기입 데니타 래치 회로(70)에 의해 래칭된다. 이 데이타는 열 어드레스(0)에 기입될 데이타이다.
외부 클럭 신호 CLK의 고레벨 구간동안, 기입 데이타 래치 회로(70)에서 래칭된 데이타는 열 어드레스(0)에 기입된다.
따라서, 제4사이클에어 열 어드레스 스트로브 신호 /CAS는 고레벨로 변화된다. 열 어드레스(1)에 기입될 데이타 입력/출력 노드에서 제공된 데이타는 외부 클럭 신호 CLK의 포지티브 구간에서 기입 데이타 래치 회로(71)에 의해 래칭된다.
외부 클럭 신호 CLK의 고레벨 구간동안 기입 데이타 래치외로(71)에서 래칭된 데이타는 열 어드레스(1)에 기록된다.
제5사이클에서 열 어드레스 스트로브 신호 /CAS는 저레벨로 변화된다.
그리고나서, 어드레스 신호 입력 노드에서 열 WENO(16)를 나타낸는 열 어드레스 신호는 외부 클럭 신호 CLK의 포지티브 구간에서 래칭된다.
또한, 외부 클럭 신호 CLK의 동일한 포지티브 구간에서 열 어드레스(16)에 기입될 데이타 입력/출력 노드에서 제공된 데이타는 기입 데이타 래치 회로(70)에 의해 래칭된다.
외부 클럭 신호 CLK의 고레벨 구간동안, 기입 데이타 래치 회로(70)에서 래칭된 데이타는 열 어드레스(16)에 기입된다.
제6사이클에서, 열 어드레스 스트로브 신호 /CAS는 고레벨로 변화된다.
열 어드레스(17)에 기입될 데이타 입력/출력 노드에서 제공된 데이타는 외부 클럭 신호 CLK의 포지티브 구간에서 기입 데이타 래치 회로에 의해 래칭된다.
외부 클럭 신호 CLK의 고레벨 구간동안, 기입 데이타 래치 회로(71)에서 래칭된 데이타는 열 어드레스(17)에 기입된다.
제7사이클에서 열 어드레스 스트로브 신호 /CAS는 저레벨로 변화된다.
열 어드레스(31)에 기록될 데이타 입력/출력 노드에서 제공된 데이타는 외부 클럭 신호 CLK의 포지티브 구간에서 기입 데이타 래치 회로(71)에 의해 래칭된다.
외부 클럭 신호 CLK의 고레벨 구간동안, 기입 데이타 래치 회로(71)에서 래칭된 데이타는 열 어드레스(31)에 기록된다.
제8사이클에서 열 어드레스 스트로브 신호 /CAS는 저레벨로 유지된다.
열 어드레스(38)에 기입될 데이타 입력/출력 노드에서 제공된 데이타는 외부 클럭 신호 CLK의 포지티브 구간에서 기입 데이타 래치 회로(70)에 의해 래칭된다.
외부 클럭 신호 CLK의 고레벨 구간 동안, 기입 데이타 래치회로(71)에서 래칭된 데이타는 열 어드레스(38)에 기록된다.
상술한 바와같은 방법으로, 본 발명의 제1실시예에 따라 생성된 저속 SDRAM은 66 MHz의 외부 클럭 신호 CLK와 같은 낮은 클럭비에서 동일한 행 어드레스를 갖는 열 어드레스에 대한 연속 데이타 기입 동작을 수행할 수 있다.
한편, 제7도에 도시된 고속 SDRAM을 생성할 경우 본딩 패드(13)는 VCC전원 노드(104)에 접속되지 않는다. 이 경우에 제21도에 도시된 바와같이, 노드(15)의 전압 레벨은 OV의 접지 레벨이 되어 동작 모드 신호 N1H는 저레벨이 된다.
그 결과, 제22도에도시된 바와같이 기입 증폭기 출력 제어 신호 발생 회로의 인버터(18)는 고레벨이 된다. 따라서, 제19도에 도시된 바와같은 주파수 분할기(17), 인버터(18), NAND 회로(28), NAND 회로(29) 및 인버터(19)의 각 출력들과 외부 클릭 신호 CLK가 획득된다.
125MHz 주파수의 외부 클럭 신호 CLK 에서 인버터(19)는 외부 클럭신호 CLK와 동일한 고레벨 펄스폭 및 절반의 주파수를 갖는 내부 클럭 신호를 발생한다. 이 내부 클럭 신호는 원샷 펄스 발생 회로(42,43)에 공급된다.
제22도에서, 동작 모드 신호 N1H가 저레벨이되므로 pMOS트랜지스터(39), nMOS 트랜지스터(35), pMOS 트랜지스터(41) 및 nMOS 트랜지스터(37)는 각기 턴온, 턴 오프, 턴온 및 턴 오프된다.
기입 제어 신호 WRITE는 데이타 기입 시간에 고레벨이 된다. 예컨대, 열 어드레스 신호 CAO가 n번째 사이클에서 고레벨로 변화된 경우 NAND회로(30,32)의 출력은 각기 저레벨과 고레벨이 된다.
이 경우, 외부 클럭 신호DLK가 제레벨일 때, NAND 회로(31) 및 인버터(21)의 출력은 각각 고레벨 및 저레벨이 되고, nMOS트랜지스터(34)및 pMOS트랜지스터(38)은 턴 오프된다.
또한, NAND회로(33)및 인버터(25)의 출력은 각각 고레벨 및 저레벨이 되고, nMOPS 트랜지스터(36)및 pMOS 트랜지스터(40)는 턴 오프된다.
그 결과, 인버터(22,23)로 구성된 래치 회로와 인버터(26,27)로 구성된 래치 회로는 여전히 이전 사이클에서 래치된 데이타를 유지하게 된다.
외부 클럭 신호 DLK가 제 24도에 도시된 것처럼 고레벨로 변경될 경우, NAND 회로(31)및 인버터(21)의 출력은 각각 저레벨 및 고레벨이 되고, nMOS트랜지스터(34)및 pMOS트랜지스터(38)는 턴 온된다.
그 결과, 인버터(22,23)로 구성된 래치 회로는 NAND 회로(30)의 저레벨 출력을 래치한다. 따라서, 인버터(22)의 출력은 고레벨이 된다.
반면에, NAND 회로(33)및 인버터(25)의 출력은 각각 고레벨 및 저레벨로 유지되고, nMOS 트랜지스터(36) 및 pMOS 트랜지스터(40)는 턴 오프 상태가 된다.
제25도에 도시된 것처럼, n+1번째 사이클의 경우, 컬럼 어드레스 신호 CAO는 저레벨을 변경된다. 따라서, NAND 회로(30,32)의 출력은 각각 고레벨및 저레벨이 된다.
이 경우, 외부 클럭 신호CLK가 저레벨일 때, NAND 회로(31) 및 인버터(21)의 출력은 각가 고레벨 및 저레벨이 되고, nMOS 트랜지스터(34)및 pMOS 트랜지스터(38)는 턴 오프 상태를 유지한다.
또한, NAND 회로(33)및 인버터(25)의 출력은 각각 고레벨 및 저레벨이 되고, nMOS트랜지스터(36) 및 pMOS 트랜지스터(40)는 턴 오프 상태를 유지한다.
그 결과, 인버터(22,23)로 구성된 래치 회로는 여전히 n번째 사이클에서 래치된 저레벨을 유지한다. 따라서, 인버터(22)의 출력은 고레벨을 유지한다.
외부 클럭 신호 DLK가 제26도에 도시된 것처럼 고레벨로 변경될 경우, NAND 회로(33)및 인버터(25)의 출력은 각각 저레벨 및 고레벨이 되고, nMOS트랜지스터(36)및 pMOS 트랜지스터(40)는 턴 온 상태로 된다.
그결과, 인버터(26,27)로 구성된 래치 회로는 NAND 회로(32)의 저레벨 출력을 래치한다. 따라서, 인버터(26)의 출력은 고레벨을 유지한다.
반면에, NAND 회로(31)및 인버터(21)의 출력은 각각 고레벨 및 저레벨을 유지하고, nMOS 트랜지스터(34)및 pMOS 트랜지스터(38)는 턴 오프 상태를 유지한다.
그 결과, 인버터(22,23)로 구성된 래치 회로는 여전히 n번째 사이클에서 래치된 저레벨응 유지한다. 따라서, 인버터(22)의 출력은 고레벨을 유지한다.
상술한 바와같이, 데이타 마스크 신호 DQM가 n번째 사이클에서 저레벨인 경우, 인버터(22)의 출력은 n번째 사이클에서 외부 클럭 신호 CLK의 고레벨 주기동안 그리고 n+1번재 사이클 주기동안 고레벨이 된다.
데이타 마스크 신호 DQM가 n+1번째 사이클에서 저레벨일 경우, 인버터(26)의 출력은 n+1번째 사이클에서 외부 클럭 신호 CLK의 고레벨 주기동안 그리고 n+2번째 사이클 주기동안 고레벨이 된다.
반면에, 데이타 마스크 신호 DQM가 n번째 사이클에서 고레벨일 경우, 인버터(22)의 출력은 n번째 사이클에서 외부 클럭 신호 CLK의 고레벨 주기동안 그리고 n+1번째 사이클 주기동안 저레벨이 된다.
데이타 마스크 신호 DQM가 n+1번째 사이클에서 고레벨일 경우, 인버터(26)의 출력은 n+1번째 사이클에서 외부 클럭 신호 CLK의 고레벨 주기동안 그리고 n+2 사이클 주기동안 저레벨이 된다.
제27도는 원샷 펄스 발생 회로(42,43)의 동작을 설명하기 위한 파형도이다. 제28도는 원샷 펄스 발생 회로(42)의 동작을 설명하기 위한 회로도이다.
원샷 펄스 발생 회로(42)에서, 인버터(19)의 출력은 제27도에 도시된 것처럼 n번째 사이클 주기동안 그리고 n+1번째 주기에서 외부 클럭 신호 CLK의 저레벨 주기동안 저레벨 상태에 있다. 제28도에 도시된 것처럼 이들 주기동안, NAND 회로(45), NAND 회로(46) 및 NAND 회로(47)의 출력은 각각 고레벨, 저레벨 및 고레벨이 된다. 또한, 인버터(52)의 출력 즉, 기입 증폭기 출력 제어 신호 /WENO은 고레벨이 된다.
이 시점에서, 지연 회로(49), NOR 회로(51), 지연회로(50) 및 인버터(51')는 각각 저레벨, 고레벨, 고레벨 및 저레벨이다.
외부 클럭 신호 CLK가 제27도에도시된 것처럼 고레벨이 될 경우, 인버터(19) 및 인버터(22)의 출력은 고레벨이 된다. 따라서, 제28도에 도시된 것처럼, NAND 회로(45,46)의 출력은 각각 저레벨 및 고레벨이 된다.
또한, 기입 증폭기 출력 네어 신호 /WENO은 저레벨이 된다.
다음에, 지연 회로(49)의 출력은 고레벨이 된다.(제28도에서 원으로 도시). 그러나 인버터(51')의 출력은 NAND 회로회로(48)의 출력이 고레벨을 유지하도록 저레벨 상태를 유지한다. 따라서, 기입 증폭기 출력 제어 신호 /WENO은 저레벨 상태를 유지한다.
지연 회로(49)의 출력이 고레벨이 될 경우, NOR 회로(51)의 출력은 저레벨이 된다. 소정의 시간 주기의 경과후, 제28도에서 직사각형으로도시된 것처럼 지연 회로(50), 인버터(51'), NAND 회로(48), NAND 회로(47) 및 NAND 회로(46)의 출력은 각각 저레벨, 고레벨, 저레벨, 고레벨 및 저레벨이된다. 따라서, 기입 증폭기 출력 제어 신호 /WENO은 고레벨이 된다.
소정의 시간 주기의 경과후, 지연 회로(49)의 출력은 NAND 회로(48)의 출력이 고레벨이 되도록 저레벨이 된다. 그러나 NAND 회로(47,46)의 출력은 변하지 않는다. 따라서, 기입 증폭기 출력 제어 신호 /WENO 또한 변하지 않는다.
지연 회로(49)의 출력이 저레벨일 경우, NOR 회로(51)의 출력은 고레벨이 된다. 다음에 소정의 시간 주기후에, 지연 회로(50) 및 인버터(51')의 출력은 각각 고레벨 및 저레벨이된다. 그러나 NAND 회로(48)의 출력이 이미 고레벨로 변경되었기 때문에, NAND 회로(47,46)의 출력은 변하지 않는다.
따라서, 기입 증폭기 출력 제어 신호 /WENO 또한 변하지 않는다.
그결과, 기입 증폭기 출력 제어 신호 /WENO은 지연 회로(49,50)의 각각의 지연 시간의 합과 동일한 펄스 폭을 가지고 종료한다.
또한, 제27도에 도시된 것처럼 인버터(19)의 출력이 고레벨 상태인 동안에 인버터(26)의 출력은 고레벨로되기 때문에, 원샷 펄스 발생 회로943)는 원샷 펄스 발생 회로(42)와 마찬가지 방식으로 동작한다.
따라서, 원샷 펄스 발생 회로(43)는 지연 회로(58,59)의 각각의 지연 시간의 합과 동일한 펄스 폭을 갖는다.
그 결과, 기입 데이타 래치 회로(70,71) 및 기입 증폭기(80,81)는 제29도내지 제33도에 도시된 것처럼 동작한다.
제29도에 도시된 것처럼, 기입 제어 신호 WRITE는 데이타 기입시에 고레벨로 된다. 만일 외부 클럭 신호 CLK가 저레벨인 동안에 컬럼 어드레스 신호 CAO가 상술한 바와같이 n번째 사이클에서 고레벨로 설정될 경우, NAND 회로(63)의 출력은 고레벨이 된다. 따라서, 인버터(65)의 출력은 저레벨이 되어 nMOS 트랜지스터(87) 및 pMOS 트랜지스터(97)로 하여금 턴 온되게 하고 nMOS 트랜지스터(88) 및 pMOS 트랜지스터(98)로 하여금 턴 오프되게 한다.
그 결과, 기입 데이타 DQ가 DIn으로 설정될 경우, 기입 데이타 DIn는 인버터(66,67)로 구성된 래치 회로에 의해 래치되고, 인버터(66)의 출력은 /DIn이 된다.
또한, 동작 모드 신호 N1H가 저레벨이고 기입 증폭기 출력 제어 신호 /WENO가 고레벨이기 때문에 NOR회로(85) 및 인버터(70)의 출력은 각각 저레벨 및 고레벨이 된다. 따라서, nMOS 트랜지스터(89)는 턴온되고 pMOS 트랜지스터(99)또한 턴온된다.
기입 증폭기(80)에 있어서, 인버터(71)의 출력은 nMOS 트랜지스터(90,91)가 턴 오프되도록 저레벨 상태에 있게 된다.
기입 데이타 래치 회로(7)에 있어서, NAND 회로(64) 및 인버터(77)의 출력은 각기 고레벨 및 저레벨이 된다. 따라서, nMOS 트랜지스터(92), pMOS 트랜지스터(100), nMOS 트랜지스터(93) 및 pMOS 트랜지스터(101)은 각기 턴온, 턴온, 턴오프 및 턴오프된다.
그 결과 기입 데이타 DIn은 인버터(75 및 76)를 구비한 래치 회로에 의해 래치되고, 인버터(75)의 출력은 /DIn이 된다.
또한, 기입-증폭기-출력 제어 신호 /WEN1이 고레벨에 있기 때문에, NOR 회로(86) 및 인버터(80)의 출력은 각각 저레벨 및 고레벨이 된다. 따라서, nMOS 트랜지스터(94)는 턴온되고, pMOS 트랜지스터(102)도 턴온되다.
기입 증폭기(81)에 있어서, 인버터(83)의 출력이 저레벨에 있기 때문에 nMOS 트랜지스터(95 및 96)는 턴오프된다.
외부 클럭 신호 CLK가 제30도에서 나타낸 바와같이 고레벨로 바뀌때 기입 데이타 래치 회로(70)내의 NAND 회로(63)의 출력은 고레벨이 되는 인버터(70)의 출력과 함께 저레벨이 된다. 따라서, nMOS 트랜지스터(87), nMOS 트랜지스터(98)의 출력은 각각 턴오프, 턴오프, 턴온 및 턴온 된다.
또한, 상기 기입-증폭기 출력 제어 신호/WENO 가 고레벨이 있기 때문에, NOR 회로(85) 및 인버터(70)의 출력은 각각 저레벨 및 고레벨이 된다.
따라서, nMOS 트랜지스터(89) 및 pMOS 트랜지스터(99)는 턴온 상태로 남는다.
또, 기입 증폭기(80)에 있어서 인버터(71)의 출력은 nMOS 트랜지스터(90 및 91)를 턴오프 상태로 유지시키는 저레벨이 있게 된다.
그결과, 인버터(68 및 69)를 구비한 래치 회로는 역 기입 데이타/DIn를 래치시키고 인버터 출력은 DIn이 된다. 따라서, 인버터(72 및 73)를 구비한 래치 회로는 인버터(72 및 74)의 출력이 각각 /DIn 및 DIn이 되도록 기입 데이타 DIn을 래치한다.
기입 데이타 래치 회로(71)에 있어서, NAND 회로(64) 및 인버터(77)의 출력은 각각 고레벨 및 저레벨에서 유지된다. 따라서, nMOS 트랜지스터(92), pMOS 트랜지스터(100), nMOS 트랜지스터(93) 및 pMOS 트랜지스터(101)는 각각 턴온,턴온,턴오프 및 턴오프 상태로 유지된다.
또한, 기입-증폭기 출력 제어 신호 /WEN1가 고레벨 상태에 있기 때문에, NOR 회로(86) 및 인버터(80)의 출력은 각각 저레벨 및 고레벨 상태에 있게 된다. 따라서, nMOS 트랜지스터(94) 및 pMOS 트랜지스터(102)는 턴온 상태를 유지한다.
따라서, 기입 증폭기(81)에 있어서 인버터(83)의 출력은 저레벨이 있게 되고, nMOS 트랜지스터(95,96)는 계속하여 턴오프 상태를 유지한다.
그리고, n+1번째 사이클에서, 열어드레스 신호 CAO는 제31도에서 나타낸 바와 같이 저레벨로 설정된다 외부 클럭 신호 CLK의 저레벨 주기동안, NAND 회로(63)의 출력은 기입 데이타 래치 회로(70)에서 고레벨로 되고, 인버터(65)의 출력은 저레벨이 된다. 따라서, nMOS 트랜지스터(87), pMOS 트랜지스터(97), nMOS 트랜지스터(88) 및 pMOS 트랜지스터(98)는 각각 턴온, 턴온, 턴오프 및 턴오프된다. 그 결과 기입 데이타 DQ가 DIn+1로 설정될때, 기입 데이타 DIn+1은 인버터(66및 67)를 구비한 래치 회로에 의해 래치되고, 인버터(66)의 출력은 /DIn+1이 된다.
또한, 기입-증폭기 출력 제어 신호/WENO 가 고레벨에 있을때, NOR회로(85) 및 인버터(70)의 출력은 각각 저레벨 및 고레벨로 된다. 따라서, nMOS 트랜지스터(89)는 턴온되고, pMOS 트랜지스터(99)도 턴온된다.
따라서 기입 증폭기(80)에 있어서, 인버터(71)의 출력은 저레벨이 있게 되므로 nMOS 트랜지스터(90 및 91)는 턴오프 상태를 유지한다.
기입 데이타 래치 회로(71)에 있어서, NAND 회로(64) 및 인버터(77)의 출력은 각각 고레벨 및 저레벨에 있다. 따라서 nMOS 트랜지스터(92), pMOS 트랜지스터(100), nMOS 트랜지스터(93) 및 pMOS 트랜지스터(101)는 각각 턴온, 턴온, 턴오프 및 턴오프된다.
그결과, 기입 데이타 DIn+1는 인버터(75 및 76)를 구비한 래치 회로에 의해 래치되고, 인버터(75)의 출력은 /DIn+1이 된다.
또한, 기입 증폭기 출력 제어 신호 /WEN1이 고레벨에 있기 때문에, NOR 회로(86) 및 인버터(80)의 출력은 각각 저레벨과 고레벨에 있게 된다.
따라서, nMOS 트랜지스터(97)는 턴온되고, pMOS 트랜지스터(102)도 턴온된다.
기입 증폭기(81)에 있어서, 인버터(83)의 출력은 저레벨에 있기 때문에, nMOS 트랜지스터(94)는 턴온되고, pMOS 트랜지스터(102)도 턴온된다.
기입 증폭기(81)에 있어서, 인버터(83)의 출력은 저레벨에 있기 때문에, nMOS 트랜지스터(95 및 96)는 턴오프 상태가 지속된다.
외부 클럭 신호 CLK가 제22도에서 나타낸 바와 같이 고레벨로 바뀔때라도, 기입 데이타 래치 회로(70)내의 NAND 회로(63)의 출력은 여전히 고레벨에서 유지되고, 인버터(70)의 출력은 저레벨이 된다. 따라서, nMOS 트랜지스터(87), pMOS 트랜지스터(97), nMOS 트랜지스터(88) 및 pMOS 트랜지스터(98)의 출력은 각기 턴온, 턴온, 턴오프 및 턴오프 상태를 유지한다.
또한, 기입-증폭기 출력 제어 신호/WENO이 고레벨이 있기 때무에, NOR 회로(85) 및 인버터(70)의 출력은 각각 저레벨 및 고레벨에 있다. 따라서, nMOS 트랜지스터(89) 및 pMOS 트랜지스터(99)는 턴온 상태를 계속 유지한다.
기입 증폭기(80)에 있어서, 인버터(71)의 출력은 nMOS 트랜지스터(90 및 91)를 턴오프 상태를 유지하게하는 저레벨에 있다.
기입 데이타 래치 회로(71)에 있어서, NAND 회로(64) 및 인버터(77)의 출력은각각 저레벨 및 고레벨로 된다. 따라서, nMOS 트랜지스터(92), pMOS 트랜지스터(100, nMOS 트랜지스터(93) 및 pMOS 트랜지스터(101)는 각각 턴오프, 턴오프, 턴온 및 턴온 된다.
또한, 기입 증폭기 출력 제어 신호 /WEN1을 고레벨에 있기 때문에, NOR 게이트(86) 및 인버터(80)의 출력은 각각 저레벨 및 고레벨에 있게 된다.
따라서, nMOS 트랜지스터(4) 및 pMOS트랜지스터(102)는 톤온 상태로 된다.
따라서, 기입 증폭기(81)에 있어서 인버터(83)의 출력은 nMOS 트랜지스터(95 및 96)이 턴오프 상태로 지속되므로 저레벨에 있게 된다.
마찬가지로, 인버터(78 및 79)를 구비한 래치 회로는 DIn+1인 인버터(78)의 출력과 함께 인버터(75)의 출력, 즉 역 기입 데이타 /DIn+1을 래치시키고 인버터(78)의 출력은 DIn+1이 된다. 따라서, 인버터(81 및 82)를 구비한 래치 회로는 각각의 /DIn+1및 DIn+1인 인버터(81 및 84)의 출력에 따라 기입 데이타 DIn+1를 래치한다.
그리고, n+2번째 사이클에서 기입-증폭기 출력 제어 신호 /WENO 및 /WEN1은 제27도에서 나타낸 바와같이 저레벨이 된다.
마찬가지로, 기입-데이타 래치회로(70)에 있어서 NOR 게이트(85)의 출력은 제33도에서 나타낸 바와 같이 저레벨에 있는 인버터(70)의 출려과 함께 고레벨이 된다. 따라서, nMOS 트랜지스터(89) 및 pMOS 트랜지스터(99)는 턴오프된다.
기입 증폭기(80)에 있어서, 인버터(71)의 출력은 nMOS 트랜지스터(90 및 91)가 턴온 되므로 고레벨이 된다. 따라서, 데이타 버스라인(DBo)은 /DIn이 되는 반면, 데이타 버스라인 /DBo는 DIn이 된다.
기입 데이타 래치 회로(71)에 있어서, NOR 회로(86)의 출력은 고레벨이 되고, 인버터(80)의 출력은 저레벨이 된다. 따라서, nMOS 트랜지스터(94) 및 pMOS 트랜지스터(102)는 턴오프 된다.
기입 증폭기(81)에 있어서, 인버터(83)의 출력은 nMOS 트랜지스터(95 및 96)가 턴온되므로 고레벨이 된다. 따라서, 데이타 버스 라인 DB1은 /DIn+1이 되는 반면, 데이타 버스라인 /DB1은 DIn+1이 된다.
제34A 내지 제34G도는 데이타 입력이 열 어드레스 0,1,16,17,31 및 38에 대해 처리되는 경우를 나타낸다.
제34A도는 외부 클럭 신호 CLK, 제34B도는 행 어드레스 스트로브 신호 /RAS, 제34C도는 열 어드레스 스트로브 신호 /CAS, 제34D도는 어드레스 신호 ADD, 제34E도는 입력 데이타 DQ, 제34F도는 데이타 마스크 신호 DQM, 제34G 도는 열 선택 신호 CL를 나타낸다.
0번째 사이클에서, 행 어드레스 스트로브 신호 /RAS가 저레벨로 변화될때, 어드레스 신호 입력 노드에서 제공되는 어드레스 신호는 행 어드레스 신호와 같이 래치된다. 이 데이타 래치는 외부 클럭 신호 CLK의 포지티브 에지에서 행해진다. 상기 행 어드레스 신호는 워드라인을 선택하기 위해 디코드된다.
상기 열 어드레스 스트로브 신호 /CAS는 세번째 사이클에서 저레벨로 바뀐다. 따라서, 외부 클럭 신호 CLK의 포지티브 에지에서 어드레스 입력 노드에서 0번째 열 어드레스를 나타내는 열 어드레스 신호가 래치된다. 또한, 외부 클럭 신호 CLK의 포지티브 에지에서, 데이타 입력/출력 노드에서 제공되는 데이타는 기입-데이타 래치 회로(70)에 의해 래치된다. 이 데이타 열 어드레스0로 기입되는 데이타이다.
제4사이클에서 열 어드레스 스트로브 신호 /CAS는 고레벨로 변경된다. 외부 클록 신호 CLK의 포지티브 에지에서는 열 어드레스(1)에 기록될 데이타 입/출력 노드에 공급되는 데이타가 기입 데이타 래치 회로(71)에 의해 래치된다.
제5 사이클에서 기입 데이타 래치 회로(70)와 기입 데이타 래치 회로(71)에 래치된 데이타는 열 어드레스 0과 1에 각각 동시에 기록된다.
또한 제5사이클에서는 열 어드레스 스트로브 신호 /CAS 저 레벨로 변경된다. 그러면 외부 클록 신호 CLK의 포지티브 에지에서는 어드레스 신호 입력 노드에서의 열 어드레스(16)를 나타내는 열 어드레스 신호가 래치된다.
또한 외부 클록 신호 CLK의 동일한 포지티브 에지에서는 열 어드레스(16)에 기입될 데이타 입/출력 노드에 공급되는 데이타가 기입 데이타 래치 회로(70)에 의해 래치된다.
제6사이클에서 열 어드레스 스트로브 신호 /CAS는 고레벨로 변경된다. 외부 클록 신호 CLK의 포지티브 에지에서 열 어드레스(17)에 기입될 데이타 입/출력 노드에 공급되는 데이타는 기입 데이타 래치 회로(71)에 의해 래치된다.
제7사이클에서 기입 데이타 래치 회로(70)에 래치된 데이타와 기입 데이타 래치 회로(71)에 래치된 열 어드레스(16),(17)에 각각 동시에 기입된다.
또한 제7사이클에서 열 어드레스 스트로브 신호 /CAS는 저레벨로 변경된다. 외부 클록 신호 CLK의 포지티브 에지에서는 어드레스 신호 입력노드에서의 열 어드레스(31)를 나타내는 열 어드레스 신호가 래치된다.
외부 클록 신호 CLK의 동일한 포지티브 에지에서 열 어드레스(31)에 기입될 데이타 입/출력 노드에 공급되는 데이타는 기입-데이타 래치 회로(71)에 의해 래치된다.
제8사이클에서, 데이타 마스크 신호 DQM는 고레벨로 변경된다.
따라서 비록 열 어드레스 스트로브 신호 /CAS가 고레벨로 변경되더라고 데이타 입/출력 노드에 공급되는 데이타는 열 어드레스(32)에 기입될 데이타 처럼 외부 클록 신호 CLK의 포지티브 에지에서는 기입-데이타 래치회로(70)에 의해 래치되지 않는다.
따라서, 제9 사이클에서는 기입-데이타 래치 회로(71)에 래치된 데이타만이 열 어드레스(31)에 기록된다.
제9 사이클에서 열 어드레스 스트로브 신호/CAS는 저레벨로 변경된다.
외부 클록 신호 CLK의 포지티브 에지에서는 어드레스 신호 입력 노드에서의 열 어드레스(38)을 나타내는 열 어드레스 신호가 처리된다.
또한 외부 클록 신호 CLK의 동일한 포지티브 에지에서는 열 어드레스(38)에 기입될 데이타 입/출력 노드에 공급되는 데이타가 기입-데이타 래치 회로(70)에 의해 래치된다.
제10사이클에서 데이타 마스크 신호 DQM는 하이 레벨로 변경된다.
따라서 비록 열 어드레스 스트로브 신호 /CAS가 고레벨로 변경된다 하더라도 데이타 입/출력 노드에 공급되는 데이타는 열 어드레스(39)에 기입될 데이타 처럼 외부 클록 신호 CLK의 포지티브 에지에서 기입-데이타 래치 회로(71)에 래치되지 않는다.
따라서, 제11사이클에서는 기입-데이타 래치 회로(70)에 래치된 데이타만이 열 어드레스(38)에 기록된다.
상술한 방식으로 본 발명의 제1실시예에 따라 형성되는 고속 SDRAM은 동일한 행 어드레스와 연속 열 어드레스를 갖는 두개의 어드레스에 대하여 2사이클의 프리-페치(pre-fetch)동작을 수행할 수있다. 비록 고속 SDRAM은 동일한 행 어드레스와 비연속 열 어드레스를 갖는 열 어드레스에 대하여 연속적인 데이타 기입 동작을 수행할 수 없지만 125 MHz의 외부 클록 신호 CLK 에서는 높은 클록속도로 동작할 수 있다.
상술한 바와 같이 본 발명의 제1실시예에 따르면 하나의 메모리 블록에 대하여 두개의 데이타 버스를 구비하는 SDRAM은 접착 패드(13)가 VCC파워 노드(104)에 접속되는지 접속되지 않는지를 본딩공정을 선택하는 것에 의해 저속 SDRAM 또는 고속 SDRAM로만들어 질수 있는데, 저속 SDRAM은 동일한 행 어드레스와 임의의 열 어드레스를 갖는 두개의 어드레스에 대해 연속적인 기입작업을 할 수 있는 반면 고속 SDRAM은 동일한 어드레스와 연속 열 어드레스를 갖는 두개의 어드레스에 대해 2사이클의 프리 페치 작업을 수행할 수 있다. SDRAM은 두 종류중 어느 하나의 종류로 만드는 공정은 간단하고 용이하게 수행할 수 있으므로 작업의 관리가 보다 양호해지게 된다.
다음에는 제35도를 참조하여 본 발명의 제2실시예를 설명하기로 한다.
제35도는 본 발명에 따라 SDRAM을 형성하는 방법의 제2실시예를 설명하는 블록도이다. 제35도는 본딩 공정 이전의 SDRAM 칩의 회로구조를 도시한다.
제2실시예에 따라 형성된 SDRAM은 두개의 메모리 블록을 갖는다. 제35도에서 메모리 블록(1120,1121)은 메모리셀의 어레이로 부터 만들어 진다.
1130,1132,... 및 1132n은 메모리 블록(1120)의 열을 나타내고 BLk및 /BLk(K=0,2,...2m)는 각 열에 제공되는 한 쌍의 비트라인이다. 각각의 열(113k)에는 또한 감지 증폭기(114k)가 제공된다.
워드 검출기(1150)는 행 어드레스 신호를 디코드함으로써 메모리 블록(1120)의 워드라인 중의 하나의 워드라인을 선택하여 구동시킨다. 열 디코더(1160)는 열 어드레스 신호를 디코딩함으로써 메모리 블록(1120)의 열들 중에서 하나의 열을 선택한다.
한쌍의 데이타 버스라인(DB0및 /DB0)이 메모리 블록(1120)을 위하여 제공된다. 데이타 버스라인(DB0)은 비트라인 BL0,BL2,... 및 BL2n에 의해 공유되며, 데이타 버스라인(/DB0)은 비트라인 /BL0,BL2,... 및 /BL2n에 의해 공유된다.
1131,1133,...및 1132n+1은 메모리 블록 (1121)의 열을 나타내고, BLk+1및 BLk+1은 각각의 열(113k+1)을 위하여 제공되는 한쌍의 비트라인을 나타낸다.
또한 감지 증폭기(114k+1)가 각각의 열 (113k+1)을 위해 제공된다.
워드 디코더(1151)는 행 어드레스 신호를 디코딩함으로써 메모리 블록(1121)의 워드라인 중에서 하나의 워드라인을 선택하여 구동시킨다. 열디코더(1161)은 열 어드레스 신호를 디코딩함으로써 메모리 블록(1121)의 열들 중에서 하나의 열을 선택한다.
한쌍의 데이타 버스 라인 DB1/DB1은 메모리 블록(1121)을 위해 제공된다. 데이타 버스라인 DB1은 비트라인 BL1,BL3,...및 BL2n+1에 의해 공유되고, 데이타 버스 라인 /DB1은 비트라인 /BL1,/BL3,... 및 /BL2n+1의해 공유된다.
데이타 입력 버퍼(117)는 기입 데이타를 수신하고 기입-데이타 래치 회로 (1180, 1181)는 데이타 입력 버퍼에 의해 수신된 기입 데이타를 래치한다.
기입 증폭기(1190)는 기입 데이타 래치 회로(1180)에 의해 래치된 기입 데이타를 메모리 블록(1120)에 기록하기 위해 사용된다.
데이타 버스 증폭기(1200)는 열 디코더(1160)를 통해 메모리 블록(1120)으로부터 판독된 데이타 버스 라인 DB0,/DB0상의 데이타를 증폭한다. 판독 데이타 래치 회로(1210)는 데이타 버스 증폭기(1200)에 의해 증폭된 데이타를 래치한다.
데이타 버스 증폭기(1201)는 열 디코더(1161)를 통해 메모리 블록(1121)으로부터 판독된 데이타 서브 라인 DB1/DB1상의 데이타를 증폭한다. 판독 데이타 래치회로(1211)는 데이타 버스 증폭기(1201)에 의해 증폭된 데이타를 래치한다.
데이타 출력 버퍼(122)는 판독 데이타 래치 회로(1210,1211)에 의해 래치된 데이타를 출력한다. 또 제어 회로(123)가 제공된다.
접착 패드(124)와 저항(125)을 포함하는 회로는 노드(126)에 동작 모드 신호 N1H를 공급한다. 동작 모드 신호 N1H는 SDRAM이 저속 SDRAM로서 동작하는지 고속 SDRAM로서 동작하는 지를 결정한다.
본 발명의 제2실시예에서 제어 회로(123)는 제1실시예의 기입-증폭기-출력 제어-신호 발생 회로와 동일한 회로를 구비한다. 또한, 기입-데이타 래치 회로(1180,1181)와 기입 증폭기(1190,1191)는 제1실시예의 기입-데이타 래치 회로(70,71) 및 기입 증폭기(80,81)와 각각 동일한 구성을 갖는다.
따라서, 본 발명의 제2실시예에서 접착패드(124)는 저속 SDRAM을 제조하기 위해 와이어를 통해 VCC파워 노드에 접속된다. 이 경우에 노드(126)의 전압 레벨은 저속 SDRAM을 동작시키는 VCC 로 설정되므로 동작 모드 신호(N1H)는 고레벨로 된다.
고속 SDRAM을 제조하기 위해 접착 패드(124)는 VCC 파워 노드에 접속되지 않는다. 이 경우에 노드(136)의 전압 레벨은 고속 SDRAM을 동작시키는 접지 레벨 OV로 설정되므로 동작 모드 신호(N1H)는 저레벨로 된다.
따라서, 본 발명의 제2실시예에 따르면 2메모리 블록을 갖는 SDRAM은 본딩공정에서 본댕패드(124)가 VCC 전원 노드에 접속되는 지의 여부를 선택함으로서 저속 SDRAM 또는 고속 SDRAM로 제조될 수 있으며, 상기 저속 SDRAM은 동일한 행 어드레스와 임의의 열 어드레스를 가지는 2 어드레스에 대한 연속적인 기입 동작을 실행할 수 있고 상기 고속 SDRAM은 동일한 행 어드레스와 연속적인 열 어드레스를 가지는 2 어드레스에 대한 2사이클 프리패치 동작을 실행할 수 있다. 상기 두가지 유형중 어느 하나로 SDRAM을 제조하는 공정은 간단하고 쉽게 수행할 수 있기 때문에 공정 관리가 향상된다.
이하에서는 제36a∼36c도를 참고로 SDRAM을 고속 DRAM이나 저속 DRAM으로 제조하는 본딩공정을 기술한다. 제36a∼36c도는 본딩 공정 단계를 보여주는 공정이다.
제36a도에서, SDRAM 반도체 칩(200)은 각각 VCC 전원 전압 레벨용 본딩패드(201,202,203), 고속 SDRAM 이나 저속 SDRAM을 선택하는 본딩패드, 및 접지 레벨용 본딩패드를 포함한다. 여기서, 본딩패드(202)는 제1실시예의 본딩패드(13)나 제2실시예의 본딩패드(124)에 대응한다. SDRAM 반도체 칩(200)은 VCC 전원 전압 레벨용 본딩단(205)과 접지 레벨용 본딩단(206)을 갖는 패키지 (204)의 내축에 내장된다.
제36b도에서, 본딩패드(201,203)는 VCC전원 전압 레벨과 접지 레벨간의 전기적 접속을 위해 각각 본딩단 (205,206)에 접속된다. 또한, 본딩패드(202)는 본딩단(205)에 접속되어 VCC 전원 전압 레벨이 본딩패드(202)에 공급되게 된다. 따라서, SDRAM 반도체 칩(200)은 이 경우에 저속 SDRAM로서 동작한다.
제36c도에서, 본딩패드(201,203)는 VCCD전원 전압 레벨과 접지 레벨간의 전기적 접속을 위해 각각 본딩단(205,206)에 접속된다. 이 경우에, 본딩패드(202)가 본딩단(205)에 접속되지 않아 SDRAM 반도체 칩(200)은 고속 SDRAM으로 동작한다.
제36a∼36b 도에서, 저속 SDRAM또는 고속 SDRAM의 선택은 본딩패드(202)가 VCC전원 전압 레벨에 접속되는지의 여부를 선택함으로서 본딩 공정에서 실행된다. 대안으로, 그러한 선택은 배선(wiring)공정에서 이루어질 수도 있다. 즉, 저속 SDRAM인지 고속 SDRAM인지는 배선 공정에서 소정 노드가 VCC전원 전압 라인에 접속되는지의 여부를 선택함으로서 선택될 수 있다.
그러한 배선공정은 제37a∼37c도를 참고로 선명될 것이다. 제37a∼37c도는 배선 공정 단계를 보여주는 공정도이다.
제37a도에서, SDRAM 반도체 칩(200A)은 고속 SDRAM또는 저속 SDRAM을 선택하기 위한 소정 노드와, 여러가지 회로 구성 요소를 위한 노드(302∼310)를 포함한다. 여기서, 소정 노드(301)는 제1실시예의 본딩패드(13) 또는 제2실시예의 본딩패드(124)와 동일한 기능을 갖는다. 즉, SDRAM반도체 칩(201A)은 소드 노드(301)가 VCC전원 전압 레벨에 접속되는지의 여부에 따라 저속 SDRAM또는 고속 SDRAM으로 전환될 수 있다.
제27b도에서, 각각의 노드(302∼310)는 VCC전원라인(320), 접지 라인 (321) 또는 신호라인(322,323)에 접속된다. 또한, 소정 노드(301)는 VCC전원 라인에 접속되어 VCC전원 전압 레벨이 소정 노드(301)에 공급된다. 따라서, SDRAM반도체 칩(200A)은 이 경우에 저속 SDRAM으로서 동작한다.
한편, 제37c도에서 소정 노드(301)는 VCC 전원 라인(320)이 아니라 접지라인 (321)에 접속된다. 따라서, SDRAM반도체 칩(200A)은 고속 SDRAM로서 동작한다.
제38도는 SDRAM을 본 발명에 따른 고속 SDRAM 또는 저속 SDRAM으로 형성하는 공정도이다.
제38도에서, 단계 S1에서 SDRAM의 소정 전극의 전기 접속이 결정된다. 즉, 소정 전극은 제38b 도에 도시된 바와 같이 와이어 본딩으로 VCC전원 전압 레벨에 접속되거나 제36c 도에 도시된 바와 같이 접속되지 않거나 제 37c도에 도시된 바와 같이 접지 레벨에 접속될 수 있다. 여기서, 물리적 접속형태는 중요치 않다. 다시말해 단계 S1에서 결정되는 것은 소정 전극의 전기적 접속에 관한 회로구조이다.
단계 S2에서, 소정 전극은 전기 접속에 의해 전압 레벨을 갖는다. 이 전압 레벨은 SDRAM의 동작을 한정한다. 즉 이 전압 레벨은 SDRAM이 고속 SDRAM로 동작할 것인지 저속 SDRAM으로 동작할 것인지를 한정한다.
단계 S2에서, 소정 전극은 저속 SDRAM을 제조하기 위해 제36b 도에 도시된 바와 같이 VCC전원 전압 레벨을 구비할 수 있다. 그러나, 이 SDRAM의 소정 전극에 공급되는 접지 레벨에 의해 저속 SDRAM으로 동작될 수 있도록 SDRAM의 제어 회로의 구조를 약간 변경시킬 수도 있다. 본 발명은 이와 같은 특별한 실시예에 한정되지 않는다.
상술한 바와같이, 본 발명에 따르면, SDRAM은 소정 전극의 전기 접속을 판정하고 소정 전극에 상기 전기 접속에 의해 정해지는 전압 레벨을 제공함으로서 고속 SDRAM이나 고속 SDRAM중 어느 하나로 제조될 수 있다. 여기서 저속 SDRAM은 연속적인 기입 동작을 실행 할 수 있고 고속 SDRAM은 2사이클 드리페치 동작을 실행할 수 있다. SDRAM을 고속 SDRAM이나 저속 SDRAM으로 제조하는 보다 쉬운 공정은 동작 관리를 보다 용이하게 해준다.
또한, 본 발명은 상기 실시예에 한정되지 않고 본 발명의 범위 내에서 여러가지 수정 및 변경이 가능하다.

Claims (15)

  1. SDRAM(동기식 다이나믹 랜덤 액세스 메모리)를 저속형 또는 고속형으로 제조하는 방법에 있어서, (a)상기 SDRAM의 소정 전극(13,124,202,301)의 전기 접속을 결정하는 단계와; (b)상기 전기 접속에 의해 정해지고 상기 SDRAM이 저속형인지 고속형인지를 결정하는 전압 레벨을 상기 소정 전극(13,124,202,301)에 제공하는 단계를 포함하고, 상기 저속형은 동일한 행 어드레스를 갖는 두개의 어드레스에 대하여 낮은 클록 속도로 연속 기입 동작을 수행할 수 있고, 상기 고속형은 동일한 행 어드레스 및 연속적인 열 어드레스를 갖는 두개의 어드레스에 대하여 높은 클록속도로 동시 기입 동작을 수행 할 수 있도록 한 것을 특징으로 하는 SDRAM 제조방법.
  2. 제1항에 있어서, 상기 고속형은 동일한 행 어드레스 및 비연속성의 열 어드레스를 갖는 두개의 어드레스에 대하여 연속 기입 동작을 수행하지 못하도록 한 것을 특징으로 하는 SDRAM 제조방법.
  3. 제1항에 있어서, 상기 결정단계(a)는 상기 SDRAM을 외부 노드(104,205,206)에 접속하는 결합 공정에서 상기 전기 접속을 결정하는 단계를 포함하는 것을 특징으로 하는 SDRAM 제조방법.
  4. 제1항에 있어서, 상기 결정 단계(a)는 상기 SDRAM의 배선 공정에서 상기 전기 접속을 결정하는 단계를 포함하는 것을 특징으로 하는 SDRAM 제조방법.
  5. 제3항에 있어서, 상기 결정 단계(a)는 상기 저속형을 제조할 때에만 상기 SDRAM의 소정패드(13,124,202)를 외부 전원 전압 레벨(104,205)에 접속하는 단계를 포함하며 상기 전기 접속을 결정하는 것을 특징으로 하는 SDRAM 제조방법.
  6. 제4항에 있어서, 상기 결정 단계(a)는 상기 SDRAM의 소정 노드(15,126,301)를 저속형 제조시에는 전원선(320)에 접속하고, 고속형 제조시에는 접지선(321)에 접속하는 단계를 포함하는 것을 특징으로 하는 SDRAM 제조방법.
  7. 제1항에 있어서, SDRAM이 메모리 셀어레이로 이루어진 하나의 메모리 블록(1)에 대하여 2세트의 데이타 버스라인(DB0,/DB0,DB1,/DB1)을 갖게 한것을 특징으로 하는 SDRAM 제조방법.
  8. 제1항에 있어서, SDRAM이 메모리 셀어레이로 각각 이루어진 2개의 메모리 블록(1120,1121)을 갖게 한 것을 특징으로 하는 SDRAM 제조방법.
  9. 제1항에 있어서, 상기 저속형인 경우에는 상기 데이타 버스라인(DB0,/DB0,DB1/DB1)에 외부 클록 신호의 펄수폭과 거의 동일한 시간주기 동안 데이타가 공급되고, 상기 고속형인 경우에는 상기 데이타 버스라인(DB0,/DB0,DB1,/DB1)에 상기 펄스폭 보다 더 긴 시간 주기 동안 데이타가 공급되게 한 것을 특징으로 하는 SDRAM 제조방법.
  10. 저속형 또는 고속형으로 제조가능한 SDRAM에 있어서, SDRAM의 동작을 제어하는 제어 회로(123)와; 상기 제어 회로(123)에 접속된 전극(13,124)을 포함하고 상기 전극(13,124)에 인가되는 전압 레벨은 상기 저속형 또는 고속형 중 어느것이 형성되는지를 결정하는 것을 특징으로 하는 SDRAM.
  11. 제10항에 있어서, 상기 저속형은 동일한 행 어드레스를 갖는 2개의 어드레스에 대하여 낮은클록속도로 연속 기입 동작을 수행할 수 있고, 상기 고속형은 동일한 행 어드레스 및 연속적인 열 어드레스를 갖는 2개의 어드레스에 대하여 높은 클록속도로 동시 기입동작을 수행 할 수 있는 것을 특징으로 하는 SDRAM.
  12. 제11항에 있어서, 상기 고속형은 동일한 행 어드레스 및 비연속성의 열 어드레스를 갖는 2개의 어드레스에 대하여 연속 기입 동작을 수행하지 못하는 것을 특징으로 하는 SDRAM.
  13. 제11항에 있어서, 메모리 셀어레이로 이루어진 하나의 메모리 블록(1)에 대하여 2세트의 데이타 버스라인(DB0,/DB0,DB1,/DB1)을 갖는 것을 특징으로 하는 SDRAM.
  14. 제11항에 있어서, 메모리 셀어레이로 각각 이루어진 2개의 메모리 블록(1120,1121)을 갖는 것을 특징으로 하는 SDRAM.
  15. 제11항에 있어서, 저속형인 경우에는 상기 데이타 버스라인(DB0,/DB0,DB1,/DB1)에 외부 클록 신호의 펄스폭과 거의 동일한 시간 주기 동안 데이타가 공급되고 고속형인 경우에는 상기 데이타 버스라인(DB0,/DB0,DB1,/DB1)에 상기 펄스폭보다 더 긴 시간 주기 동안 데이타가 공급되는 것을 특징으로 하는 SDRAM.
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