JPS59129985A - デコ−ド回路 - Google Patents
デコ−ド回路Info
- Publication number
- JPS59129985A JPS59129985A JP58004327A JP432783A JPS59129985A JP S59129985 A JPS59129985 A JP S59129985A JP 58004327 A JP58004327 A JP 58004327A JP 432783 A JP432783 A JP 432783A JP S59129985 A JPS59129985 A JP S59129985A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- node
- decoder
- circuit
- information
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はデコード回路に関する。
行アドレスラッチ手段と列アドレスラッチ手段と全有す
るマルチアドレス方式（行アドレスストローブ： ＲＡ
８と列アドレスストローブ： ＣＡＳとによって同−組
のアドレス端子から行および列アドレス全導入する方式
のＭＯ８型半導体メモリにおいて、列方向の一連の任意
の、又は、特定の長さの連続したアドレスをより高速で
アクセスしうデコード回路が特、願昭５６−６９１０号
によシ提案された。該発明によるデコード回路は、従来
の２相クロツクによるマルチアドレス方式のＭ行×Ｎ列
のマトリクス状に配置されたメモリセルとＭ個の行を選
択する行デコーダとＮ個の列全選択する列デコーダによ
り構成されるランダムアクセスメモリにおいて、特に列
デコーダにシフトレジスタを組み込み、これ全弁して、
隣接する列デコーダとを次々に連結し、Ｎ番目の列デコ
ーダは、Ｎ番目のシフトレジスタ全弁して、最初の列デ
コーダへと接続される。閉回路を構成することにより得
られる。これにより得られるデコード回路は、Ｉ（Ａｓ
／ＣＡ、Ｓ サイクル時、最初任意の行及び列アドレス
情報音それぞれ取り入れ、メモリセルがアクセスされ、
さらに列アドレス情報による列デコーダの選択、非選択
情報がシフトレジスタに取り込まれる。その後、Ｒ，Ａ
ｓ クロックを活性化状態に維持したまま、ＣＡＳ
クロックのみのサイクルに移行すると、該クロックのみ
に同期して発生するクロックによ、りＲＡＳ／ＣＡＳ
サイクルで取り込まれた列アドレス情報の転送を開始
する。該シフトレジスタ付デコーダによるアドレス情報
の保持、転送はそれぞれＣＡＳ クロックの活性化期
間に発生する保持用クロック、及びリセット期間ＶＣ発
生する転送りロックとによ、！７１ビット毎になされる
。この結果、この連続アクセスモードでのメモリセルの
アクセスは従来の列アドレスバッファにより取り込まれ
、得られる列アドレス情報全必要とせず必ず連続したア
ドレスをアクセスする。又、α宿りロックのリセット期
間中に転送りロックを発生する方式は、次のサイクルで
、必ず、次の番地全アクセスすることが既にわかってい
るため、該クロックによるＣＡＳのリセット期間中の隣
接デコーダへの列情報の転送及び隣接デコーダの決定が
可能とな）、連続アクセスモードのサイクルをも著しく
、短縮できるという他の効用も発生する。
るマルチアドレス方式（行アドレスストローブ： ＲＡ
８と列アドレスストローブ： ＣＡＳとによって同−組
のアドレス端子から行および列アドレス全導入する方式
のＭＯ８型半導体メモリにおいて、列方向の一連の任意
の、又は、特定の長さの連続したアドレスをより高速で
アクセスしうデコード回路が特、願昭５６−６９１０号
によシ提案された。該発明によるデコード回路は、従来
の２相クロツクによるマルチアドレス方式のＭ行×Ｎ列
のマトリクス状に配置されたメモリセルとＭ個の行を選
択する行デコーダとＮ個の列全選択する列デコーダによ
り構成されるランダムアクセスメモリにおいて、特に列
デコーダにシフトレジスタを組み込み、これ全弁して、
隣接する列デコーダとを次々に連結し、Ｎ番目の列デコ
ーダは、Ｎ番目のシフトレジスタ全弁して、最初の列デ
コーダへと接続される。閉回路を構成することにより得
られる。これにより得られるデコード回路は、Ｉ（Ａｓ
／ＣＡ、Ｓ サイクル時、最初任意の行及び列アドレス
情報音それぞれ取り入れ、メモリセルがアクセスされ、
さらに列アドレス情報による列デコーダの選択、非選択
情報がシフトレジスタに取り込まれる。その後、Ｒ，Ａ
ｓ クロックを活性化状態に維持したまま、ＣＡＳ
クロックのみのサイクルに移行すると、該クロックのみ
に同期して発生するクロックによ、りＲＡＳ／ＣＡＳ
サイクルで取り込まれた列アドレス情報の転送を開始
する。該シフトレジスタ付デコーダによるアドレス情報
の保持、転送はそれぞれＣＡＳ クロックの活性化期
間に発生する保持用クロック、及びリセット期間ＶＣ発
生する転送りロックとによ、！７１ビット毎になされる
。この結果、この連続アクセスモードでのメモリセルの
アクセスは従来の列アドレスバッファにより取り込まれ
、得られる列アドレス情報全必要とせず必ず連続したア
ドレスをアクセスする。又、α宿りロックのリセット期
間中に転送りロックを発生する方式は、次のサイクルで
、必ず、次の番地全アクセスすることが既にわかってい
るため、該クロックによるＣＡＳのリセット期間中の隣
接デコーダへの列情報の転送及び隣接デコーダの決定が
可能とな）、連続アクセスモードのサイクルをも著しく
、短縮できるという他の効用も発生する。
さらに、通常のＲ，ＡＳ／ＣＡＳ サイクルでは、保
持用クロックのみが発生し、転送りロックは発生しない
ように設定されるため、列アドレス情報がレジスタに取
り込まれるのみで、通常の列デコーダとしての機能はな
んら損なわれない。さらにこの保持機能により、通常の
ＴＬＡＳ／ＣＡＳ サイクル毎に列アドレス情報に対
応した保持情報全更新できるので、連続アクセスサイク
ルへの移行に対し、円滑ＶＣ列アドレス情報を転送しう
るという効用が期待で＠た。しかし、該発明の実施に際
しては、従来デコーダに対し、これらのデコーダ間全連
結するためのシフトレジスタの導入が必須だが、保持転
送機能を有する該レジスタの回路構成の複雑さは集積回
路構造全実現する上でのレイアウトの容易性を損なわせ
ることや、プートストラップ回路の導入により、連続ア
クセスサイクル中に必ずブートスドラ−ツブ用コンデン
サの充電時間全必要とするためサイクルの高速化に限界
を生ずるという幣害全引き起す。
持用クロックのみが発生し、転送りロックは発生しない
ように設定されるため、列アドレス情報がレジスタに取
り込まれるのみで、通常の列デコーダとしての機能はな
んら損なわれない。さらにこの保持機能により、通常の
ＴＬＡＳ／ＣＡＳ サイクル毎に列アドレス情報に対
応した保持情報全更新できるので、連続アクセスサイク
ルへの移行に対し、円滑ＶＣ列アドレス情報を転送しう
るという効用が期待で＠た。しかし、該発明の実施に際
しては、従来デコーダに対し、これらのデコーダ間全連
結するためのシフトレジスタの導入が必須だが、保持転
送機能を有する該レジスタの回路構成の複雑さは集積回
路構造全実現する上でのレイアウトの容易性を損なわせ
ることや、プートストラップ回路の導入により、連続ア
クセスサイクル中に必ずブートスドラ−ツブ用コンデン
サの充電時間全必要とするためサイクルの高速化に限界
を生ずるという幣害全引き起す。
本発明の目的はこのような欠点を補うべくシフトレジス
タの回路構成の簡単化、消費電力の低減化全針り、レイ
アウトの容易さ、性能向上全特徴とするデコード回路を
提供することにある。
タの回路構成の簡単化、消費電力の低減化全針り、レイ
アウトの容易さ、性能向上全特徴とするデコード回路を
提供することにある。
本発明によるデコード回路は外部信号により制御される
負荷用トランジスタと、アドレス２進符号により制御さ
れる複数個のドライバ用トランジスタとを有するデコー
ド回路において、デコード論理節点情報を受は第１の信
号の制御により作動するインバータと、該インバータ出
力に基づき、第１の信号を受は発生するデコード回路の
出力Ｉ／Ｃより、デコード選択情報を保持するラッチ回
路と、該ラッチ回路の出力節点に保持されたデコード情
報全ゲートに受はドレイン第２の信号に接続される第１
のトランジスタと、前記第１のトランジスタのソースに
ゲートが、ドレインが電源に、ソースが該デコード回路
に隣接する。
負荷用トランジスタと、アドレス２進符号により制御さ
れる複数個のドライバ用トランジスタとを有するデコー
ド回路において、デコード論理節点情報を受は第１の信
号の制御により作動するインバータと、該インバータ出
力に基づき、第１の信号を受は発生するデコード回路の
出力Ｉ／Ｃより、デコード選択情報を保持するラッチ回
路と、該ラッチ回路の出力節点に保持されたデコード情
報全ゲートに受はドレイン第２の信号に接続される第１
のトランジスタと、前記第１のトランジスタのソースに
ゲートが、ドレインが電源に、ソースが該デコード回路
に隣接する。
デコード回路の論理節点に接続される第２のトランジス
タから成るデコード情報に基づき、隣接する他のデコー
ド回路の出力を選択的に充電する手段と、前記出力節点
にゲートが、ドレインが、前記第２の信号ｒＣ接続され
る第３のトランジスタと、前記第３のトランジスタのソ
ースにゲートが、ソースが接地電位に、ドレインが前記
デコード回路の論理節点に接続される第４のトランジス
タによるデコード出力情報リセット手段と全含み、第１
及び第２の信号のみでデコード情報を保持し、且つ隣接
するデコード回路へ転送する機能を備えたことを特徴と
する。
タから成るデコード情報に基づき、隣接する他のデコー
ド回路の出力を選択的に充電する手段と、前記出力節点
にゲートが、ドレインが、前記第２の信号ｒＣ接続され
る第３のトランジスタと、前記第３のトランジスタのソ
ースにゲートが、ソースが接地電位に、ドレインが前記
デコード回路の論理節点に接続される第４のトランジス
タによるデコード出力情報リセット手段と全含み、第１
及び第２の信号のみでデコード情報を保持し、且つ隣接
するデコード回路へ転送する機能を備えたことを特徴と
する。
以下、図面を用いて説明する。
第１図に特願昭５６−６９１０号による従来例を第２図
にその動作時のタイミング波形全売し、これを用い、そ
の動作を説明する。動作説明ＶＣは８ビツトに用いるが
、ビット数に制限はなく、ヒツト数の増減がその基本動
作を損うものにならないことは明白である。第１図ＶＣ
ａ−いて、該デコード回路はアドレス２進符号全受ける
ＯＲ結合された３ケのトランジスタ（Ｑｌ〜Ｑ３）とク
ロックＰＹＤの制御を受ける負荷トランジスタＱ４によ
り構成されるデコーダと、デコード情報の保持転送を担
うトランジスタＱ９〜Ｑ２７から成るシフトレジスタ部
から成る。ＮＯＲ出力節点ＶＣ現われるデコード情報は
、トランジスタＱ’５．Ｑ６’に介し、クロックφ１に
より、 トランスファーゲートトランジスタＱ７．Ｑ８
へ伝達され、これを受けて、選択されたＩ１０バスｌ１
００． ｒｌｏｏ の情報がデータバスＤＩ１０．Ｄ
Ｉ１０へと伝達される。今、連続アクセスサイクルに移
行する直前のＲＡＳ／ＣＡＳサイクルでデーーダＤＯが
選択され、他のデコーダＤ１〜Ｄ７が非選択状態とな９
、その後連続アクセスサイクルに移行する場合を考える
。この時、各デコーダのＮＯＲ出力節点はそれぞれＤｏ
は論理″１″レベルｖｃ、Ｄ１〜Ｄ７はすべて”０″レ
ベルとなっており、これらが各レフトレジスタの入力情
報となる。各デコーダの決定後、クロックφＬが発生Ｔ
ると、各シフトレジスタはラッチ動作全開始する。選択
デコーダＤＯの情報”］″を受けて、トランジスタＱＩ
ＯはＯＮｊ、、節点■はトランジスタＱ９及びＱ１０
のレシオで決定される０”レベルとなり、これを受けて
、トランジスタＱ１２はＯＦＦし、節点■はクロックφ
、の制御を受けるトランジスタＱｌｌのＯＮにより、Ｖ
ＤＤ−ＶＴ（Ｖ。
にその動作時のタイミング波形全売し、これを用い、そ
の動作を説明する。動作説明ＶＣは８ビツトに用いるが
、ビット数に制限はなく、ヒツト数の増減がその基本動
作を損うものにならないことは明白である。第１図ＶＣ
ａ−いて、該デコード回路はアドレス２進符号全受ける
ＯＲ結合された３ケのトランジスタ（Ｑｌ〜Ｑ３）とク
ロックＰＹＤの制御を受ける負荷トランジスタＱ４によ
り構成されるデコーダと、デコード情報の保持転送を担
うトランジスタＱ９〜Ｑ２７から成るシフトレジスタ部
から成る。ＮＯＲ出力節点ＶＣ現われるデコード情報は
、トランジスタＱ’５．Ｑ６’に介し、クロックφ１に
より、 トランスファーゲートトランジスタＱ７．Ｑ８
へ伝達され、これを受けて、選択されたＩ１０バスｌ１
００． ｒｌｏｏ の情報がデータバスＤＩ１０．Ｄ
Ｉ１０へと伝達される。今、連続アクセスサイクルに移
行する直前のＲＡＳ／ＣＡＳサイクルでデーーダＤＯが
選択され、他のデコーダＤ１〜Ｄ７が非選択状態とな９
、その後連続アクセスサイクルに移行する場合を考える
。この時、各デコーダのＮＯＲ出力節点はそれぞれＤｏ
は論理″１″レベルｖｃ、Ｄ１〜Ｄ７はすべて”０″レ
ベルとなっており、これらが各レフトレジスタの入力情
報となる。各デコーダの決定後、クロックφＬが発生Ｔ
ると、各シフトレジスタはラッチ動作全開始する。選択
デコーダＤＯの情報”］″を受けて、トランジスタＱＩ
ＯはＯＮｊ、、節点■はトランジスタＱ９及びＱ１０
のレシオで決定される０”レベルとなり、これを受けて
、トランジスタＱ１２はＯＦＦし、節点■はクロックφ
、の制御を受けるトランジスタＱｌｌのＯＮにより、Ｖ
ＤＤ−ＶＴ（Ｖ。
：ＭＯＳ）ランジスタの閾値）レベルに充電される。
クロックφ１のレベルは節点■の充電レベルを出きるだ
け高めるためＶＤＤ レベルに設定される。
け高めるためＶＤＤ レベルに設定される。
このラッチ回路はＲＡＳ／ＣＡＳ サイクルが読いた
場合でも、デーーダへなんら影響を与えることなく、デ
コーダの選択、非選択情報全ラッチ更新することが可能
である。すなわちデコーダ情報蓄積節点■の電位変化金
兄ると次の様になる。保持用クロックφＬが印加される
と、ラッチ動作全開始し、節点（Ｂ）をｖｎｎ−ｖ’ｒ
レベルに充電する。デコーダＤＱが非選択であれば
、節点Ｎ０ＲＯは０”レベルとなるから、トランジスタ
ＱＩＯは０ＦＦＵ。
場合でも、デーーダへなんら影響を与えることなく、デ
コーダの選択、非選択情報全ラッチ更新することが可能
である。すなわちデコーダ情報蓄積節点■の電位変化金
兄ると次の様になる。保持用クロックφＬが印加される
と、ラッチ動作全開始し、節点（Ｂ）をｖｎｎ−ｖ’ｒ
レベルに充電する。デコーダＤＱが非選択であれば
、節点Ｎ０ＲＯは０”レベルとなるから、トランジスタ
ＱＩＯは０ＦＦＵ。
節点■がｖＤｎ−ｖ’ｒレベルとなり、直ちに、節点■
はトランジスタＱ１２のＯＮにより、接地レベルへと移
行する。他の非選択デコーダにおいても同様で、例えば
８Ｒ１においては、トランジスタＱＩＯ’がＯＦＦ Ｌ
、トランジスタＱ１２′がＯＮするので、クロックφＬ
ＶＣよりデコーダ情報蓄積節点■は接地レベル全維持し
つづける。
はトランジスタＱ１２のＯＮにより、接地レベルへと移
行する。他の非選択デコーダにおいても同様で、例えば
８Ｒ１においては、トランジスタＱＩＯ’がＯＦＦ Ｌ
、トランジスタＱ１２′がＯＮするので、クロックφＬ
ＶＣよりデコーダ情報蓄積節点■は接地レベル全維持し
つづける。
ＲＡ８／ＣＡＳ サイクルが続く限ｐこれらのシフト
レジスタ内でのデコーダ情報のラッチ、更新動作が行な
われるが、その後Ｃ＆８ クロックのみの連続アクセス
サイクルに移行すると、ＣＡＳ のリセット後、ただ
ちに転送りロックφＴが発生し、ＣＡＳ クロックの
リセット期間中に転送動作を開始する。クロックφＴが
印加されると、選択デコーダＤｏの情報の蓄積された節
点■は既に１”レベルとなっているから、トランジスタ
Ｑ１７はＯＮし、プートストラップ容量ＣＢＯの充電を
開始する。このコンデンサＣＢＯへの充電レベル及び時
間はそれぞれ、トランジスタＱ１９とＱ２０とのレシオ
及びトランジスタＱ２３〜Ｑ２７１／ｌ：より構成され
る遅延回路により制御される。遅延回路の定数によって
決定されるある適当な時間経過後、節点■がｖＤＤ −
ＶＴ Ｌ レベルから接地レベルと移行すると、トラ
ンジスタＱ２０は０ＦＦＬＡ プートストラップコンデ
ンサＣＢｏの一端が接続される節点＠の電位が上昇する
よう開放し、よく知られるプートストラップ効果により
、節点ＰＳＹＯは電源レベル以上に急速に上昇を開始し
、トランジスタＱ２７′ｆｃＯＮさせ、隣接デコーダＮ
ＯＲ節点Ｎ０ＲＩ ’ｆｆｉ電源レベルへと充電する。
レジスタ内でのデコーダ情報のラッチ、更新動作が行な
われるが、その後Ｃ＆８ クロックのみの連続アクセス
サイクルに移行すると、ＣＡＳ のリセット後、ただ
ちに転送りロックφＴが発生し、ＣＡＳ クロックの
リセット期間中に転送動作を開始する。クロックφＴが
印加されると、選択デコーダＤｏの情報の蓄積された節
点■は既に１”レベルとなっているから、トランジスタ
Ｑ１７はＯＮし、プートストラップ容量ＣＢＯの充電を
開始する。このコンデンサＣＢＯへの充電レベル及び時
間はそれぞれ、トランジスタＱ１９とＱ２０とのレシオ
及びトランジスタＱ２３〜Ｑ２７１／ｌ：より構成され
る遅延回路により制御される。遅延回路の定数によって
決定されるある適当な時間経過後、節点■がｖＤＤ −
ＶＴ Ｌ レベルから接地レベルと移行すると、トラ
ンジスタＱ２０は０ＦＦＬＡ プートストラップコンデ
ンサＣＢｏの一端が接続される節点＠の電位が上昇する
よう開放し、よく知られるプートストラップ効果により
、節点ＰＳＹＯは電源レベル以上に急速に上昇を開始し
、トランジスタＱ２７′ｆｃＯＮさせ、隣接デコーダＮ
ＯＲ節点Ｎ０ＲＩ ’ｆｆｉ電源レベルへと充電する。
トランジスタＱ２２４ｄプートストラップ効果による節
点ＰＳＹＯの電源レベル以上への電位上昇時、トランジ
スタＱ１７の頭による節点ＰＳＹＯからクロックφＴへ
の電荷の逆流阻止のため節点■の電位全″１”から０”
レベルへ移行させ、トランジスタＱ１７′ｆｔ：ＯＦＦ
させる。トランジスタＱ２１は節点ｐｓｙｏの電位上昇
とともに、節点＠が電源レベルまで並行して上昇し、節
点■の電位変化１Ｑ２２の０ＮＶＣ加え、増長させる。
点ＰＳＹＯの電源レベル以上への電位上昇時、トランジ
スタＱ１７の頭による節点ＰＳＹＯからクロックφＴへ
の電荷の逆流阻止のため節点■の電位全″１”から０”
レベルへ移行させ、トランジスタＱ１７′ｆｔ：ＯＦＦ
させる。トランジスタＱ２１は節点ｐｓｙｏの電位上昇
とともに、節点＠が電源レベルまで並行して上昇し、節
点■の電位変化１Ｑ２２の０ＮＶＣ加え、増長させる。
トランジスタＱ１８はＣＡＳクロックのリセット期間中
のデコード情報転送後、移行する連続アクセスサイクル
の活性化期間に発生する保持用クロックφＬＶｃよりプ
ートストラップコンデンサＣＢＯの蓄積電荷を放電させ
節点ＰＳＹＯの電位を０”レベルに遷移させる。一方、
非選択デコーダＤ１〜Ｄ７に接続されるシフトレジスタ
ＳＲ１〜ＳＲ７において、デコーダ情報蓄積節点は■′
を含め、すべて０”レベルに維持される。従ってトラン
ジスタＱ１４′及びＱ１７′はＯＦＦとなっており、ク
ロックφＴの印加によるブートストラップ容量の充電も
行なわれず、節点Ｐ８Ｙ１の電位上昇もない。以上の如
く、クロックφＴの印加により、連続アクセスサイクル
時のデコーダの選択、非選択の決定は、クロックφ。に
よるデコーダＮＯＲ節点の選択的充電によって行なわれ
るという従来にない全く新しい方式がもたらされる。ト
ランジスタＱ１４はクロックφＴによるデコーダ情報の
次段デコーダへの転送時に節点■の電位を上昇させ、こ
れを受けて、トランジスタＱ１ｓｉＯＮさせ、前段デコ
ーダの選択情報である″１″レベル′ＪＦｒ：″′Ｏ”
レベルへと移行させ、選択デコーダ金非選択状態とする
役目を担う。トランジスタＱ１６は、この時、′１”レ
ベルとなった節点■の電位金次のサイクルに備え活性化
期間中に０”レベルに復帰させる。父、非選択デコーダ
はこの連続アクセスサイクルＶＣＰＳＹｉ （ｉ ＝Ｏ
〜７）による選択的充電が行なわれないため各非選択デ
コーダのＮＯＲ，出力節点は゛０″浮遊電位となり、外
来雑音等の影響金堂けやすくなり、デユーダの多重選択
を招く恐れが生ずる。トランジスタＱ１３はデコーダの
非選択時、デコーダＮＯＲ，節点の０”レベル金堂は動
作するＱ９及びＱ１０から成るインバータの出力を帰還
させ、電位上昇した節点■の論理″′１”レベルを受け
、非選択デコーダＮＯＲ出力節点を接地レベルに固定す
る機能を有する。このような前記インバータの出力節点
の帰還によるトランジスタＱ１０及びＱ１３により構成
されるフリップフロップは節点■が毎サイクル、クロッ
クφＬにより充電され、論理″１”レベルに維持される
ことから非選択デコーダのＮＯＲ出力節点を接地レベル
に確実に維持し、多重選択の発生を防止するように作用
するが、デコーダが非選択から選択状態へと移行する際
１円滑にその動作を行なわせるためフリップフロップ全
構成する一方のトランジスタＱ１３のディメンジョンを
極力小さくするよう設定する。
のデコード情報転送後、移行する連続アクセスサイクル
の活性化期間に発生する保持用クロックφＬＶｃよりプ
ートストラップコンデンサＣＢＯの蓄積電荷を放電させ
節点ＰＳＹＯの電位を０”レベルに遷移させる。一方、
非選択デコーダＤ１〜Ｄ７に接続されるシフトレジスタ
ＳＲ１〜ＳＲ７において、デコーダ情報蓄積節点は■′
を含め、すべて０”レベルに維持される。従ってトラン
ジスタＱ１４′及びＱ１７′はＯＦＦとなっており、ク
ロックφＴの印加によるブートストラップ容量の充電も
行なわれず、節点Ｐ８Ｙ１の電位上昇もない。以上の如
く、クロックφＴの印加により、連続アクセスサイクル
時のデコーダの選択、非選択の決定は、クロックφ。に
よるデコーダＮＯＲ節点の選択的充電によって行なわれ
るという従来にない全く新しい方式がもたらされる。ト
ランジスタＱ１４はクロックφＴによるデコーダ情報の
次段デコーダへの転送時に節点■の電位を上昇させ、こ
れを受けて、トランジスタＱ１ｓｉＯＮさせ、前段デコ
ーダの選択情報である″１″レベル′ＪＦｒ：″′Ｏ”
レベルへと移行させ、選択デコーダ金非選択状態とする
役目を担う。トランジスタＱ１６は、この時、′１”レ
ベルとなった節点■の電位金次のサイクルに備え活性化
期間中に０”レベルに復帰させる。父、非選択デコーダ
はこの連続アクセスサイクルＶＣＰＳＹｉ （ｉ ＝Ｏ
〜７）による選択的充電が行なわれないため各非選択デ
コーダのＮＯＲ，出力節点は゛０″浮遊電位となり、外
来雑音等の影響金堂けやすくなり、デユーダの多重選択
を招く恐れが生ずる。トランジスタＱ１３はデコーダの
非選択時、デコーダＮＯＲ，節点の０”レベル金堂は動
作するＱ９及びＱ１０から成るインバータの出力を帰還
させ、電位上昇した節点■の論理″′１”レベルを受け
、非選択デコーダＮＯＲ出力節点を接地レベルに固定す
る機能を有する。このような前記インバータの出力節点
の帰還によるトランジスタＱ１０及びＱ１３により構成
されるフリップフロップは節点■が毎サイクル、クロッ
クφＬにより充電され、論理″１”レベルに維持される
ことから非選択デコーダのＮＯＲ出力節点を接地レベル
に確実に維持し、多重選択の発生を防止するように作用
するが、デコーダが非選択から選択状態へと移行する際
１円滑にその動作を行なわせるためフリップフロップ全
構成する一方のトランジスタＱ１３のディメンジョンを
極力小さくするよう設定する。
従ってデコーダＤＯが選択される連続アクセスサイクル
では、ＰＳＹ７の上昇に伴ない、Ｎ０ＲＯが上昇し、ト
ランジスタＱｌ（ＩＯＮさせすみやかに、節点■を接地
電位に復帰させるため、クロックφＴによる転送動作を
円滑に行なうことができる。又、節点■の論理″１”レ
ベルは、ＲＡＳ／ＣＡＳサイクルにおいてもそのリセッ
ト期間中にクロックＰＹＤが発生し、すべてのデコーダ
出力節点Ｎｏｎ１（ｉ＝０〜７）は論理″′１”レベル
に充電されることにより、ただちに接地レベルに復帰す
るので、シフトレジスタの保持動作になんら支障をきた
さない。
では、ＰＳＹ７の上昇に伴ない、Ｎ０ＲＯが上昇し、ト
ランジスタＱｌ（ＩＯＮさせすみやかに、節点■を接地
電位に復帰させるため、クロックφＴによる転送動作を
円滑に行なうことができる。又、節点■の論理″１”レ
ベルは、ＲＡＳ／ＣＡＳサイクルにおいてもそのリセッ
ト期間中にクロックＰＹＤが発生し、すべてのデコーダ
出力節点Ｎｏｎ１（ｉ＝０〜７）は論理″′１”レベル
に充電されることにより、ただちに接地レベルに復帰す
るので、シフトレジスタの保持動作になんら支障をきた
さない。
又、デコーダ入力となるアドレス２進符号を供給するア
ドレスバッファは、連続アクセスモード時にはその動作
が禁止するよう設定される。
ドレスバッファは、連続アクセスモード時にはその動作
が禁止するよう設定される。
以上が、該デコード回路の一連の動作だが、本回路ＶＣ
おいて、ＲＡＳ／ＣＡ８ サイクル時ＣＡＳクロックに
同期して発生する保持用クロックφＬ１７２：より、デ
コーダ選択・非選択情報が極めて簡単なインバータ２段
により構成されるラッチ回路ｖｃｑＢ込まれ、転送りロ
ックφＴが印加されない限り次段に影響を及ぼさず、ラ
ッチ情報の更新が出きるため、連続アクセスモードへの
移行の際、円滑にかつ迅速にでその動作を継続できるこ
と、連続アクセスサイクル時、ＣＡＳ の立ち下りの
エツジによフただちに発生する保持及びＩ１０バス情報
情報転送音も兼ねるクロックφ、により極めて短かい時
間でラッチできることから活性化時間全短縮できること
、さらにＣＡＳ のリセット後ただちに発生する転送
用クロックφＴは第１図中、トランジスタＱ１７からＱ
２７の最短パスかつ、プートストラップ回路の介在とあ
いまって加速され、デコード情報全最短時間で次段へ転
送できることからサイクル時間７ＱＮ８程度の従来のダ
イナミックメモリにない画期的な性能全実現できる。
おいて、ＲＡＳ／ＣＡ８ サイクル時ＣＡＳクロックに
同期して発生する保持用クロックφＬ１７２：より、デ
コーダ選択・非選択情報が極めて簡単なインバータ２段
により構成されるラッチ回路ｖｃｑＢ込まれ、転送りロ
ックφＴが印加されない限り次段に影響を及ぼさず、ラ
ッチ情報の更新が出きるため、連続アクセスモードへの
移行の際、円滑にかつ迅速にでその動作を継続できるこ
と、連続アクセスサイクル時、ＣＡＳ の立ち下りの
エツジによフただちに発生する保持及びＩ１０バス情報
情報転送音も兼ねるクロックφ、により極めて短かい時
間でラッチできることから活性化時間全短縮できること
、さらにＣＡＳ のリセット後ただちに発生する転送
用クロックφＴは第１図中、トランジスタＱ１７からＱ
２７の最短パスかつ、プートストラップ回路の介在とあ
いまって加速され、デコード情報全最短時間で次段へ転
送できることからサイクル時間７ＱＮ８程度の従来のダ
イナミックメモリにない画期的な性能全実現できる。
しかしながら、該回路を集積回路構造により実現する場
合、従来デコーダに保持・転送機能を有するシフトレジ
スタの導入は必須であるから構成素子の増加、駆動クロ
ックの増加によるレイアウトの困難さを生じ、ひいては
チップ面積の増大にも大きく影響を及ぼす。又、高速動
作化に対して、・例えば、連続アクセスサイクル時間３
０〜４ ＯＮＳの実現性を考えるとＪレジスタ内のプー
トストラップ回路のコンデンサ充電時間は通常５〜１
ＯＮＳであるため、連続アクセスサイクル時間中最大３
０％程度を占めることとなり、高速動作化への大きな障
害となる。さらに、該レジスタ内において、特に非選択
時のデコーダをう゛ツチする７つのデコーダ情報ラッチ
回路はクロックφＬの印加される期間中、例えばデコー
ダＤＩＶＣ付随するＳＲ，ｔ においてはデコーダＮ０
Ｔ（、出力節点Ｎ０ＲＩが論理″′０”レベルであるか
ら、トランジスタＱ１０′は０ＦＦＵ１トランジスタＱ
１２′はＯＮする。この時、クロックφＬは既に印加さ
れているからＱ１１′もＯＮ状態にある。従って、トラ
ンジスタＱｌｌ’、Ｑ１２’ ｆ介して、電源−接地間
の電流導通経路が形成され、消費電力の増加全余儀なく
される等の弊害を生ずる。第３図は、前述の欠点全補い
、回路の簡単化。
合、従来デコーダに保持・転送機能を有するシフトレジ
スタの導入は必須であるから構成素子の増加、駆動クロ
ックの増加によるレイアウトの困難さを生じ、ひいては
チップ面積の増大にも大きく影響を及ぼす。又、高速動
作化に対して、・例えば、連続アクセスサイクル時間３
０〜４ ＯＮＳの実現性を考えるとＪレジスタ内のプー
トストラップ回路のコンデンサ充電時間は通常５〜１
ＯＮＳであるため、連続アクセスサイクル時間中最大３
０％程度を占めることとなり、高速動作化への大きな障
害となる。さらに、該レジスタ内において、特に非選択
時のデコーダをう゛ツチする７つのデコーダ情報ラッチ
回路はクロックφＬの印加される期間中、例えばデコー
ダＤＩＶＣ付随するＳＲ，ｔ においてはデコーダＮ０
Ｔ（、出力節点Ｎ０ＲＩが論理″′０”レベルであるか
ら、トランジスタＱ１０′は０ＦＦＵ１トランジスタＱ
１２′はＯＮする。この時、クロックφＬは既に印加さ
れているからＱ１１′もＯＮ状態にある。従って、トラ
ンジスタＱｌｌ’、Ｑ１２’ ｆ介して、電源−接地間
の電流導通経路が形成され、消費電力の増加全余儀なく
される等の弊害を生ずる。第３図は、前述の欠点全補い
、回路の簡単化。
低消費電力化及びサイクル時間の短縮化を行なった本発
明の構成を示すものである。以下、図面を用いてその動
作全説明する。従来例での説明と同様、ＲＡＳ／ＣＡ、
Ｓサイクルで、デコーダＤｏが選択され、引き続き連続
アクセスサイクルへ移行する場合全考える。
明の構成を示すものである。以下、図面を用いてその動
作全説明する。従来例での説明と同様、ＲＡＳ／ＣＡ、
Ｓサイクルで、デコーダＤｏが選択され、引き続き連続
アクセスサイクルへ移行する場合全考える。
デコーダの決定後、選択デコーダＤｏの出力節点Ｎ０Ｒ
Ｏは″′１″レベルに、他はすべ千″Ｏ”レベルとなる
。その後発生するクロックφ□が印加されると、節点■
はトランジスタＱ９及びＱＩＯとのレシオで定まる″０
″レベルとなり、これを受ケて、トランジスタＱ１２は
ＯＦＦする。ＹＥＯは、クロックφＬｋ受はデコーダ出
力節点情報によりトランスファゲートトランジスタ対（
Ｑ７． Ｑ８ ）全駆動するデータバス選択信号であり
同時にトランジスタＱ１１のゲートに印加される。トラ
ンジスタＱ１２は節点■のレベルを受け１．ＯＦＦ し
ているタメ、節点■はトランジスタＱｌｌ’ｉ介し、■
ＤＤ−■Ｔレベルに充電され、 デコーダ選択情報を該
節点に蓄積する。他の非選択デコーダ、例えば、Ｄｌ及
びＳＲＩにおいては、節点ＮＯＲ，１は０”レベルであ
るからＱＩＯ’はＯＦＦ、クロックφ１が印加されると
、節点■はトランジスタＱ９’に介してＶＤＤ−ＶＴレ
ベルへと充電される。トランジスタＱ１２′は直ちにこ
れを受けて、ＯＮＵ節点節点液地レベルに固定する。こ
の時、ＹＥＩは節点Ｎ０Ｒ１がＯ”レベルであるから、
トランジスタＱ６′はＯＮせず、上昇することもない。
Ｏは″′１″レベルに、他はすべ千″Ｏ”レベルとなる
。その後発生するクロックφ□が印加されると、節点■
はトランジスタＱ９及びＱＩＯとのレシオで定まる″０
″レベルとなり、これを受ケて、トランジスタＱ１２は
ＯＦＦする。ＹＥＯは、クロックφＬｋ受はデコーダ出
力節点情報によりトランスファゲートトランジスタ対（
Ｑ７． Ｑ８ ）全駆動するデータバス選択信号であり
同時にトランジスタＱ１１のゲートに印加される。トラ
ンジスタＱ１２は節点■のレベルを受け１．ＯＦＦ し
ているタメ、節点■はトランジスタＱｌｌ’ｉ介し、■
ＤＤ−■Ｔレベルに充電され、 デコーダ選択情報を該
節点に蓄積する。他の非選択デコーダ、例えば、Ｄｌ及
びＳＲＩにおいては、節点ＮＯＲ，１は０”レベルであ
るからＱＩＯ’はＯＦＦ、クロックφ１が印加されると
、節点■はトランジスタＱ９’に介してＶＤＤ−ＶＴレ
ベルへと充電される。トランジスタＱ１２′は直ちにこ
れを受けて、ＯＮＵ節点節点液地レベルに固定する。こ
の時、ＹＥＩは節点Ｎ０Ｒ１がＯ”レベルであるから、
トランジスタＱ６′はＯＮせず、上昇することもない。
このように、選択デコーダに付随するレジスタに選択デ
コーダ出力の制御金堂けて、選択デコード情報を選択的
に保持するので、非選択デコーダにおいては、電源−接
地間に挿入されているトランジスタＱ１１′及びＱ１２
′め電流導通経路の発生は皆無となり 、 ｃＡｓクロ
ックの活性化期間すなわちクロック φＬの活性化期間
中の電力消費低減に大きく寄与する。クロックφＬによ
り、デコード情報のラッチ動作が完了すると、ＣＡＳ
クロック入力のリセットを受け、転送りロックφＴが
発生し、転送動作を開始する。トランジスタＱ１４及び
Ｑ１７は節点■の電位金堂けＯＮ状態となっている。ク
ロックφ、が該トランジスタのドレインに印加されると
、節点■及びクロックＰＳＹＯは上昇を開始する。クロ
ックＰ Ｓ ’Ｙ Ｏの電位上昇時には、トランジスタ
Ｑ１４及びＱ１７のドレイン−ゲート間の寄生容量がク
ロック入力による節点■のブートストラップ用コンデン
サとして寄与するため、節点■はｖＤＤ−■ルベルよシ
速やかに■ＤＤレベル以上へと上昇するので、節点■及
びクロックＰＳＹＯは確実に電源レベルを得ることが可
能となり、又、従来例の如く、プートストラップコンデ
ンサを充電するための時間（５〜１０ｎＳ）’に必要と
しないので、クロックφτ を受けた後、直ちに最短パ
スで、デコーダ選択情報全次段デコーダへと伝達できる
。このように、本発明により、シフトレジスタ部の消費
電力の低減１回路構成の簡略化等の効果が期待でき、さ
らに集積回路構造全裸る場合のレイアウトの複雑さから
の解放など、その改善の効果は著しい。
コーダ出力の制御金堂けて、選択デコード情報を選択的
に保持するので、非選択デコーダにおいては、電源−接
地間に挿入されているトランジスタＱ１１′及びＱ１２
′め電流導通経路の発生は皆無となり 、 ｃＡｓクロ
ックの活性化期間すなわちクロック φＬの活性化期間
中の電力消費低減に大きく寄与する。クロックφＬによ
り、デコード情報のラッチ動作が完了すると、ＣＡＳ
クロック入力のリセットを受け、転送りロックφＴが
発生し、転送動作を開始する。トランジスタＱ１４及び
Ｑ１７は節点■の電位金堂けＯＮ状態となっている。ク
ロックφ、が該トランジスタのドレインに印加されると
、節点■及びクロックＰＳＹＯは上昇を開始する。クロ
ックＰ Ｓ ’Ｙ Ｏの電位上昇時には、トランジスタ
Ｑ１４及びＱ１７のドレイン−ゲート間の寄生容量がク
ロック入力による節点■のブートストラップ用コンデン
サとして寄与するため、節点■はｖＤＤ−■ルベルよシ
速やかに■ＤＤレベル以上へと上昇するので、節点■及
びクロックＰＳＹＯは確実に電源レベルを得ることが可
能となり、又、従来例の如く、プートストラップコンデ
ンサを充電するための時間（５〜１０ｎＳ）’に必要と
しないので、クロックφτ を受けた後、直ちに最短パ
スで、デコーダ選択情報全次段デコーダへと伝達できる
。このように、本発明により、シフトレジスタ部の消費
電力の低減１回路構成の簡略化等の効果が期待でき、さ
らに集積回路構造全裸る場合のレイアウトの複雑さから
の解放など、その改善の効果は著しい。
第１図は従来例全示す図である。第２図は従来例及び本
発明の詳細な説明するタイミング波形図である。第３図
は本発明の実旋例全示す図である。 図中の符号 ＱＯ〜Ｑ１７・・・・・・ＭＯＳ）ランジスタ、ＣＢＯ
，ＣＨＩ・・・・コンデンサ。
発明の詳細な説明するタイミング波形図である。第３図
は本発明の実旋例全示す図である。 図中の符号 ＱＯ〜Ｑ１７・・・・・・ＭＯＳ）ランジスタ、ＣＢＯ
，ＣＨＩ・・・・コンデンサ。
Claims (1)
- 外部信号により制御される負荷用トランジスタと、アド
レス２進符号により制御される複数個のドライバ用トラ
ンジスタとを有するデコード回路において、デコード論
理節点情報を受は第１の信号の制御によシ作動するイン
バータと、該インバータ出力に基づき、第１の信号を受
は発生するデコード回路の出力により、デコード選択情
報を保持するラッチ回路と、該ラッチ回路の出力節点Ｖ
Ｃ保持されたデコード情報全ゲートに受はドレインが第
２の信号に接続される第１のトランジスタと、前記第１
のトランジスタのソースにゲートが、ドレインが電源に
、ソースが該デコード回路に隣接するデコード回路の論
理節点に接続される第２のトランジスタから成るデコー
ド情報に基づき、隣接する他のデコード回路の出力全選
択的に充電する手段と、前記出力節点ＶＣゲートが、ド
レインが前記第２の信号に接続される第３のトランジス
タと、前記第３のトランジスタのソースにゲートが、ソ
ースが接地電位に、ドレインが前記デコード回路の論理
節点に接続される第４のトランジスタＶＣよるデコード
出力情報リセット手段とを含み、第１及び第２の信号の
みでデコード情報を保持し、且つ隣接するデコード回路
へ転送する機能を備えたこと全特徴とするデコード回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58004327A JPS59129985A (ja) | 1983-01-14 | 1983-01-14 | デコ−ド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58004327A JPS59129985A (ja) | 1983-01-14 | 1983-01-14 | デコ−ド回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59129985A true JPS59129985A (ja) | 1984-07-26 |
Family
ID=11581351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58004327A Pending JPS59129985A (ja) | 1983-01-14 | 1983-01-14 | デコ−ド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59129985A (ja) |
-
1983
- 1983-01-14 JP JP58004327A patent/JPS59129985A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5287327A (en) | Synchronous dynamic random access memory | |
| US6516382B2 (en) | Memory device balanced switching circuit and method of controlling an array of transfer gates for fast switching times | |
| US6351427B1 (en) | Stored write scheme for high speed/wide bandwidth memory devices | |
| EP0045063B1 (en) | Memory device | |
| KR0144811B1 (ko) | 반도체 메모리 장치 및 그 제조 방법 | |
| US6243797B1 (en) | Multiplexed semiconductor data transfer arrangement with timing signal generator | |
| US6411128B2 (en) | Logical circuit for serializing and outputting a plurality of signal bits simultaneously read from a memory cell array or the like | |
| EP0056240B1 (en) | Memory device | |
| US4953130A (en) | Memory circuit with extended valid data output time | |
| JPS59501646A (ja) | メモリ用直列デ−タ・モ−ド回路 | |
| US6600691B2 (en) | High frequency range four bit prefetch output data path | |
| JPS59178685A (ja) | 半導体記憶回路 | |
| JPH08279282A (ja) | 集積回路メモリ | |
| US4769789A (en) | Semiconductor memory device having serial data input and output circuit | |
| JP3907785B2 (ja) | 半導体記憶装置 | |
| US5893925A (en) | Synchronous semiconductor memory device in which burst counter is commonly employed for data writing and for data reading | |
| US20010012233A1 (en) | Synchronous semiconductor memory device | |
| KR19980018543A (ko) | 레지스터의 수가 감소된 동기식 반도체 메모리 | |
| US6356473B1 (en) | Static random access memory (SRAM) | |
| JPS63188887A (ja) | 半導体メモリ | |
| KR0154741B1 (ko) | 듀얼포트 메모리 장치 및 듀얼포트 메모리 장치의 시리얼데이타 출력방법 | |
| US4918657A (en) | Semiconductor memory device provided with an improved precharge and enable control circuit | |
| US5914908A (en) | Method of operating a boosted wordline | |
| JPS59129985A (ja) | デコ−ド回路 | |
| JPH08221978A (ja) | 半導体記憶装置 |