JPS59501646A - メモリ用直列デ−タ・モ−ド回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 メモリ用直列データ・モード回路 本発明はメモリ回路に係り、特にアドレス信号に対応して直列データを与えるメ モリ回路に関する。

発明の背景 ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭｓ）においては、一般に 単一データ・ビットは多重の行（ｒｏＷ）アドレスと列（ｃｏｌｕｍｎ　）アド レスによってメモリにアクセスされる（　ａｃｃｅｓｓｅｄ　）。行アドレスを 受信してから、列アドレスを受信し、両方のアドレスは同じアドレス・ピン上で 受けられる。これによって所要ビン数とパッケージ寸法が最小化される。しかし ながら、多重化は実際に、同時に行と列のアドレスを両方受信する以上の時間を 必要とするものである。ページモードを導入することによって、行アドレスが受 信されるであろうし、それから複数の連続的な列アドレスが受信された結果とし て、各列アドレスに対するデータビットが得られた。このことは、新しい行アド レスは夫々の新しいデータビットごとに受信されるには及ばないという点で、時 間の節約になった。

速度に関しては、ニブル（ｎ１ｂｂｌｅ　４ピツト）・モードと称する別の改良 が紹介されている。単一の行と列のアドレスに対して、４個の連続データビット が直列に与えられる。これは、単にたった１個の行アドレスと列アドレスだけを 必要とするという理由だけではなく、またすべての４ビツトが同時に検知され、 予め設定されたシーケンスで逐次クロック起動されるまで夫夫のデータ・ランチ 状態に維持されるという理由で、更に時間の節約になる。ページ・モードにおい ては、各折しい列アドレスに対して、データビットは出力に対してクロックされ る前に、先づラッチされたセンス（検知）増幅器（ｓｅｎｓｅ　ａｍｐｌｉｆｉ ｅｒ）から送信されなければならなかった。ニブル・モード回路の説明されてい るのはｌ５ＳＣＣ８］　（１９８１年国際固体回路会議）ＷＰＭ８．３．第８４ −８５頁の「冗長技術を用いた１００　ｍｓ　６４　ＫダイナミックＲＡＭ　Ｊ という題名の論文、および）ｉ；ａｔｏｎ。

Ｊｒ等の米国特許第４，３４４．１５６号である。それらに記載された回路は、 ニブル・モードを達成するために標準的なダイナミック技術を用いている。

相補的行アドレス信号（ＲＡＳ）は論理低（ｌｏｇｉｃ　ｌｏｗ）に達し７て、 列アドレスを受ける。相補的列アドレス信号（ＣＡＳ　）は論理低に移行して、 列アドレスを受ける。

これによってデータビットが得られるようにさせられる。これは単一ビラトラ得 る従来の方法である。ＣＡＳは、ＲＡＳ’ｅ論理低の状態に維持している間に、 それから論理高（ｌｏｇｉｃ　ｈｉｇｈ）に導かれる。これはニブル・モード全 確立するために使用される方法である。正規の動作においては、次の行と列アド レスの準備をするために、ＲＡＳとＣＡＳとは両方とも論理高に導かれる。

ニブル・モードにおいては、第２の時間の間ＣＡＳが論理低に導かれた場合、予 め設定されたシーケンスにおける第２のデータ・ビットが得られる。ＣＡＳはそ れから論理高に導かれ、第３の時間の間論理低に戻されて、予め設定されたシー ケンスにおいて第３のデータ・どかれて論理低に戻されることにより、予め設定 されたシーケンスにおいて第４のデータ・ビットが得られるようにさせる。ニブ ル・モードはいがなる時においてきる。行および列のアドレス信号を受信するの に応じて、第４のデータビットの各々がアクセスされ、夫々のデータ・ラッチに 格納される。ＣＡＳの立下り端の場合には、選定されたデータ・ビットがラッチ からクロックされ、データ・バッファを通ってクロックされ、それから３状態ド ライバをクロックタイミング起動する。ＣＡＳは論理低の状態の後には出力が有 効であるから、従来の技術では、データ・ランチからデータをクロックし、ＣＡ Ｓの立下り端においてデータ・バッファを通ってクロックを開始することが可能 である。ＤＲＡＭｓにおいては附加的に、ダイナミック・データ・バラから発生 した信号に応じて出力を与える。この信号はバッファを通る出力音、ＣＡＳの立 下り端に引続いて３状態ドライバに対してクロックタイミング起動する。

しかしながら、このような従来のダイナミック技術を使用することにより、ＣＡ Ｓの立下り端の後にデータビットがデータ・ランチから３状態ドライバの入力壕 で伝播するのに時間を要するという実際上の必要がある。

したがって、ＣＡＳが論理低に達する場合と出力が有効である場合とからアクセ ス時間の遅れが存在する。

発明の要約 不発明の目的とする所は、メモリから直列データを与える改良された回路を提供 することにある。

本発明の別の目的は、ニブル・モードにおけるアクセス時間を改良することにあ る。

更に別の目的は、ＣＡＳの立上シ端において３状態ドライバの入力に対しデータ をクロックすることである。

これらの、およびその他の目的は本発明に従って、単一アドレスに応じて直列デ ータを与えるメモリにおいて以下の構成要素を具備する回路余年えることによシ 達成される。

即ち該回路は、 データ有効信号に応答する出力に関し、データバス上で受信したデータを与える 田カバソファ手段と；データバスに結合され、その谷々が夫々のデータ・ラッチ ・イネーブル信号に応じてデータバスに結合されるデータを含む複数のデータ・ ラッチと：夫々のデータ・イネーブル信号を予め設定されたシーケンスにて複数 のデータ・ランチに与える複数の相互接続されたフリップ・フロップ、とを具備 するものである。特殊なデータ・ラッチは、出力バッファがデータ有効信号を受 信するに先立って、夫々のデータ・ランチ・イネーブル信号により充分に動作可 能とされ、出力バッファが、データ有効信号を受信するのに先だって特定のデー タ・ラッチに含まれるデータを受信するようにオる。これはアドレスに応答して メモリから直列データを与える方法であり、こ＼において連続的なパルス系列を 有する信号が出力ドライバ全通って複数のデータ・ランチから受信されたデータ 全ゲートするのに使用されるものであり、上記の方法は予め設定されたデータ・ ラッチから、データが出力ドライバに対し与えられるように、予め設定されたデ ータ・ラッチを一つのパルスの第１の端部上において動作可能ならしめるステッ プと、 一つのパルスの第２の端部上において出力ドライバから有効データを得るステッ プ、と全具備するものである。

図面の簡単な説明 第１図は、本発明の好適な実施例に係るニブル・モ−ド回路のブロック図である 。

第２図は、第１図の好適な実施例において使用された７リツプ・フロップの回路 図である。

第３図は、第１図の好適な実施例に関係する若干の信号のダイヤグラムである。

好適な実施例の説明 第１図に示されたのは、一般に複数のデータ・ラッチ１１．データ・バッファじ 、３状態ドライバ１３．複数の相互接続されたフリップ・フロップ１４．および メモリ・アレイ１６よシ構成されたメモリ（記憶装置）用ニブル・モード回路１ ０である。複数のデータ・ラッチ１１は、データ・ラッチ１７．データ・ラッチ １８．データ・ラッチ１９．およびデータ・ラッチ２１より構成される。

複数のフリップ・フロップ１４は、フリップ・フロップ２２、フリップ・フロッ プ２３．フリップ°フロツブス。

およびフリップ・フロップ２６よシ構成される。メモリ・アレイ１６は、第１の 四分区間（ｑｕａｄｒａｎｔ　）　２７　、第２の四分区間２８．第３の四分区 間器、および第４の四分区間３１よシ構成される。３状態ドライバ１３は、トラ ンジスタ３２．トランジスタオ、トランジスタ讃、およびトランジスタＩよυ構 成される。本明細書に記載された各トランジスタ社、ゲート、ドレイン、ソース および０．５ないし０．９ボルトのしきい値電圧を有するエンノーンスメント・ モード・Ｎチャンネル・絶縁ゲートｆｆｉ　ＦＥＴである。

各フリップ・フロック２２　、２３　、２４および２６は夫々データ・イネーブ ル信号Ｆ２２．　Ｆ２３．　Ｆ２４およびＦ２６を与える出力を有している。ク リップ・フロップ２２は信号Ｆ２６を受信するように、第１の入力をフリップ・ フロップ２６の出力に接続させ、また第２の入力ｉ、ＣＡＳ’ｅ受信するように 接続させている。フリップ・フロップ２３は信号Ｆ２２ｉ受信するために、第１ の入力をクリップ・フロップ２２の出力に接続させ、またＣＡＳを受信するよう に第２の入力全接続させている。フリップ・フロップ別は信号Ｆ２３に一受信す るために、第１の入力全フリップ・フロップ２３の出力に接続させ、またＣＡＳ 　’ａ：受信するように第２の入力を接続させている。フリップ・フロップ２６ は信号Ｆ２４’ｉ受信するために、第１の入力をフリップ・フロップ２４の出力 に接続させ、またＣＡＳを受信するように第２の入力を接続させている。

トランジスタあは、例えば５ボルトの正電源電圧を受けるために、ドレインを正 の電源端子■ＤＤに接続させている。トランジスタ３２は、ドレインをトランジ スタ詞のゲートに接続させ、ソースを接地（アース）にと、アースに接続された ソースと、トランジスタあのゲートに接続されたドレインとを有している。トラ ンジスタ３６はドレインをトランジスタあのソースに接続させることによシ、出 力データ信号ＤＯｔ−与える出力ノード（接点）を形成する。メモ１ノ四分区間 ２７　、２８　、２９と３１は、夫々データ・ラッチ１７　、１８　、１９と２ １に結合されている。単一アドレスに応答して、各メモリ四分区間２７　、２８ 　、２９と３１とは、データビットをそれ力；ラッチされる夫々のデータ・ラッ チ１７　、１８　、１９および２１に与える。

各データ・ラッチは、夫々内部データ信号ＤＩとＤＩとを運ぶ一対のデータ・ノ （ス線路３２′とお′に結合されている。フリップ・フロップ２２　、２３　、 ２４および２６は、対応するデータ・ラッチを選択的に動作再書しにするために 、夫々データラッチ１７　、１８　、１９および２１に対応して夫夫データ・イ ネーブル信号Ｆ２２　、　Ｆ２３　、　Ｆ２４およびＦ２６を与える。谷フリッ グ・フロップ２２　、２３　、２４および２６に含まれているのは、フリップ゛ ・フロップ２２　；　２３　、２４および２６のうちの一つをして、アト°レス に応答して対応するデータ・ラッチ１７．１８．１９．もしくは２１の動作を可 肖巨にさせる復号器部である。動作可ｕ目にされた（ａｎａｂｌｅｄ）データ・ ラッチ１７　、１８　、１９もしくは１９により、出カッくツファじに接続され ているデータ・ノくス線路３２′と３３′上にデータ信号ＤＩと百が得られる。

出力・くツファ鵞理低の状態にもたらされるまで、緩衝されたデータ信号ＤＢと 直とはトランジスタ３２とおによりトランジスタあと３６ヲ駆動することを禁止 され、その時にトランジスタあと３６（Ｄうちの一つは緩衝されたデータ信号の 状態にある時には、両方のトランジスタ調と３６とはトランジスタ３２とおによ りターン・オフされる。その結果として、論理低にもたらされたＣＡＳに応答し て、３状態ドライバ１３は有効データを与え、かつ論理高状第３図に示したのは 、アドレスが最初に７リツプ・フロップ２２ヲ選択する場合に関して、第１図の 回路１０の動作に関係する信号のタイミシグ図である。アドレス信号Ａは、行ア ドレスを確立するためにＲＡＳの立下り端に引続いて、予め設定された時間の間 有効なアドレスを与えねばならない。アドレス信号Ａはそれから６西の立下シ端 に引続いて予め設定された時間の間、また有効性を維持せねばならない列アドレ スに切換えられる。ＣＡＳとＲＡＳとは両方とも、有効となるために出力データ 、即ち信号ＤＯに対し十分長い期間論理低の状態に維持される。

られる。アドレスがフリップ・フロップ２２を選択する場合に対して、第１の四 分区間ｎからのデータは、アドレス、出力バツファ１２．および３状態ドライバ １３に応答して、フリップ・フロップ２２から発生した信号Ｆ２２により動作可 能とされるデータ・ラッチ１７による信号Ｄｏとして出力に結合される。同時に 、第１の四分区間２７はデータ・ピッ）ｋデータ・ラッチ１７に与え、四分区間 ２８　、２９　、および３１は、データ・ビットにデータ・ラッチ１８　、１９ および２１に与える。ＣＡＳが論理高に達する場合、フリップ・フロップｎの出 力、即ち信号Ｆ２３は論理低から論理高へ切換えられる。その上、クリップ・フ ロップ２３は、信号Ｆ２３が論理高に切換えられる場合に、信号Ｆ２２（ｒ論理 低に切換えさせる。論理高における信号Ｆ２３は、ランチ１８ヲ可能にし、ラッ チ羽がデータ線路３２ヒ関上でその中に格納されたデータ・ビット全出力バツフ ァ校に対し与えるようにする。出ンジスタ３２とあとは、トランジスタ讃とあの 両方がりえられると、トランジスタ３２とおとはもはやトランジスタあと３６ヲ 禁止できなくな９、したがってトランジスタン・オンすることにより、データ入 力信号ＤＯ’ａ−与える。その結果、フリップ・フロップ２３の切換え、ランチ １８の動作可能、および出力バツファ１２ヲ通るデータ・ビットの伝播に関連す る遅延はすべて達成され、一方ＣＡＳが論理低に切換えられた後の代９に、ＣＡ Ｓは論理高となる。したがって、出力データ信号ＤＯが有効であるまで、ＣＡＳ が論理低に切換えられる時から、時間の減少量が存在する。予め、ニブル・モー ドのシーケンスにおいて次のデータ・ラッチを動作可能にしたフリップ・フロッ プは、ＣＡＳが論理低に達するまで状態を切換えない。したがって、データ・ビ ットが３状態ドライバの入力に達する前に、ＣＡＳが論理低に切換えられた後に は若干の伝播遅延が存在した。

出力データ信号Ｄｏとして第２の四分区間四から、データ・ランチ１８内に格納 されたデータ・ビット金与えた後に、与えられた次のデータ・ビットはデータ・ ラッチ１９からのものである。ＣＡＳは論理高に切換えられ、この論理高は３状 態ドライバ１３が高インピーダンス出力を得るようにさせ、またフリップ・フロ ツブスが、信号Ｆ２４’ｉ論理低から論理高に切換えるようにさせ、これは順次 信号Ｆ２３’にして論理低に切換えるようにさせるものである。論理高における 信号Ｆ２４は、ラッチ１９を動作可能にすることによって、内部データ信号ＤＩ とＤＩとして、線路諺と３３ヲ介して、その中に格納されたデータ・ピッ）ｋ出 力バッファ１２に与える。

出力バッファ１２は信号ＤＢとＤＢ’を駆動して３状態ド切換えられる場合、３ 状態ドライバ１３は、信号ＤＢとチェ９内に格納されたデータ・ビットの表現を 存続する。

ＣＡＳの論理高への切換えに応答して、３状態ドライバ１３は高インピーダンス 出力金与え、フリップ・フロップ２６は信号Ｆ２６全輪理低から論理高に切換え 、これは順次、信号Ｆ２４を論理低に切換えるようにさせる。

論理高における（ｉ号Ｆ２６は、ラッチ２１ヲ動作可能にすることによって、そ の中に格納されたデータ・ビットを、内部データ信号ＤＩとＤＩとして巌路３２ と３３を介して出力バッファ１２に与える。出力バッファ１２は信号れる場合に 、３状態ドライバ１３は、出力データ信号Ｄラッチ２１内に格納されたデータ・ ビットの表現を維持する。

第３図の信号シーケンスは、単一アドレスに対して、４個のデータ・ビット′ｔ −直列に与えることができることを示している。この場合、単一データ・ビット の記憶位置（１ｏｃａｔｉｏｎ　）　全限定する単一アドレスＡは一つの列アド レスと一つの行アドレスとを具備している。

スと行アドレスの各々にとって最も有効なビットは、第１のデータ・ラッチを選 択するために論理高において、ラーツチ・イネーブル信号Ｆ２２　、　Ｆ２３　 、　Ｆ２４およびＦ２６のいずれか一つが与えられるかを決定することにより、 得られた直列データにおいて第１のデータ・ビットｒ与える。２６２，１４４個 の可能な格納ビットが存在する２５６　Ｋ　ＤＲＡＭの場合に、行アドレスと列 アドレスの６谷に対して９個のアドレス・ビットＡＯ，ＡＩ、Ａ２．Ａ３、Ａ４ ．Ａ５．Ａ６．Ａ７およびＡ８がある。アドレス・ビットＡＯ−Ａ７は、夫々デ ーダラツチ１７　、１８　、１９および２１において、四分区間２７　、２．’ ３　、２９および３１がらのいずれの４ビツトが格納されるか全決定する。アド レス・ピッ）Ａ８はこれらの四分区間のいずれが、信号ＤＯとして得られたデー タ・ビットの直列シーケンスにおいて第１のデータ・ビット？与えるかを決定す る。第１のデータ・ビットに与える四分区間２７　、２８　、２９および３１は 選択可能であるけれども、シーケンスは同じである。第２の四分区間２８からの データ・ビットは第１の四分区間γからのデータ・ビットに後続し２、第３の四 分区間２９からのデータ・ビットは第２の四分区間四からのデータ・ビットに後 続し、第４の四分区間３】からのデータ・ビットは第３の四分区間２９からのデ ータ・ピントに後続し、かつ第１の四分区間２７からのデータ・ビットは第４の 四分区間３１からのデータ・ビットに後続する。例えば、もしもアドレスＡがア ドレスＡ８ｔ−介して、論理高において信号Ｆ２４’に与えるためにクリップ・ フロップ２４ヲ選択するならば、その時には直列シーケンスにおける第１のデー タ・ビットは第３の四分区間２つから出るようにデータ・ラッチ１９は動作可能 とするであろう。順を追って、論理高に切換えるための次のデータ・イネーブル 信号は、順序正しくデータ・ラッチ２１．データ・ラッチ１７およびデータ・ラ ッチ１８を動作可能にする信号Ｆ２６．信号Ｆ２２．および信号Ｆ２３であろう し、したがって、第３の四分区間２９からのデータ・ピントに後続するデータ・ ビットは、順を追って第４の四分区間３１．第１の四分区間２７．および第２の 四分区間２８から出ることになる。

フリップ・フロップ２２　、２３　、２４および２６は向−の回路構成である。

第２図に示されたフリップ・フロップ２２の回路図は、またクリップ・フロッグ ２３　＋’　２４　、および２６の構成余有している。第２図に示すように、第 １図の過度の混雑金避けるために第１図には示していないが、フリップ・フロッ グ２２に結合された多数の附加信号が存在する。クリップ・フロップ２２は一般 にシフトレジスタ部３７と復号器部あとから構成される。復号器部間は、トラン ジスタ３９．トランジスタ４０．トランジスタ４１．トランジスタ４２．トラン ジスタ４３およびトランジスタ４６全備えている。復号器部あは、クロック信号 Ｃ１、クロック信号Ｃ２、クロック信号Ｃ３、プリチャージ信号Ｙ１　、ラッチ された行アドレス信号ＲＡＳ、および列アトレース信号ＣＡ８　’に受信する。

第３図に示すように、ＲＡＳが論理低に切換えられた後に、ＣＡＳの論理低への 切換えに応答して、クロック信号ＣＩは論理高に切換えられる。ＲＡＳが論理高 に切換えられるまで、クロック信号Ｃ１は論理高の状態全維持する。

ＣＡＳが論理低に切換えられる時から、クロック信号Ｃ１が論理高に切換えられ る時までに時間遅れがある。

第３図に示すように、クロック信号Ｃ１が論理高に切換えられる時から、クロッ ク信号Ｃ２が論理高に切換えられる時までに時間遅れがあるということを除けば 、クロック信号Ｃ２はクロック信９Ｃ１と同じである。

クロック信号Ｃ２が論理高に切換えられる時から、クロック信号Ｃ３が論理高に 切換えられる時までに時間遅れがあるといりことを除けば、（図示されてない） クロック信号Ｃ３はクロック信号Ｃ２と同じである。

第３図に示すように、ＲＡＳが論理低に切換えられた後の論理高への切換えに応 答して、プリチャージ信号Ｙ１は再びスイッチして論理高に戻る。ラッチされた 行アドレス信号ＲＡＳは、アドレスＡの行アドレス部の間に受信されてラッチさ れるアドレス・ビットＡ８である。列アドレス信号ＣＡ８は、アドレスＡの列ア ドレス部の間に受信されるアドレス・ビットＡ８である。

トランジスタ３９は、ドレインをノード４７に接続させ、ソースをアースに接続 させ、信号Ｃ３を受けるゲートヲ有スる。トランジスタ４０はドレインをノード ４７に接続させ、信号ＲＡＳを受けるゲートとソースを有している。トランジス タ４１はドレインをノード４７に接続させ、ソースをトランジスタ４０のソース に接続させ、信号Ｃ八８を受信するゲートを有する。　トランジスタ４２は、ド レインを電源端子ＶＤＤに接続させ、ソースをノード４７に接続させ、信号Ｙ１ を受信するゲートを有する。

トランジスタ４３は、ドレインをトランジスタ４１のソースに接続させ、ソース をアースに接続させ、信号Ｃ１を受信するゲートを有する。トランジスタ４６は 、ゲートをノード４７に接続させ、信号Ｃ２を受信するドレインを有し、かつフ リップ・フロップ２２の出力であるノード４８にソースを接続させている。

フリップ・フロップ２２がアドレスＡに応答して、論理高にある信号Ｆ２２を与 え得る場合に、復号器部あけ、それがノード４８に関連するキャパシタンスによ り論理高に維持されているノード４δ上に論理高の出力を与える。ノード４７は 信号Ｙ１に応じてトランジスタ４２にニジプリチャージされる。信号Ｃ１の論理 高への切換えに応答して、トランジスタ４３がターン・オンすると、信号ＲＡＳ とＣＡＳとは共に論理低になるであろう。論理低の状態の両方の信号ＲＡＳとＣ ＡＳに対して、トランジスタ４０と４１とはターンオンしないので、ノード４７ はチャージ状態（ｃｈａｒｇｅｄ）を続け、トランジスタ４６のターンオンを維 持する。信号Ｃ２はトランジスタ４６を介して、それからノード化に結合され、 そこで論理高状態で信号Ｆ２２を与えるために、信号Ｃ２はそれに関連するキャ パシタンスにより保持される。信号Ｃ３はそれからトランジスタ３９をターンオ ンして、ノード４７をアースに放電し、トランジスタ４６をターンオフする。信 号Ｆ２２はシフトレジスタ部３７により、論理高の状態に維持されている。ノー ド４７は放電状態を維持し、ＲＡＳが論理高に切換えられるまで、トランジスタ ４６を非導通（ｏｆｆ）に維持する。

フリップ・７０ツブ２３．２４と２６の一つが論理高の出力を与えるためにシー ケンスの最初であるべき場合には、信号ＲＡＳとＣＡＳの少くとも一つは論理高 となり、したがって、信号Ｃ１がトランジスタをターンオンする時に、トランジ スタ４０と４］の少くとも１つは、トランジスタ４３を介してノード４７をアー スに放電するためにターンオンされる。接地されたノード４７に対して、トラン ジスタ４６のゲートはまたアースに結合され、したがって信号Ｃ２が論理高に切 換えられる時に、トランジスタ４６はターンオフされることになる。どちらかの 場合に信号Ｃ２はノード４８に結合されないで、したがって信号Ｆ２２は論理低 に維持される。信号Ｃ３が再び確実に行うことは、ＲＡＳが論理高に切換えられ るまで、トランジスタ４６は非導通（ｏｆｆ）を維持することでは４個の可能な 組合せを有する。フリソノ−・フロソフー２３　、２４と２６とは、夫々の復号 器部におけるこれらの信号の残りの３個の組合せを使用することにより、アドレ スＡに応答して要求されるように信号Ｆ２３　、　Ｆ２４とＦ２４とを与える。

さもなければ、各フリップ・フロップ２３　、２４および２６の復号器部は、フ リソノ゛・フロップ２２に関する復号器部と同様である。実際上、復号器部は、 アドレスＡに応答して夫々の復号器部の決定するように、フリップ・７０ツグ２ ２　、２３　、２４と２６の一つが論理高にセットされるセット条件を確立する ものである。

信号、信号Ｆ２４と信号Ｙ１とを受信する。ＣＡＳとＣＡＳとは相互に相補的（ ｃｏｍｐｌｅｍｅｎｔａｒｙ）である。シフトレジスタ部３７は、トランジスタ ４９．トランジ；−タ５１．トランジスタ５２．トランジスタ５３．トランジス タ５４．トランジスタ５６．トランジスタ５７．トランジスタオ、トランジスタ ５９．）ランジスタロ１．コンデンサ６２．コンデンサ６３．およびコンデンサ ６４より構成される。トランジスタ５８は−２，０ないし−２，５ボルトのしき い値電圧を有するデプレッション型トランジスタである。トランジスタ４９は、 ソースをアースに接続させ、ゲートをノード（節点）４８に接続させ、まだドレ インを有する。トランジスタ５１はドレインを、信号Ｆ２６を受けるトランジス タ４９のドレインに接続させ、ゲートをノード４８に接続させ、またソースを有 する。トランジスタ５２は、ドレインをトランジスタ５１のドレインに接続させ 、ＣＡＳｔ−受信するゲートを有し、まだソースをトランジスタ５１のソースに 接続させている。トランジスタ＆は、ドレインをトランジスタ５１のソースに接 続させ、信号Ｆ２４を受信するゲートを有し、またソースをアースに接続させて いる。トランジスタ詞は、ソースをノード４８に接続させ、ゲートをトランジス タ５１のソースコンデンサ６２は、トランジスタ詞のゲートとドレインの間に接 続されている。トランジスタ５６は信号Ｆ２４を受信するゲートを有し、ドレイ ンをノード４８に接続させ、かつソースをアースに接続させている。トランジス タ５７は、ドレインをノード４８に接続させ、信号Ｙ１を受信するゲートを有し 、ソースをアースに接続させている。トランジスタ５８は、ドレインを端子ＶＤ Ｄに接続させ、ソースとゲートを共通接続させている。コンデンサ６３は、ＣＡ Ｓを受信する第１の端子を有し、まだ第２の端子をトランジスタ５８のゲートに 接続させている。トランジスタ５９は、ゲートをトランジスタ聞のソースに接続 させ、ソースをノード４８に接続させ、寸だドレインを有している。コンデンサ ６４は、ＣＡＳを受信する第１の端子を有し、第２の端子をトランジスタ５９の ドレインに接続させている。トランジスタ６１ハ、ゲートをトランジスタ５９の ドレインに接続させ、ドレインを端子ＶＤＤに接続させ、かつソースをノード４ ８に接続させている。

フリツノ・フロップ２２がアドレスＡに応答して信号Ｆ２２を与え得るならば、 復号器部間から信号Ｃ２を受信するに先立って信号Ｙ１に応じて、ノード４８は トランジスタ５７によりアースに接合される。ＣＡＳが論理低に切換えられる直 後に、トランジスタ５７をターンオフする。ソースもしくはドレインをノード化 に接続させているトランジスタのすべてがそれから非導通になる。

信号Ｃ２はノード４８に結合されて、論理高において信号Ｆ２２を与える。トラ ンジスタ４６がターンオフし、た後に、ノード化に関連するキャパシタンスによ り、信号Ｆ２２は論理高に保持される。

信号Ｆ２６　ｄｉ高であって、信号Ｆ２２がＣＡＳの次の立上り端の時に、論理 高に切換えられることを示す場合には、ＣＡＳが論理高に切換えられる１で、ト ランジスタ馴は信号Ｆ２２を論理低に保持する。信号Ｆ２６はトランジスタ藺の ゲートに結合され、コンデンサ６２はＣＡＳのためにトランジスタ５２を介して 論理高の状態にある。

トランジスタシは、論理低の状態にあるＣＡＳに対しターンオンされ、信号Ｆ２ ２が論理低の状態にあることを保証する。ＣＡＳが論理高に切換えられると、Ｃ ＡＳの論理低への切換えのためにトランジスタ５２はターンオフして、コンデン サ６２をチャー／された状態に放置する。

ＣＡＳの論理高への切換えによって、更にトランジスタ馴のゲートにか＼る電圧 を増加させ、したがってトランジスタ別は、ＣＡＳの完全な振幅をノード４８に 結合させ、信号Ｆ２２を論理高に切換えるようにさせる。その結果、フリソノ・ フロップ２２の出力は、ＣＡＳの立上り端の時に論理高を与える。信号Ｆ２２の 論理高への切換えに応じて、信号Ｆ２６を論理低に引張るトランジスタ４９はタ ーンオンする。トランジスタ５１はそれからターンオンして、ＣＡＳの論理低へ の切換えに先立って、トランジスタ別が非導通となるように、トランジスタ馴の ゲートを放電する。ノード４８に関連するキャパシタンスタ５９のゲート間のコ ンデンサ６３の容量性結合により一時的にターンオフされる。トランジスタ５９ は、デプレッション負荷トランジスタ５８により正規にターンオンされ、したが って、トランジスタ６１のゲートは、ノード４８上に存在する論理高により充電 される。したがって、ＣＡＳが論理高に切換えられると、トランジスタ６１のゲ ートはコンデンサ６４の結合により更に電圧においても上昇され、したがってト ランジスタ６１は、端子ＶＤＤにおいて存在する完全電圧を結合させて、ノード ４８に結合される。このことによって、信号Ｆ２２は、ＣＡＳの論理低への切換 えによシ、逆に影響されないことが保証される。ＣＡＳが次に論理高に切換えら れると、第１図のフリップ・フロンプ圀は信号Ｆ２３をして論理高に切換えるよ うにさせる。フリップ・フロップ２３が次に論理低に切換えられると、信号Ｆ２ ４は論理高に切換えさせることとなシ、トランジスタ閃と５３とをターンオンす る。トランジスタ５６によって、信号Ｆ２４が論理高である間、信号Ｆ２２は論 理低の状態を維持することが保証される。トランジスタ５３は、トランジスタ５ ４のケートをアース結合に維持することによ、Ｂランジスタ馴がターンオンしな いことを保証する。信号Ｆ２６をして論理高に切換えさせるＣＡＳの立上多端上 で、トランジスタ馴をターンオンすることのできるトランジスタ５４のゲート上 にチャージの蓄積が存在しないことを保証するのに十分長い間、トランジスタ５ ３は導通（ｏｎ）を保持される。信号Ｆ２６の論理高への切換えに応じて信号Ｆ ２４が論理低に切換えられる場合には、ノード４８をして電圧を立上がるように させることはないので、ノード４８のキャパシタンスは信号Ｆ２２を論理低に保 持する。ＣＡＳが次に論理低に切換えされると、トランジスタ５２ｔ−介して結 合されている論理高信号Ｆ２６によってトランジスタ５４はターンオンされる。

ＣＡＳは論理低であるから、トランジスタ駒はしたがってノード４８を論理低状 態に保持する。フリップ°フロップ２３゜２４と２６とは、類似のトランジスタ ５３とあに対して類似の信号接続を有している。これら２個の類似のトランジス タに対して、フリップ・フロップ２３は信号Ｆ２６を受信し、フリップ・フロッ プ２４は信号Ｆ２２を受信し、まだフリップ・フロップ２６は信号Ｆ２３を受信 する。

代衣的なりＲＡＭにおいては、ｃＡｓ信号は外部電源から外部ピンに与えられる ものであるが故に、本明細書で説明され、かつ示されたＣＡＳとＣＡＳとは緩衝 することができることが理解され得る。本発明は好適な実施例において説明され てきたけれども、当該技術の専門家にとって、開示された発明は種々の方法で修 正することができ、かつ上記の特に詳説され説明されたもの以外の他の多くの実 施例を想定することができることは明瞭であろう。

したがって、添付された請求の範囲によυ本発明の真の精神と範囲内に含まれる 本発明のすべての変更を包含することを意図するものである。

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Claims (1)

【特許請求の範囲】
1. １．　連続的なパルス系列を有する信号が、出力ドライバを介して複数のデータ ・ラッチから受信されるデータをゲートするために使用されるアドレスに応答し て、直列データをメモリから与える方法において、データが予め設定されたデー タラッチから出力ドライバに与えられるように、予め設定されたデータ・ランチ をパルスの一つの第１の端上で実施可能にする段階と、 パルスの一つの第２の端において、出力ドライバから有効データを与える段階、 とを具備する直列データをメモリから与える方法。 ２　単一アドレスに応答して直列データを与えるメモリにおいて、 データ有効信号に応答して、出力に関しデータバス上で受信されるデータを与え る出力手段と、該データ・バスに結合され、その各々が夫々のデータ・ラッチ・ イネーブル信号に応答して該データ・バスに結合されるデータを含む複数のデー タ・ラッチと；予め設定されたシーケンスにおいて、複数のデータ・ラッチに対 し、夫々のデータ・ラッチ・イネーブル信号を与える複数の相互接続されたフリ ップ・フロップと、 と全具備し、特定のデータ・ラッチは、データ有効信号を受信する出力手段に先 立って、夫々のデータ・ラッチ・イネーブル信号により十分に動作可能にされ、 その結果、出力手段は、データ有効信号を受信するに先立って特定のデータ・ラ ッチ内に含まれたデータを受信することを特徴とするメモリ用直列データ・モー ド回路。 １　複数のデータ・ラッチを出力ラッチに結合させたメモリ・システムからデー タをクロックし、該出力ラッチは出力ドライバにデータを与える方法にして、− 列アドレス信号の第１のパルスの立上り端上で第１のレジスタをクロックし、該 第１のレジスタが出力を与えるようにする段階と； 第１のレジスタからの出力を用いて、第１のデータ・ラッチからのデータと、出 力ドライバを介するデータとをゲートし、出力ドライバが、第１パルスの立下υ 端上に出力データを実質的に与える段階と：該第１のレジスタを禁止し、列アド レス信号の第２のパルスを用いて第２のレジスタをクロックし、第２のレジスタ が出力を与えるようにする段階と：第２のレジスタからの出力を用いて、第２の データ・ラッチからのデータと出力ドライバを介するデータとをゲートし、出力 ドライバが第２のパルスの立下り端上で出力データを実質的に与えるようにする 段階と；第２のレジスタを禁止し、列アドレス信号の第３のパルスにより第３の レジスタをクロックし、第３のレジスタが出力信号を与えるようにする段階と： 第３のレジスタからの出力を用いて、第３のデータ・ラッチからのデータと出力 ドライバを介するデータとをゲートし、出力ドライバが第３のパルスの立下り端 上で出力データを実質的に与えるようにする段階と、すべてのレジスタがクロッ クされるまで、先行するレジスタを禁止し、かつ後続のレジスタをクロックする ことを継続して、再び第１のレジスタを開始させる段階と、 とを具備するメモリ・システムからデータをクロックする方法。 表　単一アドレスに応答して、メモリから出力に関する直列データを与える回路 にして、 第１のレベルから第２のレベルに切換えるデータ有効信号に応答して、データ・ バスから受信されるデータ・ビットを出力に結合する出力手段と：データ・バス に結合され、各々が夫々のデータ・ラッチ・イネーブル信号に応答して、データ ・ノ（スに結合されるデータ・ビットを含む複数のデータ・ラッチと： 該アドレスの受信に応答して第１のデータ・ラッチ・イネーブル信号を与え、第 ２のレベルから第１のレベルに切換えるデータ有効信号に応答して、第２のデー タ・ラッチ・イネーブル信号を与え、かつ第２のデータ・ラッチ・イネーブル信 号の付与に応答して第１のデータ・ラッチ・イネーブル信号を除去する複数の相 互接続されたフリップ・フロップと、 を具備する直列データを与える回路。 ＆　データ・バスと出力手段との間に挿入された）（ソファ回路を特徴とする請 求の範囲第４項記載の回路。 ａ　複数のデータ・ラッチは、夫々第１．第２．第３および第４のデータ・ラッ チ・イネーブル信号に応答してデータ・ビットをデータ・バスに結合させる第１ 、第２．第３．および第４のデータ・ラッチを具備することを特徴とし、該複数 の相互に接続されたクリップ・フロップは、ａ第１．第２．第３および第４のデ ータ・ラッチ・イネーブル信号を逐次付与する第１゜第２．第３および第４のフ リップ・フロップを具備することを特徴とする請求の範囲第５項記載の回路。 ７、第１の７リツプ・フロックは、データ有効信号を受信する第１の入力と、第 ２の入力と、該第１のデータ・ラッチ・イネーブル信号を与える出力とを有し： 第２のフリップ・フロップは、データ有効信号を受信する第１の入力と、第１の ７リツプ・７０ツブの出力に結合する第２の入力と、第２のデータ・ラッチ・イ ネーブル信号管与える出力とを有し：第３の７リツプ・フロックは、データ有効 信号を受信する第１の入力と、第２の７リツプ・フロップの出力に結合する第２ の入力と、第３のデータ・ラッチ・イネーブル信号を与える出力とを有し：第４ のフリップ・フロップは、データ有効信号を受信する第１の入力と、第３のクリ ップ・フロップの出力に結合される第２の入力と、第４のデータ・ラッチ・イネ ーブル信号を与える第１のクリップ・フロップの第２人力に結合される出力とを 有し： 更にデータ・ラッチ・イネーブル信号がその第２の入力上に存在する場合に、第 ２のレベルから第１のレベルへ切換えるデータ有効信号に応答して、ｑ！ｒ７１ Ｊツブ・フロップは、その夫々のデータ・ラッチ・イネーブル信号を与えること を特徴とする請求の範囲第６項記載の回路。