JPS58222492A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPS58222492A JPS58222492A JP57106423A JP10642382A JPS58222492A JP S58222492 A JPS58222492 A JP S58222492A JP 57106423 A JP57106423 A JP 57106423A JP 10642382 A JP10642382 A JP 10642382A JP S58222492 A JPS58222492 A JP S58222492A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は高速にデータを読み出すことが可能な半導体
メモリに関するものである。
メモリに関するものである。
従来、ダイナミック型半導体メモリの高速データ読み出
し方法の１つのモードとして、ページ・モードがあった
。このモードの場合の半導体メモリに与えられる外部信
号の読み出し時のタイミングを第１図に示す。この場合
、まず、外部ロウ・アドレス・ストローブ信号（Ｅｘｔ
−ＲＡＳ ）が１Ｌ′の活性化状態になシ、これをトリ
ガとしてロウ・アドレスが半導体メモリ内に取り込まれ
、このアドレスに対応した１本のワード線が選択される
。
し方法の１つのモードとして、ページ・モードがあった
。このモードの場合の半導体メモリに与えられる外部信
号の読み出し時のタイミングを第１図に示す。この場合
、まず、外部ロウ・アドレス・ストローブ信号（Ｅｘｔ
−ＲＡＳ ）が１Ｌ′の活性化状態になシ、これをトリ
ガとしてロウ・アドレスが半導体メモリ内に取り込まれ
、このアドレスに対応した１本のワード線が選択される
。
次に、外部コラム・アドレス・ストローブ信号（Ｅｘｔ
−ＣＡＳ ）が１Ｌ′の活性化状態になシ、これをトリ
ガとしてコラム・アドレスが半導体メモリ内に取り込ま
れ、このアドレス′に対応した１本のディジット線が選
択され、１つのメモリ・セルの情報が読み出される。つ
いで、外部コラム・アドレス・ストロ−７”４Ｎ号（Ｅ
ｘｔ−ＣＡＳ ） カ’Ｈ’レベルの不活性状態になり
、コラム・デコーダ、およびデータ出力回路がリセット
される。次いで、再び、外部コラム・アドレス・ストロ
ーブ信号（Ｅｘｔ・罷）が１Ｌ′になり、異なったコラ
ム・アドレスが取シ込まれ、そのアドレスに対応したデ
ィジット線が選択され、データが読み出される。この場
合、ロウ・アドレスは同一状態を保っているので、ペー
ジ・モードはロウ・アドレスで選択される１本のワード
線に接続されるメモリ・セルを、コラム・アドレスを変
化させることにより、ディジット線を切シ換え、順次読
み出すモードということができる。
−ＣＡＳ ）が１Ｌ′の活性化状態になシ、これをトリ
ガとしてコラム・アドレスが半導体メモリ内に取り込ま
れ、このアドレス′に対応した１本のディジット線が選
択され、１つのメモリ・セルの情報が読み出される。つ
いで、外部コラム・アドレス・ストロ−７”４Ｎ号（Ｅ
ｘｔ−ＣＡＳ ） カ’Ｈ’レベルの不活性状態になり
、コラム・デコーダ、およびデータ出力回路がリセット
される。次いで、再び、外部コラム・アドレス・ストロ
ーブ信号（Ｅｘｔ・罷）が１Ｌ′になり、異なったコラ
ム・アドレスが取シ込まれ、そのアドレスに対応したデ
ィジット線が選択され、データが読み出される。この場
合、ロウ・アドレスは同一状態を保っているので、ペー
ジ・モードはロウ・アドレスで選択される１本のワード
線に接続されるメモリ・セルを、コラム・アドレスを変
化させることにより、ディジット線を切シ換え、順次読
み出すモードということができる。
一方、近来ニブル・モードなる新しいデータ読み出し方
法が提案され実用化されようとしている。
法が提案され実用化されようとしている。
このモードの場合の、外部入力信号の読み出し時のタイ
ミング関係を第２図に示す。また、６４にビット・ダイ
ナミック・ＲＡＭについて、その回路構成の一例を第３
図に示す。この場合、まず外部ロウ・アドレス・ストロ
ーブ信号（Ｅｘｔ−ＲＡＳ）が１Ｌ′になり、これをト
リガとしてアドレス・バッファ回路（Ａｏ）〜（ＡＴ）
が動作し、ロウ・アドレスが半導体メモリ内に取シ込ま
れ、２５６本のワード線（ＷＬＯ）〜（ＷＬ２５５）の
内の一本がロウ・デコーダ（ＲＤ）により選択される。
ミング関係を第２図に示す。また、６４にビット・ダイ
ナミック・ＲＡＭについて、その回路構成の一例を第３
図に示す。この場合、まず外部ロウ・アドレス・ストロ
ーブ信号（Ｅｘｔ−ＲＡＳ）が１Ｌ′になり、これをト
リガとしてアドレス・バッファ回路（Ａｏ）〜（ＡＴ）
が動作し、ロウ・アドレスが半導体メモリ内に取シ込ま
れ、２５６本のワード線（ＷＬＯ）〜（ＷＬ２５５）の
内の一本がロウ・デコーダ（ＲＤ）により選択される。
次に、外部コ、ラム・アドレス・ストローブ信号（Ｅｘ
ｔ−ＣＡＳ ）が％ Ｌ Ｉになシ、これをトリガとし
てアドレス・バッファ回路（Ａｏ）〜（ＡＴ）が動作す
る。このうち、アドレス・バッファ回路（Ａｏ）〜（Ａ
７’）がコラム・デコーダ（ＣＤ）に入力され、２５６
本のディジット線（ＤＬｏ ） 〜（ＤＬ２５５ ）の
内から、４本のディジット線が選択される。したがって
、この４本のディジット線上に現われていたメモリセル
（ＭＣ＞の情報は４対の％線（％ｌ）〜（％４）を通っ
てデータ・レジスタ（ＤＲ１’）〜（ＤＲ４）に格納さ
れる。
ｔ−ＣＡＳ ）が％ Ｌ Ｉになシ、これをトリガとし
てアドレス・バッファ回路（Ａｏ）〜（ＡＴ）が動作す
る。このうち、アドレス・バッファ回路（Ａｏ）〜（Ａ
７’）がコラム・デコーダ（ＣＤ）に入力され、２５６
本のディジット線（ＤＬｏ ） 〜（ＤＬ２５５ ）の
内から、４本のディジット線が選択される。したがって
、この４本のディジット線上に現われていたメモリセル
（ＭＣ＞の情報は４対の％線（％ｌ）〜（％４）を通っ
てデータ・レジスタ（ＤＲ１’）〜（ＤＲ４）に格納さ
れる。
次に、残りのアドレスバッファ回路（Ａ６） 、 （Ａ
Ｔ）のコラムアドレスがデータ・セレクト・シフト・レ
ジスタ（ＤＳ、 ）〜（ＤＳ４）に入力され、４個のス
イッチ（５Ｗｌ）〜（ＳＷ４ ）の内の１つがオンし、
データ・レジスタの内、谷が出力バッファ回路（ＯＢ）
１１１ を通って出力される。この時、第２図に示したよ
（うに、外部ロウ・アドレス・ストローブ信号
（Ｅｘｔ−ＲＡＳ ）を′Ｌ′にしたまま、外部コラム
・アドレス・ストローブ信号（ＥＸｔ−ＣＡＲ）を一度
″′Ｈｌにし、再び１ＬＩにすると、シフト・レジスタ
が動作し、選択されたスイッチがオフし、次のスイッチ
がオンする。−例として、アドレス・バッファ回路（Ａ
ｓ） ｖ （ＡＴ）のコラム・アドレスによシ、スイッ
チ（５Ｗｌ）が選択され、オンしていたとすると、シフ
ト・レジスタ（ＤＳｌ）が１つ動き、スイッチ（ＳＷＩ
）をオフにすると共に、スイッチ（ＳＷ２）がオンす
る。このように、ニブル・モードでは外部ロウ・アドレ
ス・ストローブ信号（Ｅｘｔ−ＲＡＳ ）を％ Ｌ Ｉ
にしたまま、外部コラム・アドレス・ストローブ信号（
Ｅｘｔ−ＣＡＳ ）を１Ｌ′→′Ｈ′→″″Ｌ’−＋’
Ｈ’としていくと、外部アドレスには無関係に、シフト
・レジスタ（ＤＳｓ ）〜（ＤＳ４）が動作することに
よって、データ・レジスタ（ＤＲＩ）〜（ＤＲ４）に格
納されたデータが順次読み出される。このように、ニブ
ル・モードはページ・モードと異なシ、コラム・アドレ
スによらず、データが読み出されるので、アドレス・バ
ッファ（Ａｏ）〜（ＡＴ）を動作させる必要がなく、高
速にデータを読み出すことができる。
Ｔ）のコラムアドレスがデータ・セレクト・シフト・レ
ジスタ（ＤＳ、 ）〜（ＤＳ４）に入力され、４個のス
イッチ（５Ｗｌ）〜（ＳＷ４ ）の内の１つがオンし、
データ・レジスタの内、谷が出力バッファ回路（ＯＢ）
１１１ を通って出力される。この時、第２図に示したよ
（うに、外部ロウ・アドレス・ストローブ信号
（Ｅｘｔ−ＲＡＳ ）を′Ｌ′にしたまま、外部コラム
・アドレス・ストローブ信号（ＥＸｔ−ＣＡＲ）を一度
″′Ｈｌにし、再び１ＬＩにすると、シフト・レジスタ
が動作し、選択されたスイッチがオフし、次のスイッチ
がオンする。−例として、アドレス・バッファ回路（Ａ
ｓ） ｖ （ＡＴ）のコラム・アドレスによシ、スイッ
チ（５Ｗｌ）が選択され、オンしていたとすると、シフ
ト・レジスタ（ＤＳｌ）が１つ動き、スイッチ（ＳＷＩ
）をオフにすると共に、スイッチ（ＳＷ２）がオンす
る。このように、ニブル・モードでは外部ロウ・アドレ
ス・ストローブ信号（Ｅｘｔ−ＲＡＳ ）を％ Ｌ Ｉ
にしたまま、外部コラム・アドレス・ストローブ信号（
Ｅｘｔ−ＣＡＳ ）を１Ｌ′→′Ｈ′→″″Ｌ’−＋’
Ｈ’としていくと、外部アドレスには無関係に、シフト
・レジスタ（ＤＳｓ ）〜（ＤＳ４）が動作することに
よって、データ・レジスタ（ＤＲＩ）〜（ＤＲ４）に格
納されたデータが順次読み出される。このように、ニブ
ル・モードはページ・モードと異なシ、コラム・アドレ
スによらず、データが読み出されるので、アドレス・バ
ッファ（Ａｏ）〜（ＡＴ）を動作させる必要がなく、高
速にデータを読み出すことができる。
なお、前記出力バッファ（ＯＢ）の−例を第４図（ａ）
に示し、第４図（ｂ）にその入力信号の波形を示す。
に示し、第４図（ｂ）にその入力信号の波形を示す。
同図において、（Ｑｌ）〜（Ｑｌ３ ）はＭＣ８型電界
効果トランジスタ（以下単にＭＣ８−Ｔと言う）、（Ｃ
１） 〜（Ｃ３）はＭＣ８容量、（Ｖｃｃ）は電源、（
Φ、）、（Φ２）および（Φ３）はクロックパルス、（
ロ）および（Ｄ）はデータレジスタ（ＤＲｌ）〜（ＤＲ
４）の出力である。まず、クロックパルス（Φ２）の信
号が立ち上がることによって、Ｍｏ５−ｒ（Ｑｚ）＋Ｍ
Ｏ８−Ｔ（Ｑ３）のゲート電圧が十分昇圧されると、信
号（ハ）、（百）の信号レベルの差をＭＣ８−Ｔ（Ｑ４
）。
効果トランジスタ（以下単にＭＣ８−Ｔと言う）、（Ｃ
１） 〜（Ｃ３）はＭＣ８容量、（Ｖｃｃ）は電源、（
Φ、）、（Φ２）および（Φ３）はクロックパルス、（
ロ）および（Ｄ）はデータレジスタ（ＤＲｌ）〜（ＤＲ
４）の出力である。まず、クロックパルス（Φ２）の信
号が立ち上がることによって、Ｍｏ５−ｒ（Ｑｚ）＋Ｍ
Ｏ８−Ｔ（Ｑ３）のゲート電圧が十分昇圧されると、信
号（ハ）、（百）の信号レベルの差をＭＣ８−Ｔ（Ｑ４
）。
１ｖｌＯ８−Ｔ（Ｑ５）のゲート電極へ関連に伝達する
ことができる。次に、クロックパルス（Φ１）が１Ｌ′
から′Ｈ′に立ち上がることによって、ＭＣ８容蓋（Ｃ
Ｉ ）もしくは（Ｃ２）のブートストラップ容量を用い
て、ＭＣ８−Ｔ（ＱＩＯ）またはＭＣ８−Ｔ（Ｑｌｌ
）のゲート電圧をクロックパルス（Φ１）の電圧レベル
に等しくシ、出力端子（Ｄｏｕｔ ）を駆動する。
ことができる。次に、クロックパルス（Φ１）が１Ｌ′
から′Ｈ′に立ち上がることによって、ＭＣ８容蓋（Ｃ
Ｉ ）もしくは（Ｃ２）のブートストラップ容量を用い
て、ＭＣ８−Ｔ（ＱＩＯ）またはＭＣ８−Ｔ（Ｑｌｌ
）のゲート電圧をクロックパルス（Φ１）の電圧レベル
に等しくシ、出力端子（Ｄｏｕｔ ）を駆動する。
しかしながら、従来の半導体メモリはシフト・レジスタ
（ＤＳｌ）〜（ＤＳ４）の出力がスイッチ（ＳＷＩ ）
〜（ＳＷ４ ）のオン・オフに使用されているので、デ
ータ・レジスタ（ＤＲｌ）〜（ＤＲ４）の出力が出力バ
ッファ（ＯＢ）に到達するまでにはスイッチ（ＳＷＩ
）〜（ＳＷ４ ）のどれか１つがオンするのを待たねば
ならず、高速化の妨げになる。また、データ・レジスタ
（ＤＩｈ）〜（ＤＲ４）の出力が出力バッファ（ＯＢ）
に到達するタイミングは温度。
（ＤＳｌ）〜（ＤＳ４）の出力がスイッチ（ＳＷＩ ）
〜（ＳＷ４ ）のオン・オフに使用されているので、デ
ータ・レジスタ（ＤＲｌ）〜（ＤＲ４）の出力が出力バ
ッファ（ＯＢ）に到達するまでにはスイッチ（ＳＷＩ
）〜（ＳＷ４ ）のどれか１つがオンするのを待たねば
ならず、高速化の妨げになる。また、データ・レジスタ
（ＤＩｈ）〜（ＤＲ４）の出力が出力バッファ（ＯＢ）
に到達するタイミングは温度。
電源電圧などの使用条件で異なるため、出力バッファ（
ＯＢ）の駆動信号のタイミングの設定が困難である。す
なわち、出力バッファ（ＯＢ）の駆動が早すぎると、デ
ータ・レジスタ（ＤＲＩ）〜（ＤＲ４）の出力の転送が
不十分なため、出力バッファ（ＯＢ）自身のアンバラン
スを増幅してしまう。逆に、出力バッファ（ＯＢ）の駆
動に十分に余裕を持たせようとすると速度が落ちる。こ
のように、高速と動作０安定化を両立さｅ６ｊ＆力・）
、困１欠点７°ありた。
ＯＢ）の駆動信号のタイミングの設定が困難である。す
なわち、出力バッファ（ＯＢ）の駆動が早すぎると、デ
ータ・レジスタ（ＤＲＩ）〜（ＤＲ４）の出力の転送が
不十分なため、出力バッファ（ＯＢ）自身のアンバラン
スを増幅してしまう。逆に、出力バッファ（ＯＢ）の駆
動に十分に余裕を持たせようとすると速度が落ちる。こ
のように、高速と動作０安定化を両立さｅ６ｊ＆力・）
、困１欠点７°ありた。
したがって、この発明の目的はニブル・モードにおいて
、高速化および動作の安定化を両立させることかできる
半導体メモリを提供するものである。
、高速化および動作の安定化を両立させることかできる
半導体メモリを提供するものである。
このような目的を達成するため、この発明は外部ロウ・
アドレスにより’Ｍ択されるワード線と、外部コラム・
アドレスにより’７択されるディジット線と、一度に選
択されるディジット線の本数に等しい数のλ線対、デー
タ・レジスタ、データ・セレクト・シフト・レジスタお
よび出カバソファと、との出力バッファの出力と出力端
子との間に設けたスイッチング手段とを備え、外部コラ
ム・アドレス・ストローブ信号によって＾１」記データ
・セレクト・シフト・レジスタを駆動し、その出力信号
によって前記スイッチング手段を駆動し、前記データ・
レジスタの内容を順次、出力端子に読み出すものであり
、以下実施例を用いて詳細に説明する。
アドレスにより’Ｍ択されるワード線と、外部コラム・
アドレスにより’７択されるディジット線と、一度に選
択されるディジット線の本数に等しい数のλ線対、デー
タ・レジスタ、データ・セレクト・シフト・レジスタお
よび出カバソファと、との出力バッファの出力と出力端
子との間に設けたスイッチング手段とを備え、外部コラ
ム・アドレス・ストローブ信号によって＾１」記データ
・セレクト・シフト・レジスタを駆動し、その出力信号
によって前記スイッチング手段を駆動し、前記データ・
レジスタの内容を順次、出力端子に読み出すものであり
、以下実施例を用いて詳細に説明する。
第５図はこの発明に係る半導体メモリの一実施例を示す
回路構成図であシ、−例として６４にビット・ダイナミ
ックＲＡ Ｍを構成する。同図において、（ＯＢｌ）〜
（ＯＢ４）はそれぞれデータ・レジスタ（ＤＲｌ）〜（
ＤＲ４）の出力に接続する出力バッファ、（Ｓｌ）〜（
Ｓ４）はそれぞれ、ドレインがこの出力バッファ（ＯＢ
ｌ）〜（ＯＢ４）の出力に接続し、ゲートがシフトレジ
スタ（ＤＳｓ ） （ＤＳ４）の出力に接続し、ソース
が出力端子（Ｄ ｏｕｔ ）に接続するＭＣ８−Ｔ 、
（Φ１）は第４図に示すクロックパルス（Φｌ）に対
応した出力バッファ駆動信号である。
回路構成図であシ、−例として６４にビット・ダイナミ
ックＲＡ Ｍを構成する。同図において、（ＯＢｌ）〜
（ＯＢ４）はそれぞれデータ・レジスタ（ＤＲｌ）〜（
ＤＲ４）の出力に接続する出力バッファ、（Ｓｌ）〜（
Ｓ４）はそれぞれ、ドレインがこの出力バッファ（ＯＢ
ｌ）〜（ＯＢ４）の出力に接続し、ゲートがシフトレジ
スタ（ＤＳｓ ） （ＤＳ４）の出力に接続し、ソース
が出力端子（Ｄ ｏｕｔ ）に接続するＭＣ８−Ｔ 、
（Φ１）は第４図に示すクロックパルス（Φｌ）に対
応した出力バッファ駆動信号である。
なお、（Ｄ ｏｕｔ ）はこの出力バッファ（ＯＢｓ）
〜（ＯＢ４）の出力をワイヤド・オアで構成した出力端
子である。また、第６図は第５図における出力バッファ
（Ｏｌｈ）〜（０Ｂ４）の入出力部を拡大したものであ
る。また、ニブル・モードによる読み出し時の外部入力
信号のタイミング関係は第２図に示した通シである。
〜（ＯＢ４）の出力をワイヤド・オアで構成した出力端
子である。また、第６図は第５図における出力バッファ
（Ｏｌｈ）〜（０Ｂ４）の入出力部を拡大したものであ
る。また、ニブル・モードによる読み出し時の外部入力
信号のタイミング関係は第２図に示した通シである。
次に、上記構成による半導体メモリの動作について説明
する。まず、外部ロウ・アドレス・ストローブ信号（Ｅ
ｘｔ−ＲＡＳ ）が１Ｌ′になると、これをトリガとし
て、アドレス・バッファ回路（ＡＯ）〜（Ａ７）が動作
し、ロウ・アドレスが半導体メモリ内に取シ込まれ、２
５６本のワード線（ＷＬｏ ）〜（ＷＬ２５５ ）の内
の１本がロウ・デコーダ（ＲＤ）によシ選択される。次
に、外部コラム・アドレス・ストローブ信号（Ｅｘｔ
−ＣＡＳ ）が１Ｌ′になると、これをトリガとして、
アドレス・ノ（ソファ回路（Ａｏ）〜（Ａ７）が動作す
る。このうち、アドレス・バッファ回路（Ａｏ）〜（Ａ
ｓ）の出力がコラム・デコーダ（ＣＤ）に入力し、２５
６本のディジット線（ＤＬｏ ） 〜（ＤＬ２５１１
）の内から４本のディジット線が選択される。したがっ
て、この４本のディジット線上に現われていたメモリセ
ル（ＭＣ）の情報は４対の４？ＩＭ（％１）〜（邑４）
を通って、データ・レジスタ（ＤＲｌ）〜（ＤＲ４）に
格納される。このとき、各データ・レジスタ（ＤＲＩ）
〜（ＤＲ，）の内容は対応する出カバソファ（ＯＢＩ）
〜（ＯＢ４）の入力部に到達している。次に、出カッ（
ソファ駆動信号（Φｌ）が１Ｈ′になると、各出カッ（
ソファ（ＤＲＩ ）〜（ＤＲ４）の内容が一斉に増幅さ
れる。この増幅された出力信号はＭＣ８−Ｔ（Ｓｌ）〜
ＭＯ８−Ｔ（８４）のドレインに到達する。ここで、残
シのアドレス・バッファ回路（Ａｓ）および（Ａ７）の
出力信号がデータ・セレクト・シフト・レジスタ（ＤＳ
Ｉ）〜（ＤＳ４）に入力すると、ＭＯＳ−′ｒＣ８ｌ）
〜ＭＯ８−Ｔ（８４）のゲートに入力するゲート信号の
１本が１Ｈ′となシ、そのＭＯＳ−Ｔがオン状態になる
。したがって、そのＭＯＳ−Ｔのドレインに達していた
データ・レジスタの内容がＭＯＳ−Ｔのソースに達した
のち、出力端子（Ｄｏｕｔ ）に転送される。このとき
、第２図に示すように、外部四つ・アドレス・ストロー
ブ信号（Ｅｘｔ −ＲＡＳ ）を１Ｌ′にしたまま、外
部コラム・アドレス・ストローブ信号（Ｅｘｔ−ＣＡＳ
）を一度１Ｈ′にし、再び１Ｌ′にすると、シフト・
レジスタ（Ｄｏｌ）〜（ＤＳ４）が動作し、選択された
ＭＯＳ−Ｔのゲート信号が１Ｌ′になシ、そのＭＯＳ−
Ｔがオフになると同時に、次のＭＯＳ−Ｔのゲート信号
が’Ｈ’になる。したがって、対応するＭＯＳ−Ｔがオ
そ、となシ、出力端子（Ｄｏｕｔ ）から次のデータ・
レジスタの内容の増幅された信号が出力する。
する。まず、外部ロウ・アドレス・ストローブ信号（Ｅ
ｘｔ−ＲＡＳ ）が１Ｌ′になると、これをトリガとし
て、アドレス・バッファ回路（ＡＯ）〜（Ａ７）が動作
し、ロウ・アドレスが半導体メモリ内に取シ込まれ、２
５６本のワード線（ＷＬｏ ）〜（ＷＬ２５５ ）の内
の１本がロウ・デコーダ（ＲＤ）によシ選択される。次
に、外部コラム・アドレス・ストローブ信号（Ｅｘｔ
−ＣＡＳ ）が１Ｌ′になると、これをトリガとして、
アドレス・ノ（ソファ回路（Ａｏ）〜（Ａ７）が動作す
る。このうち、アドレス・バッファ回路（Ａｏ）〜（Ａ
ｓ）の出力がコラム・デコーダ（ＣＤ）に入力し、２５
６本のディジット線（ＤＬｏ ） 〜（ＤＬ２５１１
）の内から４本のディジット線が選択される。したがっ
て、この４本のディジット線上に現われていたメモリセ
ル（ＭＣ）の情報は４対の４？ＩＭ（％１）〜（邑４）
を通って、データ・レジスタ（ＤＲｌ）〜（ＤＲ４）に
格納される。このとき、各データ・レジスタ（ＤＲＩ）
〜（ＤＲ，）の内容は対応する出カバソファ（ＯＢＩ）
〜（ＯＢ４）の入力部に到達している。次に、出カッ（
ソファ駆動信号（Φｌ）が１Ｈ′になると、各出カッ（
ソファ（ＤＲＩ ）〜（ＤＲ４）の内容が一斉に増幅さ
れる。この増幅された出力信号はＭＣ８−Ｔ（Ｓｌ）〜
ＭＯ８−Ｔ（８４）のドレインに到達する。ここで、残
シのアドレス・バッファ回路（Ａｓ）および（Ａ７）の
出力信号がデータ・セレクト・シフト・レジスタ（ＤＳ
Ｉ）〜（ＤＳ４）に入力すると、ＭＯＳ−′ｒＣ８ｌ）
〜ＭＯ８−Ｔ（８４）のゲートに入力するゲート信号の
１本が１Ｈ′となシ、そのＭＯＳ−Ｔがオン状態になる
。したがって、そのＭＯＳ−Ｔのドレインに達していた
データ・レジスタの内容がＭＯＳ−Ｔのソースに達した
のち、出力端子（Ｄｏｕｔ ）に転送される。このとき
、第２図に示すように、外部四つ・アドレス・ストロー
ブ信号（Ｅｘｔ −ＲＡＳ ）を１Ｌ′にしたまま、外
部コラム・アドレス・ストローブ信号（Ｅｘｔ−ＣＡＳ
）を一度１Ｈ′にし、再び１Ｌ′にすると、シフト・
レジスタ（Ｄｏｌ）〜（ＤＳ４）が動作し、選択された
ＭＯＳ−Ｔのゲート信号が１Ｌ′になシ、そのＭＯＳ−
Ｔがオフになると同時に、次のＭＯＳ−Ｔのゲート信号
が’Ｈ’になる。したがって、対応するＭＯＳ−Ｔがオ
そ、となシ、出力端子（Ｄｏｕｔ ）から次のデータ・
レジスタの内容の増幅された信号が出力する。
このように、ニブル・モードでは外部ロウ・アドレス・
ストローブ信号（’Ｅｘｔ−ＲＡＳ ）を１Ｌ′にした
まま、外部コラム・アドレス・ストローブ信号（Ｅｘｔ
−ＣＡＳ ）を’Ｌ’−＋’Ｈ’ −＋’Ｌ’−＋’Ｈ
’としていくと、外部アドレスには無関係に、シフト・
レジスタ（ＤＳＩ ）〜（ＤＳ４）が動作することによ
って、データ・レジスタ（ＤＲｌ ）〜（ＯＢ４）に格
納されたデータを順次読み出すことができる。
ストローブ信号（’Ｅｘｔ−ＲＡＳ ）を１Ｌ′にした
まま、外部コラム・アドレス・ストローブ信号（Ｅｘｔ
−ＣＡＳ ）を’Ｌ’−＋’Ｈ’ −＋’Ｌ’−＋’Ｈ
’としていくと、外部アドレスには無関係に、シフト・
レジスタ（ＤＳＩ ）〜（ＤＳ４）が動作することによ
って、データ・レジスタ（ＤＲｌ ）〜（ＯＢ４）に格
納されたデータを順次読み出すことができる。
なお、以上の実施例では６４にビット・ダイナミンクＲ
ＡＭの場合について説明したが、これに限定せず、６４
に以上あるいは６４ Ｋ以下のダイナミックＲＡＭにつ
いても同様にできる仁とけもちるんであり、さらに、４
ビツト以外の構成（例えば８ビツトのバイト・モードな
ど）にも同様にできることはもちろんである。
ＡＭの場合について説明したが、これに限定せず、６４
に以上あるいは６４ Ｋ以下のダイナミックＲＡＭにつ
いても同様にできる仁とけもちるんであり、さらに、４
ビツト以外の構成（例えば８ビツトのバイト・モードな
ど）にも同様にできることはもちろんである。
以上詳細に説明したように、この発明に係る半導体メモ
リによればシフト・レジスタの出力信号が発生するとき
には、、スでにデータ・レジスタの内−。
リによればシフト・レジスタの出力信号が発生するとき
には、、スでにデータ・レジスタの内−。
容が出力バッファに到達して増幅されるため、高
１速化される。さらに、データ・レジスタの内容
が増幅される過程とシフト・レジスタのシフトする過程
とが並行して進むので、動作が安定となシ、高速になる
などの効果がある。
１速化される。さらに、データ・レジスタの内容
が増幅される過程とシフト・レジスタのシフトする過程
とが並行して進むので、動作が安定となシ、高速になる
などの効果がある。
第１図は従来のページ・モードの入力信号タイミングを
示す図、第２図は従来のニブル・モードの入力信号タイ
ミングを示す図、第３図は従来のニブル・モード可能な
半導体メモリを示す回路構成図、第４図（ａ）および第
４図（１））は第３図における出力バツ７アの詳細な回
路図およびその入力信号のタイミング図、第５図はこの
発明に係る半導体メモリの一実施例を示す一回路構成図
、第６図は第５図における出力バッファ、ＭＯ８型電界
効果トランジスタ、データ・セレクト・シフト・レジス
タの入出力部の拡大した回路図である。 （ＷＬｏ）〜（ＷＬ２５５） ＋１ ・１１１１ワード
線、（ＤＬｏ）〜（ＤＬ２５５ ）・・・・ディジット
線、（３ｔ）〜（Ｘ１０４）・・・・務線対、（ＤＲｔ
）〜（ＯＢ４）・・ｅ・データーレジスタ、（ＤＳＩ
）〜（ＤＳ４）”・拳・データ・セレクト・シフト・レ
ジスタ、（ＯＢ）、（ＯＢＩ ）〜（ＯＢ４）・・・・
出力バッフ”７、（Ｅｘｔ−ＲＡＳ） ・・” ・外部
ロウ・アドレス・ストローブ信号、（Ｅｘｔ−ＣＡＳ
）・・・・外部コラム・アドレス・ストローブ（８号、
（Ｄｏｕｔ）’ ”・・出力端子、（Φｔｌ）〜（Φ１
４）・・・・出力バツ７ア枢動信号、（Ｓｌ）〜（８４
）・・・・スイッチング手段、（ＲＤ）・・・・ロウ・
デコーダ、（ＣＤ）−−−−コラム・デコーダ、（ＡＯ
） 〜（Ａ７）拳・・・アドレス・バッファ、（ＣＢ）
−・・１ＩｃＡＳバツフア、（Ｒｍ）・舎・ΦＲＡＳバ
ッファ、（ＳＷＩ ）〜（ＳＷ４ ）・・−ψスイッチ
、（Ｑｔ）〜（Ｑ１３）、（Ｓｌ）〜（Ｓ４）・・・・
Ｍｏｓ型電界効果トランジスタ、（Ｃ１）〜（Ｃ３）轡
・・・ＭＯ８容量、（Φυ〜（Φ３）・・・・クロック
パルス。 なお、図中、同一符号は同一または相当部分を示す。 代理人 葛 野 信 − 第１図 第２図 ＶＡＬＩ（ｌ ＶＡＬＩＬＩ Ｖ
ＡＬＩＬＩ ＶＡＬＩＩＪ第３図 （ｂ） φ３
示す図、第２図は従来のニブル・モードの入力信号タイ
ミングを示す図、第３図は従来のニブル・モード可能な
半導体メモリを示す回路構成図、第４図（ａ）および第
４図（１））は第３図における出力バツ７アの詳細な回
路図およびその入力信号のタイミング図、第５図はこの
発明に係る半導体メモリの一実施例を示す一回路構成図
、第６図は第５図における出力バッファ、ＭＯ８型電界
効果トランジスタ、データ・セレクト・シフト・レジス
タの入出力部の拡大した回路図である。 （ＷＬｏ）〜（ＷＬ２５５） ＋１ ・１１１１ワード
線、（ＤＬｏ）〜（ＤＬ２５５ ）・・・・ディジット
線、（３ｔ）〜（Ｘ１０４）・・・・務線対、（ＤＲｔ
）〜（ＯＢ４）・・ｅ・データーレジスタ、（ＤＳＩ
）〜（ＤＳ４）”・拳・データ・セレクト・シフト・レ
ジスタ、（ＯＢ）、（ＯＢＩ ）〜（ＯＢ４）・・・・
出力バッフ”７、（Ｅｘｔ−ＲＡＳ） ・・” ・外部
ロウ・アドレス・ストローブ信号、（Ｅｘｔ−ＣＡＳ
）・・・・外部コラム・アドレス・ストローブ（８号、
（Ｄｏｕｔ）’ ”・・出力端子、（Φｔｌ）〜（Φ１
４）・・・・出力バツ７ア枢動信号、（Ｓｌ）〜（８４
）・・・・スイッチング手段、（ＲＤ）・・・・ロウ・
デコーダ、（ＣＤ）−−−−コラム・デコーダ、（ＡＯ
） 〜（Ａ７）拳・・・アドレス・バッファ、（ＣＢ）
−・・１ＩｃＡＳバツフア、（Ｒｍ）・舎・ΦＲＡＳバ
ッファ、（ＳＷＩ ）〜（ＳＷ４ ）・・−ψスイッチ
、（Ｑｔ）〜（Ｑ１３）、（Ｓｌ）〜（Ｓ４）・・・・
Ｍｏｓ型電界効果トランジスタ、（Ｃ１）〜（Ｃ３）轡
・・・ＭＯ８容量、（Φυ〜（Φ３）・・・・クロック
パルス。 なお、図中、同一符号は同一または相当部分を示す。 代理人 葛 野 信 − 第１図 第２図 ＶＡＬＩ（ｌ ＶＡＬＩＬＩ Ｖ
ＡＬＩＬＩ ＶＡＬＩＩＪ第３図 （ｂ） φ３
Claims (2)
- （１）外部ロウ・アドレスによシ選択されるワード線と
、外部コラム・アドレスによシ選択されるディジット線
と、一度に選択されるディジット線の本数に等しい数の
晃線賄、データ・レジスタ。 データ・セレクト・シフト・レジスタおよび出力バッフ
ァと、この出力バッファの出力と出力端子との間に設け
たスイッチング手段とを備え、外部コラム・アドレス・
ストローブ信号によって前記データ・セレクト・シフト
・レジスタを駆動し、その出力信号によって前記スイッ
チング手段を駆動し、前記データ・レジスタの内容を順
次、出力端子に読み出すことを特徴とする半導体メモリ
。 - （２）前記出カバソファの駆動信号を各出力バッファに
同時に印加することを特徴とする特許請求の範囲第１項
記載の半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57106423A JPS58222492A (ja) | 1982-06-19 | 1982-06-19 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57106423A JPS58222492A (ja) | 1982-06-19 | 1982-06-19 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58222492A true JPS58222492A (ja) | 1983-12-24 |
Family
ID=14433248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57106423A Pending JPS58222492A (ja) | 1982-06-19 | 1982-06-19 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58222492A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59501646A (ja) * | 1982-09-23 | 1984-09-13 | モトロ−ラ・インコ−ポレ−テツド | メモリ用直列デ−タ・モ−ド回路 |
| JPS6089894A (ja) * | 1983-07-08 | 1985-05-20 | テキサス インスツルメンツ インコ−ポレイテツド | 半導体メモリデバイス |
-
1982
- 1982-06-19 JP JP57106423A patent/JPS58222492A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59501646A (ja) * | 1982-09-23 | 1984-09-13 | モトロ−ラ・インコ−ポレ−テツド | メモリ用直列デ−タ・モ−ド回路 |
| JPH0412554B2 (ja) * | 1982-09-23 | 1992-03-04 | Motorola Inc | |
| JPS6089894A (ja) * | 1983-07-08 | 1985-05-20 | テキサス インスツルメンツ インコ−ポレイテツド | 半導体メモリデバイス |
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