JP2001527262A - パイプラインメモリコマンドを処理するための方法およびシステム - Google Patents

パイプラインメモリコマンドを処理するための方法およびシステム

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JP2001527262A JP2000525881A JP2000525881A JP2001527262A JP 2001527262 A JP2001527262 A JP 2001527262A JP 2000525881 A JP2000525881 A JP 2000525881A JP 2000525881 A JP2000525881 A JP 2000525881A JP 2001527262 A JP2001527262 A JP 2001527262A
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    • G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers

Abstract

(57)【要約】 パケット型メモリデバイスにおいてパイプラインコマンドパケットを処理する方法および装置。コマンドパケットは、初めに、複数のコマンドユニットの１つに格納され、続いてコマンドが、実行のために、共通のコマンドプロセッサに接続される。コマンドユニットはそれぞれ、コマンドパケットを格納するラッチ、カウンタ、および開始コマンド生成器を含む。このカウンタは、コマンドがメモリデバイス内のある位置で受け取られるタイミングに対応するカウントでプリロードされる。カウンタは、コマンドパケットと共に受け取られたフラグビットに応答してカウンティングを開始する。開始コマンド生成器は、カウンタのカウントを受け取り、そして、コマンドのタイプ（例えば「読み出し」または「書き込み」）ならびにメモリデバイスの動作を制御するために使用されるクロック信号の速度に基づいて異なるカウントをデコードする。開始コマンド生成器は、カウントをデコードする場合、印加されたコマンドパケットのコマンドビットをラッチし、開始コマンド信号を生成する。したがって、開始コマンド信号は、フラッグ信号の後に、メモリコマンドのタイプに対応する遅延およびクロック速度によって生成される。ラッチされたコマンドビットおよび開始コマンド信号がコマンドプロセッサおよびステートマシンに与えられ、コマンドプロセッサは、シーケンサを用いてパイプライン方式でコマンドを実行し、ステートマシンは、ラッチされたコマンドビットから共通の信号を生成する。使用される特定のタイミング信号は、コマンドビットおよびクロック速度に対応するメモリ動作のタイプの関数である。

Description

【発明の詳細な説明】
【０００１】 （技術分野） 本発明は、コンピュータシステムに用いられるメモリデバイスに関し、より詳
細にはメモリコマンドのパイプライン処理のための方法および装置に関する。
【０００２】 （発明の背景） 従来のコンピュータシステムは、伝統的にプロセッサに対する命令を格納する
読み出し専用メモリ（ＲＯＭ）およびプロセッサがデータを書き込み得たり読み
出し得たりするシステムメモリを含む様々なメモリデバイスに結合されたプロセ
ッサ（図示せず）を含む。またプロセッサは、一般的にスタティックランダムア
クセスメモリ（ＳＲＡＭ）である外部キャッシュメモリとも通信する。またプロ
セッサは、入力デバイス、出力デバイス、およびデータ格納デバイスとも通信す
る。
【０００３】 プロセッサは、一般的に比較的高速で動作する。少なくとも２００ＭＨｚのク
ロック速度で動作するＰｅｎｔｉｕｍ（登録商標）およびＰｅｎｔｉｕｍ Ｐｒ
ｏ（登録商標）マイクロプロセッサなどのプロセッサが現在入手可能である。し
かしながら、既存のコンピュータシステムの残りの要素は、ＳＲＡＭキャッシュ
は例外として、プロセッサの速度で動作することができない。この理由により、
システムメモリデバイスならびに入力デバイス、出力デバイス、およびデータ格
納デバイスは、プロセッサバスに直接結合されない。代わりに、システムメモリ
デバイスは、一般的にメモリコントローラ、バスブリッジ、または同様のデバイ
スを介してプロセッサバスに結合され、入力デバイス、出力デバイス、およびデ
ータ格納デバイスは、バスブリッジを介してプロセッサバスに結合される。メモ
リコントローラは、システムメモリデバイスがより低いクロック周波数で動作す
ることを可能にする。この周波数は、プロセッサのクロック周波数よりも実質的
に低い。同様に、バスブリッジは、入力デバイス、出力デバイス、およびデータ
格納デバイスが実質的により低い周波数で動作することを可能にする。現在では
、例えば、２００ＭＨｚクロック周波数を有するプロセッサが、６６ＭＨｚクロ
ック周波数を有するマザーボードに搭載され得、システムメモリデバイスおよび
他の要素を制御する。
【０００４】 システムメモリへのアクセスは、プロセッサにとって頻繁に行う動作である。
例えば２００ＭＨｚのプロセッサが、例えば６６ＭＨｚで動作するシステムメモ
リデバイスに対してデータを読み出したり書き込んだりするために要する時間は
、プロセッサが動作を遂行できる速度を大幅に遅らせる。従って、システムメモ
リデバイスの動作速度を向上することに多大な努力が傾注されてきた。
【０００５】 システムメモリデバイスは、一般的にダイナミックランダムアクセスメモリ（
ＤＲＡＭ）である。当初、ＤＲＡＭは非同期的であり、従って、マザーボードの
クロック速度でも動作しなかった。実際、非同期的ＤＲＡＭへのアクセスは、し
ばしば待機状態を発生することを要し、ＤＲＡＭがメモリ転送を完了するまでプ
ロセッサを停止した。しかしながら、非同期的ＤＲＡＭの動作速度は、各メモリ
アクセスのためにＤＲＡＭにアドレスが供給される必要のないバーストおよびペ
ージモードＤＲＡＭなどの革新を通じてうまく向上された。より最近では、同期
ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）が開発され、マザーボード
のクロック速度でのデータのパイプライン転送が可能になった。しかしながら、
ＳＤＲＡＭでも現在入手可能なプロセッサのクロック速度での動作は不可能であ
る。従って、ＳＤＲＡＭは、プロセッサバスには直接接続できず、代わりにメモ
リコントローラ、バスブリッジ、または同様のデバイスを介してプロセッサバス
にインターフェイスしなければならない。プロセッサの動作速度とＳＤＲＡＭの
動作速度との格差は、システムメモリへのアクセスを必要とする動作をプロセッ
サが完了し得る速度を引き続き制限している。
【０００６】 この動作速度格差の解決法が「ＳｙｎｃＬｉｎｋ」として知られるコンピュー
タアーキテクチャの形で提案されてきた。ＳｙｎｃＬｉｎｋアーキテクチャでは
、システムメモリが、プロセッサバスを直接介して、またはメモリコントローラ
を介してプロセッサに結合され得る。ＳｙｎｃＬｉｎｋメモリデバイスは、シス
テムメモリに別個のアドレスおよび制御信号を提供することを要するよりもむし
ろ、制御およびアドレス情報の両方を含むコマンドパケットを受け取る。Ｓｙｎ
ｃＬｉｎｋメモリデバイスは、次にプロセッサバスのデータバス部分に直接結合
されたデータバス上のデータを出力するか、または受け取る。
【０００７】 ＳｙｎｃＬｉｎｋアーキテクチャを用いたコンピュータシステム１０の例を図
１に示す。コンピュータシステム１０は、３つのパケット化されたダイナミック
ランダムアクセスメモリ、またはＳｙｎｃＬｉｎｋＤＲＡＭ（「ＳＬＤＲＡＭ」
）デバイス１６ａ〜ｃに結合されたプロセッサバス１４を有するプロセッサ１２
を含む。またコンピュータシステム１０は、バスブリッジ２２、および工業規格
アーキテクチャ（「ＩＳＡ」）バスまたは周辺コンポーネント相互接続（「ＰＣ
Ｉ」）バスなどの拡張バス２４を介してプロセッサ１２に結合されたキーボード
またはマウスなどの１つ以上の入力装置２０も含む。入力装置２０は、オペレー
タまたは電子装置がコンピュータシステム１０にデータを入力することを可能に
する。１つ以上の出力装置３０が、プロセッサ１２に接続され、プロセッサ１２
により生成されるデータを表示または出力する。出力装置３０は、拡張バス２４
、バスブリッジ２２、およびプロセッサバス１４を介してプロセッサ１２に結合
される。出力装置２４の例は、プリンタおよびビデオ表示ユニットを含む。１つ
以上のデータ格納デバイス３８が、プロセッサバス１４、バスブリッジ２２、お
よび拡張バス２４を介してプロセッサ１２に結合され、格納媒体（図示せず）に
データを格納したり、格納媒体からデータを検索したりする。格納デバイス３８
および格納媒体の例は、固定ディスクドライブ、フロッピーディスクドライブ、
テープカセット、およびコンパクトディスク読み出し専用メモリドライブを含む
。
【０００８】 動作において、プロセッサ１２は、制御およびアドレス情報の両方を含むコマ
ンドパケットをメモリデバイス１６ａ〜ｃに送ることにより、プロセッサバス１
４を介してメモリデバイス１６ａ〜ｃと通信する。データは、プロセッサバス１
４のデータバス部分を介して、プロセッサ１２とメモリデバイス１６ａ〜ｃとの
間で結合される。すべてのメモリデバイス１６ａ〜ｃがプロセッサバス１４の同
一のコンダクタに結合されるが、一度に１つのメモリデバイス１６ａ〜ｃしかデ
ータを読み出したり書き込んだりしないので、プロセッサバス１４上でのバスの
競合が避けられる。独自の識別子を有するバスブリッジ２２上では、それぞれの
メモリデバイス１６ａ〜ｃによるバスの競合は避けられ、コマンドパケットがこ
れらの要素の１つのみを選択する識別コードを含む。
【０００９】 ＳｙｎｃＬｉｎｋパケット化ＤＲＡＭのための典型的なコマンドパケットを図
２に示す。このコマンドパケットは、それぞれ１０ビットのデータを含む４パケ
ットワードにより形成される。第１のパケットワードＷ1は、コマンドパケット の意図する受け手であるパケット化ＤＲＡＭ１６ａ〜ｃを識別する７ビットのデ
ータを含む。以下に説明するように、パケット化ＤＲＡＭのそれぞれは、第１の
パケットワードＷ1の７ＩＤビットと比較される独自のＩＤコードを供給される 。従って、すべてのパケット化ＤＲＡＭ１６ａ〜ｃがコマンドパケットを受け取
るが、第１のパケットワードＷ1の７ＩＤビットに合致するＩＤコードを有する パケット化ＤＲＡＭ１６ａ〜ｃが、唯一コマンドパケットに応答する。
【００１０】 第１のパケットワードＷ1の残りの３ビットおよび第２のパケットワードＷ2の
３ビットは、ともに６ビットのコマンドを含む。典型的なコマンドは、メモリセ
ルのページまたはバンクにアクセスするなど、様々なモードで読み出されたり書
き込まれたりする。第２のパケットワードＷ2の残りの７ビット、ならびに第３ および第４のパケットワードＷ3およびＷ4は、メモリ転送または多重ビットメモ
リ転送の開始のためのバンク、行、および列アドレスを特定する２０ビットのア
ドレスを含む。実施形態の１つでは、この２０ビットアドレスが、３ビットのバ
ンクアドレス、１０ビットの行アドレス、および７ビットの列アドレスに分割さ
れる。
【００１１】 図２に示すコマンドパケットは、４パケットワードで構成されており、それぞ
れが最高１０ビットを含んでいるが、コマンドパケットは、より少ない、または
より多い数のパケットワードを含み得、各パケットワードが、より少ない、また
はより多い数のビットを含み得る。
【００１２】 また、コンピュータシステム１０は、簡略化の目的で図１から省略している他
の数々の要素および信号線をもまた含む。例えば、以下に説明するように、メモ
リデバイス１６ａ〜ｃはマスタクロック信号も受け取り、内部タイミング信号、
メモリデバイス１６に出入りするデータクロック信号クロッキングデータ、およ
びコマンドパケットの開始を意味するフラッグ信号を供給する。
【００１３】 メモリデバイス１６を、ブロック図の形で図３に示す。メモリデバイス１６の
それぞれは、マスタクロック信号４２を受け取り、メモリデバイス１６内の様々
な動作のタイミングを制御する他の多数のクロックおよびタイミング信号を生成
するクロックデバイダおよび遅延回路４０を含む。また、メモリデバイス１６は
、内部クロックＣＬＫ信号、コマンドバス５０上のコマンドパケットＣＡ０−Ｃ
Ａ９、および線５２上のフラッグ信号を受け取るコマンドバッファ４６およびア
ドレスキャプチャ回路４８も含む。上に説明するように、コマンドパケットは、
それぞれのメモリ転送に対する制御およびアドレス情報を含み、フラッグ信号は
、コマンドパケットの開始を識別する。コマンドバッファ４６は、バス５０から
コマンドパケットを受け取り、コマンドパケットの少なくとも一部を、ＩＤレジ
スタ５６からの識別データと比較し、コマンドパケットがメモリデバイス１６ａ
または他のメモリデバイス１６ｂ、ｃに関係するかどうかを判定する。コマンド
がメモリデバイス１６ａに関係するとコマンドバッファ４６が判定した場合、コ
マンドバッファ４６は、次にコマンドデコーダおよびシーケンサ６０にコマンド
を供給する。コマンドデコーダおよびシーケンサ６０は、多数の内部クロック信
号を生成し、コマンドに対応するメモリ転送の間、メモリデバイス１６ａの動作
を制御する。
【００１４】 アドレスキャプチャ回路４８は、コマンドバス５０からコマンドパケットも受
け取り、コマンド内のアドレス情報に対応する２０ビットアドレスを出力する。
このアドレスは、バス６６に対応する３ビットバンクアドレス、バス６８に対応
する１１ビット行アドレス、およびバス７０に対応する６ビット列アドレスを生
成するアドレスシーケンサ６４に供給される。
【００１５】 従来のＤＲＡＭの問題の１つは、ＤＲＡＭアレイ内の回路を予備荷電し、平衡
化するのに要する時間に起因する比較的遅い速度である。図３に示すパケット化
されたＤＲＡＭ１６ａは、複数のメモリバンク８０（この場合、８つのメモリバ
ンク８０ａ〜ｈ）を用いることにより、この問題を大きく回避している。１つの
バンク８０ａからメモリが読み出されたあと、残りのバンク８０ｂ〜ｈがアクセ
スされる間に、バンク８０ａが予備荷電される。メモリバンク８０ａ〜ｈのそれ
ぞれは、それぞれの行ラッチ／デコーダ／ドライバ８２ａ〜ｈから行アドレスを
受け取る。すべての行ラッチ／デコーダ／ドライバ８２ａ〜ｈがプリデコーダ８
４から同一の行アドレスを受け取ると、次に、プリデコーダ８４は、行アドレス
レジスタ８６またはリフレッシュカウンタ８８のいずれかから、マルチプレクサ
９０により判定される行アドレスを受け取る。しかしながら、バンクアドレスレ
ジスタ９６からのバンクデータの関数としてのバンク制御論理９４により判定さ
れる任意の一時点において、行ラッチ／デコーダ／ドライバ８２ａ〜ｈの１つの
みしかアクティブではない。
【００１６】 バス７０上の列アドレスは、列ラッチ／デコーダ１００に与えられ、次に、列
ラッチ／デコーダ１００は、Ｉ／Ｏゲーティング回路１０２にＩ／Ｏゲーティン
グ信号を供給する。Ｉ／Ｏゲーティング回路１０２は、センスアンプ１０４を介
してメモリバンク８０ａ〜ｈの列にインターフェイスする。メモリバンク８０ａ
〜ｈに対するデータは、センスアンプ１０４およびＩ／Ｏゲーティング回路１０
２を介して読み出しデータ通路１１０および書き込みデータ通路１１２を含むデ
ータ通路サブシステム１０８に対して結合される。読み出しデータ通路１１０は
、Ｉ／Ｏゲーティング回路１０２からデータを受け取り格納する読み出しラッチ
１２０を含む。図２に示すメモリデバイス１６ａでは、６４ビットのデータが読
み出しラッチ１２０に与えられ格納される。読み出しラッチは、次に４つの１６
ビットデータワードをマルチプレクサ１２２に供給する。マルチプレクサ１２２
は、続いてそれぞれの１６ビットデータワードを読み出しＦＩＦＯバッファ１２
４に与える。連続する１６ビットデータワードは、ＦＩＦＯバッファ１２４を介
して、プログラム可能遅延回路１２６による内部クロックからのクロック信号に
よりクロッキングされる。ＦＩＦＯバッファ１２４は、続いてドライバ回路１２
８に１６ビットワードおよび２つのクロック信号（クロック信号および積分クロ
ック信号）をドライバ回路１２８に与え、ドライバ回路１２８は、続いて１６ビ
ットデータワードを、プロセッサバス１４の一部を形成するデータバス１３０に
与える。また、ドライバ回路１２８は、クロックバス１３２にクロック信号を与
え、これにより、データバス１３０上のデータを読み出すプロセッサ１２のよう
な装置が、データと同期化され得る。
【００１７】 書き込みデータ通路１１２は、データバス１３０に結合されたレシーババッフ
ァ１４０を含む。レシーババッファ１４０は、データバス１３０からの１６ビッ
トデータを４つの入力レジスタ１４２に連続的に与える。入力レジスタ１４２の
それぞれは、クロック生成回路１４４からの信号により選択的にイネーブルされ
る。従って、入力レジスタ１４２は、４つの１６ビットデータワードを連続的に
格納し、それらを組み合わせて、書き込みＦＩＦＯバッファ１４８に与えられる
６４ビットデータワードにする。書き込みＦＩＦＯバッファ１４８は、クロック
生成回路１４４および内部書き込みクロックＷＣＬＫからの信号によりクロッキ
ングされ、続いて６４ビットデータワードを書き込みラッチおよびドライバ１５
０に与える。書き込みラッチおよびドライバ１５０は、Ｉ／Ｏゲーティング回路
１０２およびセンスアンプ１０４を介して、メモリバンク８０ａ〜ｈの１つに６
４ビットデータワードを与える。
【００１８】 上述のように、ＳｙｎｃＬｉｎｋアーキテクチャの重要な目標は、プロセッサ
とメモリデバイスとの間のデータ転送がかなりの高速で起こるのを可能にするこ
とである。しかしながら、図３に示すパケット化されたＤＲＡＭを含め、パケッ
ト化されたＤＲＡＭの動作速度は、メモリデバイス１６ａに与えられるコマンド
パケットの受け取りおよび処理に要する時間により制限される。より詳細には、
コマンドパケットが受け取られ格納されなければならないだけでなく、広範な信
号を生成するために復号されて用いられなければならない。しかしながら、メモ
リデバイス１６ａがかなりの高速で動作するためには、対応する高速でメモリデ
バイス１６ａにコマンドパケットが与えられなければならない。メモリデバイス
１６ａの動作速度が増大するにつれ、コマンドパケットは、コマンドバッファ４
６がコマンドパケットを処理し得る速度を超え得る速度でメモリデバイス１６ａ
に供給される。
【００１９】 上述の説明は、パケット化されたＤＲＡＭにおけるより速いコマンドバッファ
の必要に関するが、同様の問題は、制御および他の信号を高速で処理しなければ
ならない非同期ＤＲＡＭおよび同期ＤＲＡＭなど他のメモリデバイスにもある。
【００２０】 （発明の要旨） 本発明の１つの局面によると、メモリデバイスコマンド生成器は、メモリコマ
ンド、行アドレス、および列アドレスを示すコマンドパケットを受け取る。この
コマンド生成器は、複数のコマンドユニットを含む。コマンドユニットの各々は
、イネーブルされた場合に、コマンドユニットによって受け取られたコマンドパ
ケットの複数のコマンドビットを格納し、その後、格納されたコマンドビットを
出力する。コマンドユニットの各々に結合されたコマンドユニットセレクタは、
コマンドユニットのうちいずれのコマンドユニットがコマンドビットを格納する
のにビジーであるかを判定し、ビジーでないコマンドユニットの１つをイネーブ
ルする。コマンドユニットの各々に結合されたコマンドプロセッサは、イネーブ
ルされたコマンドユニットから出力されたコマンドビットを受け取り、それに応
答して、このコマンドビットを処理して、少なくとも１つのコマンド信号を生成
する。コマンドプロセッサは、好適には、コマンドユニットのうちのイネーブル
された１つのコマンドユニットから受け取る開始コマンド信号に応答してタイミ
ング信号のシーケンスを生成するシーケンサを含む。コマンドプロセッサは、ま
た、コマンドユニットからコマンドビットを受け取り、シーケンサからタイミン
グ信号のシーケンスを受け取るように接続された、コマンド信号生成器を含む。
コマンド信号生成器は、複数のタイミング信号のうちの１つに応答して、コマン
ドビットに対応するコマンド信号を生成する。このコマンド信号を生成するのに
用いられるタイミング信号は、コマンド生成器を含むメモリデバイスの動作を制
御するクロック信号の周波数の関数である。コマンドユニットの各々は、好適に
は、カウンタおよび開始コマンド信号を生成する開始コマンド生成器を含む。カ
ウンタは、クロック信号に応答して、第１のカウントから最終カウントまでカウ
ントを行い、このカウンティングは、コマンドユニットによって受け取られたコ
マンドパケットに関連するタイミング信号に応答して開始される。開始コマンド
生成器は、格納されたコマンドビットおよび／またはクロック信号の周波数によ
って示されたコマンドの性質の関数であるカウンタの複数のそれぞれのカウント
の１つにおいて、開始コマンド信号を生成する。開始コマンド信号は、コマンド
ユニットの各々に結合されたコマンドプロセッサに、コマンドビットを処理させ
て、コマンド信号を生成する。
【００２１】 （発明の詳細な説明） 本発明によるコマンドバッファ２００の１つの実施形態を図４に示す。コマン
ドバッファ２００は、図３におけるコマンドバッファ４６の代わりに用いられ得
、これにより得られるメモリデバイスは、図１に示すコンピュータシステムにお
いて用いられ得る。図４を参照すると、複数のパケットワードを含むコマンドパ
ケットＣＡが、コマンドデータバス２０４を介して、シフトレジスタ２０２に印
加される。バス２０４の幅Ｍはシフトレジスタ２０２のサイズに対応し、コマン
ドパケット内のパケットワードの数Ｎはシフトレジスタ２０２の段の数の約数で
ある整数に対応する。図４に示す実施形態において、シフトレジスタ２０２はコ
マンドパケットの段の半数の段を有する。即ち、パケットワードが４つあるので
、シフトレジスタ２０２は２つのシフト段を有する。従って、シフトレジスタ２
０２は、クロック信号ＣＬＫに応答して、２つの１０ビットパケットワードから
なる２つの群を連続して受け取る。４ワードコマンドパケットの開始と同時に、
フラッグ信号が、シフトレジスタ２０２と共にＣＬＫ信号によってクロックされ
る制御回路２０５に印加される。
【００２２】 ２つのパケットワードがシフトレジスタ２０２にシフトされた後、制御回路２
０５は、第１の記憶レジスタ２０６に印加されるＬＯＡＤ１信号を生成する。そ
の後、第１の記憶レジスタ２０６は、シフトレジスタ２０２から最初の２つのパ
ケットワードをロードする。さらに２つのパケットワードがシフトレジスタ２０
２にシフトされた後、制御回路２０５は、第２の記憶レジスタ２０８に印加され
るＬＯＡＤ２信号を生成する。その後、第２の記憶レジスタ２０８は、シフトレ
ジスタ２０２から残りの２つのパケットワードをロードする。その後、第１およ
び第２のレジスタ２０６および２０８は、コマンドバス２２０上に４０ビットの
コマンドワードＣＯＭＭＡＮＤを集合的に出力する。
【００２３】 コマンドバッファ２００は、また、ライン２２２上でＣＨＰＳＥＬ信号を選択
的に生成するコンパレータ２１４を含む。以下に説明するように、ＣＨＰＳＥＬ
信号は、アクティブハイである場合、コマンドバッファ２００を含むメモリデバ
イスに、コマンドバス２２０上の１つ以上のＣＯＭＭＡＮＤ信号に対応する複数
の関数のうちの１つを行わせる。
【００２４】 図４に示す実施形態において、２つの１０ビットのコマンドワードからなる２
つの組がシフトレジスタ２０２にシフトされるが、第１および第２の記憶レジス
タ２０６および２０８は、４０ビットのコマンドワードを受け取り、そして格納
する。しかし、より一般的な場合、シフトレジスタ２０２はＮ／Ｙ個の段を有し
、Ｎ／Ｙ段の各段がＭビットの幅を有し、そしてＹ個の記憶レジスタ２０６およ
び２０８はそれぞれＮ／Ｙ個のＭビットのコマンドワードをロードする。Ｍが８
であり、ＹおよびＮが両方とも４である例において、シフトレジスタ２０２は、
８ビットの幅を有する１つの段を有し、４つの記憶レジスタがそれぞれの１つの
８ビットコマンドワードをロードする。また、図４に示す実施形態において、各
コマンドワードは、各ＣＬＫサイクルの間シフトレジスタ２０２の２つの段を介
してシフトされる。
【００２５】 第１の記憶レジスタ２０６はロードされた後、最初の２つのパケットワードを
初期化デコーダ２１０、ＩＤレジスタ２１２、およびコンパレータ２１４へと連
続的に出力する。デコーダ２１０、ＩＤレジスタ２１２、およびコンパレータ２
１４の機能は、第１のパケットワードのＩＤ部分を調べ、コマンドパケットがコ
マンドバッファ２００を含むメモリデバイスのために使用されるものかどうかを
判定する。より詳細には、コマンドバッファ２００は、初期化ルーチンの間に初
期化パケットに含まれる独自の識別コードでプログラムされる。記憶レジスタ２
０６から出力される初期化パケットのある部分が、デコーダ２１０に印加され、
他の部分がＩＤレジスタ２１２に印加される。初期化パケットのこの部分は、デ
コーダ２１０によって認識され、その後、デコーダ２１０がＩＤレジスタ２１２
が初期化パケットの他の部分を格納するようにラッチ信号を生成する。その後、
初期化パケットの、ＩＤレジスタ２１２に格納された部分は、コマンドバッファ
２００を含むメモリデバイスを独自に識別する。従って、初期化パケットの、デ
コーダ２１０によって復号化される部分は、全てのメモリデバイスについて同じ
であるが、初期化パケットの、ＩＤレジスタ２１２に印加される部分は、各メモ
リデバイスについて異なる。（以下に説明するように、初期化中、全てのメモリ
デバイスが初期化パケットに同時に応答することを防ぐために、手段が提供され
る。）初期化後、ＩＤレジスタ２１２は、コマンドバッファ２００を含むメモリ
デバイスに独自の識別データを含む。
【００２６】 初期化中に識別データがＩＤレジスタ２１２に格納された後、コマンドバッフ
ァ２００を含むメモリデバイスは、コマンドパケットを受け取って、メモリデバ
イスへのおよびメモリデバイスからのデータの移動を行う。メモリデバイスに印
加され、そして記憶レジスタ２０６に格納されたパケットワードのＩＤ部分は、
コンパレータ２１４に印加される。その後、コンパレータ２１４は、パケットワ
ードのＩＤ部分を、ＩＤレジスタ２１２に格納された識別データと比較する。適
合した場合、コンパレータ２１４は、コマンドバス２２０上のＣＯＭＭＡＮＤに
対応する動作をメモリデバイスに実行させる、アクティブなＣＨＰＳＥＬ信号を
生成する。重要なことには、図２に示すように、ＩＤ部分がコマンドパケットの
第１のパケットワード内にあるので、パケットワードのうちの２つのパケットワ
ードのみがシフトレジスタ２０２にシフトされた後で、コンパレータ２１４は、
コマンドパケットのＩＤ部分をＩＤレジスタ２１２に格納された識別データと比
較することができる。さらに、コマンドバッファ２００は、最初の２つのパケッ
トワードがシフトレジスタ２０２にシフトされた後で、最初の３つのコマンドビ
ットの復号化を開始することができる。コマンドパケット全体がコマンドバッフ
ァ２００に受け取られる前にコマンドパケットの一部分を処理することにより、
コマンドバッファは、コマンドパケットの処理をより速く完了することができる
。
【００２７】 コマンドバス２２０上のＣＯＭＭＡＮＤは、また、行コマンドユニット（「Ｒ
ＣＵ」）２２６および列コマンドユニット（「ＣＣＵ」）２２８を含むコマンド
ユニット２２４に印加される。ＲＣＵ２２６は、行アドレスおよび行コマンドの
処理を行い、ＣＣＵ２２８は、メモリアレイ８０（図３）の列に関するコマンド
に加えて、列およびバンクアドレスの処理を行う。
【００２８】 ＣＣＵ２２８は、列アドレスバス２３０に列およびバンクアドレスを出力し、
をコマンド実行ユニット２３２にハイレベルコマンドを出力し、一連のシフトレ
ジスタ２３４ａ〜２３４ｎから形成されたシーケンサ２３３にタイミング信号を
出力する。シフトレジスタ２３４は、ＣＣＵ２２８からのコマンド信号に応答し
て、コマンド実行ユニット２３２によって発信されるＥＱＵＩＬＩＢＲＡＴＥ、
ＷＲＩＴＥ、ＤＣＬＫ（データクロック）ＣＯＮＴＲＯＬ等の列コマンドのタイ
ミングを制御する。
【００２９】 ＲＣＵ２２６は、部分的に従来の設計と同じでもよく、本発明に対して周辺部
分であるので、詳細には説明しない。ＣＣＵ２２８、コマンド実行ユニット２３
２、およびシーケンサ２３３は、図１５〜図２４を参照して詳細に説明する。
【００３０】 シフトレジスタ２０２、制御回路２０５、記憶レジスタ２０６および２０８、
初期化デコーダ２１０、ＩＤレジスタ２１２、ならびにコンパレータ２１４を、
図５〜図１４により詳細に説明する。まず図５を参照すると、制御回路２０５は
、コマンドバッファ２００を含むメモリデバイス内の他の部分からのクロック信
号ＣＬＫおよびそのクアドラチュア（ｑｕａｄｒａｔｕｒｅ）ＣＬＫ９０を受け
取るクロック回路２３５を含む。図６のタイミング図に示すように、ＣＬＫおよ
びＣＬＫ９０信号は、ＣＬＫおよびＣＬＫ９０が両方ともローの場合には必ずハ
イを出力するＮＯＲゲート２３６に印加される。ＮＯＲゲート２３６の出力は、
第１のインバータ２３７を介して印加されて、ＣＬＫ１信号を生成し、その後、
第２のインバータ２３８を介して印加されて、ＣＬＫ１*信号を生成する。（本 明細書中、信号名の後の記号「*」は、信号の補数を示すために用いられる。） ＣＬＫ９０およびＣＬＫ信号は、ＮＡＮＤゲート２４０に印加され、ＮＡＮＤ
ゲート２４０は、図６にも示すように、ＣＬＫおよびＣＬＫ９０が両方ともハイ
の場合は必ずローを出力する。ＮＡＮＤゲート２４０の出力は、インバータ２４
２を介して接続されて、ＣＬＫ０信号を生成し、その後、第２のインバータ２４
４を介して接続されて、ＣＬＫ０*信号を生成する。以下に詳細に説明するよう に、これらの信号は、コマンドバッファ２００内全体で用いられる。
【００３１】 制御回路２０５は、８段シフトレジスタを形成するように互いに直列に接続さ
れた一対のシフトレジスタ２４６および２４８を含む。シフトレジスタ２４６は
、フラッグ信号を受け取り、このフラッグ信号を、シフトレジスタ回路２４６の
４つの段を介して順次シフトし、その後、ＣＬＫ０、ＣＬＫ０*、ＣＬＫ１、お よびＣＬＫ１*信号に応答して、シフトレジスタ回路２４８の４つの段を介して シフトする。フラッグ信号は、ＣＬＫ信号の各サイクルの間、シフトレジスタ回
路２４６および２４８の２つの段を介してシフトされる。従って、フラッグがハ
イになる場合、シフトレジスタ回路２４６および２４８の２つの連続したＦ＜７
：０＞出力は、各クロックサイクルの間、順次ハイになる。
【００３２】 図４に示すシフトレジスタ２０２は、１０個の別個のシフトレジスタ回路２５
０ａ〜２５０ｊを含み、各シフトレジスタ回路が入来される１０ビットパケット
ワードのそれぞれのビットＣＡ０〜ＣＡ９を受け取る。さらに以下で説明するよ
うに、シフトレジスタ回路２５０ａ〜２５０ｊの各々は、２つのシフトレジスタ
段を含む。従って、各クロックサイクルの後、２つのコマンドビットＣＡは各シ
フトレジスタ回路２５０にシフトされており、これらのビットは２ビットワード
Ｂ＜１：０＞として使用可能である。従って、１０個のシフトレジスタ回路２５
０ａ〜２５０ｊは、２０ビットのコマンドパケットを集合的に出力する。
【００３３】 コマンドバッファ２００の残りの構成要素は、デコーダ２１０、ＩＤレジスタ
２１２、記憶レジスタ２０６および２０８、ならびにコンパレータ２１４である
。なお、図５において、記憶レジスタ２０６および２０８、ならびにコンパレー
タ２１４は１つのブロックとして示した。これらの構成要素は、図４を参照して
上述したように動作する。しかし、図５のブロック図は、いくつかのさらなる信
号入力および出力、即ち、ＳＩおよびＲＥＳＥＴ*入力ならびにＳ０出力を示す 。これらの信号入力および出力は全て、初期化シーケンスの間に用いられる。詳
細には、初期化の際、ＲＥＳＥＴ*は、メモリデバイスの他の部分の従来の回路 部（図示せず）によってアクティブローに駆動され、所定の識別データ、即ち数
「６３」をＩＤレジスタ２１２にロードする。以下に説明するように、ＲＥＳＥ
Ｔ*信号は、また、スプリアスＣＯＭＭＡＮＤ信号がコマンドバス２２０上に現 れないように、各記憶レジスタ２０６および２０８の２０ビット全てをクリアす
る。ＩＤレジスタ２１２内の識別データを既知の値、即ち、６３に設定すること
によって、プロセッサはその後、コマンドバッファ２００を含むメモリデバイス
に独自の識別データで、ＩＤレジスタ２１２にロードすることができる。上述し
たように、コンパレータ２１４は、メモリデバイスが様々な機能を行うことを可
能にするように、ＣＨＰＳＥＬ信号を発生する必要がある。これらの様々な機能
には、デコーダ２１０がＬＯＡＤＩＤ信号を生成することを可能にするコマンド
ワードのある部分を復号化することが含まれる。従って、プロセッサがＩＤレジ
スタ２１２内の識別データを含むコマンドパケットをコマンドバッファ２００に
印加できない場合、コンパレータ２１４は、ＣＨＰＳＥＬ出力を生成しない。Ｃ
ＨＰＳＥＬ出力がなければ、デコーダ２１０が、ＬＯＡＤＩＤ出力を生成して識
別データをＩＤレジスタ２１２にロードすることはない。しかし、コマンドパケ
ットは当初、コンパレータ２１４によってＩＤレジスタ２１２の初期の識別デー
タ「６３」と比較される、６３と等価の２進数を含む。従って、この初期化コマ
ンドについて、コンパレータ２１４は、デコーダ２１０がＬＯＡＤＩＤ信号を生
成することを可能にするＣＨＰＳＥＬ信号を生成する。このＬＯＡＤＩＤ信号は
、コマンドワードの他の部分を、コマンドバッファ２００を含むメモリ回路につ
いての独自の識別データとしてＩＤレジスタ２１２にラッチする。
【００３４】 デコーダ２１０は、また、コマンドワードビットＹ＜１９：５＞およびＦ＜５
＞信号の所定の組み合わせのそれぞれに応答して、ＳＴＡＲＴパルスおよび Ｌ ＤＥＸＣＴＲパルスを生成する。以下に説明するように、ＳＴＡＲＴパルスは、
コマンドパケット内のコマンドの実行を初期化するために用いられ、ＬＤＥＸＣ
ＴＲパルスは、コマンドから様々なコマンド信号を生成する際に用いられるカウ
ンタをロードするために用いられる。
【００３５】 初期化ルーチンの間、コンピュータシステム１０（図１）内の全てのメモリデ
バイスは、同じコマンドパケットを受け取り、従って、全てのメモリデバイスが
初期化コマンドパケットに同時に応答することを防ぐための何らかの手段がない
場合、同じ識別データをそれぞれのＩＤレジスタ２１２にラッチする。ＳＩ入力
およびＳＯ出力は、この目的のために提供される。コンピュータシステム１０が
、コマンドバッファ２００を含む３つのメモリデバイス１６を含むと仮定すると
、第１のメモリデバイスのＳＩ入力は、ジャンパーまたは同様の手段（図示せず
）を介して常時ハイに保たれる。ハイであるＳＩ入力は、コマンドデコーダ２１
０が、コマンドパケットの一部分を独自の識別データとしてＩＤレジスタ２１２
にロードさせる、ＬＯＡＤＩＤ出力を生成することを可能にする。第１のメモリ
デバイスのＳＯ出力は、第２のメモリデバイスのＳＩ入力に接続され、第２のメ
モリデバイスのＳＯ出力は、第３のメモリデバイスのＳＩ入力に接続される。各
メモリデバイスのＳＯ出力は、初めはローである。しかし、独自の識別データが
ＩＤレジスタ２１２にロードされる場合、ＩＤレジスタ２１２はハイであるＳＯ
出力を生成する。次のメモリデバイスのＳＩ入力に接続された、ハイであるＳＯ
出力は、次のメモリデバイスが識別データでプログラムされることを可能にする
。従って、第１のメモリデバイスについて、識別データがＩＤレジスタ２１２に
ロードされた後、そのＳＯ出力がハイになることにより、第２のメモリデバイス
のＳＩ入力をハイに駆動する。その結果、初期化コマンドパケット内の識別デー
タが、第２のメモリデバイスのＩＤレジスタ２１２にロードされ、その後、ＩＤ
レジスタ２１２は、ハイであるＳＯ出力を生成する。ハイであるＳＯ出力は、第
３のメモリデバイスのＳＩ入力をハイに駆動し、このことにより、第３のメモリ
デバイスのＩＤレジスタ２１２が、第３の初期化コマンドパケット内の識別デー
タを受け取り、そして格納することを可能にする。識別データは、もはや初期化
コマンドパケット内の識別データである「６３」ではないので、独自の識別デー
タがＩＤレジスタ２１２に一旦格納されると、メモリデバイスは、初期化コマン
ドパケットに応答しない。
【００３６】 コマンドバッファ２００は、粗調整遊標（ｃｏａｒｓｅ ｖｅｒｎｉｅｒ）回
路３３１も含む。以下により詳細に説明するように、粗調整遊標回路３３１は、
コマンドワードＹ＜２０：２４，１１，９＞の一部分から、６ビットの粗調整遊
標ワードＣＲＳＥ＿ＶＥＲＮ＜５：０＞を生成する。以下にさらに説明するよう
に、粗調整遊標ワードＣＲＳＥ＿ＶＥＲＮ＜５：０＞は、列コマンドユニット２
２８内のカウンタ（図５には図示せず）をプリロードするために用いられる。
【００３７】 図５を参照して上述したように、シフトレジスタ２０２は、１０個の別個のシ
フトレジスタ回路２５０ａ〜２５０ｊを含み、各シフトレジスタ回路は入力され
る１０ビットのパケットワードのそれぞれのビットＣＡ０〜ＣＡ９を受け取る。
図７に示すように、シフトレジスタ回路２５０ａ〜２５０ｊの各々は、２つのシ
フトレジスタ段２５２ａおよび２５２ｂを含む。第１の段２５２ａは、パケット
ワードビットＣＡを受け取り、その出力は、第２の段２５２ｂの入力および外部
出力Ｂ＜０＞に接続される。第２の段２５２ｂの出力は、外部出力Ｂ＜１＞に接
続される。各段２５２ａおよび２５２ｂの入力から出力への移動は、以下でより
詳細に説明するように、４つのクロック信号ＣＬＫ０、ＣＬＫ０*、ＣＬＫ１、 ＣＬＫ１*に応答して行われる。２クロックサイクルの後、２つのコマンドワー ドビットＣＡがシフトレジスタ段２５２ａおよび２５２ｂにシフトされ、これら
のビットの両方が２ビットワードＢ＜１：０＞として使用可能である。従って、
１０個のシフトレジスタ回路２５０ａ〜２５０ｊは、２つの１０ビットコマンド
ワードを集合的に出力する。
【００３８】 シフトレジスタ段２５２の各々を、図８により詳細に示す。シフトレジスタ段
２５２の各々は、第１のトランスファゲート２６０、第２のトランスファゲート
２６４、および第２のラッチ２６６を含む。トランスファゲート２６０は、ＣＬ
Ｋ０およびＣＬＫ０*信号によって動作する第１のパスゲート２７０と、第１の パスゲート２７０と並列であり、ＣＬＫ１およびＣＬＫ１*信号によって動作す る第２のパスゲート２７２とを含む。第１のラッチ２６２および第２のラッチ２
６６は、それぞれ、入力が出力に接続された一対のインバータ２７６および２７
８によって形成されている。第２のトランスファゲート２６４は、供給電圧と第
２のラッチ２６６への入力との間に接続された、３つのＰＭＯＳトランジスタ２
８０、２８２、および２８４によって形成される。第２のトランスファゲート２
６４は、第２のラッチ２６６への入力とグランドとの間に直列に接続された、３
つのＮＭＯＳトランジスタ２９０、２９２、および２９４も含む。以下に説明す
るように、第２のトランスファゲート２６４は、第１のラッチ２６２からの信号
を反転する。従って、コマンド信号ＣＡの正確なフェーズを復元するために、イ
ンバータ２９８が第２のラッチ２６６の出力に提供される。
【００３９】 パスゲート２７０および２７２の各々は、互いに並列に接続されたＮＭＯＳト
ランジスタおよびＰＭＯＳトランジスタ（図示せず）によって形成される。ＮＭ
ＯＳトランジスタのゲートは、非反転入力に接続され、ＰＭＯＳトランジスタの
ゲートは反転入力に接続される。
【００４０】 図８に示すシフトレジスタ段２５２の動作は、図９のタイミング図を参照して
、もっとも良く説明される。パスゲート２７０は、ＣＬＫ０信号がハイであり、
且つＣＬＫ０*信号がローである場合には必ず、導通する。従って、図９の符号 ２７０ＣＯＮＤに隣接するラインセグメントが示すように、パスゲート２７０は
、各クロックサイクルの間、短期間導通する。同様に、パスゲート２７２は、Ｃ
ＬＫ１信号がローであり、且つＣＬＫ１*信号がハイである場合には必ず導通す る。図８のラインセグメントが示すように、パスゲート２７２は、各クロックサ
イクルの間、短期間に導通し、パスゲート２７０の導通期間は、パスゲート２７
２の導通期間と等しい間隔が空けられている。従って、第１のトランスファゲー
ト２６０は、各クロックサイクル毎に２度導通し、各導通期間の後には、非導通
期間が続く。トランスファゲート２６０が導通するたびに、コマンドビットＣＡ
の逆のビットが、ラッチ２６２から第２のトランスファゲート２６４に出力され
る。
【００４１】 第２のトランスファゲート２６４の機能は、第１のラッチ２６２の出力での値
に基づく適切な時間に、第２のラッチ２６６への入力をＶccまたはグランドのい
ずれかに接続することである。ＰＭＯＳトランジスタ２８０および２８２は、Ｃ
ＬＫ０およびＣＬＫ１*が両方ともローである場合には必ず導通する。このこと は、図９の符号「ＰＭＯＳ」に隣接するラインセグメントによって指定される時
間に起こる。ＮＭＯＳトランジスタ２９２および２９４は、ＣＬＫ１およびＣＬ
Ｋ０*信号が両方ともハイである場合には必ずともに導通する。このことは、各 クロックサイクルの間、図９の「ＮＭＯＳ」に隣接するラインセグメントによっ
て指定される時間に２度起こる。従って、ＰＭＯＳトランジスタ２８０および２
８２ならびにＮＭＯＳトランジスタ２９２および２９４は、全て同時に導通し、
これらの導通期間は、第１のトランスファゲート２６０の導通期間と交互に起こ
る。第２のラッチ２６０への入力は、これらの導通期間の間、第１のラッチ２６
２の出力がＰＭＯＳトランジスタ２８４またはＮＭＯＳトランジスタ２９０をオ
ンにするかどうかに基づいて、Ｖccまたはグランドのいずれかに接続される。よ
り詳細には、第１のラッチ２６２の出力がハイである場合、ＮＭＯＳトランジス
タ２９０がオンになることにより、第２のラッチ２６６の入力にローが印加され
る。第１のラッチ２６２の出力がローである場合、ＰＭＯＳトランジスタ２８４
はオンになることにより、第２のラッチ２６６の入力にハイが印加される。従っ
て、第２のトランスファゲート２６４は、第１のラッチ２６２の反転された出力
を第２のラッチ２６６の入力に接続する。
【００４２】 第２のトランスファゲート２６４が導通する間、第２のラッチ２６６は、第１
のラッチ２６２の出力と同じ信号を出力する。この第１のラッチ２６２の出力は
、インバータ２９８を通過した後、入来コマンドビットＣＡと同じフェーズであ
る。ラッチ回路２５０の動作は、コマンドビットＣＡを用いて示される。コマン
ドビットＣＡは、初めはハイであるが、ｔ0のすぐ後にローになる。時間ｔ1にお
ける第１のトランスファゲート２６０の次の導通期間の間、ハイであるコマンド
ビットＣＡは、第１のラッチ２６２の出力へと、図９に示すような、反転された
形態で移動する。第２のトランスファゲート２６４の次の導通期間の間、ラッチ
２６２の出力におけるハイが、ラッチ２６６の出力に接続されることにより、時
間ｔ2において出力がローになる。その後すぐに、コマンドビットＣＡはハイに なる。時間ｔ3における第１のラッチ２６０の次の導通期間で、このハイは第１ のラッチ２６０を介して接続され、このことにより、第２のラッチ２６２の出力
をローにする。時間ｔ4での第２のトランスファゲート２６４の次の導通期間に おいて、第１のラッチ２６２のハイである出力は、第２のラッチ２６６の出力に
接続され、このことにより、出力がハイになる。従って、シフトレジスタ段２５
２に接続されたコマンドビットは、１クロックサイクルよりも短いサイクルの後
、シフトレジスタ段２５２の出力へとシフトされる。次の半分のクロックサイク
ルにおいて、コマンドビットは、１クロックサイクルが経過するまでに、次のシ
フトレジスタ段の出力へシフトされる。この時点で２つのコマンドビットが各シ
フトレジスタ回路２５０にシフトされている。従って、２つのコマンドビットは
、フラッグ信号が、各クロックサイクルの間、シフトレジスタ回路２４６および
２４８（図５）の２つの段を介してシフトされるのと同じ様態で各クロックサイ
クルの間、各シフトレジスタ回路２５０を介してシフトされる。
【００４３】 図７に示すシフトレジスタ回路２５０は、図８に示すシフトレジスタ段を含み
、制御回路２０６（図５）内のシフトレジスタ２４６および２４８としても用い
られる。
【００４４】 格納レジスタ２０６および２０８ならびにコンパレータ２１４を図１０に示す
。図中、格納レジスタ２０８についての参照符号および信号名は丸括弧内に示し
、格納レジスタ２０６についての参照符号および信号名には丸括弧を付さない。
格納レジスタ２０６および２０８はそれぞれ、ＨＯＬＤ信号を生成して、２つの
１０ビットコマンドワードをシフトレジスタ２０２から２０ビットレジスタ３０
２へとロードする制御回路３００を含む。制御回路３００は、インバータ３１２
を介してＣＬＫ９０信号を渡すことにより生成されたＣＬＫ９０*信号を受け取 るＮＯＲゲート３１０を含む。ＮＯＲゲート３１０はまた、遅延回路３１４の出
力を受け取る。遅延回路３１４は、ＣＬＫ信号を受け取るインバータ３１６の出
力によって駆動される。遅延回路３１４によって提供された遅延の後、ＣＬＫ９
０がハイの場合およびＣＬＫがハイの場合には常に、ＮＯＲゲート３１０の出力
がハイになる。ＮＯＲゲート３１０の出力は、３つの入力を有するＮＡＮＤゲー
ト３１８の１つの入力に印加される。ＮＡＮＤゲート３１８はまた、インバータ
３１６からのＣＬＫ*信号および制御回路２０６（図５）からのＦ信号（格納レ ジスタ２０６の場合はＦ＜１＞、格納レジスタ２０８の場合はＦ＜３＞）を受け
取る。ＮＡＮＤゲート３１８の出力は、その入力の全てがハイである場合、ロー
である。したがって、ＣＬＫ９０信号がハイで、遅延されたＣＬＫがハイで、Ｃ
ＬＫ信号がローで、且つ、Ｆ信号（Ｆ＜１＞またはＦ＜３＞）がハイである場合
、ＮＡＮＤゲート３１８の出力はローである。この信号の組み合わせは、ＣＬＫ
信号の立ち下がりエッジにおいてＦ信号がハイである場合に常に存在する。
【００４５】 ＮＡＮＤゲート３１８の出力におけるローが、ＮＡＮＤゲート３２２に印加さ
れ、その後、ＮＡＮＤゲート３２２は、２つのインバータ３２４および３２６を
介して結合されたハイを出力する。したがって、Ｆ信号（Ｆ＜１＞またはＦ＜３
＞）がハイになるのに続くＣＬＫの立ち下がりエッジ上で、インバータ３２４の
出力がアクティブでローのＨＯＬＤ*を生成し、且つ、インバータ３２６がアク ティブでハイのＨＯＬＤ信号を生成する。
【００４６】 ＮＡＮＤゲート３２２への他の入力がローになる場合も、アクティブでローの
ＨＯＬＤ*信号およびアクティブでハイのＨＯＬＤ信号が生成される。ＮＡＮＤ ゲート３２２への他の入力は、ＣＬＫ信号、Ｆ信号（レジスタ２０６の場合はＦ
＜１＞、レジスタ２０８の場合はＦ＜３＞）、およびＮＯＲゲート３３２の出力
を受け取るＮＡＮＤゲート３３０の出力により駆動される。次に、ＮＯＲゲート
３３２は、遅延回路３３４で遅延された後のＣＬＫ９０信号およびＣＬＫ信号を
受け取る。したがって、ＣＬＫ信号がハイであり、ＣＬＫ９０信号がローであり
、遅延されたＣＬＫ信号がローになり、Ｆ信号（レジスタ２０６の場合はＦ＜１
＞、レジスタ２０８の場合はＦ＜３＞）がハイになる場合、ＮＡＮＤゲート３３
０の出力はローになり、アクティブなＨＯＬＤおよびＨＯＬＤ*信号が生成され る。この信号の組み合わせは、ＣＬＫ信号の立ち上がりエッジにおいてＦ信号（
Ｆ＜１＞またはＦ＜３＞）がハイである場合に常に存在する。
【００４７】 要約すると、Ｆ＜１＞信号が制御回路２０５（図５）によって生成された後に
、ＣＬＫ信号の立ち上がりエッジまたは立ち下がりエッジのいずれかにおいて、
アクティブなＨＯＬＤおよびＨＯＬＤ*信号が生成され、そして、格納レジスタ ２０６についての２０ビットレジスタ３０２に印加される。フラッグ信号が制御
回路２０５に印加された後、制御回路２０５は、Ｆ＜１＞信号２クロックエッジ
を生成する。上で説明したように、２クロックエッジ（つまり１クロックサイク
ル）の後、第１の２つの１０ビットコマンドワードが、シフトレジスタ２０２内
にシフトされており、この時点において、ＨＯＬＤおよびＨＯＬＤ*信号がこれ らの２０ビットをレジスタ３０２に移動させる。
【００４８】 同様に、Ｆ＜３＞信号が制御回路２０５によって生成された後に、ＣＬＫ信号
の立ち上がりエッジまたは立ち下がりエッジのいずれかにおいて、アクティブな
ＨＯＬＤおよびＨＯＬＤ*信号が生成され、そして、格納レジスタ２０８につい ての２０ビットレジスタ３０２に印加される。フラッグ信号が制御回路２０５に
印加された後、制御回路２０５は、Ｆ＜３＞信号４クロックエッジを生成する。
上で説明したように、４クロックエッジ（つまり２クロックサイクル）の後、第
２の２つの１０ビットコマンドワードが、シフトレジスタ２０２にシフトされて
いる。この時点において、ＨＯＬＤおよびＨＯＬＤ*信号が、これらの２０ビッ トを格納レジスタ２０８についてのレジスタ３０２に移動させる。
【００４９】 レジスタ３０２は、２０レジスタセル３４０ａ〜３４０ｔを含み、これら２０
レジスタセル３４０ａ〜３４０ｔの各々が、アクティブでローのリセット信号Ｒ * 、ＨＯＬＤおよびＨＯＬＤ*信号、ならびにシフトレジスタ２０２からの２０ビ
ットＣ＜１９：０＞の１つを受け取る。レジスタセル３４０ｂの１つを図１１に
詳細に示す。図中、格納レジスタ２０８内のレジスタ３０２についての信号を丸
括弧内に示す。レジスタセル３４０は、それぞれ、第１のパスゲート３４４、第
１のラッチ３４６、第２のパスゲート３４８、および第２のラッチ３５０を含む
。リセット信号Ｒ*がローになってその出力Ｙをローにする場合には常に、第２ のラッチ３５０への入力が、ＰＭＯＳトランジスタ３５２によって選択的にハイ
に引き上げられる。したがって、リセットされると、格納レジスタ２０６および
２０８の出力Ｙの全てがローに設定される。
【００５０】 パスゲート３４４は、ＨＯＬＤ入力に接続されたゲートを有するＮＭＯＳトラ
ンジスタ（図示せず）およびＨＯＬＤ*入力に接続されたゲートを有するＮＭＯ Ｓトランジスタと並列に接続されたＰＭＯＳトランジスタ（図示せず）を含む。
したがって、ＨＯＬＤおよびＨＯＬＤ*信号がアクティブである場合、トランス ファゲート３４４は閉である。第２のパスゲート３４８はまた、ＰＭＯＳトラン
ジスタ（図示せず）と並列に接続されたＮＭＯＳトランジスタ（図示せず）を用
いるが、それらのゲートは反対の極性を有するＨＯＬＤおよびＨＯＬＤ*信号に 接続される。したがって、ＨＯＬＤおよびＨＯＬＤ*がアクティブでない場合、 シフトレジスタ２０２からのコマンドビットはラッチ３４６に移動される。その
すぐ後に、ＨＯＬＤおよびＨＯＬＤ*信号がアクティブになる場合に、パスゲー ト３４８が閉になって、コマンドビットを第２のラッチ３５０に移動させる。シ
フトレジスタ段２５２（図８）において使用されるラッチについても言えるよう
に、ラッチ３４６および３５０の各々は、入力から出力へと接続された１対のイ
ンバータ３６０および３６２によって形成される。
【００５１】 図１０に戻ると、コマンドがコマンドバッファ２００を含むメモリデバイスに
よって使用されることを意図したものである場合、コンパレータ２１４は、６ビ
ットの識別データＩＤ＜５：０＞を格納レジスタ２０８からの６つのコマンドビ
ットと比較して、アクティブでハイのチップ選択ＣＨＰＳＥＬ信号を生成する、
１群の論理回路を含む。コンパレータ２１４の動作は、アクティブでハイのチッ
プ選択ＣＨＰＳＥＬ出力から逆方向に追跡することにより、最も良く理解される
。ＣＨＰＳＥＬ出力は、ＮＡＮＤゲート３７２の出力に結合されたインバータ３
７０の出力において生成される。ＮＡＮＤゲート３７２の出力がローである場合
は常に、ＣＨＰＳＥＬはアクティブでハイである。このことは、ＮＡＮＤゲート
３７２への両方の入力がハイである場合に常に起こる。ＮＯＲゲート３７４およ
び３７６の出力において、ＮＡＮＤゲート３７２への入力が生成される。ＮＯＲ
ゲート３７４および３７６への入力の全てがローである場合、ＮＯＲゲート３７
４および３７６の出力は両方ともハイである。３つのＮＯＲゲート３８０、３８
２、および３８４のうちのいずれかのＮＯＲゲートの出力がハイである場合、Ｎ
ＯＲゲート３７４への入力は全てローである。ＮＯＲゲート３８０、３８２、お
よび３８４の各々は２つの入力を有し、２つの入力のうちの一方は排他的論理和
（ｅｘｃｌｕｓｉｖｅ ＯＲ）回路３９０の出力に接続され、他方は、直接また
はさらなる論理回路を介してのいずれかによって、コマンドビットＹの１つに結
合される。
【００５２】 排他的論理和回路３９０の各々は、１対のパスゲート３９２および３９４を含
み、これらパスゲート３９２および３９４は、インバータ３９６の出力において
、ＩＤビットおよびその補数ＩＤ*によって交互にイネーブルされる。パスゲー ト３９２は、コマンドビットＹを受け取り、それに対して、パスゲート３９４が
インバータ３９８からコマンドビットＹ*の補数を受け取る。コマンドビットＹ およびＩＤビットが共にローである場合、パスゲート３９４がイネーブルされ、
コマンドビットのハイの補数がパスゲート３９４を介してＮＯＲゲート３８０の
入力に結合される。コマンドビットＹおよびＩＤビットが共にハイである場合、
パスゲート３９２がイネーブルされ、ハイコマンドビットがＮＯＲゲート３８０
の入力に結合される。したがって、コマンドビットＹが識別ビットＩＤに適合す
る場合、排他的論理和回路３９０の出力はハイである。
【００５３】 コマンドビットＹがローであり、識別ビットＩＤがハイである場合、パスゲー
ト３９２がイネーブルされ、ローコマンドビットがＮＯＲゲート３８０の入力に
移動される。最終的に、コマンドビットはハイであるが識別ビットＩＤがローで
ある場合、パスゲート３９４はイネーブルされ、コマンドビットＹのローの補数
がパスゲート３９４を介してＮＯＲゲート３８０に結合される。したがって、コ
マンドビットＹが識別ビットＩＤに適合しない場合には、排他的論理和回路３９
０の出力はローである。
【００５４】 したがって、Ｙ＜０＞コマンドビットがＩＤ＜０＞識別ビットに適合するか、
または、Ｙ＜６＞コマンドビットがハイであるかのいずれかの場合に、ＮＯＲゲ
ート３８０の出力はローである。同様に、Ｙ＜１＞コマンドビットがＩＤ＜１＞
ビットに適合するか、または、（Ｙ＜６＞およびＹ＜０＞コマンドビットが共に
ハイである場合に、ＮＡＮＤゲート４０２の出力がローである結果として）イン
バータ４００の出力がハイであるかのいずれかの場合、ＮＯＲゲート３８２の出
力はローである。同様に、Ｙ＜２＞コマンドビットがＩＤ＜２＞ビットに適合す
るか、または、ＮＡＮＤゲート４０２およびインバータ４００を介して結合され
た後にＹ＜０＞、Ｙ＜１＞、およびＹ＜６＞コマンドビットが全てハイである場
合は常に、ＮＯＲゲート３８４の出力はローである。
【００５５】 ３つのＮＯＲゲート４１０、４１２、４１４の各々への入力のいずれかがハイ
である場合、ＮＯＲゲート３７６の入力は全てローである。したがって、Ｙ＜３
＞コマンドビットがＩＤ３ビットに適合し、Ｙ＜４＞コマンドビットがＩＤ＜４
＞ビットに適合し、Ｙ＜５＞コマンドビットがＩＤ＜５＞ビットに適合する場合
、ＮＯＲゲート３７６への入力は全てローである。Ｙ＜０＞、Ｙ＜１＞、Ｙ＜６
＞、Ｙ＜２＞、Ｙ＜３＞、およびＹ＜４＞コマンドビットが全てハイである場合
も、ＮＯＲゲート３７６への３つの入力全てがローである。したがって、Ｙ＜５
：０＞コマンドビットがＩＤ＜５：０＞識別ビットに適合するか、または、Ｙ＜
６：０＞コマンドビットが全てハイである場合に、ＣＨＰＳＥＬ信号が生成され
る。Ｙ＜６＞コマンドビットがハイであり、Ｙ＜５：０＞コマンドビットが数６
３に対応する場合は常に、Ｙ＜６：０＞コマンドビットは全てハイである。上述
のように、パワーアップ時に、識別データＩＤ＜５：０＞は「６３」（バイナリ
「１１１１１１」）に設定される。したがって、独自の識別データがＩＤレジス
タ２１２（図３および図４）内に記録される場合、プロセッサは、Ｙ＜６：０＞
ビットが全てハイであるコマンドパケットを生成する。その結果、コンパレータ
回路２１４は、デコーダ２１０にＬＯＡＤＩＤ信号を出力させるＣＨＰＳＥＬ信
号を生成する。独自のＹ＜５：０＞ビットがＩＤレジスタ２１２に格納された後
、これら独自のＹ＜５：０＞ビットはＹ＜５：０＞コマンドビットと比較され、
そして、適合した場合には、ＣＨＰＳＥＬ信号が生成されて、コマンドバッファ
２００を含むメモリデバイスがコマンドワードの他のビットに対応する機能を実
行することを可能にする。
【００５６】 図１２に、デコーダ２１０（図４および図５）をより詳細に示す。図５に示す
ように、デコーダ２１０は、３つのデコーダユニット２１０ａ〜２１０ｃを含み
、これらデコーダユニットの各々は、ＣＨＰＳＥＬおよびＦ＜５＞信号に応答し
て、コマンドワードビットＹ＜１９：５＞のそれぞれの組み合わせをデコードす
る。デコーダユニット２１０ａはＬＯＡＤＩＤ信号を生成し、デコーダユニット
２１０ｂはＳＴＡＲＴ信号を生成し、デコーダユニット２１０ｃはＬＤＥＸＣＴ
Ｒ信号を生成する。デコーダユニット２１０ａ〜２１０ｃは、実質的に同じ様態
で動作するので、これらデコーダユニットのうち１つ、デコーダユニット２１０
ａのみを詳細に説明する。
【００５７】 デコーダ２１０ａの動作は、アクティブでハイのＬＯＡＤＩＤ出力から回路を
逆に追跡することにより最も良く理解され得る。インバータ４２０の入力がロー
である場合は常に、ＬＯＡＤＩＤ出力はハイである。インバータ４２０の入力は
、その入力の全てがハイである場合は常に、ローを生成するＮＡＮＤゲート４２
２の出力に結合される。チップＣＨＰＳＥＬおよびＦ＜５＞入力がハイであり、
Ｙ＜１９：７＞コマンドビットが所定のパターンを有する場合は、ＮＡＮＤゲー
ト４２２への入力の全てがハイである。より詳細には、制御回路２０５からのＦ
＜５＞入力は、１対のインバータ４２４および４２６を介してＮＡＮＤゲート４
２２の１つの入力に結合される。ＮＡＮＤゲート４２２への別の入力は、ＮＡＮ
Ｄゲート４３２の出力を受け取るインバータ４３０によって生成される。ＮＡＮ
Ｄゲート４３２の出力はローであり、このことにより、ＮＡＮＤゲート４３２へ
の入力の全てがハイである場合、インバータ４３０がＮＡＮＤゲート４２２の入
力にハイを印加する。ＳＩ入力がハイであり、且つ、２つのＮＯＲゲート４３６
および４３８への入力が全てローである場合、インバータ４３２への入力は全て
ハイである。したがって、ＳＩ信号がハイであり、且つ、Ｙ＜１９：１３＞が全
てローである場合は常に、ＮＡＮＤゲート４２２への第２の入力はハイである。
ＮＡＮＤゲート４４２によってインバータ４４０にローが印加される場合は常に
、ＮＡＮＤゲート４２２への第３の入力はハイである。ＮＡＮＤゲート４４２の
出力は、その入力の全てがハイである場合は常に、ローである。ＮＡＮＤゲート
４４２への第１の入力は、インバータ４４６からのＹ＜１２＞コマンドビットの
補数ならびにＹ＜１０＞およびＹ＜１１＞コマンドビットを受け取るＮＯＲゲー
ト４４４によって出力される。したがって、Ｙ＜１０＞およびＹ＜１１＞がロー
であり且つＹ＜１２＞がハイである場合、ＮＯＲゲート４４４の出力はハイであ
る。コマンドパケットが、コマンドバッファ２００を含むメモリデバイスによっ
て実行されることを目的とする場合は常に、ＮＡＮＤゲート４４２への第２の入
力は、上述のようにハイであるＣＨＰＳＥＬ信号である。ＮＯＲゲート４５０へ
の３つの入力全てがローである場合は常に、ＮＡＮＤゲート４４２への第３の入
力はハイである。ＮＯＲゲート４５０は、Ｙ＜７＞およびＹ＜８＞コマンドビッ
トならびにインバータ４５２を介してＹ＜９＞コマンドビットの補数を受け取る
。したがって、ＣＨＰＳＥＬ、Ｙ＜１２＞、およびＹ＜９＞ハイであり、且つ、
Ｙ＜７＞、Ｙ＜８＞、Ｙ＜９＞、Ｙ＜１０＞、およびＹ＜１１＞がローである場
合は常に、ＮＡＮＤゲート４４２の出力はローである。
【００５８】 要約すると、ＳＩ信号がハイであり、且つ、Ｙ＜１９：７＞が「００００００
０１００１００」としてデコードされる場合は常に、ＬＯＡＤＩＤパルスが生成
されて、制御回路２０５（図４および図５）からのＦ＜５＞パルスに関して、識
別データをＩＤレジスタ２１２（図４および図５）にロードする。上述のように
、ＳＩ信号は、開始コマンドパケットに応答して１度に１つのメモリデバイスの
コマンドバッファだけがＬＯＡＤＩＤパルスを生成するように、別のメモリデバ
イスのＳＯ出力に結合される。
【００５９】 上述のように、デコーダ２１０はまた、ＳＴＡＲＴパルスおよびＬＤＥＸＣＴ
Ｒパルスを生成するデコーダユニット２１０ｂおよび２１０ｃを含む。これらの
デコーダユニット２１０ｂおよび２１０ｃの各々は、デコーダユニット２１０ａ
と実質的に同様の様態で構成され且つ動作する。それぞれの場合において、デコ
ーダユニット２１０ｂおよび２１０ｃは、アクティブでハイであるＦ＜３＞信号
およびＣＨＰＳＥＬ信号に応答した、コマンドワードビットＹ＜１９：０＞のそ
れぞれの組み合わせをデコードするのに応答して、ＳＴＡＲＴパルスおよびＬＤ
ＥＸＣＴＲパルスを生成する。
【００６０】 図１３に、ＩＤレジスタ２１２をより詳細に示す。ＩＤレジスタ２１２は６つ
のラッチ回路４６０ａ〜４６０ｆを含み、ラッチ回路４６０ａ〜４６０ｆの各々
が、それぞれのコマンドビットＹ＜２９：Ｙ２４＞を格納レジスタ２０８（図４
および図５）から受け取る。ラッチ回路４６８ａ〜４６８ｆの各々は、インバー
タ４６２および４６４を介してアクティブでローのリセット信号ＲＥＳＥＴ*に 結合されたＲＥＳＥＴ*入力を含む。上述のように、開始コマンドパケットを受 け取るより前に、メモリデバイスがリセットされる。アクティブでローのＲＥＳ
ＥＴ*信号は、全てのラッチ回路４６０ａ〜４６０ｆにハイを出力させ、このハ イが、識別データＩＤ＜５：０＞の全てのビットをバイナリ数「６３」に対応さ
せる。図１２を参照して上で説明したように初期化が行われると、このバイナリ
数により、コンパレータ回路２１４はＣＨＰＳＥＬ信号を出力する。その後、各
メモリデバイスに独自の識別データがＹ＜２９：２４＞コマンドビットを介して
ラッチ回路４６０ａ〜４６０ｆに印加され、そして、上述のようにＬＯＡＤＩＤ
パルスが生成される。ＬＯＡＤＩＤパルスは、インバータ４７０を介して、ラッ
チ回路４６０ａ〜４６０ｆのＳ*入力に結合され、その一方、インバータ４７０ の出力は、インバータ４７２を介してラッチ回路４６０ａ〜４６０ｆのＳ入力に
結合される。アクティブでハイのＳ信号およびアクティブでローのＳ*信号は、 ラッチ回路４６０ａ〜４６０ｆに、Ｙ＜２９：２４＞コマンドビットを、コマン
ドバッファを含むメモリデバイスについての独自の識別データＩＤ＜５：０＞と
して格納する。
【００６１】 ＩＤレジスタ２１２はまた、ＳＯ出力を生成するラッチ回路４８０およびイン
バータ４８２を含む。ＲＥＳＥＴ*信号がアクティブでローに駆動される場合、 ラッチ４８０がリセットされて、インバータ４８２にローＳＯ信号を出力させる
。しかし、ＬＯＡＤＩＤパルスはローをラッチ回路４８０の出力にラッチして、
それにより、インバータ４８２にＳＯハイを駆動させる。他のメモリデバイスが
次の初期化コマンドパケットに応答するように、ハイＳＯ信号が、上述のように
、別のメモリデバイス内のデコーダ２１０のＳＩ入力に印加される。
【００６２】 図１３のＩＤレジスタ２１２において使用されるラッチ回路４６０ａ〜４６０
ｆを、図１４により詳細に示す。ラッチ回路４６０は、ラッチ３４６を１つしか
含まないこと、ＰＭＯＳトランジスタ３５２を用いて第１のラッチ３４６への出
力をハイに引き上げること、および、図１０のラッチ回路３４０内で第２のパス
ゲート３４８およびラッチ３５０の代わりにインバータ４９０を用いること以外
は、図１１に示したラッチ回路３４０と同一である。動作中、アクティブでロー
のＲＥＳＥＴ*信号は、トランジスタ３５２をオンして、インバータ４９０の出 力をハイに駆動する。アクティブでハイのＳ信号およびアクティブでローのＳ* 信号に応答して、パスゲート３４４が閉になって、２回反転（ラッチ３４６によ
り１回、インバータ４９０により１回）された後にコマンドビットＹを出力ＩＤ
に結合する。
【００６３】 ４個全てのパケットワードがシフトレジスタ２０２にシフトされた後に、図３
に示す格納レジスタ２０８は、コマンドパケット内の全てのパケットワードを格
納する。しかし、コマンドパケットの全てのパケットワードがシフトレジスタに
シフトされる前に、シフトレジスタにシフトされたパケットワードが１つ以上の
格納レジスタに移動され得ることが理解される。例えば、各コマンドパケットが
４つのパケットワードを含む場合、パケットワードは、２つのパケットワードの
みがシフトレジスタ２０２にシフトされた後で、２つの格納レジスタの一方に移
動され得る。残りの２つのパケットワードがシフトレジスタ２０２内にシフトさ
れた後で、これらのパケットワードは、２つの格納レジスタの各々が２つのパケ
ットワードのそれぞれの組を格納するように、同じ格納レジスタまたは第２の格
納レジスタ（図示せず）のいずれかに移動され得る。これと共に、２つの格納レ
ジスタが、図３の格納レジスタ２０８と同じ様態で、４０ビットのコマンドワー
ドを出力する。
【００６４】 図４を参照して上で説明したように、コマンドバッファ２００はまた、列コマ
ンドユニット２２８、コマンド実行ユニット２３２、およびシーケンサを含む。
これらの構成要素を、図１５〜図２４により詳細に示す。図１５を参照すると、
列コマンドユニット２２８は、８つのコマンドユニット５００（図１５に１つの
ブロックとして示す）および対応するコマンドユニットセレクタ５０２（図１５
に１つのブロックとして示す）を含む。コマンドユニット５００は、格納レジス
タ２０６および２０８（図４）に格納されたコマンドワードのビットＹ＜３２：
２６，１９：１７，１５：１２，１０：７＞を受け取る。コマンドユニットはま
た、粗調整遊標回路３３１（図５）から粗調整遊標信号（ｃｏａｒｓｅ ｖｅｒ
ｎｉｅｒ ｓｉｇｎａｌ）ＣＲＳＥ＿ＶＥＲＮ＜５：０＞、コマンドデコーダ２
００内の他の場所からクロック速度を示すＭＢＰＳ４００〜８００信号、クロッ
ク信号ＣＬＫおよびＣＬＫ９０、データクロック承認信号ＤＣＬＫＡＣＫ、およ
び８つの選択信号ＥＸＳＥＬ＜７：０＞を受け取る。以下で説明するように、Ｅ
ＸＳＥＬ＜７：０＞信号は、８つのコマンドユニット５００のうちそれぞれをイ
ネーブルする。コマンドユニット５００は、列アドレス処理ユニット５０６に印
加される７ビット列アドレスＣＯＬ＜６：０＞を生成する。列アドレス処理ユニ
ット５０６は、ＩＮＣ＿ＣＯＬ信号に応答してインクリメントされ得る開始列ア
ドレスに対応する列アドレスＣＯＬ＜６：０＞を出力する。最後に、コマンドユ
ニット５００は、コマンドユニット５００のそれぞれがビジーであることを示す
ビジー信号ＥＸＢＵＳＹ＜７：０＞、ならびに、以下で説明する様態で使用され
るさまざまな制御信号ＳＴＡＲＴＣＯＬ*、ＳＴＡＲＴＤＣＬＫ*、ＢＮＫＲＥＧ
＜２：０＞、ＣＭＤＬＡＴ＜３：１＞、ＤＣＭＤ＜３，２，０＞、ＳＴＡＲＴＣ
ＭＤ＜７：０＞、ＣＮＴＨＡＬＴ*、およびＤＲＶＣＭＤ*を出力する。
【００６５】 コマンドユニットセレクタ５０２は、１つのコマンドワードが１個以上のコマ
ンドユニット５００に格納されるのを防ぐ様態で、コマンドユニット５００ａ〜
５００ｈの各々へのコマンドワードの格納を制御する。図１８を参照して以下で
説明するように、コマンドユニットセレクタ５０２はまた、コマンドユニットが
格納されたコマンドワードから対応するコマンド信号を生成する前に、コマンド
ワードが、既にコマンドユニット５００に格納されたコマンドワードに上書きさ
れることを防ぐ。基本的に、コマンドワードがコマンドユニット５００ａ〜５０
０ｈに格納された場合、各コマンドユニット５００は、それぞれのアクティブで
ハイのＥＸＢＵＳＹ＜７：０＞信号を生成する。格納されたコマンドワードから
コマンド信号が生成された後、コマンドワードがコマンドユニット５００ａ〜５
００ｈに再び格納され得るように、ＥＸＢＵＳＹ＜７：０＞信号がインアクティ
ブでローに遷移する。
【００６６】 コマンドユニットセレクタ５０２は、コマンドユニット５００ａ〜５００ｈの
うちのいずれかであって、１度にコマンドユニット５００ａ〜５００ｈの１つの
コマンドユニットのみにアクティブでハイのＥＸＳＥＬ＜７：０＞信号を発信す
ることにより、格納レジスタ２０６および２０８からのコマンドワード出力を格
納する、コマンドユニットを制御する。その後、ＥＸＳＥＬ＜７：０＞信号を受
け取るコマンドユニット５００ａ〜５００ｈは、コマンドワードを格納する。コ
マンドユニットセレクタ５０２は、全てのコマンドユニット５００ａ〜５００ｈ
からのＢＵＳＹ＜７：０＞信号を調べることにより、いずれのコマンドユニット
５００ａ〜５００ｈがＥＸＳＥＬ＜７：０＞信号を受け取るかを決定する。コマ
ンドユニットセレクタ５０２は、コマンドユニット５００ａ〜５００ｈを階層状
に構成して、第１のコマンドユニット５００ａから（つまり、コマンドユニット
はいずれも未だコマンドワードを格納していない）最後のコマンドユニット５０
０ｈへと（つまり、コマンドユニット５００ａ〜５００ｇの全てが既にコマンド
ワードを格納している）コマンドワードを格納する。コマンドユニットセレクタ
５０２は、そのＢＵＳＹ＜７：０＞信号がアクティブでローであり、且つ、階層
内のより高い全てのコマンドユニット５００についてのそれぞれのＢＵＳＹ＜７
：０＞信号がアクティブでハイである場合にのみ、コマンドワードに対してアク
ティブでハイのＥＸＳＥＬ＜７：０＞信号を発信する。その後、以下でより詳細
に説明するように、選択されたコマンドユニット５００が、格納ユニット２０６
および２０８からコマンドワードＣＯＭＭＡＮＤを受け取り、それを処理する。
【００６７】 列コマンドユニット２２８はまた、図４の列実行ユニット２３２およびシーケ
ンサ２３３を含む列コマンドプロセッサ５０８を含む。列コマンドプロセッサ５
０８は、クロック信号ＣＬＫおよびＣＬＫ９０ならびに（コマンドユニット５０
０ａ〜５００ｈにも印加される）クロック速度信号ＭＢＰＳ４００〜８００に加
えて、コマンドユニット５００からＢＮＫＧＥＧ＜２：０＞、ＣＭＤＬＡＴ＜３
：１＞、およびＳＴＡＲＴＣＯＬ*信号を受け取る。その後、列コマンドプロセ ッサ５０８は、列アドレス処理ユニット５０６にＩＮＣ＿ＣＯＬ信号を出力し、
ＳＴＡＲＴＣＭＤ＜８＞、ＣＭＤＡＣＫ、およびＣＢ*＜７：０＞信号を、コマ ンドユニット５００ａ〜５００ｈに出力する。コマンドユニット５００、列アド
レス処理ユニット５０６、および列コマンドプロセッサ５０８の動作を、いずれ
も別個に、且つ、互いに関係させて、以下で詳細に説明する。
【００６８】 上述のように、コマンド実行ユニット２３２は、８個の同一のコマンドユニッ
ト５００ａ〜５００ｈを含む。これらのコマンドユニット５００の１つを、コマ
ンド実行ユニット２３２の一部であるさらにいくつかの回路と共に、図１６に示
す。コマンドユニット５００ａ〜５００ｈの各々は、格納レジスタ２０６および
２０８から受け取られたコマンドワードＹ＜３９：０＞の所定部分を格納するこ
とができる。対応する関数をメモリデバイス内で実行させるコマンド信号のシー
ケンスを生成するために、格納されたコマンドワードが使用される。コマンドワ
ードは、メモリデバイス１６が対応する関数を実行できるよりも速い速度で、コ
マンドユニット５００ａ〜５００ｈ内に格納され得る。各々がそれぞれのコマン
ドワードを格納するように、複数のコマンドユニット５００ａ〜５００ｈを使用
することにより、メモリデバイス１６の速度を上げるという重要な利点が提供さ
れる。複数のコマンドユニット５００ａ〜５００ｈを使用することにより、前の
コマンドパケットの処理が完了していない場合であっても、メモリデバイス１６
はコマンドパケットを受け取り続け得る。実際、コマンドパケットが受け取られ
る平均速度がコマンドパケットを処理してメモリ移動動作を完了するのにかかる
平均時間よりも短かければ、コマンドパケットが受け取られ得る。その結果、コ
マンドバッファ２００を用いるメモリデバイスは、比較的速い速度で動作するこ
とができる。
【００６９】 コマンド実行ユニット２３２はまた、ループに接続されたそれぞれの対によっ
て形成される４つのラッチ５１０、５１２、５１４、および５１６を含む。ラッ
チ５１０〜５１６は、それぞれラッチされたＤＣＭＤ＜３，２，０＞、ＣＯＬ＜
６：０＞、ＢＮＫＲＥＧ＜０＞、およびＣＭＤＬＡＴ＜３：１＞信号を出力する
。コマンド実行ユニット２３２はまた、ＳＴＡＲＴＣＯＬ*およびＳＴＡＲＴＤ ＣＬＫ*信号をそれぞれ生成する１対の同一の論理回路５２０および５２２を含 む。ＳＴＡＲＴＣＯＬ*信号は、インバータ５３０の出力において生成される。 インバータ５３０は、ＮＡＮＤゲート５３２によって駆動される。ＮＡＮＤゲー
ト５３２は、３つのＮＯＲゲート５３４、５３６、および５３８によって駆動さ
れ、ＮＯＲゲート５３４、５３６、および５３８の各々は、ＳＴＡＲＴＣＭＤ＜
７：０＞信号のそれぞれのビットを受け取る。ＮＡＮＤゲート５３２は、アクテ
ィブでローのＣＭＤＡＣＫ信号によってイネーブルされる。ＣＭＤＡＣＫ信号が
ハイである場合、トランジスタ５４０がオンされて、ＳＴＡＲＴＣＯＬ*を強制 的にハイにする。ＳＴＡＲＴＣＯＬ＜７：０＞の９つのビット全てがインアクテ
ィブでローである場合、論理回路５２０は、インアクティブでハイのＳＴＡＲＴ
ＣＯＬ*信号を生成する。したがって、ＳＴＡＲＴＣＯＬ＜７：０＞の１つ以上 のビットがアクティブでハイである場合、ＳＴＡＲＴＣＯＬ*はアクティブでロ ーである。アクティブでハイのＳＴＡＲＴＣＯＬ＜７：０＞ビットは、それぞれ
のコマンドユニット５００ａ〜５００ｈによって、列コマンドの開始を示す。し
たがって、アクティブでローのＳＴＡＲＴＣＯＬ*信号は、コマンドユニット５ ００ａ〜５００ｈの１つにより、列コマンドの開始を示す。
【００７０】 論理回路５２２は、構造的且つ機能的に論理回路５２０と同じであるので、そ
の動作は詳細には説明しない。簡単に説明すると、論理回路５２２は、ＳＴＡＲ
ＴＤＣＬＫ＜７：０＞の９つのビット全てがインアクティブでローである場合、
インアクティブでハイのＳＴＡＲＴＤＣＫＬ*信号を生成する。したがって、Ｓ ＴＡＲＴＤＣＬＫ＜７：０＞の１つ以上のビットがアクティブでハイである場合
、ＳＴＡＲＴＤＣＬＫ*はアクティブでローである。ＳＴＡＲＴＤＣＬＫ*信号は
また、ＤＣＬＫＡＣＫがハイであることによって強制的にハイにされ得る。
【００７１】 コマンドユニット５００ａ〜５００ｈを図１７により詳細に示す。上述のよう
に、コマンドユニット５００の各々は、デコーダ２１０（図５）によって生成さ
れたＬＤＸＣＴＲ信号に応答してＣＲＳＥ＿ＶＥＲＮ＜５：０＞ワードをプリロ
ードされたカウンタ５５０を含む。カウンタ５５０はまた、デコーダ２１０によ
って生成されたＳＴＡＲＴ信号を受け取る。ＳＴＡＲＴ信号は、カウンタ５５０
にデクリメントを開始させる。しかし、カウンタ５５０はインクリメントカウン
タであり得ることも理解される。ＥＸＳＥＬ入力がハイである場合にのみ、カウ
ンタ５５０はＣＬＫおよびＣＬＫ９０信号に応答してデクリメントされ得る。カ
ウンタ５５０がデクリメントを開始する場合は常に、カウンタ５５０は、短い、
アクティブでローのＳＴＡＲＴ＿ＥＮ*信号を生成する。カウンタの出力は、６ ビットワードＣＮＴ＜５：０＞である。以下でより詳細に説明するように、カウ
ンタ５５０の最終カウントに達した場合、カウンタのゼロ最終カウントは、スタ
ートコマンド生成器５６０によってデコードされて、アクティブでローのＣＮＴ
ＨＡＬＴ*信号を生成する。ＣＮＴＨＡＬＴ*信号は、カウンタ５５０にデクリメ
ントを停止させ、以下で説明する他の機能を実行させる。カウンタ５５０のＣＮ
Ｔ＜５：０＞出力がデコードされて、メモリデバイスの他の部分によってさまざ
まなコマンド信号を生成する。
【００７２】 図１５を参照して上で説明したように、コマンドユニット５００の各々はまた
、コマンドユニット５００の各々からのＥＸＢＵＳＹ信号に応答してそれぞれの
ＥＸＳＥＬ信号を生成するそれぞれのコマンドユニットセレクタ５０２を含む。
ＥＸＢＵＳＹ信号は、フリップフロップを形成するように接続された１対のＮＡ
ＮＤゲート５６２および５６４によって生成される。ＮＡＮＤゲート５６４の出
力は、２つのインバータ５６６および５６８を介して結合されて、インバータ５
６８の出力においてＥＸＢＵＳＹ信号を生成する。カウンタ５５０がデクリメン
トを開始する場合、ＮＡＮＤゲート５６２および５６４によって形成されたフリ
ップフロップは、ＳＴＡＲＴ＿ＥＮ*パルスによってアクティブでハイのＥＸＢ ＵＳＹ信号を生成するように設定される。したがってカウンタ５５０がデクリメ
ントされる場合、アクティブでハイのＥＸＢＵＳＹ信号が、カウンタ５５０がビ
ジーにデクリメントしていないことを示す。ＮＡＮＤゲート５６２および５６４
によって形成されたフリップフロップは、アクティブでローのＲＥＳＥＴ*信号 によってパワーオン時にリセットされる。ＮＡＮＤゲート５６２および５６４に
よって形成されたフリップフロップはまた、カウンタ５６０がゼロ最終カウント
に達した場合、アクティブでローのＣＮＴＨＡＬＴ*信号によってリセットされ る。上述のように、ＣＮＴＨＡＬＴ*信号はまた、ＥＸＢＵＳＹ信号を終了して 、カウンタ５６０がビジーにデクリメントしていないことを示す。
【００７３】 ＮＡＮＤゲート５６２および５６４によって形成されたフリップフロップが設
定された場合、ＮＡＮＤゲート５６４の出力は、１対のインバータ５７２および
５７４によって反転された遅延回路５７０をトリガして、さまざまなラッチ５８
０、５８２、および５８４に印加された信号をラッチする。ラッチ５８０は、３
状態インバータ５９０を介して結合された後に、列アドレスＣＯＬ＜６：０＞を
含むコマンドワードビットＹ＜３２：２７＞を格納する。同様に、ラッチ５８２
は、マルチプレクサ５９２から受け取られたバンクまたはレジスタアドレスを格
納し、このバンクまたはレジスタアドレスは、３状態インバータ５９４によって
反転された後に、バンクアドレスＢＮＫＲＥＧ＜２：０＞として出力される。バ
ンクアドレスはＹ＜１５：１３＞であり、メモリアクセスについて、８個のメモ
リバンクから１つのメモリバンクを選択するのに使用される。マルチプレクサ５
９２は、Ｙ＜１２＞コマンドワードビットの状態に応じて、Ｙ＜１５：１３＞ま
たはＹ＜１９：１７＞のいずれかをバンクアドレスＢＮＫＲＥＧ＜２：０＞とし
て選択する。最終的に、コマンドワードビットＹ＜１１：７＞がラッチ５８４に
格納されて、ラッチされたコマンドワードＣＭＤＬＡＴ*＜４：０＞を生成する 。ビット１〜３はＣＭＤＬＡＴ＜４：０＞であり、このＣＭＤＬＡＴ＜４：０＞
が３状態インバータ６００にＣＭＤＬＡＴ*＜３：１＞として印加されて、ＣＭ ＤＬＡＴ＜３：１＞出力を生成する。同様に、ＣＭＤＬＡＴ*ビット＜３，２， ０＞が３状態インバータ６０２に印加されて、ＤＣＭＤ＜３，２，０＞出力を生
成する。３状態バッファ５９０、９５４、および６００は、ＤＲＶＣＭＤ*信号 とＤＲＶＣＭＤ*信号が印加されるインバータ６０８の出力において生成される その補数ＤＲＶＣＭＤとによって、アクティブおよび高インピーダンス状態の間
で切り換えられる。ＤＲＶＣＭＤ*信号は、以下で説明するように、開始コマン ド生成器５６０によって生成される。同様に、３状態インバータ６０２は、ＳＴ
ＡＲＴＤＣＬＫ信号とＤＲＶＣＭＤ信号が印加されるインバータ６１０の出力に
おいて生成されるその補数ＳＴＡＲＴＤＣＬＫ*とによって、アクティブおよび 高インピーダンス状態の間で切り換えられる。
【００７４】 ＥＸＢＵＳＹ信号がインアクティブでローへと遷移する場合、インバータ５６
６の出力におけるローからハイへの遷移が、パルス生成器６２０をトリガして、
インバータ６２２の出力においてパルスを生成させる。インバータ６２２の出力
におけるパルスは、１対のＮＡＮＤゲート６２４および６２６によって形成され
たフリップフロップを設定する。その結果、アクティブでハイのＥＸＰＲＥＰ信
号が、上で説明した様態で使用されるＮＡＮＤゲート６２４の出力において生成
される。ＮＡＮＤゲート６２４および６２６によって形成されたフリップフロッ
プは、アクティブでローのＲＥＳＥＴ*信号またはカウンタ５５０によって生成 されたアクティブでローのＥＸＡＣＴ*信号のいずれかによってリセットされる 。
【００７５】 カウンタ５５０の動作を制御するＥＸＢＵＳＹ＜７：０＞信号に応答してＥＸ
ＳＥＬ＜７：０＞信号を生成するコマンドユニットセレクタ５０２（図１５）を
、図１８に示す。上述のように、コマンドユニットセレクタ５０２は、コマンド
ユニット５００の各々からのそれぞれのＢＵＳＹ信号を調べて、それぞれのＥＸ
ＳＥＬ信号を生成して、コマンドユニット５００の各々へのコマンドワードの格
納を制御する。その結果、コマンドユニットセレクタ５０２は、１つのコマンド
ワードが１を超える個数のコマンドユニット５００に格納されるのを防ぎ、そし
て、コマンドワードが、先に格納されたコマンドワードに早まって上書きされる
のを防ぐ。上でも述べたように、コマンドユニットセレクタ５０２は、コマンド
ユニットの各々およびそれらのそれぞれのＥＸＢＵＳＹ信号を階層状に構成する
ことにより、これらの機能を実行する。
【００７６】 コマンドユニットセレクタ５０２は、ラッチ制御回路７２０によって動作され
る各コマンドユニット５００ａ〜５００ｈに対応するそれぞれのラッチ７４０を
含む。インバータ７２２の出力がハイになり、且つ、インバータ７２４の出力が
ローになる場合、ラッチ７１０の各々は、ぞれぞれのＥＸＢＵＳＹ信号を格納す
る。ＮＯＲゲート７２６および７２８によって形成されたフリップフロップが、
パルス生成器７３０によって生成されたパルスにより設定される場合は常に、こ
の状態が起こる。パルス生成器７３０は、その入力においてＦ＜２＞信号を受け
取るインバータ７３２の出力における負への遷移によってトリガされる。Ｆ＜２
＞信号は、フラッグ信号がシフトレジスタ回路２４６によって受け取られた後に
、第３のＣＬＫ信号上で、シフトレジスタ回路２４６（図５）によって生成され
る。したがって、Ｆ＜２＞信号が生成される場合、ＥＸＢＵＳＹ信号は、それぞ
れのラッチ７１０に格納される。ＮＯＲゲート７２６および７２８によって形成
されたフリップフロップは、インバータ７３６を介して結合された負へと遷移す
るパワーオンリセット信号ＲＥＳＥＴ*、または、Ｆ＜２＞信号の１クロック期 間の後に、Ｆ＜４＞信号に応答して発生するパルス生成器７３８からのパルスの
いずれかによってリセットされる。したがって、ＥＸＳＥＬ＜７：０＞信号は、
Ｆ＜３＞信号がアクティブである間、つまり、Ｆ＜２＞信号のハイへの変化とＦ
＜４＞信号のハイへの変化との間は安定している。この期間に、利用可能なコマ
ンドユニット５００が選択され、コマンドワードをロードされ、そして、イネー
ブルされる。Ｆ＜４＞がハイになる場合、選択されたコマンドユニット５００の
ＥＸＳＥＬ出力はハイになって、選択されたコマンドユニットがビジーであるこ
とを示す。要約すると、コマンドユニット５００のビジー状態はＦ＜２＞におい
てフリーズされ、利用可能なコマンドユニット５００が選択され、ロードされ、
そして、Ｆ＜３＞においてイネーブルされて、Ｆ＜４＞において、選択されたコ
マンドユニットのビジー状態が示される。
【００７７】 コマンドユニットセレクタ５０２の残りの部分は、上述のように、それぞれの
コマンドユニット７２０からのＥＸＢＵＳＹ信号を階層状に構成する論理回路７
４０を含む。ＥＸＢＵＳＹ＜０＞信号は最も高い階層を有し、それに対して、Ｅ
ＸＢＵＳＹ＜７＞信号は最も低い階層を有する。換言すると、ＥＸＳＥＬ＜０＞
信号を受け取るコマンドユニット５００は、他のいずれかのコマンドユニット５
００より前にコマンドワードを格納し、ＥＸＳＥＬ＜７＞信号を受け取るコマン
ドユニットは、他のコマンドユニット５００の全てがコマンドワードを格納する
まで、コマンドワードを格納しない。ＥＸＳＥＬ＜０＞出力を生成する論理回路
７４０は、３つのインバータ７４６、７４８、および７５０を含む。他の全ての
ＥＸＳＥＬ信号を生成する論理回路は、ＮＯＲゲート７５２および１対のインバ
ータ７５４および７５６を含む。インバータ７６０は、以下で説明する理由から
、それぞれのラッチ回路７１０の出力を、より低い階層を有するＮＯＲゲート７
５２に結合する。
【００７８】 インアクティブでローのＥＸＢＵＳＹ＜０＞信号がラッチ７１０ａに格納され
る場合は常に、アクティブでハイのＥＸＳＥＬ＜０＞信号が生成されることは、
図１８から明らかである。したがって、ＥＸＢＵＳＹ＜０＞信号を生成するコマ
ンドユニット５００ａがカウントを行うのにビジーでない場合、ハイのＥＸＳＥ
Ｌ＜０＞信号が生成されて、コマンドユニット５００ａにコマンドワードを格納
させる。インバータ７４６の出力は、ＮＯＲゲート７５２に結合されて、それぞ
れのビジー入力信号ＥＸＢＵＳＹ＜７：１＞がインアクティブでローである場合
であっても、ＥＸＳＥＬ＜７：１＞信号がアクティブになるのを防ぐ。より詳細
には、ラッチ７１０ａの出力におけるローのＥＸＢＵＳＹ＜０＞信号が、インバ
ータ７４６の出力をハイにする。インバータ７４６の出力におけるハイは、それ
が結合されるＮＯＲゲート７５２をディスエーブルすることにより、ＥＸＳＥＬ
＜２：１＞信号がハイになるのを防ぐ。インバータ７４６の出力は、インバータ
７４６の出力におけるハイがＮＡＮＤゲート７７０にハイを出力させるように、
インバータ７６０を介してＮＡＮＤゲート７７０に結合される。ＮＡＮＤゲート
７７０の出力におけるハイは、ＥＸＳＥＬ＜７：３＞信号について、残りのＮＯ
Ｒゲート７５２をディスエーブルする。したがって、ＥＸＢＵＳＹ＜０＞信号が
ローである場合は常に、アクティブでハイのＥＸＳＥＬ＜０＞信号が生成され、
ＥＸＳＥＬ＜７：１＞信号が強制的にインアクティブでローにされる。
【００７９】 ＥＸＢＵＳＹ＜０＞信号がアクティブでハイである場合、インバータ７４６は
、ローを出力する。インバータ７４６の出力におけるローは、直接またはＮＡＮ
Ｄゲート７７０を介してのいずれかにより、ＮＯＲゲート７５２の全てをイネー
ブルする。しかし、アクティブでハイのＥＸＳＥＬ＜Ｎ＞信号は、階層内のより
高いＥＸＢＵＳＹ＜Ｎ＋１＞信号がアクティブでハイである場合にのみ、インア
クティブでローのＥＸＢＵＳＹ＜Ｎ＞信号に応答して生成され得る。例えば、Ｅ
ＸＢＵＳＹ＜４＞信号がインアクティブでローである場合、アクティブなハイの
ＥＸＳＥＬ＜４＞信号は、ＥＸＢＵＳＹ＜４＞信号を生成するＮＡＮＤゲート７
５２がイネーブルされる場合にのみ生成される。ラッチＥＸＢＵＳＹ＜３＞信号
がアクティブでハイであり、ＮＡＮＤゲート７７０の出力がローである場合にの
み、ＥＸＢＵＳＹ＜２：０＞信号がアクティブでハイであることに応答して、Ｎ
ＡＮＤゲート７５２がイネーブルされる。ＥＸＳＥＬ＜４＞信号がインアクティ
ブなローのＥＸＢＵＳＹ＜４＞信号から生成される場合、そのラッチ４１０ｅの
出力におけるハイがインバータ７６０を介して結合されて、より低い階層を有す
るＮＡＮＤゲート７５２の全てをディスエーブルする。この様態で、コマンドユ
ニットセレクタ５０２は、各コマンドワードが唯一のコマンドユニット５００に
格納されること、および、それぞれのＥＸＢＵＳＹ信号がインアクティブでロー
になるまでに、格納されたコマンドをコマンドワードが上書きしないことを確保
する。上述のように、コマンドユニット５００についてのＥＸＢＵＳＹ信号は、
カウンタ５５０が最終カウントへとデクリメントされた場合、ＣＮＴＨＡＬＴ* 信号に応答して、インアクティブでローになる。
【００８０】 ＥＸＢＵＳＹ信号およびＥＸＳＥＬ信号のループする性質（つまり、ＥＸＳＥ
Ｌ信号がＥＸＢＵＳＹ信号を制御し、ＥＸＢＵＳＹ信号がＥＸＳＥＬ信号を制御
すること等）により、ＥＸＳＥＬ信号が生成される時間を制御することが重要に
なる。基本的に、Ｆ＜２＞信号が生成される場合、タイミング回路７２０がＥＸ
ＢＵＳＹ信号の状態をフリーズする。Ｆ＜２＞信号のすぐ後に、Ｆ＜３＞信号が
生成され、この間に、コマンドユニットセレクタ５０２からのＥＸＳＥＬ出力の
１つがアクティブでハイになり、コマンドユニット５００をロードして、そして
イネーブルする。上述のように、Ｆ＜４＞におけるＣＬＫ信号の次の遷移におい
て、ＳＴＡＲＴ信号が生成されて、カウンタ５５０にデクリメントを開始させる
。Ｆ＜４＞信号はまた、ＮＯＲゲート７２６および７２８によって形成されたフ
リップフロップをリセットすることにより、ラッチ７２０をアンフリーズする。
その結果、信号の非常駐性が原因で、２つのコマンドユニット５００が、同じコ
マンドワードを格納する、または、コマンドワードを別のコマンドワードに上書
きするという競合状態が防がれる。
【００８１】 カウンタ５５０の構造および動作を、図１９を参照して説明する。カウンタ５
５０は、上述のように制御回路２０５（図５）によって生成されたクロック信号
ＣＬＫ０、ＣＬＫ０*、ＣＬＫ１、ＣＬＫ１*に応答して、初めのプリロードされ
たカウントから０へとデクリメントを行う６段直交カウンタ（６−ｓｔａｇｅ
ｑｕａｄｒａｔｕｒｅ ｃｏｕｎｔｅｒ）である。しかし、本明細書中で説明す
る原理は、段数のより多いまたはより少ないカウンタ、および、（デクリメント
カウンタとは異なる）インクリメントカウンタに同様に適用可能である。
【００８２】 カウンタ５５０は６個のレジスタ８００ａ〜８００ｆを含み、これらレジスタ
８００ａ〜８００ｆの各々が、カウントＣＮＴ＜５：０＞の６つのビットのうち
のそれぞれ１つを提供する。これらレジスタの各々は、各クロック期間中に起こ
るクロック信号ＣＬＫ０、ＣＬＫ０*、ＣＬＫ１、およびＣＬＫ１*の所定の組み
合わせに応答して、その入力の補数である信号を出力する。これらの特性を有す
るレジスタは従来のものであり、したがって詳細には説明しない。
【００８３】 一連のレジスタによって形成される従来のカウンタにおいて、各レジスタは、
直前のレジスタの遷移に応答する。各レジスタが遷移し得る前に、先行するレジ
スタの全てが順に遷移する必要がある。例えば、第３最下位ビットの遷移につい
て、最下位ビットがまず遷移して第２最下位ビットを遷移させ、この第２最下位
ビットが第３最下位ビットを遷移させる。最下位ビットの遷移は、レジスタを介
して「リップル」して、最上位ビットを遷移させる必要があることを、当業者は
理解する。各レジスタは遅延を強制する（ｉｍｐｏｓｅ）ので、カウンタ内の第
３最下位ビットは２つ前のレジスタの遅延によって遅延される。
【００８４】 従来のカウンタとは異なり、第１のレジスタ８００ａを除く、カウンタ５００
内のレジスタ８００ｂ〜８００ｆの各々は、その出力をそれぞれの論理回路８０
４ｂ〜８０４ｆを介して、連続するレジスタ８００ｂ〜８００ｆに供給する。そ
の後、各論理回路８０４ｂ〜８０４ｆは、先行する全ビットが「０」である時を
判定し、その対応するレジスタ８００ｂ〜８００ｆを、次のクロックサイクルの
間遷移するようにイネーブルする。先行するビットが任意の仲裁（ｉｎｔｅｒｃ
ｅｄｉｎｇ）レジスタ８００ｂ〜８００ｆをバイパスするので、信号の遷移が、
各レジスタ８００ｂ〜８００ｆを介して順にリップルする必要はない。
【００８５】 さらに図１９を参照すると、レジスタ８００ａ〜８００ｂは、インバータ８１
０の出力において電力を受け取り、また、インバータ８１２の出力において接地
電位を受け取る。インバータ８１０は、１対のインバータ８１４および８１６に
よって形成されたラッチによって駆動される。インバータ８１２および８１４は
、ＮＭＯＳトランジスタ８２０のドレインに結合される。ＮＭＯＳトランジスタ
８２０のゲートは、ＮＡＮＤゲート８２４の全出力およびＣＮＴＨＡＬＴ*信号 を受け取るＮＡＮＤゲート８２２によって駆動される。カウンタ５５０がイネー
ブルされてカウントを行う場合は常に、ＣＮＴＨＡＬＴ*信号はハイであり、し たがってＮＡＮＤゲート８２２をイネーブルする。ＮＡＮＤゲート８２４がアク
ティブでローのＥＸＢＵＳＹ*信号を検出する場合、ＮＡＮＤゲート８２４はハ イを出力し、このハイがＮＡＮＤゲート８２２にローを出力させ、そのことによ
り、トランジスタ８２０がオフされる。カウンタ５５０をイネーブルするのに先
立って、インバータ８１０の出力はローであり、そのことにより、インバータ８
３０にハイを出力させ、このハイがＮＡＮＤゲート８３２をイネーブルする。こ
のとき、ＥＸＰＲＥＰ信号もハイであるので、ＮＡＮＤゲート８３２はローを出
力し、このローがＰＭＯＳトランジスタ８３４をオンする。したがって、ＳＴＡ
ＲＴがハイになる場合、インバータ８１０の出力はハイになって、レジスタ８０
０ａ〜８００ｆに電力を供給する。ＳＴＡＲＴ信号はまた、インバータ８１２の
出力にローを出力させ、そのことにより、レジスタ８００ａ〜８００ｆの接地端
子をグランドに結合する。したがって、インバータ８１６は、インバータ８１４
とラッチを形成しているために、ハイを出力し続けるので、インバータ８１２お
よび８１４の入力はハイのままである。したがって、レジスタ８００ａ〜８００
ｆは、ＥＸＢＵＳＹ*信号がアクティブでローである限り、ＳＴＡＲＴ信号に応 答して、電力およびグランドに結合される。
【００８６】 ＥＸＢＵＳＹ*信号がハイになる場合、ＮＡＮＤゲート８２４はローを出力し 、そのことにより、ＮＡＮＤゲート８２２にハイを出力させる。ＮＡＮＤゲート
８２２の出力におけるハイがトランジスタ８２０をオンし、そのことにより、イ
ンバータ８１２および８１４への入力をローに引き下げる。その後、インバータ
８１０の出力はローになって、レジスタ８００ａ〜８００ｆから電力を除去し、
そして、インバータ８１２の出力がハイになって、レジスタ８００ａ〜８００ｆ
から接地電位を除去する。ＯＮトランジスタ８２０によって生成されたローは、
ＮＡＮＤゲート８２４にフィードバックされ、このＮＡＮＤゲート８２４がハイ
を出力して、ＮＡＮＤゲート８２２にローを出力させる。その後、トランジスタ
８２０はオフになる。しかし、ラッチされたインバータ８１６がローを出力し続
けるので、インバータ８１２および８１４への入力はローのままである。トラン
ジスタ８２０をオンするＮＡＮＤゲート８２２の出力におけるハイはまた、トラ
ンジスタ８４０をオンする。その結果、インバータ８３０の入力はローに引き下
げられ、そのことにより、インバータ８３０は、ＮＡＮＤゲート８３２にハイを
印加する。その後、ＮＡＮＤゲート８３２はローを出力して、ＰＭＯＳトランジ
スタ８３４をオンする。
【００８７】 カウンタ５５０の最終カウントに達したのに応答してＣＮＴＨＡＬＴ*信号が アクティブでローになる場合、レジスタ８００ａ〜８００ｆは電力およびグラン
ドから切断される。ＣＮＴＨＡＬＴ*信号がローになる場合、この信号は、ＮＡ ＮＤゲート８２２の出力にハイを出力させ、そのことにより、トランジスタ８２
０をオンし、そして、上述のように、インバータ８１２および８１４への入力を
ローに引き下げる。ローのＣＮＴＨＡＬＴ*信号はまた、ＰＭＯＳトランジスタ ８４４をオンして、インバータ８１０への入力をハイに引き上げ、そのことによ
り、インバータ８１０にローを出力させる。
【００８８】 上述のように、カウンタ５５０は、そのカウントの開始に先立って、粗調整遊
標ワード（ｃｏａｒｓｅ ｖｅｒｎｉｅｒ ｗｏｒｄ）ＣＲＳＥ＿ＶＥＲＮ＜５
：０＞に対応する値にプリロードされる。粗調整遊標ワードＣＲＳＥ＿ＶＥＲＮ
＜５：０＞の各ビットは、それぞれのインバータ８５０ａ〜８５０ｆを介して、
それぞれのパスゲート８５２ａ〜８５２ｆに印加される。マルチプレクサ８５２
ａ〜８５２ｆは、インバータ８５６の出力におけるハイ、およびパルス生成器８
６０からのパルスに応答して発生するインバータ８５８の出力におけるローによ
ってイネーブルされる。パルス生成器８６０は、ＮＡＮＤゲート８６２の出力に
おけるローによってトリガされることに応答して、パルスを生成する。ＮＡＮＤ
ゲート８６２がハイのＥＸＳＥＬ信号によってイネーブルされる場合は常に、Ｎ
ＡＮＤゲート８６２は、ＬＤＥＸＣＮＴＲパルスに応答してパルス生成器８６０
をトリガする。上述のように、ＥＸＳＥＬ信号がハイであり、カウンタ５５０を
イネーブルする。したがって、カウンタ５５０がＥＸＳＥＬ信号によってイネー
ブルされる場合、レジスタ８００ａ〜８００ｆは、粗調整遊標ワードＣＲＳＥ＿
ＶＥＲＮ＜５：０＞でプリロードされる。粗調整遊標ワードＣＲＳＥ＿ＶＥＲＮ
＜５：０＞は、本明細書中で参考として援用する米国特許出願番号第*号に記載 された他の回路によって生成される。
【００８９】 上でも述べたように、レジスタ８００ｂ〜８００ｆは、それぞれの論理回路８
０４ｂ〜８０４ｆを介して結合された入力を受け取る。最下位ビットＣＮＴ＜０
＞を生成する第１のレジスタ８００ａは、その入力を、レジスタ８００ａの出力
から受け取る。したがって、レジスタ８００ａの出力は、各クロック期間をトグ
ルする。論理回路８０４ｂは、１対のＮＯＲゲート８７０および８７２を含む。
レジスタ８００ｂの出力は、インバータ８７４を介してＮＯＲゲート８７２の入
力へと直接に印加されるように、ＮＯＲゲート８７０に印加される。したがって
、ＮＯＲゲート８７０および８７２は、レジスタ８００ｂの出力によって交互に
イネーブルされる。その結果、レジスタ８００ａの出力において生成されたロー
は、ＮＯＲゲート８７０およびＮＯＲゲート８７２を介して交互に結合される。
レジスタ８００ａの出力におけるローは、ハイとして、レジスタ８００ｂのＡ入
力に結合され、それに対して、レジスタ８００ａの出力におけるローは、ローと
して、インバータ８７６を介してレジスタ８００ｂのＡ*入力に結合される。そ の結果、レジスタ８００ｂは、レジスタ８００ｂの出力において生成された各ロ
ーでトグルされる。
【００９０】 論理回路８０４ｃは、ＮＯＲゲート８７０および８７２が全ての前のレジスタ
、つまりレジスタ８００ａおよび８００ｂ、からの出力を受け取ることを除いて
は、論理回路８０４ｂと基本的に同じ様態で動作する。その結果、レジスタ８０
０ａの出力におけるハイからローへの遷移は、レジスタ８００ｃに達する前に、
レジスタ８００ｂを介して結合される必要はない。
【００９１】 論理回路８０４ｄ〜８０４ｆは、直前のレジスタおよびアップストリームのレ
ジスタからの出力を結合するＮＯＲゲート８８０およびインバータ８８２を含む
ことを除いては、論理回路８０４ｂおよび８０４ｃと基本的に同じ様態で動作す
る。
【００９２】 開始コマンド生成器５６０（図１７）を、図２０により詳細に示す。開始コマ
ンド生成器５６０の基本機能は、クロック信号ＣＬＫおよびＣＬＫ９０の周波数
に基づく適切な時間に、さまざまなコマンド、つまりＣＮＴＨＡＬＴ*、ＤＲＶ ＣＭＤ*、およびＳＴＡＲＴＣＭＤ、を生成することである。これらのコマンド のタイミングは、クロック速度の関数である。例えば、より高いクロック速度で
より早くコマンドが生成されて、より多くのクロックサイクルでコマンドバッフ
ァを含むメモリデバイスが、コマンドに対応するさまざまな動作を完了すること
を可能にする。図１９を参照して上で説明したように、カウンタ５５０の「００
００００」最終カウントに達した場合、ＣＮＴＨＡＬＴ*信号は、クロック５５ ０がデクリメントし続けるのを防ぐ。ＤＲＶＣＭＤ*信号が使用されて、開始コ マンド生成器５６０を含むコマンドユニット５００（図１７）内のコマンドを生
成し、そして、ＳＴＡＲＴＣＭＤ信号が使用されて、以下に述べるように列コマ
ンドが開始される。
【００９３】 カウンタ５５０の「００００００」最終カウントは、カウントＣＮＴ＜３：０
＞の第４最下位ビットの補数を受け取る複数の入力ＡＮＤゲート９００によって
検出される。それぞれのインバータ（全体を９０２に示す）にＣＮＴ＜３：０＞
を印加することにより、ＣＮＴ＜３：０＞の補数が生成される。ＡＮＤゲート９
００はまた、インバータ９０８の出力を受け取る。インバータ９０８の出力は、
インバータ９１２の出力がローである場合には常にハイである。ＮＯＲゲート９
１０に入力されるＣＮＴ＜４＞およびＣＮＴ＜５＞が共にローである場合は常に
、インバータ９１２の出力はローである。したがって、ＣＮＴ＜５：０＞が全て
ローである場合、ＮＯＲゲート９００への入力の全てがハイである。その後、Ａ
ＮＤゲート９００は、ＥＸＡＣＴ*がアクティブでローである場合に常にインバ ータ９０６の出力におけるハイによってイネーブルされる限り、ハイを生成する
。カウンタ９５０の最終カウントに達した場合、ＡＮＤゲート９００は、ＮＡＮ
Ｄゲート９０４によって検出されるハイを出力する。ＮＡＮＤゲート９０４は、
通常、開始コマンド生成器５６０に対応するカウンタ５５０がデクリメントされ
る場合には、ハイのＥＸＢＵＳＹ信号によってイネーブルされる。したがって、
最終カウントに達した場合、ＣＮＴＨＡＬＴ*信号はアクティブでローになる。
【００９４】 図２０に示す開始コマンド生成器５６０の残りは、クロック周波数に基づく適
切な時間に、ＤＲＶＣＭＤ*およびＳＴＡＲＴＣＯＭＤ信号を生成する。その後 、開始コマンド生成器５６０は、コマンドが以下で説明するダウンストリームの
回路によって受け取られたことを承認するＣＭＤＡＣＫ信号を待つ。
【００９５】 ＳＴＡＲＴＣＭＤ信号がハイになる場合は常に、インバータ９２０の出力にお
けるＤＲＶＣＭＤ*信号はローになる。インバータ９２２の出力におけるＳＴＡ ＲＴＣＭＤ信号は、６個のＮＭＯＳトランジスタ９２４〜９３４のいずれか１つ
がオンされることによってその入力がローに引き下げられた場合には常に、ハイ
になる。その後、インバータ９２２の出力におけるハイは、インバータ９３８に
よってラッチされる。したがって、ＤＲＶＣＭＤ*およびＳＴＡＲＴＣＭＤ信号 は、トランジスタ９２４〜９３４のいずれか１つがオンされるのに応答して生成
される。
【００９６】 ＮＭＯＳトランジスタ９２４は、ＡＮＤゲート９４０の出力がハイになるのに
応答してオンする。ＡＮＤゲート９４０は、カウンタ５５０の４個の最下位ビッ
トＣＮＴ＜３：０＞を受け取る。ここで、４個の最下位ビットＣＮＴ＜３：０＞
のうち２つの最下位ビットＣＮＴ＜１：０＞は、インバータ９４２および９４４
によって反転される。ＡＮＤゲート９４０はまた、インバータ９０８の出力を受
け取る。以下で説明するように、インバータ９０８の出力は、ＣＮＴ＜５：４＞
の両方がハイである場合は常にハイである。したがって、ＡＮＤゲート９４０は
、カウンタ５５０の「００１１００」カウント、つまりカウント１２、をデコー
ドする。ＡＮＤゲート９４０は、ＮＡＮＤゲート９４８への全ての入力がハイで
ある場合に常に、ＮＡＮＤゲート９４８の出力がローになることによってイネー
ブルされる。ＮＡＮＤゲート９４８は、通常、インバータ９５０の出力における
ハイを受け取る。というのは、ＣＭＤＡＣＫ信号は、通常、上述のように、開始
コマンド生成器５６０によって開始されたコマンドがダウンストリームの回路に
よって承認されるまではローであるためである。ＮＡＮＤゲート９４８はまた、
ＷＲＩＴＥ*信号を受け取る。ＷＲＩＴＥ*信号は、読み出し動作の間、インアク
ティブでハイである。ＮＡＮＤゲート９４８はまた、１対のＮＡＮＤゲート９５
４および９５６によって形成されたフリップフロップの出力を受け取る。フリッ
プフロップは、まず、カウンタ５５０がデクリメントを開始する前はローである
ＥＸＢＵＳＹによって設定される。このフリップフロップは、インバータ９５８
の出力におけるローに応答してリセットされる。ここで、インバータ９５８の出
力は、ＮＯＲゲート９６０がローのＤＲＶＣＭＤ*によってイネーブルされ、且 つ、ＣＭＤＡＣＫがアクティブでハイになる場合、ローになる。最後に、ＮＡＮ
Ｄゲート９４８は、４００ＭＨｚのクロック周波数を示すＭＢＰＳ４００信号を
受け取る。したがってトランジスタ９２４は、４００ＭＨｚのクロック周波数で
の読み出し動作の間に、カウンタ５５０のカウント１２においてオンする。
【００９７】 同様に、トランジスタ９２６は、ＡＮＤゲート９７０からのハイに応答してオ
ンする。このことは、ＡＮＤゲート９７０は、６００ＭＨｚのクロック周波数で
の読み出し動作の間に、「００１１１０」のカウントＣＮＴ＜５：０＞、つまり
カウンタ５５０のカウント１４、をデコードする場合に起こる。トランジスタ９
２８は、ＡＮＤゲート９７２の出力におけるハイに応答してオンする。ＡＮＤゲ
ート９７２は、ＣＮＴ＜０＞、ＣＮＴ＜３：１＞の補数、およびＮＯＲゲート９
７４の出力を受け取る。ＮＯＲゲート９７４は、インバータ９７６を介して、Ｃ
ＮＴ＜５＞およびＣＮＴ＜４＞の補数を受け取る。したがって、ＮＯＲゲート９
７４の出力は、ＣＮＴ＜５：４＞が「０１」の場合にハイになる。したがって、
ＡＮＤゲート９７２は、８００ＭＨｚのクロック周波数での読み出し動作の間に
、「０１０００１」のカウントＣＮＴ＜５：０＞、つまりカウンタ５５０のカウ
ント１７、をデコードする。したがって、ＳＴＡＲＴＣＭＤは、ＭＢＰＳ信号に
よって指定されたクロック速度に対応する時間における読み出し動作の間にハイ
になることが理解され得る。ここで、クロック速度が上がると、ＳＴＡＲＴＣＭ
Ｄ信号はカウントダウン内のより早い段階で生成され、クロック速度が下がると
、ＳＴＡＲＴＣＭＤ信号はカウントダウン内のより遅い段階で生成される。より
早いクロック速度でより早くＳＴＡＲＴＣＭＤを生成することにより、メモリデ
バイスは、処理コマンドに割り当てられる時間がクロック速度に関わらず比較的
均一になるように、より多くのクロックサイクルでコマンドに応答する。
【００９８】 開始コマンド生成器５６０は、回路９８０内のＡＮＤゲートがＷＲＩＴＥ*で はなくインバータ９８２の出力におけるＷＲＩＴＥ*の補数を受け取る点、およ び、それらがＣＮＴ＜５：０＞の異なるカウントをデコードする点を除いて、構
造的且つ機能的に上述の回路と同一のさらなる回路を含む。したがって、簡潔さ
のために、このさらなる回路は、詳細に説明しない。ＡＮＤゲートはＷＲＩＴＥ * のハイである補数によってイネーブルされるので、回路９８０内のＡＮＤゲー トは、それぞれのクロック速度に対応するクロックのカウントにおいてＳＴＡＲ
ＴＣＭＤ信号を生成させる。詳細には、書き込み動作の間、ＳＴＡＲＴＣＭＤ信
号は、４００ＭＨｚのクロック周波数についてカウンタ５５０のカウント５にお
いて、６００ＭＨｚのクロック周波数についてカウンタ５５０のカウント７にお
いて、そして、８００ＭＨｚのクロック周波数についてカウンタ５５０のカウン
ト１０において生成される。読み出し動作は書き込み動作よりも多くの時間を要
求し、そのことにより、読み出し動作についてのＳＴＡＲＴＣＭＤ信号がより早
く、つまりより高いカウントで、生成されることを要求するので、書き込み動作
についての５、７、および１０のこれらのカウントは、読み出し動作についての
カウント１２、１４、および１７よりも後に起こる。
【００９９】 図１５の列コマンドユニット２２８内の列コマンドプロセッサ５０８を、図２
１に詳細に示す。上述のように、列コマンドプロセッサ５０８の機能は、クロッ
ク速度信号ＭＢＰＳ４００〜ＭＢＰＳ８００によって示されるクロック速度に対
応する時間において多くのコマンドを生成することである。列コマンドプロセッ
サ５０８の動作は、ＳＴＡＲＴＣＯＬ*信号がアクティブでローになることによ り開始される。図１６を参照して上で説明したように、ＳＴＡＲＴＣＯＬ*信号 は、８個のＳＴＡＲＴＣＭＤ＜８：０＞信号のいずれかがハイになる場合は常に
、論理回路５２０によって生成される。ＳＴＡＲＴＣＯＬ*のハイからローへの 遷移は、ＳＴＡＲＴＣＯＬ*がローになる前にローを出力するＮＯＲゲート１０ ００によって検出される。ＮＯＲゲート１０００の出力におけるこのローが、制
御回路１００２をディスエーブルする。制御回路１００２は、ＮＯＲゲート１０
００の出力によってイネーブルされる点を除いては、図１０に示す格納レジスタ
２０６内で使用される制御回路３００と基本的に同じである。したがって、簡潔
さのために、制御回路１００２の詳細な説明は繰り返さない。基本的に、制御回
路１００２は、ＮＯＲゲート１０００の出力がハイになることによりイネーブル
された後で、クロック信号ＣＬＫの立ち上がりおよび立ち下がりエッジ上でパル
スを出力する。その結果、ＳＴＡＲＴＣＯＬ*がローになる場合、制御回路１０ ０２は正へと遷移するパルスを、ＮＯＲゲート１０００の他の入力に出力する。
この正へと遷移するパルスはＮＯＲゲート１０００をすぐにディスエーブルする
。したがってＮＯＲゲート１０００は、ＳＴＡＲＴＣＯＬ*がローになるのに応 答して、クロック信号ＣＬＫの１つの遷移のみについて、ハイまたは論理「１」
信号を生成する。
【０１００】 制御回路１００２によって生成された正へと遷移するパルスは、コマンド承認
信号ＣＭＤＡＣＫを生成する。図２０を参照して上で説明したように、ＣＭＤＡ
ＣＫ信号は、開始コマンド生成器５６０に対して、ＳＴＡＴＣＭＤ信号の結果が
ダウンストリームの列コマンドプロセッサ５０８によって受け取られ、そして処
理されたことを承認するために使用される。
【０１０１】 ＮＯＲゲート１０００における論理「１」はまた、３個の４ビットシフトレジ
スタ１０１０、１０１２、および１０１４に印加される。シフトレジスタ１０１
０〜１０１４は、図５に示したクロック回路２３５と同一のクロック回路１０１
８によってクロックされる。やはり簡潔さのために、クロック回路１０１８の詳
細な説明は繰り返さない。しかし、ＣＬＫの各遷移において、つまり、ＣＬＫの
各立ち上がりおよび立ち下がりエッジ上で、クロック回路１０１８がシフトレジ
スタ１０１０〜１０１４をクロックすることを思い出されたい。論理「１」信号
がシフトレジスタ１０１０〜１０１４を介してシフトされると、１２個の列コマ
ンド信号ＣＯＬＣＭＤ＜１９：８＞の各々が、ＣＭＤＣＯＬ＜１９＞からＣＭＤ
ＣＯＬ＜８＞へと連続してハイになる。以下で説明するように、列コマンド信号
ＣＯＬＣＭＤ＜１９：８＞は、列ステートマシンにおいて、さまざまなコマンド
信号のタイミングを制御するために、タイミング信号として使用される。したが
って、動作中、ＳＴＡＲＴＣＯＬ*がローになる場合は常に、これらの列コマン ド信号ＣＯＬＣＭＤ＜１９：８＞が連続して生成される。制御回路１００２は、
ＣＬＫの連続的な遷移において、論理「１」がシフトレジスタ１０１０〜１０１
４にシフトされるのを防ぐ。しかし、１を超える個数の論理「１」が、ＣＬＫの
連続的な遷移においてシフトレジスタ１０１０にシフトされない限り、シフトレ
ジスタ１０１０〜１０１４を介して一度にシフトされ得る。
【０１０２】 ＳＴＡＲＴＣＯＬ*がローになるのに応答して起こる、ＮＯＲゲート１０００ の出力におけるハイからローへの遷移は、パルス生成器１０２０に、正へと遷移
するパルスを出力させる。パルス生成器１０２０は、ＳＴＡＲＴＣＯＬ*がロー になる前にローを出力するＮＡＮＤゲート１０２２を含む。このローは、直接Ｎ
ＡＮＤゲート１０２４に、ならびに、遅延回路１０２６およびインバータ１０２
８を介してＮＡＮＤゲート１０２４に印加される。したがって、ＳＴＡＲＴＣＯ
Ｌ*がローになる前に、ＮＡＮＤゲート１０２４は、インバータ１０２８からハ イを受け取る。ＳＴＡＲＴＣＯＬ*がローになる場合、ＮＡＮＤゲート１０２２ はハイを出力する。しかし、遅延回路１０２６によって生成される遅延のために
、インバータ１０２８は、ローに遷移する前の短期間にハイを出力し続ける。Ｎ
ＡＮＤゲート１０２４への両方の入力がハイである期間の間、ＮＡＮＤゲート１
０２４はローを出力して、ＮＡＮＤゲート１０２２をディスエーブルする。した
がって、インバータ１０３０の出力において、正へと遷移するパルスが生成され
る。
【０１０３】 パルス生成器１０２０の出力でのパルスは、カウンタ１０３８および４つの列
ステートマシン１０４０〜１０４６に印加される。カウンタ１０３８の関数は、
「０」〜「３」まで繰り返し増大し、列ステートマシン１０４０〜１０４６のそ
れぞれを逐次的にイネーブルする、対応するイネーブル信号Ｅ０およびＥ１を生
成する。この目的のために、ＮＯＲゲート１０５０はカウンタ１０３８の「０」
カウントをデコードし、ＮＯＲゲート１０５２およびインバータ１０５４はカウ
ンタ１０３８の「１」カウントをデコードし、ＮＯＲゲート１０５６およびイン
バータ１０５８はカウンタ１０３８の「２」カウントをデコードし、ＮＡＮＤゲ
ート１０５８およびインバータ１０６０はカウンタ１０３８の「３」カウントを
デコードする。以下により詳細に説明するように、ステートマシン１０４０〜１
０４６のそれぞれがイネーブルされるとき、ステートマシン１０４０〜１０４６
は、列コマンド信号ＣＯＬＣＭＤ＜１０：８＞により指定される様々な時刻に、
数々のコマンド信号を生成する。コマンドを生成するのに使用される特定の列コ
マンド信号は、順番に、クロック速度および生成されたコマンドの種類の関数で
ある。
【０１０４】 列コマンドプロセッサ５０８の残りの回路は、適切な時刻にそれぞれの列ステ
ートマシン１０４０〜１０４６により生成されるコマンド信号からそれぞれのコ
マンドを生成する４つのマイクロ動作回路１０７０〜１０７６である。これらの
コマンドは、列コマンドＩＮＣ＿ＣＯＬ、書き込みコマンドＷＲＩＴＥ、開始レ
ジスタコマンドＳＴＡＲＴＲＥＧ、および平衡化Ｉ／ＯコマンドＥＱＩＯである
。ＩＮＣ＿ＣＯＬコマンドは、メモリデバイス内のデータが８列のバーストでア
クセスされるときは常にハイとなる。ＷＲＩＴＥコマンドは、メモリアレイ内の
Ｉ／Ｏ線が、列アドレスにより指示される桁線（ｄｉｇｉｔ ｌｉｎｅｓ）に結
合されるときハイとなる。ＳＴＡＲＴＲＥＧコマンドはハイとなり、読み出し動
作のためのデータ通路をイネーブルする。最後に、ＥＱＩＯは、メモリアレイ内
のＩ／Ｏ線が平衡化されるとき常にハイとなる。
【０１０５】 また、ＩＮＣ＿ＣＯＬコマンドを生成するマイクロ動作回路１０７０はＮＡＮ
Ｄゲート１０８０に信号を印加する。ＮＡＮＤゲート１０８０の入力のいずれか
がローであるときは常に、ＮＡＮＤゲート１０８０は、ＮＭＯＳトランジスタ１
０８２をオンにする。第２のＮＭＯＳトランジスタ１０８４は、インバータ１０
８６の出力がハイであるとき常にオンとなる。これは、ＣＭＤＡＣＫ信号がロー
であるとき常に発生する。この状況下では、インバータ１０８８は、インバータ
１０９０によりラッチされるハイのＳＴＡＲＴＣＭＤ＜８＞信号を出力する。ア
クティブなハイのＳＴＡＲＴＣＭＤ＜８＞信号は、リセット信号ＲＥＳＥＴ*が ローとなりＰＭＯＳトランジスタ１０９２をオンにすることによっても生成され
得る。ＳＴＡＲＴＣＭＤ＜８＞信号は、８列のバーストを伴ってメモリアクセス
が発生するとき生成される。ＳＴＡＲＴＣＭＤ＜８＞信号は、４列の第２のバー
ストの開始において生成され、上述のように用いられる。上記にさらに説明した
ように、ＳＴＡＲＴＣＭＤ＜８＞信号は、承認信号ＣＭＤＡＣＫがハイとなるこ
とにより終了される。
【０１０６】 図２１に示す４つの列ステートマシン１０４０〜１０４６を、図２２により詳
細に示す。図２２には、（図２１のそれぞれの列ステートマシン１０４０〜１０
４６の一部として示す）クローズバンク制御回路１１００、３つのコマンドラッ
チ信号ＣＭＤＬＡＴ＜３：１＞、および駆動信号ＤＲＶＩＮ*を生成するのに用 いられる論理回路１１０２も示してある。図２１を参照して上述したように、列
ステートマシン１０４０〜１０４６のそれぞれは、カウンタ１０３８により生成
されたＥ０、Ｅ１信号により逐次的にイネーブルされる。図２２を参照して、イ
ネーブル入力が、イネーブル回路１１０４内のＮＡＮＤゲート１１１０に印加さ
れる。ＮＡＮＤゲート１１１０がＩＮＩＴ信号を受け取るとき、ＮＡＮＤゲート
１１１０は、ＮＡＮＤゲート対１１１４、１１１６により構成されるフリップフ
ロップ１１１２を設定するローを出力する。図２１を参照して説明したように、
ＳＴＡＲＴＣＯＬ*がローとなるのに応答するパルス生成器１０２０の出力にお いてＩＮＩＴ信号が生成される。イネーブル信号がハイとなるとき、パルス生成
器１１２０は、インバータ１１１２を介してトリガされる。インバータ１１１２
は、インバータ１１２４により反転されたあと、フリップフロップ１１１２をリ
セットする。
【０１０７】 フリップフロップ１１１２が最初に設定されるとき、フリップフロップ１１１
２は遅延回路１１３０をトリガし、これにより、補数パルスがそれぞれのインバ
ータ１１３２、１１３４の出力において生成される。これらのパルスは総じて１
１４０で示される３つのレジスタをトリガする。レジスタ１１４０は、それぞれ
のコマンドラッチ信号ＣＭＤＬＡＴ＜３：１＞をラッチする。図１７を参照して
説明したように、ＣＭＤＬＡＴ＜３：１＞信号は、コマンドユニット５００によ
り、格納レジスタ２０６、２０８（図５）からのコマンドワードのＹ＜１９：１
７＞ビットから生成される。レジスタ１１４０の出力は、それぞれのインバータ
１１４２を介して結合され、ＣＭＤＬＡＴ＜３＞、ＣＭＤＬＡＴ＜２＞、および
ＣＭＤＬＡＴ＜１＞のそれぞれに対応するバースト長信号ＢＬ８*、書き込み信 号ＷＲＩＴＥ*、およびクローズ行信号ＣＬＲＯＷ*を生成する。論理「０」ＢＬ
８*信号は８列のバーストを指示するが、論理「１」ＢＬ８*信号は４列のバース
トを指示する。論理「０」ＷＲＩＴＥ*信号は書き込み動作を指示するが、論理 「１」ＷＲＩＴＥ*信号は読み出し動作を指示する。最後に、論理「０」ＣＬＲ ＯＷ*信号は、その時点でのメモリアクセスのあと、その時点でアクセスされた メモリアレイの行がクローズされることを特定する。論理「１」ＣＬＲＯＷ*信 号は、その時点でアクセスされているメモリアレイがオープンで残されることを
特定し、これにより行からの追加の列がアクセスされ得る。ＢＬ８*、ＷＲＩＴ Ｅ*、およびＣＬＲＯＷ*信号は、（ＷＲＩＴＥ*およびＣＬＲＯＷ*信号の場合は
）直接、または（ＢＬ８の場合は）インバータ１１５０を介して、それぞれのト
ライステートインバータ１１４８に印加される。インバータ１１４８は、インバ
ータ１１５４を介してハイのＤＲＶＩＮ信号によりイネーブルされ、ＤＲＶＩＮ * を生成する。ＤＲＶＮ信号は、ＤＲＶＣＭＤおよびＩＮＣ＿ＣＯＬの両方がハ イとなるのに応答してＮＡＮＤゲート１１５８がローを出力するとき、インバー
タ１１５６の出力において生成される。
【０１０８】 列ステートマシン１０４０は、開始平衡信号（ｉｎｉｔｉａｔｅ ｅｑｕｉｌ
ｉｂｒａｔｅ ｓｉｇｎａｌ）ＩＮＩＴ＿ＥＱＩＯ*を生成する。しかしながら 、ＩＮＩＴ＿ＥＱＩＯ*信号のタイミングは、クロック速度信号８００ＭＢＰＳ の関数である。これらの状況のもとでは、ＮＯＲゲート１１７０は、イネーブル
回路１１０４内のＮＡＮＤゲート１１１０がＩＮＩＴ信号に応答してローを出力
するとき、ハイを出力し得るようにイネーブルされる。ＮＯＲゲート１１７０の
出力のハイは、ＮＯＲゲート１１７２に印加され、次にＮＯＲゲート１１７２が
ローを出力する。ＮＯＲゲート１１７２の出力のローは、インバータ１１７４、
１１７６により２度反転されたあと、アクティブなローＩＮＩＴ＿ＥＱＩＯ*信 号を生成する。
【０１０９】 ＩＮＩＴ＿ＥＱＩＯ*信号は、ＮＯＲゲート１１７２への他の入力がハイとな るときにも生成される。ＮＯＲゲート１１７２への他の入力は、パスゲート１１
８０がイネーブルされている限りＣＯＬＣＭＤ＜１９＞がハイとなるのに応答し
て、ハイとなる。パスゲート１１８０は、ＮＡＮＤゲート対１１８４、１１８６
により構成されるフリップフロップ１１８２が設定されるときイネーブルされる
。フリップフロップ１１８２は、ハイのＭＢＰＳ８００信号（即ち、クロック周
波数が８００ＭＢＰＳである）により、ＮＡＮＤゲート１１８８がイネーブルさ
れるとき、ＮＡＮＤゲート１１８８により設定され、ＮＡＮＤゲート１１１０が
、ローを出力し、これによりインバータ１１９０は、ＮＡＮＤゲート１１８８に
ハイを出力する。ＩＮＩＴ＿ＥＱＩＯ*信号がいったん生成されると、２つのイ ンバータ１１９４、１１９６を介してＮＡＮＤゲート１１８６にＩＮＩＴ＿ＥＱ
ＩＯ*信号が印加されるので、フリップフロップ１１８２がリセットされる。ま た、フリップフロップ１１８２は、ＮＡＮＤゲート１１８６にインバータ１１３
４の出力が印加されるので、フリップフロップ１１１２に応答してリセットされ
る。フリップフロップ１１８２がリセットされると、ＮＡＮＤゲート１１８４は
ローを出力し、これによりインバータ１１９６は、ＮＭＯＳトランジスタ１１９
８をオンにするハイを出力する。次にＮＭＯＳトランジスタ１１９８は、ＮＯＲ
ゲート１１７２への入力をローに保つ。
【０１１０】 ＩＮＩＴ＿ＷＲＩＴＥ*信号を生成する列ステートマシン１０４４は、３つの 同一な選択回路１２００、１２０２、１２０４を含むが、そのうち１つのみ詳細
に説明する。これらの３つの選択回路１２００〜１２０４すべての出力は、ＮＯ
Ｒゲート１２１０のそれぞれの入力に結合されている。ＮＯＲゲート１２１０は
、反転（ｉｎｖｅｒｔｉｎｇ）バッファ対１２１２、１２１４を介してＩＮＩＴ
＿ＷＲＩＴＥ*信号を生成する。
【０１１１】 選択回路１２００は、シフトレジスタ１０１０〜１０１４（図２１）からＣＯ
ＬＣＭＤ＜１６＞信号を受け取るパスゲート１２２０を含む。パスゲート１２２
０がイネーブルされるとき、ＣＯＬＣＭＤ＜１６＞信号は、パスゲート１２２０
を介して結合され、それによりＩＮＩＴ＿ＷＲＩＴＥ*信号が生成される。パス ゲート１２２０は、ＮＯＲゲート１２２４がハイを出力するとき常にイネーブル
される。ＮＯＲゲートゲート１２２４は、ＭＢＰＳ８００がハイであるのに応答
してインバータ１２２６の出力がローであり、インバータ１２３０の出力がロー
であるとき常に、パスゲート１２２０をイネーブルする。インバータ１２３０の
出力は、ＮＡＮＤゲート対１２３４、１２３６により構成されるフリップフロッ
プ１２３２が設定されるとき常にローとなる。フリップフロップ１２３２は、Ｎ
ＡＮＤゲート１２３８の出力でのローにより設定される。ＮＡＮＤゲート１２３
８でのローは、ＷＲＩＴＥがアクティブなハイであり、ＩＮＩＴ＿ＥＱＩＯ*信 号が生成されるとき常に発生する。これは、ＩＮＩＴ＿ＥＱＩＯ*信号がインバ ータ１２４０を介してＮＡＮＤゲートゲート１２３８に印加されるからである。
フリップフロップ１２３２は、フリップフロップ１１１２がリセットされるか、
ＩＮＩＴ＿ＷＲＩＴＥ*信号が生成されるかのいずれかのとき常にリセットされ る。これは、ＩＮＩＴ＿ＷＲＩＴＥ*信号が、インバータ対１２４２、１２４４ によりＮＡＮＤゲート１２３６に印加されるからである。
【０１１２】 要するに、ＩＮＩＴ＿ＷＲＩＴＥ*信号は、ＣＯＬＣＭＤ＜１６＞信号に応答 する８００ＭＢＰＳのクロック周波数での書き込み動作中に生成される。同様の
様態において、選択回路１２０２は、ＣＯＬＣＭＤ＜１７＞信号に応答する６０
０ＭＢＰＳのクロック周波数での書き込み動作中にＩＮＩＴ＿ＷＲＩＴＥ*信号 の生成を引き起こす。ＣＯＬＣＭＤ＜１６＞信号は、ＣＯＬＣＭＤ＜１７＞信号
が生成されるよりも後で生成されるので、８００ＭＢＰＳでの書き込み動作に対
してより多くの数のクロックサイクルが割り付けられる。選択回路１２０４は、
４００ＭＢＰＳのクロック周波数での書き込み動作の間、同様の様態で動作し、
ＩＮＩＴ＿ＷＲＩＴＥ*信号を生成する。
【０１１３】 列ステートマシン１０４４は、列ステートマシン１０４２と実質的に同様の様
態で動作するが、多少異なる回路を含む。基本的に、列ステートマシンは、８０
０ＭＢＰＳではＣＯＬＣＭＤ＜１６＞信号に応答し、６００ＭＢＰＳではＣＯＬ
ＣＭＤ＜１９＞信号に応答し、４００ＭＢＰＳではＮＡＮＤゲート１１１０の出
力がローとなるのに応答して、ＩＮＩＴ＿ＬＤＲＥＧ*信号を発生させる（これ は、アクティブなハイのＷＲＩＴＥ信号が、ゲート１２５０を無視するために印
加されるからである）。しかしながら、ＩＮＩＴ＿ＬＤＲＥＧ*信号が生成され るのを可能にするフリップフロップ１２５２は、８００ＭＢＰＳのクロック周波
数ではＩＮＩＴ＿ＥＱＩＯ*信号に応答し、６００ＭＢＰＳのクロック周波数で はローとなるＮＡＮＤゲート１１１０の出力に応答して設定される。
【０１１４】 列ステートマシン１０４６は、ＮＥＸＴ＿ＢＵＲＳＴ*信号を生成するのと実 質的に同じ様態で動作する。ＤＲＶＣＭＤがローになることにより、フリップフ
ロップ１２６０が設定されるとき、ＮＡＮＤゲート１２６２がイネーブルされる
。メモリアクセスが８列のバーストで発生する場合、ＢＬ８は上述のようにハイ
となる。その結果、列ステートマシン１０４６内の選択回路のすべてがイネーブ
ルされる。そのような状況のもとでは、８００ＭＢＰＳのクロック周波数でＣＯ
ＬＣＭＤ＜１６＞信号に応答し、６００ＭＢＰＳのクロック周波数でＣＯＬＣＭ
Ｄ＜１７＞信号に応答し、４００ＭＢＰＳのクロック周波数でＣＯＬＣＭＤ＜１
８＞信号に応答して、ＮＥＸＴ＿ＢＵＲＳＴ*信号が生成される。
【０１１５】 また、アクティブなローのＮＥＸＴ＿ＢＵＲＳＴ*信号は、ＮＡＮＤゲート対 １２７２、１２７４により構成されるフリップフロップ１２７０をリセットし、
アクティブなハイの駆動コマンド信号ＤＲＶＣＭＤを生成する。フリップフロッ
プ１２７０は、増加列信号ＩＮＣ＿ＣＯＬがハイとなることによりパルス生成器
１２７８がトリガされるとき常にインバータ１２７６により設定される。また、
フリップフロップ１２７０は、ＩＮＩＴがハイとなるのに応答するＮＡＮＤゲー
ト１１１０の出力でのハイからローへの遷移によっても設定される。ＤＲＶＣＭ
Ｄ信号は、「バーストオブエイト」メモリアクセスの場合にハイにもたらされ、
これにより、メモリの第１の４列にアクセスするのに用いられるコマンド信号が
メモリの第２の４列にアクセスするのに再び用いられる。
【０１１６】 クローズバンク制御回路１１００を図２３により詳細に示す。クローズバンク
制御回路１１００は、デコーダ制御回路１３００およびデコーダ１３０２を含む
。デコーダ１３０２は、図２２を参照して上述したように、３つのバンクレジス
タビットＢＮＫＲＥＧ＜２：０＞*のラッチングにより獲得される３ビットバン クアドレスＡＤＤＲ*＜０：２＞に基づく８バンク選択信号ＣＢ*＜７：０＞の１
つを生成する。従って、８メモリバンク８０（図３）の１つがバンクアドレスＡ
ＤＤＲ＜２：０＞*に対応するそれぞれのＣＢ＜７：０＞*によりイネーブルされ
る。
【０１１７】 デコーダ制御回路１３００は、ＮＡＮＤゲート対１３１２、１３１４により構
成される第１のフリップフロップ１３１０を含む。フリップフロップ１３１０は
、図２２を参照して上記説明したように、列ステートマシン１０４０により生成
される開始平衡信号ＩＮＩＴ＿ＥＱＩＯ*により設定される。フリップフロップ １３１０が設定されるとき、フリップフロップ１３１０はＮＡＮＤゲート１３２
０をイネーブルする。
【０１１８】 図２１を参照して上記説明したようにＮＡＮＤゲート１３２０はまた、ＮＯＲ
ゲート１３２６の出力、およびＳＴＡＲＴＣＯＬ*の立ち下がりエッジの１サイ クルあとでハイとなるＣＯＬＣＭＤ＜１７＞信号をも受け取る。ＢＬ８信号がロ
ーでありＣＬＲＯＷ信号がハイであるとき、ＮＯＲゲート１３２６の出力はハイ
である。これは、インバータ１３２８を介してＣＬＲＯＷ信号がＮＯＲゲート１
３２６に印加されるからである。図２２を参照して上記説明したように、８列の
バーストにおけるメモリからデータが読み出されるときＢＬ８信号はハイであり
、その時点でアクセスされている行がオープンで残されていることで、その列に
おける追加の行が読み出され得るとき、ＣＬＲＯＷ*信号はハイとなる。従って 、ＮＡＮＤゲート１３２０は、ＩＮＩＴ＿ＥＱＩＯ*がローとなった後ＣＯＬＣ ＭＤ＜１７＞*信号がハイとなるとき、その時点でアクセスされている行からの ４列のバースト読み出しの間、ローを出力する。
【０１１９】 ＮＡＮＤゲート１３２０の出力がローとなるとき、ＮＡＮＤゲート１３２０は
、フリップフロップ１３３０を設定する。また、フリップフロップ１３３０は、
ＮＡＮＤゲート対１３３２、１３３４によって構成される。フリップフロップ１
３３０を設定することでＮＡＮＤゲート１３４０がイネーブルされる。ＮＡＮＤ
ゲート１３４０は、ＣＯＬＣＭＤ＜１４＞信号も受け取る。従って、上述の条件
のもとでＣＯＬＣＭＤ＜１７＞信号がフリップフロップ１３１０、１３３０を設
定した１と１／２クロックサイクル後で、ＮＡＮＤゲート１３４０はローを出力
する。ＮＡＮＤ１３４０の出力におけるローは、ＮＡＮＤゲート対１３５２、１
３５４により構成される別のフリップフロップ１３５０を設定する。
【０１２０】 フリップフロップ１３３０、１３５０は、ともに６つのＮＡＮＤゲート１３６
０〜１３７０をイネーブルする。フリップフロップ１３３０は、ＮＡＮＤゲート
１３６０、１３６２、１３６６、１３６８をイネーブルし、フリップフロップ１
３５０は、ＮＡＮＤゲート１３６４、１３７０をイネーブルする。ＮＡＮＤゲー
ト１３６０〜１３６４は、ＷＲＩＴＥ*信号を受け取り、従って読み出し動作の 間にイネーブルされる。ＮＡＮＤゲート１３６６〜１３７０は、ＷＲＩＴＥＢ信
号を受け取り、従って書き込み動作の間にイネーブルされる。ＮＡＮＤゲート１
３６０および１３６６は、ＭＢＰＳ４００信号を受け取り、従って４００ＭＢＰ
Ｓのクロック周波数でイネーブルされる。ＮＡＮＤゲート１３６２、１３６８は
、ＭＢＰＳ６００信号を受け取り、従って６００ＭＢＰＳのクロック周波数でイ
ネーブルされる。ＮＡＮＤゲート１３６４〜１３７０は、ＭＢＰＳ８００信号を
受け取り、従って８００ＭＢＰＳのクロック周波数でイネーブルされる。ＮＡＮ
Ｄゲート１３６０〜１３７０のそれぞれは、それぞれの列コマンド信号を受け取
り、従ってイネーブルされた単一のＮＡＮＤゲート１３６０〜１３７０が異なる
時刻にローを出力する。従って、ＮＡＮＤゲート１３６０〜１３７０の１つは、
クロック周波数と、メモリアクセスが読み出しまたは書き込み動作のどちらであ
るかとに従って個別の時刻にローを出力する。
【０１２１】 ＮＡＮＤゲート１３６０〜１３７０の１つがローを出力するとき、２つのＮＡ
ＮＤゲート１３８、１３８２の１つによりローが検出される。次に、そのＮＡＮ
Ｄゲートは、ＮＯＲゲート１３８６にハイを印加する。ＮＡＮＤゲート対１３９
２、１３９４により形成されるフリップフロップ１３９０を設定するローをＮＯ
Ｒゲート１３８６が次に出力する。フリップフロップ１３９０が設定されるとき
、ＮＡＮＤゲート１３９２は、パルス生成器１３９６をトリガするハイを出力す
る。次に、パルス生成器１３９６は、インバータ１３９８により反転されるパル
スを生成し、フリップフロップ１３９０をリセットする。従って、フリップフロ
ップ１３９０が設定されるとき、フリップフロップ１３９０は、少しの時間の後
自動的にリセットされる。フリップフロップ１３９０がリセットされるとき、Ｎ
ＡＮＤゲート１３９２の出力でのハイからローへの遷移は、パルス生成器１４０
０をトリガするインバータ１４０２のローからハイへの遷移により、パルス生成
器１４００に結合される。次に、パルス生成器１４００は正の方向のパルスを出
力し、これにより、インバータ１４１０が負の方向のパルスを出力し、インバー
タ１４１２が正の方向のパルスを出力する。以下に説明するように、インバータ
１４１０の出力での負の方向のパルスはデコーダ１３０２からリセットを除去す
るが、インバータ１４１２での正の方向のパルスは、デコーダ１３０２にパルス
を印加する。要するにデコーダ制御回路１３００は、クロック周波数と、メモリ
アクセスが読み出しまたは書き込み動作のどちらであるかとにより決定される時
刻に、短時間の間デコーダ１３０２をイネーブルする。
【０１２２】 デコーダ１３０２は、それぞれのＮＭＯＳトランジスタ１４２０〜１４３４の
ドレインにおいて、出力信号ＣＢ＜７：０＞*を生成する。トランジスタ１４２ ０〜１４３４のゲートは通常、総じて参照符号１４４０で示すＮＭＯＳトランジ
スタのそれぞれによりローに近づく。トランジスタ１４４０のゲートは、インバ
ータ１４１０の出力に結合される。上記説明するように、インバータ１４１０の
出力は通常ハイであるので、トランジスタ１４４０はオンにされ、これにより、
それぞれのトランジスタ１４２０〜１４３４のゲートはローに近づく。トランジ
スタ１４２０〜１４３４のゲートは、それぞれのラッチにより設定される何らか
のレベルに維持される。それぞれのラッチは、総じて１４５０で示されるインバ
ータ対により生成される。
【０１２３】 トランジスタ１４２０〜１４３４は、総じて１４６０で示される直列接続のＰ
ＭＯＳトランジスタのそれぞれの群を介して選択的に結合されるインバータ１４
１２の出力において正の方向のパルスにより選択的にオンにされる。ＰＭＯＳト
ランジスタ１４６０は、バンクアドレス信号ＡＤＤＲ*＜２：０＞により、直接 、または総じて１４６４で示されるインバータを介してオンにされる。
【０１２４】 デコーダ１３０２の動作を一例を参照して説明したのは、これにより、デコー
ダ１３０２の残りがどのように動作するか当業者には明白だからである。例えば
、バンクアドレスＡＤＤＲ*＜２：０＞が「０１１」であるとき、ハイのＡＤＤ Ｒ*＜１：０＞ビットは、インバータ１４６４を介して結合され、ＰＭＯＳトラ ンジスタ１４７０、１４７２をオンにする。ローのＡＤＤＲ*＜２＞ビットは、 ＰＭＯＳトランジスタ１４７４をオンにし、これにより、インバータ１４１２の
出力から、ＰＭＯＳトランジスタ１４７０〜１４７４を介して、ＮＭＯＳトラン
ジスタ１４２２のゲートに電流路が形成される。その結果、トランジスタ１４２
２がオンにされ、ＣＢ*＜１＞をローに駆動する。他のＮＭＯＳトランジスタ１ ４２０、１４２４〜１４３４はすべてオフのままである。残りのクローズバンク
信号ＣＢ*＜７：２，０＞は、同様の様態で、バンクアドレス信号ＡＤＤＲ*＜２
：０＞の関数として生成される。従って、クロック速度の関数であり、メモリア
クセスが書き込みまたは読み出し動作のいずれかである時刻に、バンクアドレス
ＡＤＤＲ*＜２：０＞の関数として、クローズバンク制御回路１１００は、クロ ーズバンク信号ＣＢ*＜７：０＞を生成する。
【０１２５】 図２１のマイクロ動作回路１０７０〜１０７６を図２４により詳細に示す。マ
イクロ動作回路１０７０〜１０７６のそれぞれは同一であるので、１つのマイク
ロ動作回路１０７０のみ図２４に示し、本明細書において説明する。マイクロ動
作回路１０７０〜１０７６の機能は、それぞれの列ステートマシン１０４０〜１
０４９からの開始信号ＩＮＩＴ*＜３：０＞の１つに応答するクロック速度に依 存する列コマンド信号ＣＭＤＣＯＬにより単一のコマンドパルスをそれぞれ生成
する。
【０１２６】 開始信号ＩＮＩＴ*＜３：０＞の任意のものがローとなるとき、ＮＡＮＤゲー ト対１５０２、１５０４により構成されるフリップフロップ１５００を設定する
。フリップフロップ１５００が設定されるとき、フリップフロップ１５００は、
ＮＡＮＤゲート１５１０にローを出力させる。これは、以下に説明するように、
ＮＡＮＤゲート１５１０が最初にイネーブルされるからである。次に、ＮＡＮＤ
ゲート１５１０は、直接、またはインバータ１５２８を介してパスゲートの組１
５２０、１５２２、１５２４をイネーブルする。パスゲート１５２０〜１５２４
は、パスゲート１５３０〜１５３４のそれぞれの出力を受け取る。パスゲート１
５３０〜１５３４のそれぞれは、パスゲート１５３０〜１５３４に、直接、また
はそれぞれのインバータ１５４０〜１５４４を介して結合されるそれぞれのクロ
ック速度信号ＭＢＰＳ４００〜ＭＢＰＳ８００によりイネーブルされる。従って
、アクティブなクロック速度信号は１つのみなので、パスゲート１５３０〜１５
３４の１つのみしかイネーブルされない。イネーブルされるパスゲート１５３０
〜１５３４は、フリップフロップ１５００が設定されるとき、それぞれのパスゲ
ート１５２０〜１５２４を介して、それぞれの開始信号ＳＴＡＲＴ４００〜ＳＴ
ＡＲＴ８００を結合する。図２１を参照して上記説明したように、ＳＴＡＲＴ信
号は、それぞれの列コマンド信号ＣＯＬＣＭＤ＜１９：６＞に、図２１に示すよ
うに対応する。具体的には、ＳＴＡＲＴ４００がＣＯＬＣＭＤ＜１７＞に対応し
、ＳＴＡＲＴ６００がＣＯＬＣＭＤ＜１５＞に対応し、ＳＴＡＲＴ８００がＣＯ
ＬＣＭＤ＜１３＞に対応する。
【０１２７】 イネーブルされるパスゲート１５２０〜１５２４の出力は、パルス生成器１５
５０のクロック入力に追加される。パルス生成器１５５０への入力は通常、ＮＭ
ＯＳトランジスタ１５５２によりローに保持される。ＮＭＯＳトランジスタ１５
５２は、ＮＡＮＤゲート１５１０の出力でのハイにより通常オンに保持される。
パルス生成器１５５０は、格納レジスタ２０６、２０８において使用されるパル
ス生成器３００（図１０）と実質的に同一であるので、その動作を繰り返し説明
しない。簡略には、パルス生成器１５５０は、パスゲート１５２０〜１５２４の
１つからのハイの出力に続くＣＬＫの遷移で、ＮＡＮＤゲート１５５６またはＮ
ＡＮＤゲート１５５８のいずれかの出力において負の方向のパルスを生成する。
ＮＡＮＤゲート１５５６、１５５８の一方がＣＬＫの第１の遷移でローを出力し
、ＮＡＮＤゲート１５５６、１５５８の他方がＣＬＫの次の遷移でローを出力す
る。ＮＡＮＤゲート１５５６、１５５８のいずれかの出力でのローは、ＮＡＮＤ
ゲート１５６０にハイを出力させる。ＮＡＮＤゲート１５６０の出力は、ＮＡＮ
Ｄゲート１５６２、および遅延回路１５６４と３つのインバータ１５６６〜１５
７０との直列の組み合わせに印加される。ＮＡＮＤゲート１５６０の出力は最初
ローであるので、インバータ１５７０の出力は最初ハイである。パルス生成器１
５５０がローを出力し、これにより、ＮＡＮＤゲート１５６０にハイを出力させ
るとき、遅延回路１５６４およびインバータ１５６６〜１５７０の遅延が原因と
なり、インバータ１５７０の出力は直ちにローに遷移しない。従って、ＮＡＮＤ
ゲート１５６２は、ＮＡＮＤゲート１５６０のローからハイへの遷移が遅延回路
１５６４およびインバータ１５６６〜１５７０を介して伝播するまでローを出力
する。次に、インバータ１５７０の出力はローに遷移し、これにより、ＮＡＮＤ
ゲート１５６２は負の方向のパルスを終了する。インバータ１５７４は、ＮＡＮ
Ｄゲート１５６２から出力される負の方向のパルスから、正の方向のパルスを出
力する。インバータ１５７４の出力の正の方向のパルスは、インバータ１５７６
を介して負の方向のパルスとして結合され、フリップフロップ１５００をリセッ
トする。フリップフロップ１５００がリセットされると、これにより、ＮＭＯＳ
トランジスタ１５５２をオンにするハイをＮＡＮＤゲート１５１０が出力する。
次に、トランジスタ１５５２は、フリップフロップ１５００が再び設定されるま
で、パルス生成器１５５０が任意の追加パルスを生成することを不可能にする。
ＮＡＮＤゲート１５６２の出力での負の方向のパルスは、ＮＡＮＤゲート１５６
０もディスエーブルにする。
【０１２８】 要するに、開始信号ＩＮＩＴ*＜３：０＞の１つに応答してマイクロ動作回路 １０７０〜１０７６は、クロック速度により決定される時刻に、ローのＵ＿ＯＰ
ＡおよびＵ＿ＯＰＢ信号、ならびに正の方向のＵ＿ＯＰパルスを出力する。図２
１に示すように、マイクロ動作回路１０７０のみが、レベル信号Ｕ＿ＯＰＡおよ
びＵ＿ＰＡＢを利用する。残りのマイクロ動作回路１０７２〜１０７６は、正の
方向のパルスＵ＿ＯＰのみを利用する。図２１に示すように、マイクロ動作回路
１０７０〜１０７６により生成される正の方向のパルスは、それぞれコマンドパ
ルスＩＮＣ＿ＣＯＬ、ＷＲＩＴＥ、ＳＴＡＲＴＲＥＧ、およびＥＱＩＯである。
図２１を参照して上記説明したように、ＩＮＣ＿ＣＯＬ信号は、８メモリアクセ
スのバーストの間、列アドレスを増加し、ＷＲＩＴＥ信号は、メモリアレイ内の
補数Ｉ／Ｏ線を列アドレスに対応するそれぞれの桁線に接続し、ＳＴＡＲＴＲＥ
Ｇ信号は、データ通路読み出しレジスタをイネーブルし、ＥＱＩＯ信号は、Ｉ／
Ｏ線を平衡化させる。図２１に示すように、論理レベル信号Ｕ＿ＯＰＡおよびＵ
＿ＯＰＢは、ＳＴＡＲＴＣＭＤ＜８＞を生成させる。
【０１２９】 図１５〜図１７を参照して上記説明したように、各パケットワードのビットＹ
＜２７：３２＞は、各コマンドユニット５００（図１５〜図１７）のラッチ５８
０（図１７）に格納された列アドレスＣＯＬ＜６：０＞を構成する。図１５を参
照して上記説明したように、各コマンドユニット５００ａ〜ｈからの列アドレス
は、それぞれの列アドレス処理ユニット５０６に印加される。図１５に示した列
アドレス処理ユニット５０６を、図２５および図２６により詳細に示す。
【０１３０】 それぞれが個別の列アドレスを格納する多重列アドレス処理ユニット５０６の
使用は、メモリデバイス１６の速度の増加に大きな利点を提供する。従来のＤＲ
ＡＭおよびパケット化されたＤＲＡＭに対する公知のアーキテクチャにおいて、
ＤＲＡＭは、先行する列アドレスが、アドレスのデコードなどによりラッチされ
処理されてしまうまで、メモリ動作のための列アドレスを受け取ることができな
い。多重列アドレス処理ユニット５０６を使用することにより、たとえ１つ以上
の先行する列アドレスが、列アドレスのデコードなどによりすでにプロセスされ
ていなくても、メモリデバイスは列アドレスを受け取ることができる。
【０１３１】 図２５を参照して、コマンドユニット５００ａ〜ｈの出力に存在する列アドレ
スＣＯＬ＜０：６＞が、列アドレスラッチ１６００に印加される。列アドレスラ
ッチ１６００は、列アドレスＣＯＬ＜０：６＞のそれぞれのビットに対する１つ
のラッチ回路１６０２ａ〜ｇで構成される。それぞれのラッチ回路１６０２は、
インバータ対１６０６、１６０８により構成される。インバータ１６０８の出力
インピーダンスは、コマンドユニット５００の出力インピーダンスよりも高いの
で、インバータ１６０８よりもむしろ、コマンドユニット５００がインバータ１
６０６への入力での論理レベルを制御する。従って、論理レベル（即ち、論理「
１」または「０」）がインバータ１６０６の１つの入力に印加されるとき、イン
バータ１６０８の出力で同じ論理レベルが生成され、これにより、以前にイネー
ブルされたコマンドユニット５００がもはやイネーブルされなくなったあと、イ
ンバータ１６０６への入力をその論理レベルに保持する。
【０１３２】 上述のように、それぞれの列アドレスビットＣＯＬ＜０：６＞に対しひとつの
ラッチ１６０２が供給される。従って、コマンドユニット５００のそれぞれから
のＣＯＬ＜０＞ビットは、ラッチ１６０２ａに結合され、コマンドユニット５０
０のそれぞれからのＣＯＬ＜１＞ビットは、ラッチ１６０２ｂに結合され、以下
同様となる。しかしながら、さらに上述したように、一度にコマンドユニット５
００のうちの１つしかイネーブルされない。その結果、ラッチ１６０２ａ〜ｇは
、１度に１つのコマンドユニット５００のみからの信号を受け取る。
【０１３３】 次に、列アドレスラッチ１６００の出力での列アドレスＣＯＬ＜０：６＞が、
列アドレスＣＯＬ＜０：６＞を列デコーダ１００（図３）に印加するなどにより
処理される。
【０１３４】 列アドレスラッチ１６００は、バーストモードの動作で加算器１６２０とイン
ターフェイスするように適合される。上記説明したように、バーストメモリアク
セスでは、コマンドユニット５００の１つからの列アドレスが、メモリアクセス
のための開始アドレスを指示する。それ以降は、コマンドユニット５００の１つ
が追加の列アドレスを受け取って列アドレスラッチ１６００に印加しなくとも、
メモリセルからの複数のメモリアクセスが発生し、列アドレスから増加する。バ
ーストモードのアクセスでは、ハイのＩＮＣＲ信号が、ＩＮＣ＿ＣＯＬを生成す
るマイクロ動作回路１０７０（図２１）により加算器１６２０に印加される。次
に、加算器１６２０は、列アドレスラッチ１６００のそれぞれのＣＯＬ＜０：６
＞出力から加算器１６２０のＡ＜０：６＞入力に印加された列アドレスをラッチ
する。次に、加算器１６２０は、列アドレスを１だけ増加させ、増加された列ア
ドレスをＺ＜０：６＞出力に印加する。加算器１６２０のＺ＜０：６＞出力は、
それぞれの列アドレスラッチ１６００のＣＯＬ＜０：６＞入力に結合される。そ
の結果、列アドレスラッチ１６００は、増加された列アドレスを受け取る。
【０１３５】 加算器１６２０には、様々な従来回路を使用し得る。従って、簡略化の目的で
、加算器１６２０の構造および動作を詳細に図示説明しない。簡単に言えば、加
算器１６２０は、単に１つのビットとそのビットよりも優先度の低いすべてのビ
ットを、そのビットよりも優先度の低いすべてのビットの論理が「１」である場
合に反転することにより、多重ビットデジタルワードを１だけ増加し得る公知の
原理に基づき動作し得る。従って、例えば、列アドレスが「１００１１１」であ
る場合、単にビット３：０を反転し「１０１０００」を獲得することにより、列
アドレスを増加し得る。
【０１３６】 上述のように、図３〜図２５に示すコマンドバッファ２００は、図２に示すパ
ケット化ＤＲＡＭ１６におけるコマンドシーケンサおよびデコーダ６０の代わり
として使用され得る。これによるメモリデバイス１６は、図１に示すコンピュー
タシステムに使用され得、より優れた動作速度を提供する。
【０１３７】 本発明を例示目的で具体的実施形態により本明細書に説明したが、本発明の趣
旨および範囲から逸脱することなく様々な改変を行い得る。従って、本発明は添
付の特許請求の範囲によってのみ限定される。
【０１３８】 従って、ＤＲＶＣＭＤ信号がコマンドユニット５００により生成されるとき、
列アドレスが列アドレスバス２３０（図４）上に常に配置されることが見て取れ
る。同時に、列ステートマシン１０４０〜１０４６が起動される。次に、クロッ
ク速度またはメモリアクセスの種類に関わらず、常に固有の時点においてアレイ
が促されるような選択をされた時刻に、マイクロ動作回路１０７０〜１０７６に
より信号が生成される。さらに、列アドレスは列アドレスバス上に配置され、列
プレートマシン１０４０〜１０４６の１つが開始され、これにより、メモリデバ
イスのデータピンは、カウンタ５５０に印加されるＣＲＳＥ＿ＶＥＲＮ＜５：０
＞信号により設定されるスケジュールに従い、データを送りかつ受け取る。
【０１３９】 ＣＲＳＥ＿ＶＥＲＮ＜５：０＞信号は、ユーザによりプログラムされたメモリ
アクセスの種類および値の関数として、他の回路（図示せず）により生成される
。
【図面の簡単な説明】
【図１】 図１は、ＳｙｎｃＬｉｎｋアーキテクチャを用いるコンピュータシステムのブ
ロック図である。
【図２】 図２は、ＳｙｎｃＬｉｎｋパケット型ＤＲＡＭのための典型的なコマンドパケ
ットを示す図である。
【図３】 図３は、図１のコンピュータシステムに用いられ得るパケット型ＤＲＡＭのブ
ロック図である。
【図４】 図４は、図３のパケット型ＤＲＡＭにおいて使用可能な、本発明によるコマン
ド生成器のある実施形態のブロック図である。
【図５】 図５は、図３のパケット型ＤＲＡＭにおいて使用可能な、本発明によるコマン
ド生成器のより詳細なブロック図である。
【図６】 図６は、図４および図５に示すコマンド生成器の制御回路の一部分において用
いられるクロック信号を示すタイミング図である。
【図７】 図７は、図４および図５に示すコマンド生成器において用いられるシフトレジ
スタ回路のうちの、１つのシフトレジスタの論理図である。
【図８】 図８は、図７のシフトレジスタ回路において用いられるシフトレジスタ段の略
式論理図である。
【図９】 図９は、図８のシフトレジスタ段に存在する様々な信号を示すタイミング図で
ある。
【図１０】 図１０は、図４および図５に示すコマンド生成器において用いられる記憶レジ
スタおよびコンパレータの略式論理図である。
【図１１】 図１１は、図１０に示す記憶レジスタにおいて用いられるレジスタ回路の論理
図である。
【図１２】 図１２は、図４および図５に示すコマンド生成器において用いられるデコーダ
の論理図である。
【図１３】 図１３は、各メモリデバイスに独自の識別データを格納するための、図４およ
び図５に示すコマンド生成器において用いられるＩＤレジスタの論理図である。
【図１４】 図１４は、図１３のＩＤレジスタ回路において用いられるラッチ回路の略式図
である。
【図１５】 図１５は、図４のコマンド生成器において用いられ得るコマンド実行システム
のある実施形態のブロック図である。
【図１６】 図１６は、図１５のコマンド実行システムにおいて用いられるコマンドユニッ
トおよび他の回路のブロック図である。
【図１６Ａ】 図１６Ａは、図１５のコマンド実行システムにおいて用いられるコマンドユニ
ットおよび他の回路のブロック図である。
【図１６Ｂ】 図１６Ｂは、図１５のコマンド実行システムにおいて用いられるコマンドユニ
ットおよび他の回路のブロック図である。
【図１７】 図１７は、図１６のコマンドユニットをより詳細に示すブロック論理図である
。
【図１７Ａ】 図１７Ａは、図１６のコマンドユニットをより詳細に示すブロック論理図であ
る。
【図１７Ｂ】 図１７Ｂは、図１６のコマンドユニットをより詳細に示すブロック論理図であ
る。
【図１８】 図１８は、図１５のコマンドユニットセレクタを示す論理図である。
【図１９】 図１９は、図１７のコマンドユニットにおいて用いられるカウンタを示す論理
図である。
【図１９Ａ】 図１９Ａは、図１７のコマンドユニットにおいて用いられるカウンタを示す論
理図である。
【図１９Ｂ】 図１９Ｂは、図１７のコマンドユニットにおいて用いられるカウンタを示す論
理図である。
【図１９Ｃ】 図１９Ｃは、図１７のコマンドユニットにおいて用いられるカウンタを示す論
理図である。
【図２０】 図２０は、図１７のコマンドユニットにおいて用いられる開始コマンド生成器
の論理図である。
【図２０Ａ】 図２０Ａは、図１７のコマンドユニットにおいて用いられる開始コマンド生成
器の論理図である。
【図２０Ｂ】 図２０Ｂは、図１７のコマンドユニットにおいて用いられる開始コマンド生成
器の論理図である。
【図２１】 図２１は、図１５の列コマンドユニットにおいて用いられる列コマンドプロセ
ッサの論理図である。
【図２１Ａ】 図２１Ａは、図１５の列コマンドユニットにおいて用いられる列コマンドプロ
セッサの論理図である。
【図２１Ｂ】 図２１Ｂは、図１５の列コマンドユニットにおいて用いられる列コマンドプロ
セッサの論理図である。
【図２１Ｃ】 図２１Ｃは、図１５の列コマンドユニットにおいて用いられる列コマンドプロ
セッサの論理図である。
【図２２】 図２２は、図２１の列コマンドプロセッサにおいて用いられる列ステートマシ
ンの論理図である。
【図２２Ａ】 図２２Ａは、図２１の列コマンドプロセッサにおいて用いられる列ステートマ
シンの論理図である。
【図２２Ｂ】 図２２Ｂは、図２１の列コマンドプロセッサにおいて用いられる列ステートマ
シンの論理図である。
【図２２Ｃ】 図２２Ｃは、図２１の列コマンドプロセッサにおいて用いられる列ステートマ
シンの論理図である。
【図２３】 図２３は、図２２の列ステートマシンにおいて用いられるクローズバンク制御
回路の論理図である。
【図２３Ａ】 図２３Ａは、図２２の列ステートマシンにおいて用いられるクローズバンク制
御回路の論理図である。
【図２３Ｂ】 図２３Ｂは、図２２の列ステートマシンにおいて用いられるクローズバンク制
御回路の論理図である。
【図２４】 図２４は、図２１の列コマンドプロセッサにおいて用いられるマイクロ動作回
路の論理図である。
【図２５】 図２５は、図１５の列コマンドユニットにおいて用いられる列アドレス処理ユ
ニット５０６の論理図である。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ) ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ， ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，Ｄ Ｋ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＧＨ，ＧＭ，ＨＲ ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ，ＫＧ， ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，Ｌ Ｕ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ， ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，Ｕ Ｇ，ＵＺ，ＶＮ，ＹＵ，ＺＷ 【要約の続き】 に、メモリコマンドのタイプに対応する遅延およびクロ ック速度によって生成される。ラッチされたコマンドビ ットおよび開始コマンド信号がコマンドプロセッサおよ びステートマシンに与えられ、コマンドプロセッサは、 シーケンサを用いてパイプライン方式でコマンドを実行 し、ステートマシンは、ラッチされたコマンドビットか ら共通の信号を生成する。使用される特定のタイミング 信号は、コマンドビットおよびクロック速度に対応する メモリ動作のタイプの関数である。

Claims (45)

    【特許請求の範囲】
  1. 【請求項１】 メモリコマンド、行アドレス、および列アドレスを示すコマ
    ンドパケットを受け取るメモリデバイスコマンド生成器であって、該コマンド生
    成器は、 複数のコマンドユニットであって、該コマンドユニットの各々は、イネーブル
    された場合に、該コマンドユニットによって受け取られたコマンドパケットの複
    数のコマンドビットを格納し、アクティブ化された場合に、該コマンドユニット
    に格納された該コマンドビットを出力する、複数のコマンドユニットと、 該コマンドユニットの各々に接続されたコマンドユニットセレクタであって、
    該コマンドユニットセレクタは、該コマンドユニットのうちいずれのコマンドユ
    ニットがコマンドビットを格納しているかを決定し、そして、コマンドビットを
    格納していない該コマンドユニットの１つをイネーブルして、該コマンドユニッ
    トによって１度目に受け取られたコマンドパケットからの複数のコマンドビット
    を格納し、該コマンドユニットセレクタは、該コマンドユニットの１つをさらに
    アクティブ化して、該１度目とは異なり得る２度目に、該コマンドユニット内に
    格納された該コマンドビットを出力する、コマンドユニットセレクタと、 該コマンドユニットの各々に接続されたコマンドプロセッサであって、該コマ
    ンドプロセッサは、アクティブ化されたコマンドユニットから出力された該コマ
    ンドビットを受け取り、そして、該コマンドビットを処理して、該２度目とは異
    なり得る３度目に、それに応じた少なくとも１つのコマンド信号を生成する、コ
    マンドプロセッサと、 を含む、メモリデバイスコマンド生成器。
  2. 【請求項２】 前記コマンドユニットの各々が、 クロック信号に応答して第１のカウントから最終カウントまで一方向にカウン
    ティングを行うカウンタであって、該コマンドユニットが前記コマンドユニット
    セレクタによってアクティブ化される場合に、該カウントは、該コマンドユニッ
    トによって受け取られた前記コマンドパケットに関連するタイミング信号から得
    られた開始信号に応答して開始される、カウンタと、 前記格納されたコマンドビットによって示された該コマンドの性質の関数であ
    る該カウンタの複数のそれぞれのカウントの１つにおいて、開始コマンド信号を
    生成する開始コマンド生成器であって、該開始コマンド信号は、該コマンドユニ
    ットの各々に接続された前記コマンドプロセッサに、該コマンドビットを処理さ
    せて、該コマンド信号を生成する、開始コマンド生成器と、 を含む、請求項１に記載のコマンド生成器。
  3. 【請求項３】 前記開始コマンド生成器が前記開始コマンド信号を生成する
    前記カウントは、前記クロック信号の周波数を示すクロック速度信号のさらなる
    関数である、請求項２に記載のコマンド生成器。
  4. 【請求項４】 前記コマンドプロセッサが、 前記コマンドユニットに接続されたシーケンサであって、該シ−ケンサは、ク
    ロック信号に応答してタイミング信号のシーケンスを生成し、該シーケンサは、
    該コマンドユニットの１つからの前記開始コマンド信号に応答して該シーケンス
    を開始する、シーケンサと、 該コマンドユニットからの前記コマンドビットおよび該シーケンサからの該シ
    ーケンスを受け取るように接続されたコマンド信号生成器であって、該コマンド
    信号生成器は、複数の該タイミング信号の１つに応答して、該コマンドビットに
    対応するコマンド信号を生成し、該コマンド信号を生成するために用いられる該
    タイミング信号は、該クロック信号の周波数を示すクロック速度信号の関数であ
    る、コマンド信号生成器と、 を含む、請求項１に記載のコマンド生成器。
  5. 【請求項５】 前記コマンドユニットの各々が、それぞれの開始コマンド信
    号を生成して、前記コマンドプロセッサに該コマンドユニットから受け取った前
    記コマンドビットを処理させて、前記コマンド信号を生成し、該コマンド信号生
    成器は、 前記シーケンサからの前記タイミング信号のシーケンスならびに該コマンドユ
    ニットからの該コマンドビットおよび開始コマンド信号を受け取るように接続さ
    れたコマンドステートマシンであって、該コマンドステ−トマシンは、複数の該
    タイミング信号の１つに応答して、少なくとも１つの該コマンドビットに対応す
    る複数の関数信号を生成し、該関数信号の各々を生成するために用いられる該タ
    イミング信号は、前記クロック信号の周波数を示すクロック速度信号によって決
    定される、コマンドステートマシンと、 該シーケンサからの該タイミング信号のシーケンスおよび該コマンドステート
    マシンからの該関数信号を受け取るように接続されたマイクロ動作回路であって
    、該マイクロ動作回路は、複数の該タイミング信号の１つに応答して該コマンド
    信号を生成し、該関数信号を生成するために用いられる該タイミング信号は、該
    クロック速度信号によって決定される、マイクロ動作回路と、 を含む、請求項４に記載のコマンド生成器。
  6. 【請求項６】 前記コマンドステートマシンがクローズバンク回路をさらに
    含むコマンド生成器であって、 前記開始コマンド信号に応答して、クローズバンクイネーブル信号を生成する
    クローズバンク制御回路と、 バンクアドレスおよび該クローズバンクイネーブル信号を受け取るように接続
    されたバンクデコーダであって、該バンクデコーダは、該バンクアドレスの値に
    対応する複数のクローズバンク信号の１つを生成する、バンクデコーダと、 を含む、請求項１に記載のコマンド生成器。
  7. 【請求項７】 前記コマンドユニットの各々は、それぞれの開始コマンド信
    号を生成して、前記コマンドプロセッサに、該コマンドユニットから受け取った
    前記コマンドビットを処理させて、前記コマンド信号を生成し、該コマンドプロ
    セッサは、 該コマンドユニットに接続されたシーケンサであって、該シーケンサは、クロ
    ック信号に応答して、タイミング信号のシーケンスを生成し、該シーケンサは、
    該コマンドユニットの１つからの該開始コマンド信号に応答して該シーケンスを
    開始する、シーケンサと、 該シーケンサからの該タイミング信号のシーケンスならびに該コマンドユニッ
    トからの該コマンドビットおよび該開始コマンド信号を受け取るように、それぞ
    れ接続された複数のコマンドステートマシンであって、該コマンドステ−トマシ
    ンは、複数の該タイミング信号の１つに応答して、該コマンドビットの少なくと
    も１つに対応するそれぞれの関数信号を生成し、該関数信号の各々を生成するた
    めに用いられる該タイミング信号は、前記クロック信号の周波数を示すクロック
    速度信号によって決定される、複数のコマンドステートマシンと、 該関数信号の各々に対応するそれぞれのメモリ動作にそれぞれ関連する複数の
    マイクロ動作回路であって、該マイクロ動作回路の各々は、該シーケンサからの
    該タイミング信号のシーケンスおよび該コマンドステートマシンの各々からの対
    応する該関数信号を受け取るように接続され、該マイクロ動作回路の各々は、複
    数の該タイミング信号の１つに応答して、それぞれのコマンド信号を生成し、該
    関数信号を生成するために用いられる該タイミング信号は、該クロック速度信号
    および該マイクロ動作回路に対応する該メモリ動作の性質によって決定される、
    複数のマイクロ動作回路と、 を含む、請求項１に記載のコマンド生成器。
  8. 【請求項８】 前記コマンドユニットの各々が、 クロック信号に応答して第１のカウントから最終カウントまで一方向にカウン
    トを行うカウンタであって、該コマンドユニットが前記コマンドユニットセレク
    タによってアクティブ化される場合に、該カウンティングは、コマンドユニット
    によって受け取られた該コマンドパケットに関連するタイミング信号から得られ
    た開始信号に応答して開始される、カウンタと、 該クロック信号の周波数を示すクロック速度信号の関数である該カウンタの複
    数のそれぞれのカウントの１つにおいて、開始コマンド信号を生成する開始コマ
    ンド生成器であって、該開始コマンド信号は、該コマンドユニットの各々に接続
    された該コマンドプロセッサに、該コマンド信号を生成するビットを処理させる
    、開始コマンド生成器と、 を含む、請求項１に記載のコマンド生成器。
  9. 【請求項９】 前記カウンタは、カウント停止信号に応答して、カウンティ
    ングを終了し、前記コマンドユニットの各々は、該カウンタの前記カウントを示
    す信号を受け取る最終カウントデコーダをさらに含み、該最終カウンタデコーダ
    は、該カウンタの前記最終カウントを検出し、それに応答して該カウント停止信
    号を生成する、請求項８に記載のコマンド生成器。
  10. 【請求項１０】 前記複数のコマンドユニットが、全ての該コマンドユニッ
    トによって共有される共通のバスを介して前記コマンドプロセッサに接続される
    、請求項１に記載のコマンド生成器。
  11. 【請求項１１】 前記コマンドユニットの各々が、それぞれの開始コマンド
    信号を生成して、前記コマンドプロセッサに該コマンドユニットから受け取った
    前記ビットを処理させて、前記コマンド信号を生成し、該コマンドユニットの各
    々は、承認信号を受け取るまで該開始コマンド信号を生成し、該コマンドプロセ
    ッサは、該開始コマンド信号の受け取りに応答して、該承認信号を生成し、該承
    認信号を、該コマンドプロセッサが該開始コマンド信号を受け取ったコマンドユ
    ニットに接続する、請求項１に記載のコマンド生成器。
  12. 【請求項１２】 前記コマンドプロセッサは、開始コマンド信号に応答して
    、前記コマンドビットの処理を開始し、前記コマンドユニットの各々は、 クロック信号に応答して第１のカウントから最終カウントまで一方向にカウン
    ティングを行うカウンタであって、該コマンドユニットが前記コマンドユニット
    セレクタによってアクティブ化される場合、該カウンティングは、該コマンドユ
    ニットによって受け取られた前記コマンドパケットに関連するタイミング信号か
    ら得られた開始信号に応答して開始される、カウンタと、 該カウンタをロードするように接続されたカウンタプリローダであって、該カ
    ウンタは、前記コマンド生成器内の所定の位置において受け取られた該コマンド
    パケットの前記タイミングに対応する、該第１のカウントの値を有する、カウン
    タプリローダと、 該カウンタの該カウントを受け取るように接続された複数のカウンタデコーダ
    であって、該カウンタデコーダはそれぞれ、該カウントのそれぞれの値のデコー
    ドに応答して該開始コマンド信号を生成し、各デコーダによってデコードされた
    値は、少なくとも１つのクロック速度および該コマンドユニットに印加された該
    コマンドビットによって示された該コマンドの性質の関数である、複数のカウン
    タデコーダと、 該コマンドユニットに印加された該コマンドビットを受け取るラッチであって
    、該ラッチは、該開始コマンド信号に応答して、該コマンドユニット内に該コマ
    ンドビットを格納する、ラッチと、 を含む、請求項１に記載のコマンド生成器。
  13. 【請求項１３】 メモリコマンド、行アドレス、および列アドレスを示すコ
    マンドパケットを受け取るメモリデバイスコマンド生成器であって、該コマンド
    生成器は、 各コマンドパケット内の少なくとも１つのパケットワードの少なくとも一部分
    を受け取り、そして格納するコマンドバッファであって、該コマンドバッファは
    、各コマンドパケットの格納された部分をコマンドバスに印加する、コマンドバ
    ッファと、 該コマンドバッファの該コマンドバスに接続された複数のコマンドユニットで
    あって、該コマンドユニットの各々は、イネーブルされた場合、少なくとも１つ
    のパケットワードの複数のコマンドビットを格納し、該コマンドユニットに格納
    された該コマンドビットを出力バスへと出力し、該コマンドユニットの各々は、
    それぞれの選択信号に応答してイネーブルされ、該コマンドユニットがコマンド
    ビットを格納しており、且つ該格納されたコマンドビットを該出力バスへと出力
    していないことを示すそれぞれのビジー信号を生成する、複数のコマンドユニッ
    トであって、該コマンドユニットの各々が、 クロック信号に応答して第１のカウントから最終カウントまで一方向にカウ
    ンティングを行うカウンタであって、該カウンティングは、イネーブルされたコ
    マンドユニットによって受け取られた該コマンドパケットに関連するタイミング
    信号から得られた開始信号に応答して開始され、該クロック信号の周波数を示す
    クロック速度信号の関数である該カウンタの複数のそれぞれのカウントの１つに
    おいて開始コマンド信号を生成する、カウンタと、 を含む複数のコマンドユニットと、 該コマンドユニットのそれぞれから該ビジー信号を受け取って、いずれの該コ
    マンドユニットがパケットワードの一部分を格納しているかを決定する制御回路
    であって、該制御回路は、それぞれの選択信号を、ビジー信号が受け取られたの
    ではない該コマンドユニットの１つに印加して、選択信号を受け取る該コマンド
    ユニットに、該コマンドバッファから受け取られた該パケットワードの該部分を
    格納させる、制御回路と、 該コマンドユニットの該出力バスに接続されたシーケンサであって、該シ−ケ
    エンサは、クロック信号に応答してタイミング信号のシーケンスを生成し、該シ
    ーケンサは、該コマンドユニットの１つからの前記開始コマンド信号に応答して
    該シーケンスを開始する、シーケンサと、 それぞれ該シーケンサからの該タイミング信号のシーケンスならびに該コマン
    ドユニットからの該コマンドビットおよび該開始コマンド信号を受け取るように
    接続された複数のコマンドステートマシンであって、該コマンドステ−トマシン
    は、複数の該タイミング信号の１つに応答して、該コマンドビットの少なくとも
    １つに対応するそれぞれの関数信号を生成し、該関数信号の各々を生成するため
    に用いられる該タイミング信号は、該クロック信号の周波数を示すクロック速度
    信号によって決定される、複数のコマンドステートマシンと、 それぞれが、該関数信号の各々に対応するそれぞれのメモリ動作に関連する複
    数のマイクロ動作回路であって、該マイクロ動作回路の各々は、該シーケンサか
    らの該タイミング信号のシーケンスおよび該コマンドステートマシンの各々から
    の対応する関数信号を受け取るように接続され、該マイクロ動作回路の各々は、
    複数の該タイミング信号の１つに応答してそれぞれのコマンド信号を生成し、該
    関数信号を生成するために用いられる該タイミング信号は、該クロック速度信号
    および該マイクロ動作回路に対応する該メモリ動作の性質によって決定される、
    複数のマイクロ動作回路と、 を含む、メモリデバイスコマンド生成器。
  14. 【請求項１４】 前記カウンタは、カウント停止信号に応答して、カウンテ
    ィングを終了し、前記コマンドユニットの各々は、該カウンタの前記カウントを
    示す信号を受け取る最終カウントデコーダをさらに含み、該最終カウンタデコー
    ダは、該カウンタの前記最終カウントを検出し、それに応答して該カウント停止
    信号を生成する、請求項１３に記載のコマンド生成器。
  15. 【請求項１５】 パケット型ダイナミックランダムアクセスメモリであって
    、 位相コマンド信号によって決定される外部クロック信号に関する位相を有する
    内部クロック信号を生成するクロック生成器回路と、 行アドレスおよび列アドレスによって決定される位置にデータを格納するため
    に調節された、少なくとも１つのメモリセルのアレイと、 該行アドレスを受け取り、デコードし、第１の組のコマンド信号に応答して、
    該行アドレスに対応するメモリセルの行を選択するように調節された、行アドレ
    ス回路と、 データを受け取るか、または、第２の組のコマンド信号に応答して、該列アド
    レスに対応する該選択された行内の該メモリセルの１つにデータを印加するよう
    に調節された列アドレス回路と、 第３の組のコマンド信号に応答して、外部端子と該列アドレス回路との間で、
    データを接続するように調節されたデータパス回路と、 コマンド、行アドレス、および列アドレスを示すコマンドパケットを受け取る
    コマンド生成器であって、該コマンド生成器は、 複数のコマンドユニットであって、該コマンドユニットの各々は、イネーブ
    ルされた場合、該コマンドユニットによって受け取られたコマンドパケットの複
    数のコマンドビットを格納し、アクティブ化された場合、該コマンドユニットに
    格納された該コマンドビットを出力する、複数のコマンドユニットと、 該コマンドユニットの各々に接続されたコマンドユニットセレクタであって
    、該コマンドユニットセレクタは、該コマンドユニットのうち、いずれのコマン
    ドユニットがコマンドビットを格納しているかを決定し、そして、コマンドビッ
    トを格納していない該コマンドユニットの１つをイネーブルして、該コマンドユ
    ニットによって１度目に受け取られたコマンドパケットからの複数のコマンドビ
    ットを格納し、該コマンドユニットセレクタは、該コマンドユニットの１つをさ
    らにアクティブ化して、該１度目とは異なり得る２度目に、該コマンドユニット
    内に格納された該コマンドビットを出力する、コマンドユニットセレクタと、 該コマンドユニットの各々に接続されたコマンドプロセッサであって、該コ
    マンドプロセッサは、アクティブ化されたコマンドユニットから出力された該コ
    マンドビットを受け取り、そして、それに応答して該コマンドビットを処理して
    、該２度目とは異なり得る３度目に、少なくとも１つのコマンド信号を生成する
    、コマンドプロセッサと、 を含むコマンド生成器と、 を含む、パケット型ダイナミックランダムアクセスメモリ。
  16. 【請求項１６】 前記コマンドユニットの各々が、 クロック信号に応答して第１のカウントから最終カウントまで一方向にカウン
    ティングを行うカウンタであって、該コマンドユニットがコマンドユニットセレ
    クタによってアクティブ化される場合に、該カウンティングは、コマンドユニッ
    トによって受け取られた該コマンドパケットに関連するタイミング信号から得ら
    れた開始信号に応答して開始される、カウンタと、 前記格納されたコマンドビットによって示された該コマンドの性質の関数であ
    る該カウンタの複数のそれぞれのカウントの１つにおいて、開始コマンド信号を
    生成する開始コマンド生成器であって、該開始コマンド信号は、該コマンドユニ
    ットの各々に接続された前記コマンドプロセッサに、該コマンドビットを処理さ
    せて、該コマンド信号を生成する、開始コマンド生成器と、 を含む、請求項１５に記載のパケット型ダイナミックランダムアクセスメモリ。
  17. 【請求項１７】 前記開始コマンド生成器が前記開始コマンド信号を生成す
    る前記カウントは、前記クロック信号の周波数を示すクロック速度信号のさらな
    る関数である、請求項１６に記載のパケット型ダイナミックランダムアクセスメ
    モリ。
  18. 【請求項１８】 前記コマンドプロセッサが、 前記コマンドユニットに接続されたシーケンサであって、該シ−ケンサは、ク
    ロック信号に応答してタイミング信号のシーケンスを生成し、該シーケンサは、
    該コマンドユニットの１つからの前記開始コマンド信号に応答して該シーケンス
    を開始する、シーケンサと、 該コマンドユニットからの前記コマンドビットおよび該シーケンサからの該シ
    ーケンスを受け取るように接続されたコマンド信号生成器であって、該コマンド
    信号生成器は、複数の該タイミング信号の１つに応答して、該コマンドビットに
    対応するコマンド信号を生成し、該コマンド信号を生成するために用いられる該
    タイミング信号は、前記クロック信号の周波数を示すクロック速度信号の関数で
    ある、コマンド信号生成器と、 を含む、請求項１５に記載のパケット型ダイナミックランダムアクセスメモリ。
  19. 【請求項１９】 前記コマンドユニットの各々が、それぞれの開始コマンド
    信号を生成して、前記コマンドプロセッサに該コマンドユニットから受け取った
    前記コマンドビットを処理させて、前記コマンド信号を生成し、前記コマンド信
    号生成器は、 前記シーケンサからのタイミング信号のシーケンスならびに該コマンドユニッ
    トからの該コマンドビットおよび開始コマンド信号を受け取るように接続された
    コマンドステートマシンであって、該コマンドステ−トマシンは、複数の該タイ
    ミング信号の１つに応答して、少なくとも１つの該コマンドビットに対応する複
    数の関数信号を生成し、該関数信号の各々を生成するために用いられる該タイミ
    ング信号は、前記クロック信号の周波数を示すクロック速度信号によって決定さ
    れる、コマンドステートマシンと、 該シーケンサからの該タイミング信号のシーケンスおよび該コマンドステート
    マシンからの該関数信号を受け取るように接続されたマイクロ動作回路であって
    、該マイクロ動作回路は、複数の該タイミング信号の１つに応答して該コマンド
    信号を生成し、該関数信号を生成するために用いられる該タイミング信号は、該
    クロック速度信号によって決定される、マイクロ動作回路と、 を含む、請求項１８に記載のパケット型ダイナミックランダムアクセスメモリ。
  20. 【請求項２０】 前記コマンドステートマシンがクローズバンク回路をさら
    に含むパケット型ダイナミックランダムアクセスメモリであって、 前記開始コマンド信号に応答して、クローズバンクイネーブル信号を生成する
    クローズバンク制御回路と、 バンクアドレスおよび該クローズバンクイネーブル信号を受け取るように接続
    されたバンクデコーダであって、該バンクデコーダは、該バンクアドレスの値に
    対応する複数のクローズバンク信号の１つを生成する、バンクデコーダと、 を含む、請求項１５に記載のパケット型ダイナミックランダムアクセスメモリ。
  21. 【請求項２１】 前記コマンドユニットの各々は、それぞれの開始コマンド
    信号を生成して、前記コマンドプロセッサに、該コマンドユニットから受け取っ
    た前記コマンドビットを処理させて、前記コマンド信号を生成し、該コマンドプ
    ロセッサは、 該コマンドユニットに接続されたシーケンサであって、該シーケンサは、クロ
    ック信号に応答して、タイミング信号のシーケンスを生成し、該シーケンサは、
    該コマンドユニットの１つからの該開始コマンド信号に応答して該シーケンスを
    開始する、シーケンサと、 該シーケンサからの該タイミング信号のシーケンスならびに該コマンドユニッ
    トからの該コマンドビットおよび該開始コマンド信号を受け取るように、それぞ
    れ接続された複数のコマンドステートマシンであって、該コマンドステ−トマシ
    ンは、複数の該タイミング信号の１つに応答して、該コマンドビットの少なくと
    も１つに対応するそれぞれの関数信号を生成し、該関数信号の各々を生成するた
    めに用いられる該タイミング信号は、前記クロック信号の周波数を示すクロック
    速度信号によって決定される、複数のコマンドステートマシンと、 該関数信号の各々に対応するそれぞれのメモリ動作にそれぞれ関連する複数の
    マイクロ動作回路であって、該マイクロ動作回路の各々は、該シーケンサからの
    該タイミング信号のシーケンスおよび該コマンドステートマシンの各々からの対
    応する該関数信号を受け取るように接続され、該マイクロ動作回路の各々は、複
    数の該タイミング信号の１つに応答して、それぞれのコマンド信号を生成し、該
    関数信号を生成するために用いられる該タイミング信号は、該クロック速度信号
    および該マイクロ動作回路に対応する該メモリ動作の性質によって決定される、
    複数のマイクロ動作回路と、 を含む、請求項１５に記載のパケット型ダイナミックランダムアクセスメモリ。
  22. 【請求項２２】 前記コマンドユニットの各々が、 クロック信号に応答して第１のカウントから最終カウントまで一方向にカウン
    ティングを行うカウンタであって、該コマンドユニットが前記コマンドユニット
    セレクタによってアクティブ化される場合に、該カウンティングは、コマンドユ
    ニットによって受け取られた該コマンドパケットに関連するタイミング信号から
    得られた開始信号に応答して開始される、カウンタと、 該クロック信号の周波数を示すクロック速度信号の関数である該カウンタの複
    数のそれぞれのカウントの１つにおいて、開始コマンド信号を生成する開始コマ
    ンド生成器であって、該開始コマンド信号は、該コマンドユニットの各々に接続
    された該コマンドプロセッサに、該コマンド信号を生成するビットを処理させる
    、開始コマンド生成器と、 を含む、請求項１５に記載のパケット型ダイナミックランダムアクセスメモリ。
  23. 【請求項２３】 前記カウンタは、カウント停止信号に応答して、カウンテ
    ィングを終了し、前記コマンドユニットの各々は、該カウンタのカウントを示す
    信号を受け取る最終カウントデコーダをさらに含み、該最終カウンタデコーダは
    、該カウンタの前記最終カウントを検出し、それに応答して該カウント停止信号
    を生成する、請求項２２に記載のパケット型ダイナミックランダムアクセスメモ
    リ。
  24. 【請求項２４】 前記複数のコマンドユニットが、全ての該コマンドユニッ
    トによって共有される共通バスを介して前記コマンドプロセッサに接続される、
    請求項１５に記載のパケット型ダイナミックランダムアクセスメモリ。
  25. 【請求項２５】 前記コマンドユニットの各々が、それぞれの開始コマンド
    信号を生成して、前記コマンドプロセッサに該コマンドユニットから受け取った
    前記ビットを処理させて、前記コマンド信号を生成し、該コマンドユニットの各
    々は、承認信号を受け取るまで該開始コマンド信号を生成し、該コマンドプロセ
    ッサは、該開始コマンド信号の受け取りに応答して、該承認信号を生成し、該承
    認信号を、該コマンドプロセッサが該開始コマンド信号を受け取ったコマンドユ
    ニットに接続する、請求項１５に記載のパケット型ダイナミックランダムアクセ
    スメモリ。
  26. 【請求項２６】 前記コマンドプロセッサは、開始コマンド信号に応答して
    、前記コマンドビットの処理を開始し、前記コマンドユニットの各々は、 クロック信号に応答して第１のカウントから最終カウントまで一方向にカウン
    トを行うカウンタであって、該コマンドユニットが該コマンドユニットセレクタ
    によってアクティブ化される場合、該カウンティングは、該コマンドユニットに
    よって受け取られた該コマンドパケットに関連するタイミング信号から得られた
    開始信号に応答して開始される、カウンタと、 該カウンタをロードするように接続されたカウンタプリローダであって、該カ
    ウンタは、前記コマンド生成器内の所定の位置において受け取られた前記コマン
    ドパケットのタイミングに対応する、該第１のカウントの値を有する、カウンタ
    プリローダと、 該カウンタのカウントを受け取るように接続された複数のカウンタデコーダで
    あって、該カウンタデコーダはそれぞれ、該カウントのそれぞれの値のデコード
    に応答して該開始コマンド信号を生成し、各デコーダによってデコードされた値
    は、少なくとも１つのクロック速度および該コマンドユニットに印加された該コ
    マンドビットによって示された該コマンドの性質の関数である、複数のカウンタ
    デコーダと、 該コマンドユニットに印加された該コマンドビットを受け取るラッチであって
    、該ラッチは、該開始コマンド信号に応答して、該コマンドユニット内に該コマ
    ンドビットを格納する、ラッチと、 を含む、請求項１５に記載のパケット型ダイナミックランダムアクセスメモリ。
  27. 【請求項２７】 プロセッサバスを有するプロセッサと、 データをコンピュータシステムへと入力できるように調節された該プロセッサ
    バスを介して、該プロセッサに接続された入力デバイスと、 データを該コンピュータシステムから出力できるように調節された該プロセッ
    サバスを介して、該プロセッサに接続された出力デバイスと、 データを格納できるように調節された該プロセッサバスに接続され、それぞれ
    の外部からアクセス可能な端子において、複数の入力信号を受け取り、複数の出
    力信号を生成するように調節されたパケット型ダイナミックランダムアクセスメ
    モリと、 を含むコンピュータシステムであって、該パケット型ダイナミックランダムアク
    セスメモリは、 位相コマンド信号によって決定される外部クロック信号に関する位相を有する
    内部クロック信号を生成するクロック生成器回路と、 行アドレスおよび列アドレスによって決定された位置にデータを格納するため
    に調節された、メモリセルの少なくとも１つのアレイと、 該行アドレスを受け取り、デコードし、第１の組のコマンド信号に応答して、
    該行アドレスに対応するメモリセルの行を選択するように調節された、行アドレ
    ス回路と、 データを受け取るか、または、第２の組のコマンド信号に応答して、該列アド
    レスに対応する該選択された行内の該メモリセルの１つにデータを印加するよう
    に調節された列アドレス回路と、 第３の組のコマンド信号に応答して、外部端子と列アドレス回路との間で、デ
    ータを接続するように調節されたデータパス回路と、 コマンド、行アドレス、および列アドレスを示すコマンドパケットを受け取る
    コマンド生成器と、 を含み、該コマンド生成器は、 複数のコマンドユニットであって、該コマンドユニットの各々は、イネーブ
    ルされた場合、該コマンドユニットによって受け取られたコマンドパケットの複
    数のコマンドビットを格納し、アクティブ化された場合、該コマンドユニットに
    格納された該コマンドビットを出力する、複数のコマンドユニットと、 該コマンドユニットの各々に接続されたコマンドユニットセレクタであって
    、該コマンドユニットセレクタは、該コマンドユニットのうち、いずれのコマン
    ドユニットがコマンドビットを格納しているかを決定し、そして、コマンドビッ
    トを格納していない該コマンドユニットの１つをイネーブルして、該コマンドユ
    ニットによって１度目に受け取られたコマンドパケットからの複数のコマンドビ
    ットを格納し、該コマンドユニットセレクタは、該コマンドユニットの１つをさ
    らにアクティブ化して、該１度目とは異なり得る２度目に、該コマンドユニット
    内に格納された該コマンドビットを出力する、コマンドユニットセレクタと、 該コマンドユニットの各々に接続されたコマンドプロセッサであって、該コ
    マンドプロセッサは、アクティブ化されたコマンドユニットから出力された該コ
    マンドビットを受け取り、そして、それに応答して該コマンドビットを処理して
    、該２度目とは異なり得る３度目に、少なくとも１つのコマンド信号を生成する
    、コマンドプロセッサと、を含む、 コンピュータシステム。
  28. 【請求項２８】 前記コマンドユニットの各々が、 クロック信号に応答して第１のカウントから最終カウントまで一方向にカウン
    トを行うカウンタであって、該コマンドユニットが該コマンドユニットセレクタ
    によってアクティブ化される場合に、該カウントは、コマンドユニットによって
    受け取られた該コマンドパケットに関連するタイミング信号から得られた開始信
    号に応答して開始される、カウンタと、 該格納されたコマンドビットによって示された該コマンドの性質の関数である
    該カウンタの複数のそれぞれのカウントの１つにおいて、開始コマンド信号を生
    成する開始コマンド生成器であって、該開始コマンド信号は、該コマンドユニッ
    トの各々に接続された該コマンドプロセッサに、該コマンドビットを処理させて
    、該コマンド信号を生成する、開始コマンド生成器と、 を含む、請求項２７に記載のコンピュータシステム。
  29. 【請求項２９】 前記開始コマンド生成器が前記開始コマンド信号を生成す
    る前記カウントは、前記クロック信号の周波数を示すクロック速度信号のさらな
    る関数である、請求項２８に記載のコンピュータシステム。
  30. 【請求項３０】 前記コマンドプロセッサが、 前記コマンドユニットに接続されたシーケンサであって、該シ−ケンサは、ク
    ロック信号に応答してタイミング信号のシーケンスを生成し、該シーケンサは、
    該コマンドユニットの１つからの前記開始コマンド信号に応答して該シーケンス
    を開始する、シーケンサと、 該コマンドユニットからの前記コマンドビットおよび該シーケンサからの該シ
    ーケンスを受け取るように接続されたコマンド信号生成器であって、該コマンド
    信号生成器は、複数の該タイミング信号の１つに応答して、該コマンドビットに
    対応するコマンド信号を生成し、該コマンド信号を生成するために用いられる該
    タイミング信号は、前記クロック信号の周波数を示すクロック速度信号の関数で
    ある、コマンド信号生成器と、 を含む、請求項２７に記載のコンピュータシステム。
  31. 【請求項３１】 前記コマンドユニットの各々が、それぞれの開始コマンド
    信号を生成して、前記コマンドプロセッサに該コマンドユニットから受け取った
    前記コマンドビットを処理させて、前記コマンド信号を生成し、該コマンド信号
    生成器は、 前記シーケンサからのタイミング信号のシーケンスならびに該コマンドユニッ
    トからの該コマンドビットおよび開始コマンド信号を受け取るように接続された
    コマンドステートマシンであって、該コマンドステ−トマシンは、複数の該タイ
    ミング信号の１つに応答して、少なくとも１つの該コマンドビットに対応する複
    数の関数信号を生成し、該関数信号の各々を生成するために用いられる該タイミ
    ング信号は、前記クロック信号の周波数を示すクロック速度信号によって決定さ
    れる、コマンドステートマシンと、 該シーケンサからの該タイミング信号のシーケンスおよび該コマンドステート
    マシンからの該関数信号を受け取るように接続されたマイクロ動作回路であって
    、該マイクロ動作回路は、複数の該タイミング信号の１つに応答して該コマンド
    信号を生成し、該関数信号を生成するために用いられる該タイミング信号は、該
    クロック速度信号によって決定される、マイクロ動作回路と、 を含む、請求項３０に記載のコンピュータシステム。
  32. 【請求項３２】 前記コマンドステートマシンがクローズバンク回路をさら
    に含むコンピュータシステムであって、 前記開始コマンド信号に応答して、クローズバンクイネーブル信号を生成する
    クローズバンク制御回路と、 バンクアドレスおよび該クローズバンクイネーブル信号を受け取るように接続
    されたバンクデコーダであって、該バンクデコーダは、該バンクアドレスの値に
    対応する複数のクローズバンク信号の１つを生成する、バンクデコーダと、 を含む、請求項２７に記載のコンピュータシステム。
  33. 【請求項３３】 前記コマンドユニットの各々は、それぞれの開始コマンド
    信号を生成して、前記コマンドプロセッサに、該コマンドユニットから受け取っ
    た前記コマンドビットを処理させて、前記コマンド信号を生成し、該コマンドプ
    ロセッサは、 該コマンドユニットに接続されたシーケンサであって、該シーケンサは、クロ
    ック信号に応答して、タイミング信号のシーケンスを生成し、該シーケンサは、
    該コマンドユニットの１つからの該開始コマンド信号に応答して該シーケンスを
    開始する、シーケンサと、 該シーケンサからの該タイミング信号のシーケンスならびに該コマンドユニッ
    トからの該コマンドビットおよび該開始コマンド信号を受け取るように、それぞ
    れ接続された複数のコマンドステートマシンであって、該コマンドステ−トマシ
    ンは、複数の該タイミング信号の１つに応答して、該コマンドビットの少なくと
    も１つに対応するそれぞれの関数信号を生成し、該関数信号の各々を生成するた
    めに用いられる該タイミング信号は、前記クロック信号の周波数を示すクロック
    速度信号によって決定される、複数のコマンドステートマシンと、 該関数信号の各々に対応するそれぞれのメモリ動作にそれぞれ関連する複数の
    マイクロ動作回路であって、該マイクロ動作回路の各々は、該シーケンサからの
    該タイミング信号のシーケンスおよび該コマンドステートマシンの各々からの対
    応する該関数信号を受け取るように接続され、該マイクロ動作回路の各々は、複
    数の該タイミング信号の１つに応答して、それぞれのコマンド信号を生成し、該
    関数信号を生成するために用いられる該タイミング信号は、該クロック速度信号
    および該マイクロ動作回路に対応する該メモリ動作の性質によって決定される、
    複数のマイクロ動作回路と、 を含む、請求項２７に記載のコンピュータシステム。
  34. 【請求項３４】 前記コマンドユニットの各々が、 クロック信号に応答して第１のカウントから最終カウントまで一方向にカウン
    トを行うカウンタであって、該コマンドユニットが該コマンドユニットセレクタ
    によってアクティブ化される場合に、該カウンティングは、コマンドユニットに
    よって受け取られた該コマンドパケットに関連するタイミング信号から得られた
    開始信号に応答して開始される、カウンタと、 該クロック信号の周波数を示すクロック速度信号の関数である該カウンタの複
    数のそれぞれのカウントの１つにおいて、開始コマンド信号を生成する開始コマ
    ンド生成器であって、該開始コマンド信号は、該コマンドユニットの各々に接続
    された該コマンドプロセッサに、該コマンド信号を生成するビットを処理させる
    、開始コマンド生成器と、 を含む、請求項２７に記載のコンピュータシステム。
  35. 【請求項３５】 前記カウンタは、カウント停止信号に応答して、カウンテ
    ィングを終了し、前記コマンドユニットの各々は、該カウンタの前記カウントを
    示す信号を受け取る最終カウントデコーダをさらに含み、該最終カウンタデコー
    ダは、該カウンタの前記最終カウントを検出し、それに応答して該カウント停止
    信号を生成する、請求項３４に記載のコンピュータシステム。
  36. 【請求項３６】 前記複数のコマンドユニットが、全ての該コマンドユニッ
    トによって共有される共通バスを介して前記コマンドプロセッサに接続される、
    請求項２７に記載のコンピュータシステム。
  37. 【請求項３７】 前記コマンドユニットの各々が、それぞれの開始コマンド
    信号を生成して、前記コマンドプロセッサに該コマンドユニットから受け取った
    ビットを処理させて、前記コマンド信号を生成し、該コマンドユニットの各々は
    、承認信号を受け取るまで該開始コマンド信号を生成し、該コマンドプロセッサ
    は、該開始コマンド信号の受け取りに応答して、該承認信号を生成し、該承認信
    号を、該コマンドプロセッサが該開始コマンド信号を受け取ったコマンドユニッ
    トに接続する、請求項２７に記載のコンピュータシステム。
  38. 【請求項３８】 前記コマンドプロセッサは、開始コマンド信号に応答して
    、前記コマンドビットの処理を開始し、前記コマンドユニットの各々は、 クロック信号に応答して第１のカウントから最終カウントまで一方向にカウン
    トを行うカウンタであって、該コマンドユニットが該コマンドユニットセレクタ
    によってアクティブ化される場合、該カウンティングは、該コマンドユニットに
    よって受け取られた該コマンドパケットに関連するタイミング信号から得られた
    開始信号に応答して開始される、カウンタと、 該カウンタをロードするように接続されたカウンタプリローダであって、該カ
    ウンタは、前記コマンド生成器内の所定の位置において受け取られた前記コマン
    ドパケットの前記タイミングに対応する、該第１のカウントの値を有する、カウ
    ンタプリローダと、 該カウンタの該カウントを受け取るように接続された複数のカウンタデコーダ
    であって、該カウンタデコーダはそれぞれ、該カウントのそれぞれの値のデコー
    ドに応答して該開始コマンド信号を生成し、各デコーダによってデコードされた
    値は、少なくとも１つのクロック速度および該コマンドユニットに印加された該
    コマンドビットによって示された該コマンドの性質の関数である、複数のカウン
    タデコーダと、 該コマンドユニットに印加された該コマンドビットを受け取るラッチであって
    、該ラッチは、該開始コマンド信号に応答して、該コマンドユニット内に該コマ
    ンドビットを格納する、ラッチと、 を含む、請求項２７に記載のコンピュータシステム。
  39. 【請求項３９】 メモリデバイスに印加されたメモリコマンドを処理する方
    法であって、 該メモリコマンドが該メモリデバイスにおいて受け取られると、該メモリコマ
    ンドの各々を複数の記憶レジスタの１つに格納するステップと、 該格納されたメモリコマンドの各々を１つのコマンド実行ユニットにおいて順
    次実行するステップと、 を含む方法。
  40. 【請求項４０】 前記メモリデバイスの前記動作速度の関数として、前記格
    納されたメモリコマンドの各々が実行される前記時間を変更するステップをさら
    に含む、請求項３９に記載の方法。
  41. 【請求項４１】 前記メモリコマンドの性質の関数として、前記格納された
    メモリコマンドの各々が実行される前記時間を変更するステップをさらに含む、
    請求項３９に記載の方法。
  42. 【請求項４２】 前記格納されたメモリコマンドを実行する前記ステップが
    、メモリデバイス内の信号のタイミングの関数である１クロックサイクルの間の
    ある時間においてコマンド信号を実行するステップをさらに含む、請求項３９に
    記載の方法。
  43. 【請求項４３】 メモリデバイスに印加されたメモリコマンドを処理する方
    法であって、 該メモリコマンドが該メモリデバイスにおいて受け取られると、該メモリコマ
    ンドの各々を複数の記憶レジスタの１つに格納するステップと、 異なる時間において、該記憶レジスタの各々に格納された該メモリコマンドを
    、１つのコマンド実行ユニットへと移動するステップと、 開始コマンド信号を該コマンド実行ユニットに印加するステップと、 該開始コマンド信号に応答して、該コマンド実行ユニットへと移動された各メ
    モリコマンドを処理して、対応するコマンド信号を生成するステップと、 該コマンド実行ユニットが該メモリコマンドの処理を開始した後に、該開始コ
    マンド信号を終了するステップと、 を含む方法。
  44. 【請求項４４】 前記メモリデバイスの前記動作速度の関数として、前記開
    始コマンド信号が前記コマンド実行ユニットに印加される前記時間を変更するス
    テップをさらに含む、請求項４３に記載の方法。
  45. 【請求項４５】 前記メモリコマンドの性質の関数として、前記開始コマン
    ド信号が前記コマンド実行ユニットに印加される前記時間を変更するステップを
    さらに含む、請求項４３に記載の方法。
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