JP2003508872A - ダブルデータレートダイナミックランダムアクセスメモリ用出力回路、ダブルデータレートダイナミックランダムアクセスメモリ、ダブルデータレートダイナミックランダムアクセスメモリからのデータ取り出し方法、及びデータストローブ信号提供方法 - Google Patents

ダブルデータレートダイナミックランダムアクセスメモリ用出力回路、ダブルデータレートダイナミックランダムアクセスメモリ、ダブルデータレートダイナミックランダムアクセスメモリからのデータ取り出し方法、及びデータストローブ信号提供方法

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Abstract

(57)【要約】 出力データ及びデータストローブ信号を同期化させるための方法及び装置は、外部クロックと同期した、ダブルデータレート（ＤＤＲ）ＤＲＡＭ内の内部インタリーブクロック信号を用いる。ＤＤＲ ＤＲＡＭ内の遅延ロックループは、外部クロック信号にロックされ、内部インタリーブクロック信号を発生させる。内部インタリーブクロック信号は、レイテンシ及びバースト長選択信号が接続されたタイミング回路を介して伝搬するとき、外部クロック信号に遅延整合される。データストローブ信号は、遅延ロックループからのクロック信号を用いて生成され、内部インタリーブクロック信号と同期化される。データストローブ信号及びデータは、外部クロック信号と所定の遅延関係を有する出力データ及びデータストローブ信号を提供するために、同様の数及びタイプの遅延素子を有する複数のパスを介して結合される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ダブルデータレートダイナミックランダムアクセスメモリ用出力回
路、ダブルデータレートダイナミックランダムアクセスメモリ、ダブルデータレ
ートダイナミックランダムアクセスメモリからのデータ取り出し方法、及びデー
タストローブ信号提供方法に関するものである。
【０００２】
【従来の技術】
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）集積回路（ＩＣｓ）からの
データの読み書きが頻繁に要求される。各々のメモリＩＣ内に蓄積されるデータ
量の増大に従い、及びメモリＩＣとデータを交換する装置に対するクロック周波
数の増大に従い、次第により大きいバンド幅により、メモリＩＣからデータを読
むことを可能とするための要求が増大している。この要求は、簡単には実現でき
ない。
【０００３】 前世代のＤＲＡＭデバイスには、ファーストページモードＤＲＡＭ及び拡張デ
ータ出力（ＥＤＯ）ＤＲＡＭがあった。これらのＤＲＡＭは、入力データを捕ら
え、カラムアドレスストローブ＊（ＣＡＳ＊）信号の立ち下がりエッジで出力デ
ータをドライブする。ここで、「＊」は相補の関係を表わす。
【０００４】 同期ＤＲＡＭ（ＳＤＲＡＭ）において、読み書き動作のためのデータトリガ位
置は、クロック信号の立ち上がりエッジである。これらの従来のＤＲＡＭは、シ
ングルデータレート（ＳＤＲ）ＤＲＡＭデバイスと呼ばれている。ＳＤＲ ＤＲ
ＡＭを用いたメモリシステムのピークバンド幅（メガバイト／秒）は、以下の式
で求められる。 （メモリシステムバス幅）×（クロック周波数） （式１） ＳＤＲ ＤＲＡＭシステムから大きいピークバンド幅を得るためには、クロック
をできるだけ速くし、システムバス幅をできるだけ広く拡張する必要がある。
【０００５】 しかしながら、クロックドライバは、メモリシステム内で全てのＤＲＡＭを並
列にドライブしなければならず、これは容量性負荷をドライブする必要があり、
同期化の要求が含まれる。従って、より高いクロック速度を達成することは、実
際には難しい。更に、バス幅の増大は、ＤＲＡＭシステムを保持する回路基板上
に、より大きい領域を必要とする。その結果、ＳＤＲ ＤＲＡＭシステムのピー
クバンド幅を増大させることは簡単ではない。
【０００６】 ダブルデータレート（ＤＤＲ）ＤＲＡＭシステムは、より高いデータレートで
より大きいシステムバンド幅を得るための、より魅力的な手法である。ＤＤＲ
ＤＲＡＭシステムにおいては、クロック信号又はデータストローブの、立ち上が
り及び立ち下がりの両方のエッジが、読み書き動作のためのトリガ位置となる。
従って、ＤＤＲ ＤＲＡＭシステムでは、同じロック周波数を用いた同様のＳＤ
Ｒ ＤＲＡＭシステムの二倍のピークデータレートを得られるが、タイミング精
度の向上が要求される。
【０００７】 ＤＤＲ ＤＲＡＭメモリシステムでは、ディファレンシャルクロック（ＣＬＫ
及びＣＬＫ＊）構成が、増大したタイミング精度要求を解決するために用いられ
る。しかしながら、ＤＤＲ ＤＲＡＭの外部回路におけるクロック信号に内部ク
ロック信号を同期させる要求が未だある。更に、データが転送されるときのこれ
らクロック信号の遷移は、ＳＤＲ ＤＲＡＭのＣＡＳ＊信号での遷移よりも実質
的により頻繁に起こるので、タイミング許容度はより厳しくなる。その結果、内
部クロック信号ＣＬＫ及びＣＬＫ＊を生成するための、及びこれらのクロック信
号と出力データとを外部クロック信号ＸＣＬＫに同期させるための、新たな方法
の開発が望まれている。
【０００８】
【発明の開示】
一態様において、本発明は、ダブルデータレートダイナミックランダムアクセ
スメモリのための出力回路を含む。出力回路には、外部クロック信号を受け入れ
るように構成される入力を有する遅延ロックループが含まれる。遅延ロックルー
プは、インタリーブされ且つ外部クロック信号と同期する第１及び第２内部クロ
ック信号を提供する。出力回路には、遅延ロックループと接続されるデータスト
ローブ回路も含まれる。データストローブ回路は、プリアンブル部を含むデータ
ストローブ信号を提供する。データストローブ回路は、データストローブ信号と
プリアンブル部を第１及び第２内部クロック信号に同期させる。他の態様では、
本発明は、このような出力回路を有するダブルデータレートダイナミックランダ
ムアクセスメモリ（ＤＤＲ ＤＲＡＭ）を含む。
【０００９】 更に別の態様では、本発明は、ダブルデータレートダイナミックランダムアク
セスメモリからのデータ取り出し方法を含む。本方法には、第１内部クロック信
号の立ち下がりエッジの後で且つ第２内部クロック信号の立ち上がりエッジの前
に、データイネーブル信号を提供する過程が含まれる。第１及び第２内部クロッ
ク信号は、インタリーブされる。また、本方法には、データイネーブル信号に応
じて、第１組合せ論理回路を介して第１データアレイから第１データを接続する
過程と、第１内部クロック信号により第１マルチプレクサを介して第１データを
取り出す過程と、データイネーブル信号に応じて第２組合せ論理回路を介して第
２データアレイから第２データを接続する過程と、第２クロック信号により第２
マルチプレクサを介して第２データを取り出す過程と、第１及び第２マルチプレ
クサからの第１及び第２データをデータバッファに接続する過程と、データスト
ローブバッファへデータストローブ信号を提供する過程とが含まれる。データス
トローブ信号は、第１及び第２データに、及び外部クロック信号に同期化される
。
【００１０】 別の態様では、本発明は、データストローブ信号を提供する方法を含む。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態を図示例と共に説明する。本発明は、データ入力及
び出力のための外部クロック信号に同期する、ＤＤＲ ＤＲＡＭへの相補内部ク
ロック信号を生成する方法及び装置を包含するものである。より具体的な実施例
においては、本発明は、ＤＤＲ ＤＲＡＭ内部の内部遅延ロックループ（ＤＬＬ
）から得られるクロック信号と、外部クロック信号との間の遅延を等しくするた
めの方法及び装置を包含するものである。
【００１２】 以下に詳説する実施例から明らかとなるように、本発明の一態様には、データ
出力バースト長を、例えば、２バイトバーストから４又は８バイトバーストへ変
更する過程が含まれる。本発明の他の態様では、異なるデータレイテンシに適応
することを含む。ここで、データレイテンシは、コマンドがＤＲＡＭからの特定
のデータを要求したときから、ＤＲＡＭから読み出されたデータが出力に現れる
ときまでの間の、クロックサイクルで計測された遅延、又はクロックサイクルの
比で計測された遅延を意味すると定義される。このデータバースト長及びデータ
レイテンシの変更は、特定の所定の遅延、具体的には所定のバースト長の出力信
号を提供するために、マルチプレクサ及びクロックシステムをセットするコント
ロール信号を用いて行われる。
【００１３】 図１は、本発明の一実施例による、ＤＤＲ ＤＲＡＭ１０の簡略化したブロッ
ク図である。ＤＤＲ ＤＲＡＭ１０には、ロウとカラムに編成されるメモリセル
のアレイ１２Ａ，１２Ｂと、ロウアドレス回路１４と、カラムアドレス回路１６
と、センス増幅器１８と、出力回路１９と、Ｉ／Ｏバス２０とが含まれる。Ｉ／
Ｏバス２０は、メモリアレイ１２Ａ，１２Ｂを、ＤＤＲ ＤＲＡＭ１０のピン（
図示せず）、従ってコンピュータ、マイクロプロセッサ、又は他のデータ処理装
置等のプロセッサ２２に接続する。一実施例において、Ｉ／Ｏバス２０は２バイ
ト幅であり、２００ＭＨｚまでのクロック速度において動作し、８００メガバイ
ト／秒のデータＩ／Ｏバンド幅を提供する。
【００１４】 プロセッサ２２は、ロウアドレスをロウアドレスデコーダ１４及びカラムアド
レスデコーダ１６に提供すること、及び図２から７を参照して以下でより詳細に
説明する特定のデータ交換フォーマットのためにＤＤＲ ＤＲＡＭ１０を構成す
るためのコマンドを提供することで、アレイ１２Ａ，１２Ｂとデータを交換する
。プロセッサ２２が、アレイ１２Ａ，１２Ｂからデータを検索しているときは、
コマンド、アドレス及び外部クロック信号ＸＣＬＫが、Ｉ／Ｏバス２０を介して
プロセッサ２２からＤＤＲ ＤＲＡＭ１０へ接続される。それに応じて、センス
増幅器１８は、アレイ１２Ａ，１２Ｂからデータを読み出し、データを出力回路
１９へ接続する。出力回路１９は、クロック及びタイミング信号を生成し、これ
らの信号を、Ｉ／Ｏバス２０を介して、センス増幅器１８からのデータをプロセ
ッサ２２へ同期して接続するために用いる。
【００１５】 図２は、本発明の一実施例による、図１のＤＤＲ ＤＲＡＭ１０の出力回路１
９の簡略化したブロック図である。出力回路１９には、クロックバッファ回路２
４と、コマンドデコーダ２６と、バーストカウンタ２８と、ＱＥＤ０発生回路３
０と、遅延ロックループ３２とが含まれる。外部クロック信号ＸＣＬＫは、クロ
ックバッファ回路２４への入力に接続される。内部クロック信号ＣＬＫは、クロ
ックバッファ回路２４により外部クロック信号ＸＣＬＫから得られる。内部クロ
ック信号ＣＬＫは、コマンドデコーダ２６、バーストカウンタ２８、ＱＥＤ０発
生回路３０及び遅延ロックループ３２に接続される。
【００１６】 遅延ロックループ３２は、出力ＣＬＫ＿ＤＱ，ＤＬＬＲ０及びＤＬＬＦ０を有
する。遅延ロックループの動作は、共に出願中である本発明の譲受人に譲渡され
た米国特許出願番号第０９／３０３，０７６号で説明され、その開示内容は、こ
こに援用されるものとする。
【００１７】 遅延ロックループは、１９９９年５月発行のＩＥＥＥ ＪＳＳＣ， Ｖｏｌ．
３４， Ｎｏ．５の６３２頁−６４４頁にある、ビー．ダブリュ．ガーレップら
による「高速ＣＭＯＳインタフェース回路用ポータブルデジタルＤＬＬ」でも説
明され、その開示内容は、ここに援用されるものとする。ＤＤＲ ＤＲＡＭ１０
で使用するために特別に設計された遅延ロックループは、１９９９年４月発行の
ＩＥＥＥ ＪＳＳＣ， Ｖｏｌ．３４， Ｎｏ．４の５６５頁−５６８頁にある
、エフ．リンらによる「ダブルデータレートＤＲＡＭ用レジスタ制御対称ＤＬＬ
」で説明され、その開示内容は、ここに援用されるものとする。
【００１８】 信号ＤＬＬＲ０，ＤＬＬＦ０及びＣＬＫ＿ＤＱは、外部クロック信号ＸＣＬＫ
の異なる位置からの位相オフセットを有するように全て同期化される。その結果
、信号ＤＬＬＲ０，ＤＬＬＦ０及びＣＬＫ＿ＤＱは、全て外部クロック信号ＸＣ
ＬＫと同じ周波数を有し、それらの信号のそれぞれが、その特定の信号に特有で
ある所定の範囲内に収まるような、外部クロック信号ＸＬＣＫに対する位相又は
遅延の関係を有する。
【００１９】 信号ＤＬＬＲ０及びＤＬＬＦ０はインタリーブされる。即ち、ＤＬＬＦ０がロ
ジック「０」のときのみＤＬＬＲ０はロジック「１」となり、ＤＬＬＲ０がロジ
ック「０」のときのみＤＬＬＦ０がロジック「１」となる。ロジック「１」から
ロジック「０」への遷移によって、必要なことではないが、二つの信号が一時的
に符号が一致することがあり、その結果、クロックサイクルの一部分の間に同時
に両方の信号がロジック「０」となることがある。信号ＤＬＬＲ０の立ち上がり
エッジは、所定分だけ外部クロック信号ＸＣＬＫの立ち上がりエッジよりも先行
する、即ち先に進む。
【００２０】 コマンドデコーダ２６は、図１のプロセッサ２２のような、外部回路からＤＤ
Ｒ ＤＲＡＭ１０へのコマンドを受けるための入力ＸＣＭＤを有し、バーストカ
ウンタ２８及びＱＥＤ０発生回路３０への読み出しコマンドを提供するための出
力ＲＥＡＤを有する。コマンドデコーダ２６は、レイテンシバス３４を介してレ
イテンシコマンドも提供する。タイミング回路３６は、タイミングバス３８に一
群のタイミング信号を提供する。タイミング回路３６の入力には、遅延ロックル
ープ３２からの出力ＣＬＫ＿ＤＱが接続される。タイミング回路３６には、遅延
素子４０及びインバータ４２が含まれる。遅延素子４０は、遅延ロックループ３
２からの出力ＣＬＫ＿ＤＱが接続される入力を有し、インバータ４２へ接続され
る出力を有する。
【００２１】 タイミング回路３６には、データ入力Ｄと、データ出力Ｑと、ラッチ入力ＬＡ
Ｔ及びＬＡＴ＊とをそれぞれ有する５つの透過性ラッチ５０，５２，５４，５６
，５８が含まれる。各入力ＬＡＴには遅延素子４０からの出力が接続され、また
入力ＬＡＴ＊にはインバータ４２の出力が接続される。ラッチ５０のデータ入力
Ｄには、ＱＥＤ０発生器３０からの出力ＱＥＤ０が接続され、ラッチ５０のデー
タ出力Ｑは、ラッチ５２のデータ入力Ｄに接続される。ラッチ５２，５４，５６
，５８は、それぞれのデータ入力Ｄに一つ前のラッチのデータ出力Ｑが接続され
る状態でカスケード接続される。その結果、一組のタイミング信号Ｑ０，Ｑ１，
１ｈ、Ｑ２，２ｈ，Ｑ３が、タイミングバス３８に提供される。タイミング信号
Ｑ０−Ｑ３は、タイミング信号ＱＥＤ０を提供するＱＥＤ０発生器３０に応じて
、一つ前のタイミング信号からそれぞれ１／２クロックサイクル分遅延している
。一組のタイミング信号Ｑ０−Ｑ３の各々は、一つ前のタイミング信号がロジッ
ク「１」になった１／２クロックサイクル後にロジック「１」になり、一つ前の
タイミング信号がロジック「０」に戻った１／２クロックサイクル後にロジック
「０」に戻る。
【００２２】 その結果、信号ＱＥＤ０が所定の長さを有するロジック「１」のパルスを提供
するとき、それぞれのタイミング信号Ｑ０−Ｑ３も、所定の長さを有するロジッ
ク「１」のパルスであるが、一つ前のタイミング信号に対して１／２クロックサ
イクルだけ遅延しているパルスを提供する。一組のタイミング信号Ｑ０−Ｑ３は
、図３から図７を参照して以下により詳細に説明されるように、出力タイミング
信号を生成するために、レイテンシコマンドと共に使用される。
【００２３】 タイミング発生器６０は、レイテンシバス３４とタイミングバス３８に接続さ
れ、出力ＱＥＤ，ＱＥＳ，ＱＳ０を有する。データ出力ドライバＤＱ ＤＲＩＶ
ＥＲ６２は、出力ＱＥＤに接続される入力を有し、出力データストローブドライ
バＤＱＳ ＤＲＩＶＥＲ６４は、出力ＱＥＳ，ＱＳ０に接続される入力を有する
。出力ＱＥＤは、図１のＤＤＲ ＤＲＡＭ１０からデータＤＱを出力することを
可能とし、データストローブ出力ＱＥＳは、ＤＤＲ ＤＲＡＭ１０から出力され
るデータストローブ信号ＤＱＳを出力することを可能とする。
【００２４】 図３は、本発明の一実施例による、図２のタイミング発生器６０の一実施例の
簡略化された回路図である。タイミング発生器６０には、レイテンシ選択回路６
９が含まれる。レイテンシ選択回路６９には、マルチプレクサＭＵＸ７０，７２
，７４，７６が含まれ、それぞれデータ入力Ａ，Ｂ、選択入力Ｓ及びデータ出力
Ａ０，Ｂ０を有する。
【００２５】 マルチプレクサＭＵＸ７０，７２，７４，７６のデータ出力Ａ０は全て互いに
接続され、データイネーブル信号ＬＱＥＤを提供する。マルチプレクサＭＵＸ７
０，７２，７４，７６のデータ出力Ｂ０は全て互いに接続され、データストロー
ブイネーブル信号ＬＱＥＳを提供する。マルチプレクサＭＵＸ７０，７２，７４
，７６の選択入力Ｓの各々は、レイテンシバス３４からのそれぞれのレイテンシ
選択信号ＬＡＴＥ１ｈ，ＬＡＴＥ２，ＬＡＴＥ２ｈ，ＬＡＴＥ３に接続され、レ
イテンシ選択信号の内の一つだけが、ある時点では有効である。その結果、マル
チプレクサＭＵＸ７０，７２，７４，７６の内の一つだけが、ある時点では活性
化され、これは、図１のＤＤＲ ＤＲＡＭからデータが出力される前に、データ
読み出しコマンドの後のクロックサイクルの数を決定する。
【００２６】 一実施例において、マルチプレクサＭＵＸ７０，７２，７４，７６のデータ入
力Ａ，Ｂには、図３に示したような図２のタイミング回路３６からのタイミング
信号が図３に示すように接続される。他のレイテンシの場合には、他の接続方法
も利用可能である。
【００２７】 タイミング発生器６０には、コントロール信号発生器７８も含まれる。コント
ロール信号発生器７８には、ワンショット回路８０と、インバータ８２，８４が
含まれる。ワンショット回路８０は、マルチプレクサＭＵＸ７０，７２，７４，
７６からの信号ＬＱＥＳ、ＬＱＥＤへ接続される入力と、インバータ８２の入力
に接続される出力とを有する。インバータ８２は、インバータ８４の入力に接続
される出力を有する。インバータ８４からの出力は、出力信号ＱＳ０を提供する
。出力信号ＱＳ０は、図５から図７を参照して以下でより詳細に説明されるよう
に、データ出力ストローブ信号ＤＱＳのプリアンブル部を生成するために用いら
れる。
【００２８】 タイミング発生器６０には、ＮＯＲゲート９０及びインバータ９２も含まれる
。ＮＯＲゲート９０は、信号ＬＱＥＤに接続される一つの入力と、信号ＴＥＳＴ
ＭＯＤＥに接続されるもう一つの入力を有する。信号ＴＥＳＴ ＭＯＤＥは、
ＮＯＲゲート９０を通常はインバータとして動作させるように、通常ロジック「
０」である。ＮＯＲゲート９０の出力は、インバータ９２への入力に接続される
。インバータ９２の出力は、データ信号出力をイネーブルにする信号ＱＥＤを提
供する。
【００２９】 タイミング発生器６０には、ＮＯＲゲート９６及びインバータ９８も含まれる
。ＮＯＲゲート９６は、信号ＬＱＥＤに接続される一つの入力と、信号ＬＱＥＳ
に接続されるもう一つの入力を有する。ＮＯＲゲート９６の出力は、インバータ
９８への入力に接続される。インバータ９８の出力は、データストローブ信号出
力をイネーブルにする信号ＱＥＳを提供する。
【００３０】 マルチプレクサＭＵＸ７０−７６と出力信号ＱＳ０，ＱＥＤ，ＱＥＳとの間に
接続される素子（例えば、ゲート、インバータ等）の数は、種々の出力信号のパ
スに沿う遅延量を実質的に同一に維持させるために、整合されていなければなら
ない。広い温度にわたって同一の遅延態様を有する類似の素子を用いるパスを形
成することにより、遅延は、図１のＤＤＲ ＤＲＡＭの動作温度が変化しても、
整合されたままに維持される。
【００３１】 図４は、本発明の一実施例による、図２のデータ出力ドライバ６２及びデータ
ストローブ出力ドライバ６４の一実施例の簡略化された回路図である。データ出
力ドライバ６２には、ＮＡＮＤゲート１１０及びインバータ１１２が含まれる。
ＮＡＮＤゲート１１０は、図３のタイミング発生器６０からの信号ＱＥＳに接続
される一つの入力と、信号ＴＥＳＴ＊に接続されるもう一つの入力を有する。イ
ンバータ１１２の入力には、ＮＡＮＤゲート１１０の出力が接続される。ＮＡＮ
Ｄゲート１１０の出力は、タイミング信号ＩＱＥＤ＊を提供し、インバータ１１
２の出力は、相補タイミング信号ＩＱＥＤを提供する。
【００３２】 データ出力ドライバ６２には、ＮＡＮＤゲート１１４及びＮＯＲゲート１１６
も含まれる。ＮＡＮＤゲート１１４は、信号ＩＱＥＤに接続される一つの入力と
、図１のアレイ１２Ａからのデータに接続されるもう一つの入力を有する。ＮＯ
Ｒゲート１１６は、アレイ１２Ａからのデータに接続される一つの入力と、信号
ＩＱＥＤ＊に接続されるもう一つの入力を有する。
【００３３】 データ出力ドライバ６２には、ＮＡＮＤゲート１１８及びＮＯＲゲート１２０
も含まれる。ＮＡＮＤゲート１１８は、信号ＩＱＥＤに接続される一つの入力と
、図１のアレイ１２Ｂからのデータに接続されるもう一つの入力を有する。ＮＯ
Ｒゲート１２０は、アレイ１２Ｂからのデータに接続される一つの入力と、信号
ＩＱＥＤ＊に接続されるもう一つの入力を有する。
【００３４】 データ出力ドライバ６２には、マルチプレクサ１２２，１２４の第１群及びマ
ルチプレクサ１２６，１２８の第２群も含まれる。マルチプレクサ１２２，１２
４の第１群は、図２の遅延ロックループ３２からの信号ＤＬＬＲ０及びＤＬＬＲ
０＊により信号が取り出され、マルチプレクサ１２６，１２８の第２群は、遅延
ロックループ３２からの信号ＤＬＬＦ０及びＤＬＬＦ０＊により信号が取り出さ
れる。整数のクロック周期であるレイテンシのために、信号ＤＬＬＲ０及びＤＬ
ＬＲ０＊の立ち上がりエッジは、外部クロック信号ＸＣＬＫの立ち上がりエッジ
よりも先行するようにタイミングが合わせられ、また信号ＤＬＬＦ０及びＤＬＬ
Ｆ０＊の立ち上がりエッジは、信号ＸＣＬＫの立ち下がりエッジよりも先行する
ようにタイミングが合わせられる。整数ではないクロック周期であるレイテンシ
のために、信号ＤＬＬＲ０及びＤＬＬＲ０＊の立ち上がりエッジは、外部クロッ
ク信号ＸＣＬＫの立ち下がりエッジよりも先行するようにタイミングが合わせら
れ、また信号ＤＬＬＦ０及びＤＬＬＦ０＊の立ち上がりエッジは、信号ＸＣＬＫ
の立ち上がりエッジよりも先行するようにタイミングが合わせられる。
【００３５】 ＮＡＮＤゲート１１４の出力はマルチプレクサ１２２のデータ入力に接続され
、またＮＯＲゲート１１６の出力はマルチプレクサ１２４のデータ入力に接続さ
れる。同様に、ＮＡＮＤゲート１１８の出力はマルチプレクサ１２６のデータ入
力に接続され、またＮＯＲゲート１２０の出力はマルチプレクサ１２８のデータ
入力に接続される。
【００３６】 データ出力ドライバ６２には、インバータ１３０，１３２と、入力１３３，１
３５を有するＤＱバッファ１３４と、インバータ１３６，１３８も含まれる。マ
ルチプレクサ１２４，１２８の出力は互いに接続され、そしてインバータ１３０
の入力に接続される。インバータ１３０の出力はインバータ１３２の入力に接続
される。インバータ１３２の出力は、ＤＱバッファ１３４の第１入力１３３に接
続される。同様に、マルチプレクサ１２２，１２６の出力はインバータ１３６の
入力に接続される。インバータ１３６の出力はインバータ１３８の入力に接続さ
れる。インバータ１３８の出力は、ＤＱバッファ１３４の入力１３５に接続され
る。
【００３７】 データストローブ出力ドライバ６４は、データ出力ドライバ６２に類似してい
る。データストローブ出力ドライバ６４には、ＮＡＮＤゲート１５０と、インバ
ータ１５２と、ＮＡＮＤゲート１５４と、ＮＯＲゲート１５６と、ＮＡＮＤゲー
ト１５８と、ＮＯＲゲート１６０と、マルチプレクサ１６２，１６４，１６６，
１６８と、インバータ１７０，１７２と、入力１７３，１７５を有するＤＱＳバ
ッファ１７４と、インバータ１７６，１７８とが含まれる。
【００３８】 ＮＡＮＤゲート１５０及びインバータ１５２は、信号ＱＥＳ及びＴＥＳＴ＊か
らタイミング信号ＩＱＥＳ及びＩＱＥＳ＊を生成する。ＮＡＮＤゲート１５４及
びＮＯＲゲート１５６の各々は、それぞれＩＱＥＳ及びＩＱＥＳ＊に接続された
一つの入力と、信号ＱＳ０に接続されたもう一つの入力を有する。ＮＡＮＤゲー
ト１５８及びＮＯＲゲート１６０の各々は、それぞれＩＱＥＳ及びＩＱＥＳ＊に
接続された一つの入力と、ロジック「１」に接続されたもう一つの入力を有する
。ゲート１５４，１５６の出力は、それぞれマルチプレクサ１６２，１６４のデ
ータ入力に接続され、ゲート１５８，１６０の出力は、それぞれマルチプレクサ
１６６，１６８のデータ入力に接続される。
【００３９】 図２の遅延ロックループ３２からのクロック信号ＤＬＬＲ０，ＤＬＬＦ０に応
じて、マルチプレクサ１６４，１６８からの出力信号は、インバータ１７０，１
７２を介してＤＱＳバッファ１７４の第１入力１７３に接続される。同様に、マ
ルチプレクサ１６２，１６６からの出力信号は、インバータ１７６，１７８を介
して、ＤＱＳバッファ１７４の相補入力１７５に接続される。
【００４０】 図５は、本発明の一実施例による、レイテンシが３、バースト長が４のデータ
出力動作を示す簡略化されたタイミング図である。図５及び図６には、８つの信
号が示されており、ＸＣＬＫ，ＤＬＬＲ０，ＤＬＬＦ０，ＱＥＤ（図５）又はＬ
ＱＥＤ（図６），ＱＥＳ，ＱＳ０，ＤＱＳ，ＤＱとラベルが付されている（上か
ら下の順番）。図２の外部クロック信号ＸＣＬＫは、一番上の線で示されている
。
【００４１】 外部クロック信号ＸＣＬＫの下に示される遅延ロックループ出力信号ＤＬＬＲ
０の立ち上がりエッジは、約８ナノ秒だけ外部クロック信号ＸＣＬＫの立ち上が
りエッジの先を進む。同様に、遅延ロックループ出力信号ＤＬＬＦ０の立ち上が
りエッジは、外部クロックＸＣＬＫの立ち下がりエッジの先を進む。これは、外
部クロック信号ＸＣＬＫに対してデータ出力の非同期化無しで、図４のマルチプ
レクサ１２２−１２８が、ＤＱバッファ１３４へ、従って、図１のＩ／Ｏバス２
０へデータを送ることを許容する。
【００４２】 図５のレイテンシが３、バースト長が４のデータ出力動作のために、信号ＬＱ
ＥＤ，ＬＱＥＳをそれぞれ作り出すためにタイミング信号Ｑ３，Ｑ２を送ること
を図３のマルチプレクサ７６にのみ許容する。これにより、ＬＡＴＥ３信号が、
図２のコマンドデコーダ２６により有効化される（即ち、ロジック「１」に設定
される）。マルチプレクサ１２２，１２４，１２６，１２８のクロック信号ＤＬ
ＬＲ０，ＤＬＬＦ０にアレイ１２Ａ，１２Ｂからのデータを同期化させるために
、信号ＬＱＥＤは、ＤＬＬＦ０の立ち下がりエッジでロジック「１」に変化する
ことが必要であり、且つＤＬＬＲ０の次の立ち上がりエッジの前にロジック「１
」に完全に変化している必要もある。
【００４３】 図３のワンショット回路８０は、信号ＬＱＥＳ，ＬＱＥＤから信号ＱＳ０を生
成する。そして、この信号ＱＳ０は、高インピーダンス安定状態を有する、ＤＱ
Ｓドライバ６４の出力から信号ＤＱＳのロジック「０」のプリアンブル部を生成
するために、ＤＱＳドライバ６４（図３，図４）のゲート１５４，１５６（図４
）により使用される。その結果、図４のＤＱＳドライバ６４の出力である信号Ｄ
ＱＳは、信号ＱＳ０がロジック「１」となった直後に、安定状態の約１．４ボル
トの信号レベルからロジック「０」へと変化する。
【００４４】 １クロックサイクルの後、外部クロック信号ＸＣＬＫの４番目のサイクルの立
ち上がりエッジに同期して、図４のＤＱバッファ１３４の出力からのデータ信号
ＤＱ及びデータストローブバッファ１７４の出力からのデータストローブ信号Ｄ
ＱＳが、ＤＤＲ ＤＲＡＭ１０（図１）から出力され始める。アレイ１２Ａ，１
２Ｂ（図１）の各々から２バイトのバーストがＤＱバッファ１３４（図４）の出
力から取り出されたとき、ＤＱ及びＤＱＳ信号の両方は、外部クロック信号ＸＣ
ＬＫの７番目のサイクルの立ち上がりエッジに同期して、高インピーダンスな安
定状態に戻る。
【００４５】 図６は、本発明の一実施例による、レイテンシが２と１／２、バースト長が８
のデータ出力動作を示す簡略化されたタイミング図である。ＬＡＴＥ２ｈ信号が
図２のコマンドデコーダ２６によって活性化されると、図３のマルチプレクサ７
４のみが、信号ＬＱＥＤ，ＬＱＥＳをそれぞれ作り出すために、タイミング信号
２ｈ，１ｈを送ることを許容する。図３のワンショット回路８０は、信号ＬＱＥ
Ｓ，ＬＱＥＤから信号ＱＳ０を生成し、この信号ＱＳ０は、ＤＱＳ信号のプリア
ンブル部が外部クロック信号ＸＣＬＫの第２サイクルの立ち下がりエッジで始ま
る点が異なるが、図５で説明されるように、ＤＷＳプリアンブル部を生成するた
めに用いられる。
【００４６】 １クロックサイクルの後、外部クロック信号ＸＣＬＫの３番目の立ち下がりエ
ッジに同期して（即ち、２と１／２クロックサイクル後）、データＤＱは、ＤＤ
Ｒ ＤＲＡＭ１０（図１）の外に図４のＤＱバッファ１３４の出力から取り出さ
れる。各アレイ１２Ａ，１２Ｂ（図１）から４バイト計８バイトのバーストが、
外部クロック信号ＸＣＬＫの７番目のサイクルの立ち上がりエッジで、ＤＱバッ
ファ１３４（図４）から取り出されると、ＤＱ及びＤＱＳ信号の両方は、外部ク
ロック信号ＸＣＬＫの７番目のサイクルの立ち下がりエッジに同期して、高イン
ピーダンスな安定状態に戻る。
【００４７】 図７は、本発明の一実施例による、レイテンシが２、バースト長が８のデータ
出力動作を示す簡略化されたタイミング図である。８つの信号が図７に示されて
おり、ＸＣＬＫ，ＤＬＬＲ０，ＤＬＬＦ０，ＱＥＳ，ＱＥＤ，ＱＳ０，ＤＱＳ，
ＤＱとラベルが付されている（上から下の順番）。
【００４８】 ＬＡＴＥ２信号が図２のコマンドデコーダ２６によって活性化されると、マル
チプレクサ７２のみが、信号ＬＱＥＤ，ＬＱＥＳをそれぞれ作り出すために、タ
イミング信号Ｑ２，Ｑ１を通過させることを許容する。信号ＱＳ０は、図５を参
照して上で説明したように、ＤＱＳプリアンブル部を生成するために作られ使用
される。この時、プリアンブル部が外部クロック信号ＸＣＬＫの第２サイクルの
立ち上がりエッジで始まる点が前の場合とは異なる。
【００４９】 １クロックサイクルの後に、外部クロック信号ＸＣＬＫの３番目のサイクルの
立ち上がりエッジに同期して、データＤＱが、ＤＤＲ ＤＲＡＭ１０（図１）の
外部に、図４のＤＱバッファ１３４の出力から取り出される。アレイ１２Ａ，１
２Ｂ（図１）の各々からの４バイトのバーストが、外部クロック信号ＸＣＬＫの
６番目の立ち下がりエッジにおいて、ＤＱバッファ１３４（図４）から取り出さ
れたとき、ＤＱ及びＤＱＳ信号の両方は、外部クロック信号ＸＣＬＫの７番目の
サイクルの立ち上がりエッジに同期して、高インピーダンスな安定状態に復帰す
る。
【００５０】 図５から図７の例は、１クロックサイクルの長さを有するプリアンブルを用い
ている。１／２クロックサイクルの長さを有するプリアンブル部が必要なときは
、図３のマルチプレクサ７６への入力Ｑ２は信号２ｈに、マルチプレクサ７４へ
の入力１ｈは信号Ｑ２に、マルチプレクサ７２への入力Ｑ１は信号１ｈに、マル
チプレクサ７０への入力ＱＥＤ０はＱ１にそれぞれ変更されれば良い。他のプリ
アンブル長は、マルチプレクサ７０，７２，７４，７６のためのタイミング信号
の適当な選択により選定されれば良い。図５から図７のデータ出力動作の全てに
共通する重要な点は、マルチプレクサ１２２−１２８，１６２−１６８（図４）
を介してデータを取り出すための信号ＤＬＬＲ０，ＤＬＬＦ０が、従来のクロッ
ク信号源からではなく、図２の遅延ロックループから取り出されていることであ
る。これは、遅延ロックループ３２からの信号ＤＬＬＲ０，ＤＬＬＦ０が、外部
クロック信号ＸＣＬＫに対して所定の位相関係を有するので有利である。その結
果、信号ＤＬＬＲ０，ＤＬＬＦ０により取り出された信号は、ダブルデータレー
ト動作に対して、即ち、より高いクロック周波数の使用例に対して要求される、
より厳格なタイミング時間の間で効果的なものと言える。
【００５１】 遅延ロックループ３２からタイミング信号Ｑ１，１ｈ，Ｑ２，２ｈ，Ｑ３を引
き出すことは、これらのタイミング信号が、ＤＤＲ ＤＲＡＭ動作に要求される
、より短いタイミング時間の間で有効的なものとなることを許容する。タイミン
グ信号の伝播遅延量をバランスさせること、制御信号ＱＥＳ，ＱＥＤ，ＱＳ０の
発生及び伝播をバランスさせること、信号ＤＱ，ＤＱＳの発生をバランスさせる
ことは全て、信号ＤＱとＤＱＳの同期化を容易とし、且つ確固として同期化温度
追従性を提供する。
【００５２】 図３のタイミング発生器６９及びコントロール信号発生器７８は、これらの利
益を得るため、並びに図２及び図４のデータ出力ドライバ６２及びデータストロ
ーブ出力ドライバ６４への入力信号を提供するための、簡単ではあるが確固とし
た方法を提供する。一実施例において、各々の信号パスのゲートの数を同じにす
ること、及びある一定の遅延量を適当に選択することを確実に行い、且つ図２の
遅延ロックループ３２からのタイミング信号ＤＬＬＲ０，ＤＬＬＦ０を用いるこ
とで、外部クロック信号ＸＣＬＫに対して、より厳格なタイミング規制と、増大
したデータ出力レートが達成できる。
【図面の簡単な説明】
【図１】 図１は、本発明の一実施例による、ＤＤＲ ＤＲＡＭの簡略化したブロック図
を示す。
【図２】 図２は、本発明の一実施例による、図１のＤＤＲ ＤＲＡＭの出力回路の簡略
化したブロック図を示す。
【図３】 図３は、本発明の一実施例による、図２のタイミング発生器の一実施例の簡略
化したブロック図を示す。
【図４】 図４は、本発明の一実施例による、図２の出力ドライバの一実施例の簡略化し
たブロック図を示す。
【図５】 図５は、本発明の一実施例による、レイテンシが３、バースト長が４のデータ
出力動作を示す簡略化されたタイミング図を示す。
【図６】 図６は、本発明の一実施例による、レイテンシが２と１／２、バースト長が８
のデータ出力動作を示す簡略化されたタイミング図を示す。
【図７】 図７は、本発明の一実施例による、レイテンシが２、バースト長が８のデータ
出力動作を示す簡略化されたタイミング図を示す。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ， ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ，ＡＴ， ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＢＺ，Ｃ Ａ，ＣＨ，ＣＮ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ ，ＤＺ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ， ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，Ｋ Ｅ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ ，ＬＴ，ＬＵ，ＬＶ，ＭＡ，ＭＤ，ＭＧ，ＭＫ，ＭＮ， ＭＷ，ＭＸ，ＭＺ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，Ｒ Ｕ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，ＹＵ， ＺＡ，ＺＷ (54)【発明の名称】 ダブルデータレートダイナミックランダムアクセスメモリ用出力回路、ダブルデータレートダイ ナミックランダムアクセスメモリ、ダブルデータレートダイナミックランダムアクセスメモリか らのデータ取り出し方法、及びデータストローブ信号提供方法

Claims (24)

    【特許請求の範囲】
  1. 【請求項１】 ダブルデータレートダイナミックランダムアクセスメモリ用
    出力回路であって、該出力回路は、 外部クロック信号を受け入れるように構成された入力を有する遅延ロックルー
    プであって、該遅延ロックループは、第１内部クロック信号及び第２内部クロッ
    ク信号を提供し、該第１及び第２内部クロック信号は、インタリーブされ且つ外
    部クロック信号に対して所定のタイミングを有する、遅延ロックループと、 遅延ロックループに接続され、プリアンブル部を含むデータストローブ信号を
    提供するように、且つデータストローブ信号及びプリアンブル部を第１及び第２
    内部クロック信号に同期させるように構成される、データストローブ回路と、 を具備することを特徴とする出力回路。
  2. 【請求項２】 請求項１に記載の出力回路において、前記データストローブ
    回路は、 第１の内部クロック信号により取り出されるように構成される一対の第１マル
    チプレクサと、 第２の内部クロック信号により取り出されるように構成される一対の第２マル
    チプレクサと、 タイミング信号に接続される入力を有し、一対の第１及び一対の第２のマルチ
    プレクサへの入力に接続される出力を有する組合せ論理回路と、 を具備することを特徴とする出力回路。
  3. 【請求項３】 請求項２に記載の出力回路において、前記データストローブ
    回路は、更に、 第１及び第２マルチプレクサからの出力に接続される入力と、出力とを有する
    遅延等価化回路と、 遅延等価化回路からの出力に接続されると相補の入力と、データ出力ストロー
    ブ信号を提供するように構成される出力とを有する出力バッファ回路と、 を具備することを特徴とする出力回路。
  4. 【請求項４】 請求項１に記載の出力回路において、前記遅延等価化回路に
    は、組合せ論理回路が含まれることを特徴とする出力回路。
  5. 【請求項５】 ダブルデータレートダイナミックランダムアクセスメモリ用
    出力回路であって、該出力回路は、 外部クロック信号を受け入れるように構成された入力を有する遅延ロックルー
    プであって、該遅延ロックループは、第１内部クロック信号及び第２内部クロッ
    ク信号を提供し、該第１及び第２内部クロック信号は、インタリーブされ且つ外
    部クロック信号に対して所定のタイミングを有する、遅延ロックループと、 メモリセルの第１及び第２アレイから入力データを受け入れるように構成され
    たデータ出力回路であって、該データ出力回路は、遅延ロックループに接続され
    、メモリセルの第１及び第２アレイからのデータを第１及び第２内部クロック信
    号に同期させるように構成される、データ出力回路と、 遅延ロックループに接続され、プリアンブル部を含むデータストローブ信号を
    提供するように、且つデータストローブ信号及びプリアンブル部を第１及び第２
    内部クロック信号に同期させるように構成される、データストローブ回路と、 を具備することを特徴とする出力回路。
  6. 【請求項６】 請求項５に記載の出力回路において、前記データストローブ
    回路は、 第１の内部クロック信号により取り出されるように構成される一対の第１マル
    チプレクサと、 第２の内部クロック信号により取り出されるように構成される一対の第２マル
    チプレクサと、 タイミング信号に接続される入力と、一対の第１及び一対の第２のマルチプレ
    クサの入力に接続される出力とを有する組合せ論理回路と、 第１及び第２マルチプレクサからの出力に接続される入力と、出力とをそれぞ
    れ有する遅延等価化回路と、 遅延等価化回路からの出力に接続される相補の入力と、データ出力ストローブ
    信号を提供するように構成される出力とを有する出力バッファ回路と、 を具備することを特徴とする出力回路。
  7. 【請求項７】 請求項６に記載の出力回路において、前記遅延等価化回路は
    、それぞれ直列に接続されるインバータからなることを特徴とする出力回路。
  8. 【請求項８】 請求項６に記載の出力回路において、前記遅延等価化回路は
    、直列に接続される第１インバータと第２インバータとからなることを特徴とす
    る出力回路。
  9. 【請求項９】 請求項５に記載の出力回路であって、更に、タイミング発生
    器を含み、該タイミング発生回路は、 データ入力、選択入力、及びデータ出力を有する一群のマルチプレクサと、 一群のマルチプレクサのうちの選択された一つを活性化させるために、一群の
    マルチプレクサのうちの一つのそれぞれの選択入力にレイテンシ選択信号を接続
    するレイテンシ選択バスと、 一連のタイミングパルスを提供するように構成されるタイミングバスであって
    、該一連のタイミングパルスの各々は、一連の次のタイミングパルスと比べて１
    ／２のクロックサイクルだけ遅延され、１クロックサイクルの遅延により分けら
    れた一対のタイミングパルスの内の一つは、マルチプレクサのそれぞれのデータ
    入力に接続される、タイミングバスと、 データストローブプリアンブル信号を形成するための１クロックサイクル長パ
    ルスを提供するために、マルチプレクサからのデータ出力にそれぞれ接続される
    入力を有する組合せ論理回路と、 データストローブイネーブル信号を提供するために、マルチプレクサの選択さ
    れた一つを介して接続される後の一対のタイミングパルスを受信するために接続
    される入力を有する組合せ論理回路と、 を具備することを特徴とする出力回路。
  10. 【請求項１０】 請求項５に記載の出力回路において、前記データ出力回路
    は、 第１の内部クロック信号により取り出されるように構成される一対の第１マル
    チプレクサと、 第２の内部クロック信号により取り出されるように構成される一対の第２マル
    チプレクサと、 タイミング信号及び一対のメモリセルアレイに接続される入力と、一対の第１
    マルチプレクサの入力に一対の第１メモリセルアレイからデータを提供するよう
    に構成されると共に、一対の第２マルチプレクサへ一対の第２メモリセルアレイ
    からデータを提供するように構成される出力とを有する組合せ論理回路と、 一対の第１及び一対の第２マルチプレクサからの出力に接続される入力と、出
    力とを有する遅延等価化回路と、 遅延等価化回路からの出力に接続される相補の入力と、第１及び第２メモリセ
    ルアレイからのデータを交互に提供する出力とを有する出力バッファ回路と、 を具備することを特徴とする出力回路。
  11. 【請求項１１】 請求項５に記載の出力回路において、前記データ出力回路
    は、データストローブ信号のそれぞれのサイクルの間に、第１及び第２メモリセ
    ルアレイからのデータを交互に提供するように構成されることを特徴とする出力
    回路。
  12. 【請求項１２】 ダブルデータレートダイナミックランダムアクセスメモリ
    （ＤＤＲ ＤＲＡＭ）は、 ロウとカラムに配列される第１のメモリセルアレイと、 ロウとカラムに配列される第２のメモリセルアレイと、 第１及び第２メモリセルのロウに接続されるロウデコーダと、 第１及び第２メモリセルのカラムに接続されるカラムデコーダと、 メモリのピンと、ロウデコーダ及びカラムデコーダに接続され、メモリと外部
    デジタル回路との間のデータ、アドレス、及びコマンドを接続するＩ／Ｏバスと
    、 第１及び第２メモリセルアレイに接続されるセンス増幅器と、 データ出力回路及びデータストローブ回路を含む出力回路であって、該出力回
    路は、センス増幅器に接続される入力とＩ／Ｏバスに接続される出力とを有し、
    データ出力回路は、第１及び第２メモリセルアレイからの入力データを受け入れ
    且つデータバーストを供給するように構成され、該データバーストは、データス
    トローブ回路からのデータストローブ信号の各々のサイクルの間に、第１及び第
    ２メモリセルアレイからのデータを交互に含み、データバーストは、データスト
    ローブ回路からのプリアンブル部により先行させられる、出力回路と、 を具備することを特徴とするＤＤＲ ＤＲＡＭ。
  13. 【請求項１３】 請求項１２に記載のＤＤＲ ＤＲＡＭにおいて、前記出力
    回路は、更に、インタリーブされた第１及び第２の内部クロック信号を供給する
    ように構成された遅延ロックループを含み、データ出力回路は、第１内部クロッ
    ク信号に応じて第１メモリセルアレイからデータを供給し、且つ第２内部クロッ
    ク信号に応じて第２メモリセルアレイからデータを供給するように構成されるこ
    とを特徴とするＤＤＲ ＤＲＡＭ。
  14. 【請求項１４】 請求項１３に記載のＤＤＲ ＤＲＡＭにおいて、前記デー
    タ出力回路及びデータストローブ回路はそれぞれ、 第１の内部クロック信号により取り出される一対の第１マルチプレクサと、 第２の内部クロック信号により取り出される一対の第２マルチプレクサと、 タイミング信号に接続される入力と、一対の第１及び一対の第２のマルチプレ
    クサの入力に接続される出力とを有する組合せ論理回路と、 第１及び第２マルチプレクサから出力に接続される入力と、出力とを有する一
    対の遅延等価化回路と、 遅延等価化回路から出力に接続される相補の入力と、出力信号を提供するよう
    に構成される出力とを有する出力バッファ回路と、 を具備することを特徴とするＤＤＲ ＤＲＡＭ。
  15. 【請求項１５】 請求項１２に記載のＤＤＲ ＤＲＡＭであって、更に、 パルスを提供するパルス発生器と、パルスに応じて一連のパルスを提供するよ
    うに構成される一連の透過性ラッチとを含むタイミング回路であって、一連の各
    々のラッチは、直前の透過性ラッチからのパルスに対して１／２のクロックサイ
    クル遅延させられたパルスを提供するタイミング回路と、 データ出力レイテンシを選択するためのレイテンシコマンドに応答するレイテ
    ンシ選択回路であって、該レイテンシ選択回路は、対をなす透過性ラッチからの
    タイミング信号を接続するために複数のマルチプレクサのうちの一つを選択し、
    データストローブ回路は、複数のマルチプレクサのうちの一つからのタイミング
    信号に応じてプリアンブル部を提供する、レイテンシ選択回路と、 を具備することを特徴とするＤＤＲ ＤＲＡＭ。
  16. 【請求項１６】 ダブルデータレートダイナミックランダムアクセスメモリ
    からデータを取り出す方法であって、該方法は、 第１内部クロック信号の立ち下がりエッジの後であって第２内部クロック信号
    の立ち上がりエッジの前に、データイネーブル信号を提供する過程であって、第
    １及び第２内部クロック信号はインタリーブされる、データイネーブル信号を提
    供する過程と、 データイネーブル信号に応じて、第１組合せ論理回路を介して第１データアレ
    イからの第１データを接続する過程と、 第１内部クロック信号により第１マルチプレクサを介して第１のデータを取り
    出す過程と、 データイネーブル信号に応じて、第２組合せ論理回路を介して第２データアレ
    イからの第２データを接続する過程と、 第２クロック信号により第２マルチプレクサを介して第２データを取り出す過
    程と、 第１及び第２マルチプレクサからデータバッファへ第１及び第２データを接続
    する過程と、 データストローブバッファへデータストローブ信号を提供する過程であって、
    該データストローブ信号は、第１及び第２データに、並びに外部クロック信号に
    同期化されている、データストローブ信号を提供する過程と、 からなることを特徴とするデータ取り出し方法。
  17. 【請求項１７】 請求項１６に記載の方法において、前記第１及び第２デー
    タをデータバッファへ接続する過程は、所定の遅延量を提供するための論理素子
    を介して第１及び第２データを接続する過程を含むことを特徴とする方法。
  18. 【請求項１８】 請求項１６に記載の方法であって、更に、 遅延ロックループを用いて外部クロック信号から、整数のクロックサイクルの
    レイテンシが選択されたときには、外部クロック信号の立ち上がりエッジに先行
    する立ち上がりエッジを有する第１内部クロック信号を取り出す過程と、 遅延ロックループを用いて外部クロック信号から、整数のクロックサイクルの
    レイテンシが選択されたときには、外部クロック信号の立ち下がりエッジに先行
    する立ち上がりエッジを有する第２内部クロック信号を取り出す過程と、 を含むことを特徴とする方法。
  19. 【請求項１９】 請求項１６に記載の方法において、前記データストローブ
    信号を提供する過程は、 第１内部クロック信号の立ち下がりエッジの後であって第２内部クロック信号
    の立ち上がりエッジの前に、データストローブイネーブル信号を提供する過程と
    、 第１位相関係を有するデータストローブ信号を提供するために、第１内部クロ
    ック信号により第３のマルチプレクサを介してデータストローブイネーブル信号
    を取り出す過程と、 第２位相関係を有するデータストローブ信号を提供するために、第２クロック
    信号により第４のマルチプレクサを介してデータストローブイネーブル信号を取
    り出す過程と、 データストローブバッファへデータストローブ信号を提供するために、第３及
    び第４のマルチプレクサからの第１及び第２位相関係データストローブ信号をデ
    ータストローブバッファへ接続する過程と、 を含むことを特徴とする方法。
  20. 【請求項２０】 請求項１９に記載の方法であって、更に、 データイネーブル信号をワンショット回路の第１入力に接続する過程と、 データストローブイネーブル信号をワンショット回路の第２入力に接続する過
    程と、 データストローブイネーブル信号とデータイネーブル信号が異なるロジック状
    態のときに、ワンショット回路により１クロックサイクルのパルス幅を有するパ
    ルスを生成する過程と、 所定の遅延量を提供するために、論理素子を介してパルスを接続する過程と、 データストローブ信号のためのプリアンブルを提供するために、論理素子から
    データストローブバッファへパルスを接続する過程と、 を含むことを特徴とする方法。
  21. 【請求項２１】 データストローブ信号を提供する方法であって、該方法は
    、 第１内部クロック信号の立ち下がりエッジの後であって第２内部クロック信号
    の立ち上がりエッジの前に、データストローブイネーブル信号を提供する過程で
    あって、第１及び第２内部クロック信号はインタリーブされているデータストロ
    ーブイネーブル信号を提供する過程と、 第１位相関係を有するデータストローブ信号を提供するために、第１内部クロ
    ック信号により第１マルチプレクサを介してデータストローブイネーブル信号を
    取り出す過程と、 第２位相関係を有するデータストローブ信号を提供するために、第２クロック
    信号により第２マルチプレクサを介してデータストローブイネーブル信号を取り
    出す過程と、 データストローブバッファへデータストローブ信号を提供するために、第１及
    び第２のマルチプレクサからの第１及び第２位相関係を有するデータストローブ
    信号をデータストローブバッファへ接続する過程であって、データストローブ信
    号は、第１及び第２データと、並びに外部クロック信号と同期化されている、第
    １及び第２位相関係を有するデータストローブ信号を接続する過程と、 を含むことを特徴とする方法。
  22. 【請求項２２】 請求項２１に記載の方法であって、更に、 データイネーブル信号をワンショット回路の第１入力に接続する過程と、 データストローブイネーブル信号をワンショット回路の第２入力に接続する過
    程と、 データストローブイネーブル信号とデータイネーブル信号が異なるロジック状
    態のときに、ワンショット回路により１クロックサイクルのパルス幅を有するパ
    ルスを生成する過程と、 所定の遅延量を提供するために、論理素子を介してパルスを接続する過程と、 データストローブ信号のためのプリアンブルを提供するために、論理素子から
    データストローブバッファへパルスを接続する過程と、 を含むことを特徴とする方法。
  23. 【請求項２３】 請求項２１に記載の方法であって、更に、 遅延ロックループを用いて外部クロック信号から、整数のクロックサイクルの
    レイテンシが選択されたときには、外部クロック信号の立ち上がりエッジに先行
    する立ち上がりエッジを有する第１内部クロック信号を得る過程と、 遅延ロックループを用いて外部クロック信号から、整数のクロックサイクルの
    レイテンシが選択されたときには、外部クロック信号の立ち下がりエッジに先行
    する立ち上がりエッジを有する第２内部クロック信号を得る過程と、 を含むことを特徴とする方法。
  24. 【請求項２４】 請求項２１に記載の方法であって、更に、 遅延ロックループを用いて外部クロック信号から、非整数のクロックサイクル
    のレイテンシが選択されたときには、外部クロック信号の立ち下がりエッジに先
    行する立ち上がりエッジを有する第１内部クロック信号を得る過程と、 遅延ロックループを用いて外部クロック信号から、非整数のクロックサイクル
    のレイテンシが選択されたときには、外部クロック信号の立ち上がりエッジに先
    行する立ち上がりエッジを有する第２内部クロック信号を得る過程と、 を含むことを特徴とする方法。
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