TW546668B - Output circuit for a double data rate dynamic random access memory, double data rate dynamic random access memory, method of clocking data out from a double data rate dynamic random access memory and method of providing a data strobe signal - Google Patents

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經濟部智慧財產局員工消費合作社印製 546668 A7 B7 五、發明説明（1 ) 4 本發明係有關於雙資料率動態隨機存取記憶體用輸出 電路、雙資料率動態機存取記憶體、自雙資料率動態隨機 存取記憶體以時脈輸出資料之方法、及提供資料選通信號 之方法。 由動態隨機存取記憶體（DRAM)積體電路（1C)讀取及寫 出資料是經常需要的。隨著每一記憶體1C中儲存之資料容 量增加以隨著與記憶體1C交換資料之裝置所增加之時鐘 頻率增加，對於能以漸進地較高的帶寬由記憶體1C讀出資 料的需求正在提高。此需求是不容易被滿足的。 早期各代的DRAM裝置已包括快速呼叫模態之DRAM與 擴充資料輸出（EDO)DRAM。這些DRAM在一互補行位址選通 信號（CAS*，此處代表互補信號）之落下邊緣捕取輸入 資料及驅動輸出資料。 在同步的DRAM(SDRAM)中，用於讀取與寫出作業之資
I 料觸發點為時鐘信號之上揚邊緣。這些慣用的DRAM被稱為 單資料率（SDR)DRAM裝置。使用SDR DRAM之記憶體系統之 尖峰帶寬（百萬位元組/秒）被計算如下： (記憶體系統匯流排寬度）X (時鐘頻率） （式1) 由SDR DRAM獲得較高的帶寬需要使時鐘儘可能快且儘可能 地擴充系統匯流排寬度。 然而，時鐘驅動器必須平行地驅動記憶體系統內所有 的DRAM，此需要驅動一電容性負載並包括同步化要求。因 之，在實務上會難以達成較快的時鐘速度。此外，增加匯 流排寬度亦需要在存有DRAM系統之電路板上較大的面積。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 裝 訂 線 (請先閲讀背面之注意事項再填寫本頁) 546668 A7 ____B7____ 五、發明説明（2 ) ^ 其結果為要增加SDR DRAM系統之尖峰帶寬並不容易。 ^ 雙資料率（DDR)DRAM系統為要得到較高資料率及因而 之較大系統帶寬的更吸引人之方法。在DDR DRAM系統中， 資料賦能信號或延遲鎖定迴圈的上揚與落下邊緣二者均為 讀取與寫出作業之觸發點。DDR DRAM因而使用相同的時鐘 頻率提供可比較的SDR DRAM系統之尖峰資料率，但需要提 高的時間精確度。 一差分時鐘（CLK與CLK*)計畫針對該提高的時間精確 L· 度要求在DDR DRAM記憶體系統中被使用。然而，其仍須同 步化內部時鐘信號與DDR DRAM外部之電路中的時鐘信號。 而且，由於在資料被傳送之這些時鐘信號中的轉移比SDR DRAM中之CAS*信號者實際更頻繁地發生，其計時容差更嚴 格了許多。其結果為需要發展新的做法以產生內部時鐘信 號CLK與CLK*及同步化這些時鐘信號以及輸出資料與外部 時鐘信號XCLK。 經濟部智慧財產局員工消費合作社印製 在一層面，本發明包括雙資料率動態隨機存取記憶體 用之輸出電路。該輸出電路包括一延遲鎖定迴圈，具有一 輸入被組配以接受一外部時鐘信號。該延遲鎖定迴圈提供 第一與第二內部時鐘信號，其被插入夾頁並與該外部時鐘 信號被同步化。該輸出電路亦包括一資料選通電路被耦合 於該延遲鎖定迴圈。該資料選通電路提供包括有前文之一 資料選通信號。該資料選通電路同步化該資料選通信號與 前文及該第一與第二內部時鐘信號。在另一層面，本發明 包括一雙資料率動態隨機存取記憶體（DDR DRAM)，其包括 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 546668 經濟部纪慧財產局員工消費合作社印製 Α7 Β7 五、發明説明（3 ) 有此種輸出電路。 在進一步之層面，本發明包括自雙資料率動態隨機存 取記憶體以時脈輸出資料之方法。該方法包括在一第一內 部時鐘信號之落下邊緣後及一第二內部時鐘信號之上揚邊 緣前提供一資料职能信號。該等第一與第二內部時鐘信號 被插入夾頁。該方法亦包括在回應於該資料賦能信號下藉 由第一組合邏輯由一第一資料陣列耦合第一資料、以該第 一內部時鐘信號定出通過一第一多工器之第一資料的時 脈、在回應於該資料賦能信號下藉由第二組合邏輯由一第 二資料陣列耦合第二資料、以該第二內部時鐘信號定出通 過一第二多工器之第二資料的時脈、耦合由該等第一與第 二多工器來之第一與第二資料至一資料緩衝器、及提供一 資料選通信號至一資料選通緩衝器。該資料選通信號及第 一與第二資料及與該外部時鐘信號被同步化。 在另一層面，本發明包括提供一資料選通信號之方 法。 本發明之較佳實施例以參照附圖在下面被描述。 第1圖顯示依照本發明之實施例的DDR DRAM之簡化方 塊圖。 第2圖為依照本發明之實施例之第1圖的DDR DRAM 輸出電路之簡化方塊圖。 第3圖為依照本發明之實施例之第2圖的時間產生器 實施例之簡化示意圖β 第4圖為依照本發明之實施例之第2圖的輸出驅動器 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） I---------批衣------、訂------^ (請先閲讀背面之注意事項再填寫本頁) 8 6 6 46 5 A7 五 經濟部智慧財產局員工消費合作社印製 _ _B7 發明説明（4 ) 4 實施例之簡化示意圖。 第5圖為依照本發明之實施例之延遲三個，猝發長度 為四之資料輸出作業的簡化時間圖。 第6圖為依照本發明之實施例之延遲二又二分之一 個，猝發長度為八之資料輸出作業的簡化時間圖。 第7圖為依照本發明之實施例之延遲二個，猝發長度 為八之資料輸出作業的簡化時間圖。 本發明之揭示係為促進美國專利法“為促進科學與實 用技藝之進步”（第一章第八節）的立法目的被提供。 本發明包含方法與裝置用於產生DDR DRAM內部之互補 時鐘信號，其與外部時鐘信號被同步化由DDR DRAM內部之 延遲鎖定迴圈（DLL)被導出之時鐘信號與外部時鐘信號間 之延遲。 就如下面討論之實施例會明白的是，本發明之一層面 包含改變資料輸出之猝發長度，例如，由二位元組之猝發 變成四或八位元組之猝發。本發明之另一層面涉及容納不 同的資料延遲性。資料延遲性在此被定義為表示在一命令 自DRAM要求特定資料的時間與在由DRAM讀取之資料於輸 出出現的時間之間以時鐘週期或時鐘週期之分數被測量之 延遲。這些資料猝發長度與延遲性變化使用設立多工器與 時鐘系統以用特定預設猝發長度與特定預設延遲提供輸出 信號之控制信號而被做成。 第1圖為依照本發明之實施例之DDR DRAM 1 0的簡化 方塊圖。DDR DRAM 10包括記憶體格之陣列12A與12B被 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 經濟部^:慧財產局員工消費合作社印製 546668 A7 ___B7_ 五、發明説明（5 ) 組織成列與行，一列位址電路1 4，一行位址電路1 6，感應 放大器18，輸出電路19與一 I/O匯流排20。I/O匯流排 20耦合記憶體陣列12Α與12Β至DDR DRAM 10之銷（未畫 出）及因而至處理器22,如電腦、微處理器或其他資料處 理裝置。在一實施例中，I/O匯流排為二個位元組之寬且 以達到20Q MHz之時鐘速度作業，提供每秒800百萬位元 組之資料I/O帶寬。 處理器22藉由提供列位址至列位址解碼器14及行位 址解碼器16與陣列12A及12B交換資料以及命令以組配 DDR DRAM 10,所用者為針對下面第2-7圖更詳細討論之資 料交換格式》當處理器22自陣列12A與12B擷取資料時， 命令、位址與外部時鐘信號XCLK由處理器22經由I/O匯 流排20被耦合至DDR DRAM 10。感應放大器18在回應下 由陣列12A與12B讀取資料並耦合該資料至輸出電路19。 輸出電路19產生時脈與計時信號並使用這些信號以資料 經經由I/O匯流排20自感應放器18至處理器22之資料耦 合。 第2圖為依照本發明之實施例在第1圖之DDR DRAM 1 〇 的輸出電路19的簡化方塊圖β輸出電路19包括一時鐘緩 衝器電路24, 一命令解碼器26, 一猝發計數器28, 一 QED〇 產生器電路30與一延遲鎖定迴圈32。外部時鐘信號XCU 被耦合於時鐘緩衝器電路24之輸入。一內部時鐘信號CU 被時鐘緩衝器電路24自外部時鐘信號XCLK被導出。內部 時鐘信號CLK被耦合至命令解碼器26,猝發計算器28, QED0 -9 - 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐)~: 訂 線 (請先閱讀背面之注意事項再填寫本頁) 546668 A7 ___B7_ 五、發明説明（6 ) 4 產生器電路30與延遲鎖定迴圈32。 延遲鎖定迴圈32具有輸出CLK_DQ，DLLR0與DLLF0。 延遲鎖定迴圈之作業在共同未決之申請案第09/303,076 , 號中被討論，其被讓渡給本發明之受託人，且在被納於此 處做為參考。 延遲鎖定迴圈亦在IEEE JSSC期刊1 9 99年5月第34 卷第5期，第632-644頁，由B. W. Garlepp等人所著之 “ A Portable Digital DLL for High-Speed CMOS Interface Circuits”中被討論，其被納於此處做為參 考。在DDR DRAM 10使用所特別設計的延遲鎖定迴圈在IEEE JSSC期刊199 &年4月第34卷第4期，第565-5 68頁，由 F· Lin 等人所著之 “ A Register-Controlled Symmetrical / DLL for Double-Data-Rate DRAM” 中被描述，其被納於此 處做為參考。 經濟部智慧財產局員工消費合作社印製 信號DLLR0，DLLF0與CLK_DQ全部被同步化以具有自 外部時鐘信號XCLK之不同部位的確定之相位偏置。其結果 為信號DLLRQ，DLLFG與CLK_DQ都具有與外部時鐘信號 XCLK相同的頻率，且每一這些信號亦具有與落在因這一特 定信號而定的預定範圍內之外部時鐘信號XCLK之上揚邊 緣。DLLFG之上揚邊緣以一預定的數量前導或領先外部時 鐘信號XCLK之落下邊緣。 命令解碼器26具有一輸入XCMD用於接受自如第1圖 之處理器22之DDR DRAM 10外部的電路來之命令，及具有 一輸出READ用於提供讀取命令至猝發計數器28與QED0 —10 — 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 經濟部智慧財產局員工消費合作社印製 546668 A7 ______B7 五、發明説明（7 ) 4 產生器電路3 0。命令解碼器2 6亦經由延遲匯流排3 4提供 延遲命令。計時電路36在計時匯流排38上提供一組計時 信號。計時電路36之一輸入被資料選通信號至延遲鎖定迴 圈32之輸出CLK_DQ。計時電路36包括一延遲元件40與 一反相器42。延遲元件40具有一輸入被耦合至延遲鎖定 迴圈32之輸出CLK_DQ且具有一輸出被耦合至反相器42。 計時電路36亦包括五個透明的閂50，52，56與58， 每一個具有一資料輸入D，一資料輸出q與閂輸入LAT及 LAT*。輸入LAT被耦合至延遲元件40之輸出且輸入LAT* 被耦合至反相器42之輸出。閂50之資料輸入被耦合至 QED0產生器30之輸出且閂50之資料輸出Q被耦合至閂52 之資料輸入，D。閂52，54，56與58被耦合成串級，其中 每一個之資料輸入D被耦合至前行之閂的資料輸出Q。 其結果為一系列之計時信號Q0，Ql，lh，Q2，2h與 Q3在計時匯流排38上被提供。計時信號QG-Q3分別在回 應於QED0產生器30提供之計時信號QEDG下以半個時鐘週 期自前行的計時信號被延遲。計時信號系列Q0-Q3之每一 個在前行的計時信號前進至邏輯1後的半個時鐘週期前進 至邏輯1，並在前行的計時信號回復為邏輯0後之半個週 期回復為邏輯0 » 其結果為，當信號QED0呈現具有預定長度之邏輯1 的脈衝時，各別的計時信號QG-Q3亦呈現具有該預定長度 但針對先前計時信號被延遲半個時鐘週期之邏輯1的脈 衝。計時信號系列Q0-Q3與延遲命令一起被使用，以如下 本紙張尺度適用中國國家標準（.CNS ) Α4規格（210Χ 297公釐） -----------批衣------1Τ------^ (請先閱讀背面之注意事項再填寫本頁) 546668 五_I___ 經濟部智慧財產局員工消費合作社印製 A7 B7 發明説明（8 ) 4 面針對第3〜7圖更詳被討論般地產生輸出計時信號。 一時間產生器60被耦合至延遲匯流排34及計時匯流 排38，並具有輸出QED，QES與QS0。一資料輸出驅動器 DQ DREVER 62具有一輸入被耦合至輸出QES與QS0。輸出 QED促成資料DQ由第1圖之DDR DRAM 10被輸出，且資料 選通輸出QES促成輸出資料選通信號DQS由DDR DRAM 10 被輸出。 第3圖為依照本發明之實施例之第2圖的時間產生器 60實施例之簡化示意圖。時間產生器60包括一延遲選擇 電路69。該延遲選擇電路69包括多工器MUX 70，72，74 與76，分別具有資料輸出A與B，一選擇輸出S及資料輸 出AO與BO 。 多工器MUX 70，72，74與76之資料輸出AO全部被耦 合在一起，並提供一資料賦能信號LQED。多工器MUX 70， 72, 74與76之資料輸出ΒΟ全部被耦合在一起，並提供一 資料選通賦能信號LQES。多工器MUX 70，72，74與76之 每一選擇輸入S被耦合自延遲匯流排34之各別延遲選擇信 號LATElh，LATE2，LATE2h與LATE3，且在任何一時間僅 有一延遲選擇信號被聲張。其結果為在任何一時間僅有一 多工器MUX 70，72，74與76為有源的，且此決定在資料 由第1圖之DDR DRAM 10被輸出後之時鐘週期的數目。 在一實施例中，多工器MUX 70，72，74與76之資料 輸入A與B如第3圖顯示地被耦合至由第2圖之計時電路 36來的計時信號。其他的配置對其他延遲之實作為可能 -12- 本紙張尺度適用中國國家標準（CNS ) Μ規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) 546668 A 7 B7 五、發明説明（9 ) <4 的。 時間產生器60亦包括一控制信號產生器78。該控制 信號產生器78包括單穩態電路80及反相器82與84。該 單穩態電路80具有輸入被耦合至由多工器MUX 70, 72, 74與76來之信號LQES與LQED，並具有輸出被耦合至反相 器82之輸入。反相器82具有一輸出被耦合至反相器84 之輸入。由反相器84來之輸出提供輸出信號QS0。該輸出 信號QS0被用以如下面參照第5至7圖更詳細被討論般地 產生資料輸出選通信號DQS之前文部分。 時間產生器60亦包括一 NOR閘90與一反相器92» NOR 閘90具有一輸入被耦合至信號LQED及另一輸入被耦合至 信號TEST MODE。信號TEST MODE —般為邏輯0，使得NOR 閘90 —般均作用成一反相器。NOR閘90之一輸出被耦合 至反相器92之一輸入。反相器92之一輸出提供信號QED， 其使該資料信號輸出賦能。 時間產生器60亦包括一 NOR閘96與一反相器98。NOR 閘96具有一輸入被耦合至信號LQES及另一輸入被耦合至 信號LQED MODE。NOR閘96之一輸出被耦合至反相器98 之一輸入。反相器98之一輸出提供信號QES，其使該資料 選通信號輸出賦能。 被耦合於多工器MUX 70-76間之元件（如閘與反相器之 類）之數目必須與輸出信號QSG，QED與QES相配以就各種 輸出信號沿著路徑維持實質上相同的延遲。藉由形成使用 在溫度上具有類似延遲行為之類似元件的路徑，當第1圖 -13 - 本紙張尺度適用中國國家標準（CNS ) A4規格（210X29?公釐） ----------^-- (請先閲讀背面之注意事項再填寫本頁) 訂 線 經濟部智慧財產局員工消費合作社印製 546668 A7 B7 五、發明説明（10 ) 之DDR DRAM 10的作業溫度變化時，該等延遲會維持為相 配的。 第4圖為依照本發明之實施例之第2圖的資料與資料 選通輸出驅動器62與64實施例之簡化示意圖。資料輸出 驅動器62包括一 NAND閘110與一反相器1124AND閛110 具有一輸入被耦合至由第3圖之時間產生器60來之信號 QES及具有另一輸入被耦合至一信號TEST*。反相器112 之輸入被耦合至NAND閘110之輸出。NAND閘110之輸出 提供一計時信號IQED*且反相器112之一輸出提供一互補 的計時信號IQED。 資料輸出驅動器62亦包括一 NAND閘114與一 NOR閘 116。NAND閘114具有一輸入被耦合至信號IQED及另一輸 入被耦合至由第1圖之陣列12A來的資料。NOR閘116具 有一輸入被耦合至由陣列12A來的資料及另一輸入被耦合 至信號IQED“ 經濟部智慧財產局員工消費合作社印製
資料輸出驅動器62亦包括一 NAND閘118與一 NOR閘 120 1AND閘118具有一輸入被耦合至信號IQED及另一輸 入被耦合至由第1圖之陣列12B來的資料。NOR閘120具 有一輸入被耦合至由陣列12B來的資料及另一輸入被耦合 至信號IQEDI 資料輸出驅動器62亦包括一第一組多工器122與124 及一第二組多工器126與128。該第一組多工器122與124 被由第2圖之延遲鎖定迴圏32來的信號DLLR0與DLLR0* 鎖定，及該第二組多工器126與128被由延遲鎖定迴圈32 -14- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐) 經濟部智慧財產局員工消費合作社印製 546668 A7 __B7_ 五、發明説明（11 ) 4 來之信號DLLFG與DLLFG*鎖定。就為時鐘期間之整數數字 的延遲而言，信號DLLRG與DLLRO*之上揚邊緣被定時脈以 領先外部時鐘信號XCLK之上揚邊緣，且信號DLLFG與 DLLFO*之上揚邊緣被定時脈以領先外部時鐘信號XCLK之 落下邊緣。就不為時鐘期間之整數數字而言，信號DLLRO 與DLLRO*之上揚邊緣被定時脈以領先外部時鐘信號XCLK 之落下邊逢，且信號DLLFO與DLLFG*之上揚邊緣被定時脈 以領先外部時鐘信號XCLK之上揚邊緣。 NAND閘114之輸出被耦合至多工器122之資料輸入且 NOR閘116之輸出被耦合至多工器124之資料輸入。類似 地，NAND閘118之輸出被耦合至多工器126之資料輸入且 NOR閘120之輸出被耦合至多工器128之資料輸入。 / 資料輸出驅動器62亦包括反相器130與132, 一 DQ 緩衝器134具有輸入133與135,及反相器136與138。多 工器122與126之輸出一起被耦合至反相器130之一輸 入。反相器130之輸出被耦合至反相器132之一輸入。反 相器132之輸出被耦合至DQ緩衝器134之第一輸入133。 類似地，多工器124與128之輸出一起被耦合至反相器136 之一輸入。反相器136之輸出被耦合至反相器138之一輸 入。反相器138之輸出被耦合至DQ緩衝器134之第二輸入 135。 資料選通輸出驅動器64類似於資料輸出驅動器62。 資料選通輸出驅動器64包括一 NAND閘150，一反栢器 152，一 NAND 閘 154，一 NOR 閘 156，一 NAND 閘 158，一 一 15 - 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐) ' I 訂I 線 (請先閱讀背面之注意事項再填寫本頁) 546668 A7 B7 五、發明説明（12 ) 、 4 NOR閘160，多工器16 2，164，166與168，反相器170與 172 ’ 一 DQS緩衝器174具有輸入173與175及反相器176 與 178。 NAND閘150與反相器152產生由信號QES與TEST*來 之計時信號IQES與IQES*。NAND閘154與NOR閘156每一 個分別具有一輸入被耦合至信號IQES與IQES*，且每一個 具有另一輸入被耦合至信號QS01AND閘158與NOR閘160 每一個分別具有一輸入被耦合至信號IQES與IQES*，且每 一個具有另一輸入被耦合至邏輯1。閘154與156之輸出 分別被耦合至多工器162與164之資料輸出，且閘158與 160之輸出分別被耦合至多工器166與168之資料輸出。 在回應於第2圖之延遲鎖定迴圈32來的時鐘信號 DLLR0與DLLF0下，輸出信號由多工器164與168經由反 相器170與172被耦合至DQS 174之第一輸入173。類似 地，輸出信號由多工器162與166經由反相器176與178 被耦合至DQS 174之互補輸入175。 第5圖為依照本發明之實施例之延遲三個，猝發長度 為四之資料輸出作業的簡化時間圖。第5圖與第6圖中顯 示八個信號，由上到下被標示為XCLK，DLLR0，DLLF0， QED(第 5 圖）（或 LQED(第 6 圖）），QES，QS0，DQS 與 DQ。 第2圖之外部時鐘信號被顯示於頂部軌跡。， 延遲鎖定迴圈輸出信號DLLR0之上揚邊緣（顯示於外 部時鐘信號XCLK下方）以約8個十億分之一秒領先外部時 鐘信號的上揚邊緣。類似於，延遲鎖定迴圈輸出信號DLLF0 —16 — 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐)~~ (請先閲讀背面之注意事項再填寫本頁) ·裝.
、1T 經濟部智慧財產局員工消費合作社印製 546668 A7 B7 五、發明説明（13 ) . ^ 之上揚邊緣領先外部時鐘信號XCLK之落下邊緣。此允許第 4圖之多工器122-128能傳送資料至DQ緩衝器134及因而 至第1圖之I/O緩衝器20，而不必將資料輸出針對外部時 鐘信號XCLK解除同步化。 就第5圖之延遲三個，猝發長度為四之資料輸出作業 而言，LATE3信號被第2圖之命令解碼器26聲張（即設定 為邏輯1)，而允許僅有第3圖之多工器76分別傳送計時 信號Q3與Q2以形成LQED與LQES。信號LQED必須在DLLF0 之落下邊緣後變為邏輯1且必須在DLLRQ的下一個上揚邊 緣前變為邏輯1，以讓由陣列12A與12B來之資料與多工 器122，124，126與128內之時鐘信號DLLR0與DLLF0被 同步化。 第3圖之單穩態電路80由信號LQES與LQED產生信號 QS0。然後信號QS0被DQS驅動器（第3與4圖）中之閘154 與156 (第4圖）使用以由DQS驅動器64之輸出產生信號DQS 之邏輯〇的前文部分，該DQS驅動器64具有高阻抗的靜止 狀態。其結果為第4圖之DQS驅動器64之輸出的信號DQS 由靜止狀態之約1.4伏特的信號位準在信號QS0擊發為邏 輯1後很快地變為邏輯0。 在一時鐘週期後且與外部時鐘信號XCLK之第四週期 的上揚邊緣成同步化下，由第4圖之DQ緩衝器134的輸出 來之資料信號DQ與由資料選通緩衝器174之輸出來的資料 選通信號DQS開始由DDR DRAM(第1圖）被輸出。當由每一 陣列12A與12B(第1圖）來之二位元組的猝發已以時脈由 -17- 本紙'張尺度適用中國國家標準（CNS ) A4規格（2!〇X297公釐） --------'--裝-- (請先閱讀背面之注意事項再填寫本頁) 訂 線 經濟部智慧財產局員工消費合作社印製 546668 A7 ____B7_ 五、發明説明（14 ) DQ緩衝器134(第4圖）被輸出時，DQ及DQS信號二者均以 與外部時鐘信號XCLK之第七週期的上揚邊緣同步化地恢 復為靜止的高阻抗狀態。 第6圖為依照本發明之實施例之延遲二又二分之一 個，猝發長度為八之資料輸出作業的簡化時間圖。LATE2h 信號被第2圖之命令解碼器26聲張，而允許僅有第3圖之 多工器74分別傳送計時信號2h與lh以形成LQED與 LQES。第3圖之單穩態電路80由信號LQES與LQED產生 QS0，且信號QSQ如參照第5圖顯示地被用以產生DQS前 文，但是DQS信號之前文係在外部時鐘信號XCLK的第二週 JB的落下邊緣開始》 經濟部智慧財產局員工消費合作社印製 在一時鐘週期後且與外部時鐘信號XCLK之第三週期 的上揚邊緣成同步化下（即在二又二分之一週期後），由第 4圖之DQ緩衝器134的輸出來之資料信號DQ以時脈由DDR DRAM 10被輸出。當八個位元組（每一個陣列12A與12B(第 1圖）各有四個）之猝發在該外部時鐘信號XCLK之第七週期 的上揚邊緣已以時脈由DQ緩衝器134(第4圖）被輸出時， DQ及DQS信號二者均以與外部時鐘信號XCLK之第七週期 的上揚邊緣同步化地恢復為靜止的高阻抗狀態。 第7圖為依照本發明之實施例之延遲二個，猝發長度 為八之資料輸出作業的簡化時間圖。第7圖中顯示八個信 號，由上到下被標示為XCLK，DLLR0，DLLF0，QES，QED， QS0 ， DQS 與 DQ - LATE2信號被第2圖之命令解碼器26聲張（即設定為 —18 一 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 經濟部智*慧財產局員工消費合作社印製 546668 A7 ______B7_ 五、發明説明（15 ) -邏輯1)，而允許僅有第3圖之多工器72分別傳送計時信 號Q3與Q2以形成LQED與LQES。信號QSO被形成且被用 以如參照第5圖所描述地產生DQS前文，但是DQS信號之 前文係在外部時鐘信號XCLK的第二週期之上揚邊緣開 始，。 在一時鐘週期後且與外部時鐘信號XCLK之第三週期 的上揚邊緣成同步化下，由第4圖之DQ緩衝器134的輸出 來之資料DQ以時脈由DDR DRAM 10(第1圖）被輸出。當由 每一陣列12A與12B來之四個位元組的猝發在該外部時鐘 信號XCLK之第六週期的落下邊緣已以時脈由DQ緩衝器 134(第4圔）被輸出時，DQ及DQS信號二者均以與外部時 鐘信號XCLK之第七週期的上揚邊緣同步化地恢復為靜止 的高阻抗狀態。 第5至7圖之例子使用具有一個時鐘週期長度之前 文。當需有具半個時鐘週期長度之前文時，第3圖之多工 器76的輸入Q2可被信號2h替換，多工器74之輸入lh 可被信號Q2替換，多工器72之輸入Q1可被信號lh替換， 及多工器70之耦合QEDO可被Q1替換。其他的前文長度可 藉由為多工器70, 72, 74與76適當地選擇計時信號而被 選用。 第5至7圖之所有資料輸出作業的關鍵為用於經由多 工器122-128及162-168(第4圖）將資料加以時脈之信號 DLLR0與DLLF0係由第2圖之延遲鎖定迴圈32導出，而非 傳統的時鐘信號來源。由於自延遲鎖定迴圈32來之信號 -19- 本紙張尺度適用中國國家標準< CNS ) A4規格（2H)X 297公釐） 批衣------1T------^ (請先閱讀背面之注意事項再填寫本頁) 546668 經濟部智慧財產局員工消費合作社印製 A7 B7 發明説明（16 ) 4 DLLRG與DLLFO具有與外部時鐘信號XCLK之預定的相位關 係，故此為有益的。其結果為被信號DLLRO與DLLFQ定時 脈在雙資料率作業所需之更迫切的計時窗口之際及因而對 實施較高時鐘頻率為有效的。 自延遲鎖定迴圈32之輸出導出計時信號Ql，lh，Q2, 2h與Q3允許這些計時信號在DDR DRAM作業矫需的較窄了 許多之計時窗口之際為有效的。為了控制信號QES，QED， QSO之產生及傳播為了信號QD及DQS之產生，就該等計時 信號之平衡傳播延遲有助於DQ與DQS之同步化及提供該同 步化之強健的溫度追蹤。第3圖之時間產生器.69與控制信 號產生器78提供獲得利益及對第2與4圖之資料輸出驅動 器62與資料選通輸出驅動器64提供輸入信號的簡單但強 健的方法。在一實施例中，藉由確保在每一信號路徑之閘 的數目相同且固定的延遲適當地被選擇，及藉由使用由第 2圖之延遲鎖定迴圈32來的計時信號DLLRG與DLLFO，資 料輸出率之提高與相對於外部時鐘信號之更嚴格的時間限 制一起被達成》 在符合規則下，本發明已以對有關結構上與方法上多 少而定的語言被描述。然而其將被了解，因為此處所k示 之意義包含將本發明置於生效的較佳形式，本發明不受限 於所顯示及描述之特點。因此本發明係聲張如申請專利範 圍之任何形式或如申請專利範圍之適當領域內依照等值事 項被解釋下的修改。 -20-本纸張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） 546668 A7 B7 五、發明説明（17 ) 經濟部智慧財產局員工消費合作社印製 元件標 號對照 表 元件編號 譯 名 元件編號 譯 名 10 DDR DRAM 52 閂 12A 記憶體格陣列 54 閂 12B 記憶體格陣列 56 閂 14 列位址電路 58 閂 16 行位址電路 60 時間產生器 18 感應放大器 62 DQ DRIVER，資料輸出 19 輸出電路 驅動器 20 I/O匯流排 64 DS DRIVER，資料輸出 22 處理器 選通輸出驅動器 24 列位址解碼器， 69 延遲選擇電路， 時鐘緩衝器電路 時間產生器 26 列位址解碼器， 70 多工器，MUX 命令解碼器 72 多工器，MUX 28 猝發計數器 74 多工器，MUX 30 QED0產生器電路 76 多工器，MUX 32 延遲鎖定迴圈 78 控制信號產生器 34 延遲匯流排 80 單穩態電路 36 計時電路 82 反相器 38 計時匯流排 84 反相器 40 延遲元件 90 NOR閘 42 反相器 92 反相器 50 閂 96 NOR閘 -21 - I--------^------1T------^ (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 546668 A7 B7 五、發明説明（18 ) 元件 元件編號 譯 98 反相器 110 NAND 閘 112 反相器 114 NAND 閘 116 NOR閘 118 NAND 閘 120 _閘 122 多工器 124 多工器 126 多工器 128 多工器 130 反相器 132 反相器 133 輸入 134 DQ緩衝器 135 輸入 136 反相器 138 反相器 150 NAND 閘 152 反相器 154 NAND 閘 156 NOR閘 標號對照表 元件編號 譯 名 158 NAND 閘 160 _ 閘 162 多工器 164 多工器 166 多工器 168 多工器 170 反相器 172 反相器 173 輸入 174 DQS緩衝器 175 輸入 176 反相器 178 反相器 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格 -22 - 210X297公釐）

Claims (1)

  1. 546668 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8 、申請專利範圍 1 . 一種用於雙資料率動態隨機存取記憶體之輸出電路，包 含： 一延遲鎖定迴圈，具有一輸入被組配以接受一外部 時鐘信號，該延遲鎖定迴圈提供第一與第二內部時鐘信 號，該第一與第二內部時鐘信號被插入夾頁並與該外部 時鐘信號被同步化；以及 一資料選通電路被耦合於該延遲鎖定迴圈，該資料 選通電路被組配以提供包括有前文之一資料選通信號， 該資料選通電路同步化該資料選通信號與前文及該第一 與第二內部時鐘信號。 2. 如申請專利範圍第1項所述之輸出電路，其中該資料選 通電路包含： 一第一對多工器被組配以被該第一內部時鐘信號定 以時脈； 一第二對多工器被組配以被該第二內部時鐘信號定 以時脈；以及 組合邏輯具有輸入被耦合至計時信號及具有輸出被 耦合至該等第一與第二多工器之輸入。 3. 如申請專利範圍第2項所述之輸出電路，其中該資料選 通電路進一步包含： 延遲等化電路具有輸入被耦合至由該等第一與第二 多工器來之輸出並具有輸出；以及 一輸出緩衝器電路具有互補的輸入被耦合至由該等 延遲等化電路來之輸出並具有一輸出被組配以提供一資 -23 - 本紙張尺度適用中國國家標準（CNS > A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 訂 546668 Α8 Β8 C8 D8 經济部智慧財產局員工消費合作社印製 々、申請專利範圍 4 料輸出選通信號。 4. 如申請專利範圍第1項所述之輸出電路，其中該延遲等 化電路包括組合邏輯。 5. —種用於雙資料率動態隨機存取記憶體之輸出電路，包 含·· 一延遲鎖定迴圈具有一輸入被組配以接受一外部時 鐘信號，該延遲鎖定迴圈提供一第一內部時鐘信號與一 第二內部時鐘信號，該等第一與第二內部時鐘信號被插 入夾頁並具有與該外部時鐘信號之預設的時間關係； 一資料輸出電路被組配以由第一與第二記憶體格陣 列接受輸入資料，該資料輸出電路被耦合至該延遲鎖定 迴圈並將由該等第一與第二記憶體格陣列來之資料及該 等第一與第二內部時鐘信號同步化；以及 一資料選通電路被耦合至該延遲鎖定迴圈，該資料 選通電路被組配以提供包括一前文之一資料選通信號並 將該資料選通信號與前文及該等第一與第二內部時鐘信 號同步化。 6·如申請專利範圍第5項所述之輸出電路，其中該資料選 通電路包含： 一第一對多工器被組配以被該第一內部時鐘信號定 以時脈； 一第二對多工器被組配以被該第二內部時鐘信號定 以時脈； 組合邏輯具有輸入被耦合至計時信號及具有輸出被 -24 - (請先閱讀背面之注意事項再填寫本頁) -裝· 訂 線 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） 546668 A8 B8 C8 D8 々、申請專利範圍 4 耦合至該等第一與第二多工器之輸入。 延遲等化電路分別具有輸入被耦合至由該等第一與 第二多工器來之輸出並具有輸出；以及 一輸出緩衝器電路具有互補的輸入被耦合至由該等 延遲等化電路來之輸出並具有一輸出被組配以提供一資 料輸出選通信號。 7. 如申請專利範圍第6項所述之輸出電路，其中該延遲等 化電路分別包含以串聯被耦合之反相器。 8. 如申請專利範圍第6項所述之輸出電路，其中該延遲等 化電路分別包含以串聯被耦合之一第一反相器與一第二 反相器β 9. 如申請專利範圍第5項所述之輸出電路，進一步包括一 時間產生器，包含： 一群組之多工器具有資料輸入、選擇輸入與資料輸 出； 一延遲選擇匯流排耦合一延遲選擇信號至該群組多 工器其中之一的各別選擇輸入以啟動該群組多工器中被 選擇之一； 一計時匯流排被組配以提供一系列之計時脈衝，該 系列計時脈衝每一個比較起在系列中下一個計時脈衝被 延遲半個時鐘週期，一對以一個時鐘週期之延遲被隔離 的計時脈衝之每一個被耦合至該多工器之各別的資料輸 入； 組合邏輯具有輸入分別被耦合至由該多工器來之資 -25 - ·： 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公 ：丨~.丨丨41. (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 546668 A8 B8 C8 D8 經濟部智浚財產局員工消費合作社印製 、申請專利範圍 4 料輸出以提供一個時鐘週期長度之脈衝用於形成一資料 選通前文信號；以及 組合邏輯具有一輸入以接收透過該等多工器被選擇 之一被耦合之該對計時脈衝的後者以提供一資料選通賦 能信號。 10. 如申請專利範圍第5項所述之輸出電路，其中該資料輸 出電路包含= 一第一對多工器被組配以被該第一內部時鐘信號定 以時脈； 一第二對多工器被組配以被該第二內部時鐘信號定 以時脈； 組合邏輯具有輸入被耦合至計時信號與一對記憶體 格陣列及具有輸出被組配以提供由該對記憶體格陣列之 第一個來的資料至該第一對多工器之輸入及被組配以提 供由該對記憶體格陣列之第二個來的資料至該第二對多 工器； 延遲等化電路具有輸入被耦合至由該等第一與第二 對多工器來之輸出並具有輸出；以及 一輸出緩衝器電路具有互補的輸入被耦合至由該等 延遲等化電路來之輸出並具有一輸出交替地提供由該等 第一與第二記憶體格陣列來之資料。 11. 如申請專利範圍第5項所述之輸出電路，其中該資料輸 出電路被組配以在該資料選通信號的各別週期之際提供 由該等第一與第二記憶體格陣列來之資料。 -26 - 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 裝 H I 線 (請先閱讀背面之注意事項再填寫本頁) 546668 A8 B8 C8 D8 六、申請專利範圍 4 12. —種雙資料率動態隨機存取記憶體（DDR DRAM)，包含： 一第一記憶體格陣列以列與行被配置； 一第二記憶體格陣列以列與行被配置； 一行解碼器被耦合至該等第一與第二記憶體格陣列 之行； 一 I /0匯流排被耦合至該記憶體之銷及列與行解碼 器，該I/O匯流排耦合記憶體與外部數位電路間之資 料、位址與命令； 感應放大器被耦合至該等第一與第二記憶體格陣 列；以及 一輸出電路包括一資料輸出電路與一資料選通電 路，該輸出電路具有輸入被耦合至該等感應放大器及具 有輸出被耦至I/O匯流排，該資料輸出電路被組配以接 受由該等第一與第二記憶體格陣列來之輸入資料及供應 一資料猝發，該資料猝發交替地包括在由該資料選通電 路之資料選通信號的每一週期之際由該等第一與第二記 憶體格陣列來之資料，該資料猝發被由該資料選通電路 來之一前文領先。 13. 如申請專利範圍第12項所述之DDR DRAM，其中該輸出 電路進一步包含一延遲鎖定迴圈被組配以供應第一與第 二被插入夾頁之內部時鐘信號，且其中該資料輸出電路 被組配以在回應於該第一內部時鐘信號下由該第一記憶 體格陣列供應資料及在回應於該第二內部時鐘信號下由 該第二記憶體格陣列供應資料。 -27 - 本紙張尺度適用中國國家標準（CNS ) Α4規格（210 X 297公釐） L : II·~|4—, (請先閱讀背面之注意事項再填寫本頁) 、1T 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 546668 A8 B8 C8 __ D8 六、申請專利範圍 4 14·如申請專利範圍第13項所述之DDR DRAM，其中該資料 輸出電路與該資料選通電路分別包括： 一第一對多工器被該第一內部時鐘信號定以時 脈； 一第二對多工器被該第二內部時鐘信號定以時 脈； 組合邏輯具有輸入被耦合至計時信號及具有輸出 被耦合至該等第一與第二對多工器之輸入； 一對延遲等化電路具有輸入被耦合至由該等第一 與第二多工器來之輸出及具有輸出；以及 一輸出緩衝器電路具有互補的輸入被耦合至由該 等延遲等化電路來之輸出並具有一輸出被組配以提供 —輸出信號。 15.如申請專利範圍第12項所述之DDR DRAM，進一步包含： 計時電路包括一脈衝產生器提供一脈衝與一串透 明閂被組配以在回應於該脈衝下提供一系列脈衝，在該 串閂中之每一個提供一脈衝，其比相對於由立即領先之 透明閂來之脈衝被延遲一個時鐘週期；以及 延遲選擇電路回應於延遲命令以選擇一資料輸出 延遲，該延遲選擇電路選擇數個多工器之一以耦合由各 對該等透明閂來之計時信號，其中該資料選通電路在回 應於由該等數個多工器來之計時信號下提供一前文。 16· —種自雙資料率動態隨機存取記憶體以時脈輸出資料 之方法，包含： -28 - 本紙張尺度適用中國國家標準（CNS〉A4規格（210X：297公釐） I I I n I I ; n — 訂- n I I I I 線 (請先閱讀背面之注意事項再填寫本頁) 546668 A8 B8 C8 D8 六、申請專利範圍 4 在一第一內部時鐘信號之落下邊緣後及一第二內部 時鐘信號之上揚邊緣前提供一資料賦能信號，該等第一 與第二內部時鐘信號被插入夾頁； 在回應於該資料賦能信號下透過第一組合邏輯耦合 由一第一資料陣列來之一第一資料； 透過一第一多工器以該第一內部時鐘信號將該第一 資料定以時脈； 在回應於該資料賦能信號下透過第二組合邏輯耦合 由一第二資料陣列來之一第二資料； 透過一第二多工器以該第二內部時鐘信號將該第二 資料定以時脈； 耦合由該等第一與第二多工器來之該等第一與第二 資料至一資料緩衝器；以及 提供一資料選通信號至一資料選通緩衝器，該資料 選通信號與該等第一與第二資料及該外部時鐘信號被同 步化。 17. 如申請專利範圍第16項所述之方法，其中耦合該等第 一與第二資料至一資料緩衝器包括透過邏輯元件耦合該 等第一與第二資料以提供預定數量之延遲。 18. 如申請專利範圍第16項所述之方法，進一步包含： 使用一延遲鎖定迴圈由一外部時鐘信號導出該第一 內部時鐘信號，當為時鐘週期之整數的延遲被選擇時， 該第一內部時鐘信號具有一上揚邊緣領先該外部時鐘信 號之一上揚邊緣；以及 -29 - 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ------------ (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 546668 Α8 Β8 C8 D8 經濟部智浚財產局員工消費合作社印製 六、申請專利範圍 使用一延遲鎖定迴圈由一外部時鐘信號導出該第二 內部時鐘信號，當為時鐘週期之整數的延遲被選擇時， 該第二內部時鐘信號具有一落下邊緣領先該外部時鐘信 號之一落下邊緣。 19·如申請專利範圍第丨6項所述之方法，其中提供一資料 選通信號包含： 在該第一內部時鐘信號之落下邊緣後及該第二內部 時鐘信號之上揚邊緣前提供一資料選通賦能信號； 透過一第三多工器以該第一內部時鐘信號將該資料 選通賦能信號定以時脈以提供該資料選通信號之一第一 相位； 透過一第四多工器以該第二內部時鐘信號將該資料 選通賦能信號定以時脈以提供該資料選通信號之一第二 相位； 耦合由該等第三與第四多工器來之資料選通信號的 該等第一與第二相位以提供該資料選通信號至一資料選_ 通緩衝器，該資料選通信號及該等第一與第二資料被同 步化並與該外部時鐘信號具有預設的關係。 20·如申請專利範圍第19項所述之方法，進一步包含： 耦合該資料賦能信號至一單穩態電路之一第一輸 入； 耦合該資料賦能信號至一單穩態電路之一第二輸 入； 當該資料選通賦能信號與該資料賦能信號具有不同 -30 - 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐）'' ^ 裝 訂_r 線 (請先閲讀背面之注意事項再填寫本頁) 546668 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8 __ 六、申請專利範圍 4 的邏輯狀態時用該單穩態電路產生具有一個時鐘週期之 脈衝寬度的脈衝； # 透過邏輯元件耦合該脈衝以提供預定數量之延遲； 以及 耦合由該等邏輯元件來之脈衝至該資料選通緩衝器 以提供該資料選通信號之一前文。 21. —種提供一資料選通信號之方法，包含： 在一第一內部時鐘信號之落下邊緣後及一第二內部 時鐘信號之上揚邊緣前提供一資料賦能信號，該等第一 與第二內部時鐘信號被插入夾頁； 透過一第多工器以該第一內部時鐘信號將該資料選 通賦能信號定以時脈以提供該資料選通信號之一第一相 位； 透過一第二多工器以該第二內部時鐘信號將該資料 選通賦能信號定以時脈以提供該資料選通信號之一第二 相位； 耦合由該等第一與第二多工器來之資料選通信號的 該等第一與第二相位以提供該資料選通信號至一資料選 通緩衝器，該資料選通信號及該等第一與第二資料及與 該外部時鐘信號被同步化。 22. 如申請專利範圍第2 1項所述之方法，進一步包含： 耦合該資料賦能信號至一單穩態電路之一第一輸 入； 耦合該資料賦能信號至一單穩態電路之一第二輸 -31 - ----------I I :蟮 (請先閱讀背面之注意事項再填寫本頁) 訂 本紙張尺度適用中國國家標準（CNS ) Α4規格（ 210X297公釐） — 546668 Α8 Β8 C8 D8 經濟部智r財產局員工消費合作社印製 六、申請專利範圍 4 入； 當該資料選通賦能信號與該資料賦能信號具有不同 的邏輯狀態時用該單穩態電路產生具有一個時鐘週期之 脈衝寬度的脈衝； 透過邏輯元件耦合該脈衝以提供預定數量之延遲； 以及 耦合由該等邏輯元件來之脈衝至該資料選通緩衝器 以提供該資料選通信號之一前文。 23. 如申請專利範圍第20項所述之方法，進一步包含： 使用一延遲鎖定迴圈由一外部時鐘信號導出該第一 內部時鐘信號，當為時鐘週期之整數的延遲被選擇時， 該第一內部時鐘信號具有一上揚邊緣領先該外部時鐘信 號之一上揚邊緣；以及 使用一延遲鎖定迴圏由一外部時鐘信號導出該第二 內部時鐘信號，當為時鐘週期之整數的延遲被選擇時， 該第二內部時鐘信號具有一上揚邊緣領先該外部時鐘信 號之一落下邊緣β 24. 如申請專利範圍第20項所述之方法，進一步包含： 使用一延遲鎖定迴圈由一外部時鐘信號導出該第一 內部時鐘信號，當為時鐘週期之非整數的延遲被選擇 時，該第一內部時鐘信號具有一上揚邊緣領先該外部時 鐘信號之一落下邊緣；以及 使用一延遲鎖定迴圈由一外部時鐘信號導出該第二 內部時鐘信號，當為時鐘週期之非整數的延遲被選擇 -32 - 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） I I n II I I I I n ϋ ^ I I 丨丨-I I I 線 (請先閱讀背面之注意事項再填寫本頁) 546668 A8 B8 C8 D8 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 4 時，該第二內部時鐘信號具有一上揚邊緣領先該外部時 鐘信號之一上揚邊緣。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X29*7公釐）
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