JP2003527724A - フラッシュ・メモリの複数バンク同時操作 - Google Patents

Abstract

(57)【要約】 複数バンク（又はＮバンク）同時操作フラッシュ・メモリ用のアドレス・バッファリング及び復号化アーキテクチャを示す。Ｎ個のバンクのうちの１つのバンクの読み出し操作の期間中に、他のＮ−１個のバンクのうちの任意の１つに書き込み操作だけを実行することができる。Ｎ個のバンクの１つのバンクにおける書き込み操作の期間中に、他のＮ−１個のバンクのうちの任意の１つに読み出し操作だけを実行することができる。このアドレス・バッファリング及び復号化アーキテクチャは、制御論理回路（２１８）、Ｎ個のバンクのそれぞれにあるアドレス選択回路、及びアドレス・バッファ回路（２２０）を含む。制御論理回路（２１８）は、Ｎ個のバンクのうちの１つのバンクを読み出し操作用に選択するＮ個の読み出し選択信号と、Ｎ個のバンクのうちの別のバンクを書き込み操作用に選択するＮ個の書き込み選択信号とを生成するために使用される。それぞれのアドレス選択回路は、制御論理回路（２１８）から、Ｎ個の読み出し選択信号のそれぞれと、Ｎ個の書き込み選択信号のそれぞれを受け取るように構成される。アドレス・バッファ回路（２２０）は、コア・メモリ・セルにアクセスするための書き込みアドレスと読み出しアドレスを同時に提供するために使用される。それぞれのＮ個の読み出し選択信号とＮ個の書き込み選択信号を生成するために、書き込みアドレスと読み出しアドレスのそれぞれの第１の部分が、制御論理回路（２１８）に提供される。書き込みアドレスと読み出しアドレスのそれぞれの第２の部分が、それぞれのアドレス選択回路に提供される。

Description

【発明の詳細な説明】

（技術分野） 本発明は、一般に、半導体メモリ装置に関する。より詳細には、本発明は、フ
ラッシュ・メモリの複数バンク同時操作に関する。

【０００１】 （背景技術） フラッシュ・メモリ（またはフラッシュＲＡＭ）は、浮遊ゲートを有するメモ
リ・セル設計を使用する不揮発性記憶装置の１つの形態である。メモリ・セル入
力に高電圧を印加して、浮遊ゲートをプログラム（電荷を蓄積）したり浮遊ゲー
トを消去（電荷を除去）したりする。プログラミングは、浮遊ゲートに電荷を入
れる熱い電子（hot electron）の移動によって行われ、消去は、浮遊ゲート上の
電子電荷の量を減少させる薄い誘電材料を貫通するファウラー・ノルトハイム・
トンネル効果を利用する。

【０００２】 セルの消去は、セルの論理値を「１」にセットし、セルのプログラミングは、
論理値を「０」にセットする。プログラミング操作や消去操作を除き、フラッシ
ュ・メモリは、ランダム・アクセス可能な読み出し専用メモリ（ＲＯＭ）と同じ
ように動作する。従来、フラッシュ・メモリ記憶セル及び支援ロジック／回路を
含むフラッシュ・メモリ・チップは、基板上に半導体材料層、ポリシリコン相互
接続層、及び第１と第２の金属層を形成することによって作成される。これより
も多いかまたは少ない数の層を含む多数の集積回路製造方法が多数あり、本明細
書において適用可能であることを理解されよう。

【０００３】 フラッシュ・メモリ装置のプログラミングと消去のこの複雑な性質のために、
そのようなデバイスが、十分に高速の書き込みアクセスを実現せず、それが読み
出しアクセスに悪影響を及ぼすという大きな問題が生じる。例えば、従来のフラ
ッシュ・メモリ装置においては、一般に、フラッシュ・メモリ装置においてプロ
グラム操作または消去操作が進行している間、プロセッサは、読み出し操作を実
行することができない。ほとんどの実施態様において、プロセッサは、フラッシ
ュ・メモリ装置に対する読み出し操作を開始する前に、フラッシュ・メモリ装置
の状態レジスタを周期的にポーリングしてプログラム操作または消去操作の終了
を検出しなければならない。

【０００４】 残念ながら、前に述べたように、代表的なフラッシュ・メモリ装置のプログラ
ミングと消去のサイクル時間は、例えばダイナミック・ランダム・アクセス・メ
モリ（「ＤＲＡＭ」）を使用する従来のランダム・アクセス・メイン・メモリの
許容書き込みアクセス時間よりもかなり長い。プログラミング操作または消去操
作と関連するそのような長い待ち時間は、フラッシュ・メモリが電子システム内
の唯一のメモリの場合、オペレーティング・システムをロックし、許容できない
ほど長い期間システムの機能を妨げる。

【０００５】 この問題に取り組むために、従来のフラッシュ・メモリのなかには、消去サス
ペンド操作を可能にするものがある。消去サスペンドにより、プロセッサが、消
去操作を中断することができ、従って別のセクタを読み出すことができる。しか
しながら、そのようなメモリは、一般に、読み出し操作を開始することができる
ようになるまでに、さらに数マイクロ秒のサスペンド待ち時間を要する。典型的
なサスペンド待ち時間は、０．１〜２０マイクロ秒である。

【０００６】 従来のシステムは、そのようなオペレーティング・システムのロックを防ぐた
めに、複数のフラッシュ・メモリ装置を採用していることがある。そのようなシ
ステムでは、プロセッサは、通常、フラッシュ・メモリ装置のうちの１つに読み
出しアクセスをしている間、他のフラッシュ・メモリ装置には、プログラム操作
または消去操作が行われている。しかしながら、そのようなシステムは、一般に
、１つのフラッシュ・メモリ装置の容量が、特定の電子装置の要求に対応するこ
とができる場合でも、複数のフラッシュ・メモリ装置が実装されるため、高いコ
ストがかかる。

【０００７】 最近の従来型フラッシュ・メモリの場合、他のデータをプログラムしている間
はコア・セル・データを読み取ることができない。システムの視点からは、フラ
ッシュ・メモリのコア・セルにデータをプログラムするために、マイクロプロセ
ッサは、フラッシュ・メモリにプログラム・コマンドを発行する必要がある。デ
ータを個別または非同時に読み出したりプログラムしたりできるのはフラッシュ
・メモリだけなので、プログラム・コマンドは、フラッシュ・メモリの外側／外
部に記憶しなければならない。

【０００８】 さらに、フラッシュ・メモリのプログラミングと消去は、読み出し操作を行う
ときと比べて、通常よりも高い電圧を必要とする。そのような通常よりも高い電
圧を使用することは、プログラミング／消去中に同時に読み出す機能を実現しよ
うとするときに問題になる。そのような問題は、読み出し操作用の通常電圧と共
にプログラム及び消去操作に必要な高い電圧を分配する難しさと、装置内の他の
場所に高電圧を使用することによって読み出し検出出力に生じる大きいノイズを
処理する難しさとを含む。さらに、実施態様によっては、複雑さをさらに高める
冗長ロジックが使用されることもある。

【０００９】 近年、そのような問題に取り組むために、デュアル・バンク・フラッシュ・メ
モリが導入された。参照として、米国特許第５，８６７，４３０号（Chen他）及
び米国特許第５，８４７，９９８号（Van Buskirk他）には、同時読み書き操作
を可能にするデュアル・バンク・アーキテクチャが開示されている。デュアル・
バンク・フラッシュ・メモリは、他のデータを読み出している間にデータをプロ
グラムすることができ（すなわち、同時操作が可能である）、従って、フラッシ
ュ・メモリ・システムを大幅に簡略化することができる。

【００１０】 最近、そのような利点にも関わらず、デュアル・バンク・フラッシュ・メモリ
・システムは、ますます複雑になり、複数のバンクを使用するフラッシュ・メモ
リの実施態様のアドレス指定及びデータの観点に関して設計上の問題が現れた。
複数バンク同時操作を可能にするよりフレキシブルでかつ効率的な設計のフラッ
シュ・メモリを実現することが望ましい。例えば、同時操作アーキテクチャをデ
ュアル・バンクすなわち２つのバンクからＮ個のバンクに容易に拡張できるよう
にするために、各バンクに対して個別化されローカルなアーキテクチャ及び回路
を開発することが有利になる。

【００１１】 従って、同時操作を可能にし、すなわち同時読書き（プログラムまたは消去）
操作を可能にする拡張可能でかつフレキシブルな複数バンク・アーキテクチャが
必要である。

【００１２】 （発明の開示） 単なる序論として、複数バンク同時読み書き操作フラッシュ・メモリの例示的
な実施形態を提示する。

【００１３】 メモリ内でコア・メモリ・セルのＮ個のバンクに対する同時の読み取りと書き
込みを容易にするアドレス・バッファリング及び復号化アーキテクチャの実施形
態を提示する。Ｎ個のバンクのうちの１つのバンクの読み出し操作中に、他のＮ
−１個のバンクのうちの任意のバンクの書き込み操作だけを実行することができ
る。

【００１４】 Ｎ個のバンクのうちの１つのバンクの書き込み操作中、他のＮ−１個のバンク
のうちの任意のバンクの読み出し操作だけを実行することができる。アドレス・
バッファリング及び復号化アーキテクチャは、制御論理回路、Ｎ個のバンクのそ
れぞれに配置されたアドレス選択回路、及びアドレス・バッファ回路を含む。

【００１５】 制御論理回路は、Ｎ個のバンクのうちの１つのバンクを読み出し操作用に選択
するＮ個の読み出し選択信号と、Ｎ個のバンクのうちの別のバンクを書き込み操
作用に選択するＮ個の書き込み選択信号とを生成するために使用される。各アド
レス選択回路は、制御論理回路から、Ｎ個の読み出し選択信号のそれぞれ１つと
、Ｎ個の書き込み選択信号のそれぞれ１つとを受け取るように構成される。

【００１６】 アドレス・バッファ回路は、コア・メモリ・セルにアクセスするために、書き
込みアドレスと読み出しアドレスを同時に提供するために使用される。それぞれ
のＮ個の読み出し選択信号とＮ個の書き込み選択信号を生成するために、書き込
みアドレスと読み出しのアドレスのそれぞれの第１の部分が制御論理回路に提供
される。書き込みアドレスと読み出しアドレスのそれぞれの第２の部分が、それ
ぞれのアドレス選択回路に提供される。

【００１７】 また、Ｎ組バンク同時操作フラッシュ・メモリの実施形態を提示する。Ｎ個の
バンクのうちの１つのバンクの読み出し操作中に、他のＮ−１個のバンクのうち
の任意の１つのバンクの書き込み操作だけを実行することができる。Ｎ番目のバ
ンクの書き込み操作中に、他のＮ−１個のバンクのうちの任意の１つのバンクの
読み出し操作だけを実行することができる。

【００１８】 メモリは、制御論理回路、アドレス・バッファ回路、及びＮ個のローカルのバ
ンク回路を含む。制御論理回路は、Ｎ個の読み出し選択信号とＮ個の書き込み選
択信号を生成するために使用される。Ｎ個のローカルのバンク回路のうちの回路
１〜Ｎ−１は、コア・メモリ・セルのＮ−１個のそれぞれのバンクを含む。

【００１９】 Ｎ番目の回路は、メモリ・セルのＮ番目のバンク、アドレス選択回路、書き込
み操作制御回路、書き込みデータ・バス、及び読み出しデータ・バスを含む。ア
ドレス選択回路は、Ｎ番目の読み出し選択信号とＮ番目の書き込み選択信号に応
答する。書き込み操作制御回路は、Ｎ番目の書き込み選択信号に応答する。書き
込みデータ・バスは、Ｎ番目の書き込み選択信号に応答する。読み出しデータ・
バスは、Ｎ番目の読み出し選択信号に応答する。

【００２０】 複数バンク・フラッシュ・メモリにおいて使用され、データの同時書き読み及
び読み出しを実行する方法の実施形態を提示する。書き込みアドレスの第１の部
分と読み出しアドレスの第１の部分が、コア・メモリ・セルのＮ個のバンクに対
応するＮ個のアドレス選択回路に提供される。

【００２１】 書き込みアドレスの第２の部分が、制御論理回路に提供される。書き込みアド
レスの第２の部分は、書き込み操作のための１つのバンクを定義する。読み出し
アドレスの第２の部分が、制御論理回路に提供される。読み出しアドレスの第２
の部分は、読み出し操作のための１つのバンクを定義する。制御論理回路からの
Ｎ個の書き込み選択信号のうちの１つが、書き込み操作のためにＮ個のバンクの
それぞれのバンクに提供される。

【００２２】 読み出し操作のために、制御論理回路からのＮ個の読み出し選択信号のうちの
１つのが、Ｎ個のバンクのそれぞれのバンクに提供される。書き込みアドレスと
読み出しアドレスの第１の部分は、それぞれのＮ個の書き込み選択信号とそれぞ
れのＮ個の読み出し選択信号によって、Ｎ個のバンクにゲート制御される。Ｎ個
のバンク内の書き込みアドレス・サイトと読み出しアドレス・サイトにおいて、
書き込みアドレス及び読み出しアドレスの第１の部分によってアクセスされるデ
ータは、それぞれのＮ個の書き込み選択信号とＮ個の読み出し選択信号によって
、データ出力及び検証回路にゲート制御される。

【００２３】 現在好適な実施形態の以上の考察は単なる序論として提供された。これは、こ
の節において、本発明の範囲を定義する併記の特許請求の範囲の限定として解釈
されるべきでない。

【００２４】 （発明を実施するための最良の形態） 近年、同時読書きデュアル・バンク・フラッシュ・メモリが導入されてきてい
る。そのようなメモリのいくつかの例は、Chenらの「BANK ARCHITECTURE FOR A
NON-VOLATILE MEMORY ENABLING SIMULTANEOUS READING AND WRITING」と題する
米国特許第５，８６７，４３０号と、Van Buskirkらの「NON-VOLATILE MEMORY A
RRAY THAT ENABLES SIMULTANEOUS READ AND WRITE OPERATIONS」と題する米国特
許第５，８４７，９９８号とに記載されており、これらの特許は両方とも、参照
により本明細書に組み込まれる。これらの特許は、同時読み書き操作を可能にす
るデュアル・バンク・フラッシュ・メモリ・アーキテクチャの実施と操作につい
て説明している。デュアル・バンク・フラッシュ・メモリは、データをプログラ
ムしながら他のデータを読み出すことができ（すなわち、同時操作ができる）、
従って、フラッシュ・メモリ・システムを大幅に簡素化することができる。

【００２５】 近年、そのような利点にも関わらず、デュアル・バンク・フラッシュ・メモリ
・システムはますます複雑になってきている。複数のバンクを使用するフラッシ
ュ・メモリのアドレス指定及びデータ操作の観点に関して設計上の問題がだんだ
ん現れてきている。

【００２６】 本明細書では、複数バンク同時操作を可能にするよりフレキシブルでかつ効率
的な設計のフラッシュ・メモリを提示する。本明細書で説明する実施形態は、各
バンクに対してローカルなアドレス指定、アドレス選択、動作制御信号及びロジ
ック、及びアクセス回路を提供する。メモリのコア・セルの各バンクに対してロ
ーカルな個別化アーキテクチャは、同時操作アーキテクチャを、デュアル・バン
クすなわち２つのバンクからＮ個のバンクへの拡張を容易にかつ実際的にする。

【００２７】 本明細書に示した実施形態は、同時操作を可能にし、すなわち同時読み書き操
作を可能にする拡張可能でかつフレキシブルな複数バンク・アーキテクチャを提
供する。一般に、書き込み操作は、プログラミングまたは消去操作を指すと理解
される。

【００２８】 図１は、フラッシュ・メモリ・チップの複数バンク同時操作フラッシュ・メモ
リ２００をアドレス指定の観点から示すブロック図である。複数バンク同時操作
フラッシュ・メモリ２００の例示的なフラッシュ・メモリ・アドレス指定アーキ
テクチャは、アドレス・バッファ・ブロック２２０、ステート・マシン及び制御
論理回路（論理回路）２１８、書き込みイネーブル（ＷＥ（バー））バッファ２
２８、Ｄ_INバッファ２２４、並びにそれぞれの関連したアドレス選択回路ブロッ
クＡＳＥＬ０ ２１０、ＡＳＥＬ１２１２、ＡＳＥＬ２ ２１４及びＡＳＥＬ３
２１６を有する４つのメモリ・セル・バンク、バンク０ ２０２、バンク１
２０４、バンク２ ２０６、バンク３ ２０８を含む。

【００２９】 アドレス・バッファ・ブロック２２０は、アドレス選択回路ブロック２１０、
２１２、２１４、２１６による選択のために、読み出しアドレス・ビット線また
はデータ・バス２３２上に読み出しアドレスを提供し、書き込みアドレス・ビッ
ト線またはバス２３４上に書き込み（適切に、プログラムまたは消去）アドレス
を提供する。アドレス・バッファ・ブロック２２０は、また、論理回路２１８と
通信している。

【００３０】 分かりやすくするために、図１には、１つの読み出しアドレス・ビット線２３
２と１つの書き込みアドレス・ビット線２３４を示す。当然ながら、メモリ２０
０には、複数のビット線２３２、２３４が使用されていることが好ましい。読書
きアドレス・ビットを送ったり伝えたりするために使用されるビット線２３２、
２３４の数は、一般に、利用される読書きアドレス・ビットの数によって決まる
。

【００３１】 フラッシュ・メモリ２００について、１つの読み出しアドレスと１つの書き込
みアドレスに関して同時に説明する。他の実施形態において、アドレス・バッフ
ァ・ブロック２２０が、この構成に限定されず、アドレス選択回路ブロック２１
０、２１２、２１４、２１６に、複数の読み出しアドレス及び／または複数の書
き込みアドレスを同時に提供することができることを理解されたい。そのように
アドレスが複数になることは、一般に、ビット線２３２、２３４が増えることを
意味する。

【００３２】 アドレス・バッファ・ブロック２２０は、複数ビット・アドレス入力信号２２
２を受け取る。アドレス入力信号２２２は、フラッシュ・メモリ２００の外にあ
る外部ソースから、アドレス・バッファ・ブロック２２０に外部から印加される
ことが好ましい。しかしながら、アドレス入力信号２２２は、フラッシュ・メモ
リ・チップ上またはフラッシュ・メモリ・アドレス指定アーキテクチャ内にある
アドレス発生器（図示せず）によって生成されてもよい。

【００３３】 アドレス・バッファ・ブロック２２０は、論理回路２１８によって制御される
アドレス順序づけ回路を含むことが好ましい。アドレス順序付け回路は、書き込
み操作中に、連続したアドレスを生成するために使用されることが好ましい。も
う１つの実施形態において、アドレス・シーケンサは、論理回路２１８の重要な
部分である。

【００３４】 論理回路２１８は、フラッシュ・メモリ２００に複数の信号を提供することが
できる。論理回路２１８から提供される信号は、プログラム及び消去に関連した
制御信号（図示せず）並びに操作選択信号を含むことが好ましい。

【００３５】 Ｄ_INバッファ２２４は、複数ビット入力信号Ｄ_IN２２６を受け取る。複数ビッ
ト入力信号Ｄ_IN２２６は、論理回路２１８内にあるコマンド・レジスタ用の読み
書き操作コマンドを提供することが好ましい。入力信号Ｄ_IN２２６は、Ｄ_INバッ
ファ２２４に記憶され、必要に応じて論理回路２１８に提供される。入力信号Ｄ _IN ２２６は、プログラム操作中に、フラッシュ・メモリ２００のコア・メモリ・
セルにプログラムされる情報である。

【００３６】 書き込みイネーブル（ＷＥ（バー））バッファ２２８は、複数ビット入力信号
ＷＥ（バー）２２６を受け取る。制御入力ＷＥ（バー）２２６は、書き込みイネ
ーブルとも呼ばれ、書き込みイネーブル・バッファ２２８に記憶され、論理回路
２１８に提供される。制御入力ＷＥ（バー）２２６は、フラッシュ・メモリの書
き込み機能をイネーブルするために使用される。

【００３７】 図１は、アドレス指定の視点からのフラッシュ・メモリ２００のブロック図を
示す。例として、図１に、バンク０ ２０２、バンク１ ２０４、バンク２ ２
０６及びバンク３ ２０８の４つのバンクを示す。複数バンク同時操作のための
フラッシュ・メモリ・アドレス指定アーキテクチャが、４つのメモリ・セル・バ
ンクに限定されないことを理解されたい。

【００３８】 より正確に言うと、ローカル化されたアドレス指定及び復号化アーキテクチャ
の利点は、拡張可能なことであり、任意の数のメモリ・セル・バンク、すなわち
「Ｎ」個（ここでは、Ｎ＝４）のメモリ・セル・バンクに対応するように拡張す
ることができる。Ｎ個のバンクのうちの個々のどのバンクを、バンクｎと呼んで
もよい。

【００３９】 従って、説明を分かりやすくするために図１には４つのバンクだけを示してい
るが、複数バンク同時操作のためのフラッシュ・メモリ２００アドレス指定アー
キテクチャのようなフラッシュ・メモリ・アドレス指定アーキテクチャの実施形
態は、４つのバンクに限定されない。

【００４０】 バンク０ ２０２、バンク１ ２０４、バンク２ ２０６及びバンク３ ２０
８のメモリ・セルの４つのバンクは、フラッシュ・メモリ・セルのアレイ（また
は組）である。しかしながら、他の実施形態では、他の不揮発性メモリを使用す
ることもできる。バンク２０２、２０４、２０６、２０８は、ワードで編成され
次にセクタで編成されることが好ましく、バイトまたはワードでアドレス指定す
ることができる。

【００４１】 バンク０ ２０２、バンク１ ２０４、バンク２ ２０６、バンク３ ２０８
のメモリ・セルの４つのバンクはすべて、ローカルなアドレス・デコード・ロジ
ック（図１に示していない）を含む。例えば、バンク０ ２０２（バンク１ ２
０４、バンク２ ２０６、バンク３ ２０８）のアドレス・デコード・ロジック
は、Ｘデコーダ（図示せず）とＹデコーダ（図示せず）を含む。

【００４２】 Ｘデコーダは、ワード線デコーダとセクタ・デコーダを含むことが好ましい。
ワード線デコーダとセクタ・デコーダは、アドレス選択回路ブロックＡＳＥＬ０
２１０（ＡＳＥＬ１ ２１２、ＡＳＥＬ２ ２１４及びＡＳＥＬ３ ２１６）
からアドレス・ビットを受け取る。Ｙデコーダは、ビット線デコーダとＹゲート
を含むことが好ましい。ビット線デコーダは、ＡＳＥＬ０ ２１０（ＡＳＥＬ１
２１２、ＡＳＥＬ２ ２１４、ＡＳＥＬ３ ２１６）からアドレス・ビットを
受け取る。

【００４３】 Ｘ及びＹデコーダは、半導体メモリ、特にフラッシュ・メモリの技術分野にお
いて周知である。フラッシュ・メモリ・デコーダの実施態様のいくつかの例は、
参照により本明細書に組み込まれたChenらの米国特許第５，８６７，４３０号と
Van Buskirkらの米国特許第５，８４７，９９８号に記載されている。

【００４４】 図１において、論理回路２１８は、一連の選択信号をアドレス選択回路ブロッ
ク２１０、２１２、２１４、２１６に提供する。図１に示されている一連の選択
信号は、０ＲＳＥＬ、０ＷＳＥＬ、１ＲＳＥＬ、１ＷＳＥＬ、２ＲＳＥＬ、２Ｗ
ＳＥＬ、３ＲＳＥＬ及び３ＷＳＥＬである。

【００４５】 選択信号の１つの機能は、アドレス・バッファ・ブロック２２０から提供され
ビット線２３２で伝えられる読み出しアドレスまたはビット線２３４で伝えられ
る書き込みアドレス、あるいは読み出しアドレスまたは書き込みアドレスの個々
のビットを選択することである。

【００４６】 アドレス選択回路ブロック２１０（２１２、２１４、２１６）が、適切な読み
出しまたは書き込み複数ビット・アドレスを選択した後で、そのアドレスが、図
１の信号２３６（２３８、２４０、２４２）として、間にある行及び線デコーダ
回路（図示せず）を介してメモリ・セル・バンク０ ２０２（バンク１ ２０４
、バンク２ ２０６、バンク３ ２０８）に提示される。

【００４７】 メモリ内の特定のコア・セルの選択には、対応する複数ビット・デジタル・ア
ドレスが必要なので、フラッシュ・メモリ２００のアドレスが、一般に、複数ビ
ット・デジタル・ワード信号であることを理解されたい。しかしながら、この好
ましい実施形態において、複数ビット・デジタル・アドレスの特定のビットに関
して回路を説明することができる。

【００４８】 そのような例において、回路で示された概念を複数ビットの実施態様に適用し
拡張することは、当業者には明らかであろう。当業者は、そのような実施態様が
、必要に応じて複数ビット・アドレスの各ビットごとに１ビット用の回路を並列
に複製する例を含む並列の実施態様を含むことができることを理解されよう。他
の実施態様は、所望の結果または機能を実現するために、複数のアドレス・ビッ
トのうちのすべてまたは一部を提示することを含むことができる。

【００４９】 図１のアドレス入力信号２２２は、図３のアドレス・ビットＡｈｉ（後で説明
する）を含む複数ビット外部入力アドレスである。このアドレスは、オフチップ
またはチップ外部からフラッシュ・メモリ２００への入力であることが好ましい
。複数ビット・アドレス信号２２２は、読み書き操作に関するアドレス指定情報
を含むことができる。

【００５０】 チップの外部のユーザは、読み書き操作に使用されるアドレスを提供すること
が好ましい。アドレス信号２２２は、例えば２０ビットであり、メモリ・セル・
バンクの数Ｎ（図１ではＮ＝４）により、論理回路２１８内のバンク選択ロジッ
クを活動化するために複数のビットが使用される。

【００５１】 アドレス・バッファ・ブロック２２０は、複数のアドレス・バッファを含む。
それぞれ個々のアドレス・バッファは、デュアル・ポートであり、すなわち、各
アドレス・バッファが２つのアドレス出力を有し、その一方の出力が読み出しア
ドレス用で、他方が書き込みアドレス用であることが好ましい。書き込みアドレ
ス出力は、書き込みアドレスの単一ビット用であり、読み出しアドレス出力が、
読み出しアドレスの単一ビット用であることが好ましい。他の実施形態において
、アドレス・バッファ・ブロック２２０は、また、多数の読み出しアドレス（読
み出しアドレス自体は複数ビットである）並びに複数の書き込みアドレス（書き
込みアドレス自体は複数ビットである）を出力することができる。

【００５２】 アドレス・バッファ・ブロック２２０からの読み出しアドレス・ビットと書き
込みアドレス・ビットは、最初にあるいは直接的にアドレス信号２２２によって
制御されることが好ましい。書き込みアドレス・ビットは、アドレス・バッファ
・ブロック２２０内でラッチされ、特定の操作が要求するときに増分されること
が好ましい。

【００５３】 メモリ・セルの各バンクｎ（ここでは、バンク０ ２０２、バンク１ ２０４
、バンク２ ２０６、及びバンク３ ２０８）は、４０個の関連するアドレス選
択回路ブロックＡＳＥＬｎ（ここで、ｎ＝０、１、２、３）を有する。それぞれ
の関連するアドレス選択回路ブロックＡＳＥＬｎは、読み出し用のアドレス・ビ
ットまたは書き込み用のアドレス・ビットを選択して、論理回路２１８によって
生成された選択信号ｎＲＳＥＬ及びｎＷＳＥＬによって、必要なアドレス信号を
各バンクに送る。

【００５４】 ｎＲＳＥＬがハイの場合は、バンクｎが読み出し用に選択され、読み出しアド
レス・ビットがバンクｎに送られる。ｎＷＳＥＬがハイの場合は、バンクｎが書
き込み用に選択され、書き込みアドレス・ビットがバンクｎに送られる。以上述
べたように、論理回路２１８は、ｎＲＳＥＬとｎＷＳＥＬを生成する。

【００５５】 図２は、フラッシュ・メモリ・チップの複数バンク同時操作フラッシュ・メモ
リ２００をデータ操作の観点から示すブロック図である。複数バンク同時操作フ
ラッシュ・メモリ２００の例示的なフラッシュ・メモリ・データ操作アーキテク
チャは、バンク０ ２０２、バンク１ ２０４、バンク２ ２０６、バンク３
２０８のメモリ・セルの４つのバンクと、それぞれの関連付けられたプログラム
／消去制御回路ＰＥＣＣ０ ２２４、ＰＥＣＣ１ ２４６、ＰＥＣＣ２ ２４８
、ＰＥＣＣ３ ２５０と、ｎチャネルＭＯＳＦＥＴトランジスタ２５２、２５４
、２５６，２５８、２６２、２６４、２６６と、論理回路２１８と、読み出し専
用センス・アンプ・ブロック２６８（「Ｓ／Ａ読み出し」）と、検証専用センス
・アンプ・ブロック２７０（「Ｓ／Ａ検証」）とを含む。

【００５６】 増幅器ブロック２６８及び２７０はそれぞれ、フラッシュ・メモリ２００のバ
ンク２０２、２０４、２０６、２０８からのデータを検出するための１つまたは
複数のセンス・アンプを含む。

【００５７】 読み出しセンス・アンプ・ブロック２６８は、それぞれのｎチャネルＭＯＳＦ
ＥＴトランジスタ２５４、２５８、２６２、２６６によって、メモリ・セル・バ
ンク０ ２０２、バンク１ ２０４、バンク２ ２０６、バンク３ ２０８の各
バンクに結合される。メモリ・セルの各バンクは、それぞれ専用の読み出しトラ
ンジスタを有する。

【００５８】 当然ながら、フラッシュ・メモリ２００に、追加の専用読み出しトランジスタ
（図示せず）を含めることができる。各読み出しトランジスタ２５４、２５８、
２６２、２６６は、それぞれ特定のバンク０ＲＳＥＬ、１ＲＳＥＬ、２ＲＳＥＬ
及び３ＲＳＥＬに印加可能な読み出し選択信号の印加によって、そのゲート入力
においてオン（すなわち、導通）とオフに切り換えられる。

【００５９】 例えば、選択信号０ＲＳＥＬがハイで、読み出しトランジスタ２５４がオンに
され導通しているとき、読み出しセンス・アンプ・ブロック２６８は、バンク０
２０２のコア・セルの値を読み出すことができる。読み出しセンス・アンプ・
ブロック２６８は、フラッシュ・メモリ２００のコア・セルから情報を読み出し
、フラッシュ・メモリ２００からデータを出力する。コア・セル・データを出力
する際に読み出しセンス・アンプ・ブロック２６８を支援するために、出力バッ
ファ機構、データ・ラッチ機構、その他のデータ読み出し機構などの構成が、適
切に、一緒または別々に利用されることがある。

【００６０】 そのような機構及び／または構成は、図２に示していないが、フラッシュ・メ
モリ２００に含まれることが好ましい。当然ながら、他の実施形態において、デ
ータ出力機構及び／または構成が、フラッシュ・メモリ２００の外部に配置され
ることを理解されたい。本明細書に示した実施形態によれば、各バンクに別々に
読み出しセンス増幅回路を設ける必要がない。

【００６１】 検証センス・アンプ・ブロック２７０は、それぞれのｎチャネルＭＯＳＦＥＴ
トランジスタ２５２、２５６、２６０、２６４によって、バンク０ ２０２、バ
ンク１ ２０４、バンク２ ２０６、バンク３ ２０８のメモリ・セルの各バン
クに結合される。メモリ・セルの各バンクは、プログラムまたは消去操作のため
に、自分専用の検証トランジスタを有する。

【００６２】 当然ながら、フラッシュ・メモリ２００には、さらに他の専用検証トランジス
タ（図示せず）を含むことができる。各検証トランジスタ２５２、２５６、２６
０、２６４は、特定のバンク０ＷＳＥＬ、１ＷＳＥＬ、２ＷＳＥＬ及び３ＷＳＥ
Ｌにそれぞれ印加可能な書き込み選択信号を印加することによって、ゲート入力
においてオン（すなわち、強い導通状態）とオフに切り換えられる。

【００６３】 例えば、選択信号３ＷＳＥＬがハイで、検証トランジスタ２６４がオンにされ
導通しているとき、検証センス・アンプ・ブロック２７０は、バンク３ ２０８
のコア・セルの値を検証することができる。検証センス・アンプ・ブロック２７
０は、フラッシュ・メモリ２００のコア・セルから情報を検出し、その情報を検
証のためにステート・マシンと制御論理回路２１８に提示し、フラッシュ・メモ
リ２００の次の状態を決定する。本明細書に示した実施形態によれば、各バンク
に別々にセンス増幅回路を設ける必要がない。

【００６４】 図１にあるように、図２のステート・マシン及び制御論理回路２１８（論理回
路２１８）は、広い範囲のプログラム及び消去関連制御信号（図２に示した「Ｐ
ＧＭ」、「ＥＲＳ」、及び「ＶＥＲＩＦＹ」をそれぞれ含む）並びに読み出し用
のアドレス選択信号０ＲＳＥＬ、１ＲＳＥＬ、２ＲＳＥＬ及び３ＲＳＥＬと、書
き込み用の０ＷＳＥＬ、１ＷＳＥＬ、２ＷＳＥＬ及び３ＷＳＥＬを含む複数の信
号とを、フラッシュ・メモリ・チップに提供することができる。「ＶＥＲＩＦＹ
」信号は、検証センス・アンプ・ブロック２７０を制御するために使用される。

【００６５】 フラッシュ・メモリ２００のデータ操作アーキテクチャの４つのバンクはそれ
ぞれ、関連したそれぞれのプログラム／消去制御回路ＰＥＣＣ０ ２４４、ＰＥ
ＣＣ１ ２４６、ＰＥＣＣ２ ２４８、及びＰＥＣＣ３ ２５０を有する。各バ
ンクに対してローカルなプログラム／消去制御回路は、プログラム操作用電源、
消去操作用電源、検証操作用電源、プログラム・データ電源、並びにプログラム
及び消去関連回路及び他の電源を適切に含むことが好ましい。当然ながら、その
ような電源及びプログラム及び消去関連回路の一部またはすべては、プログラム
／消去制御回路の外部に配置されてもよいことを理解されたい。ローカルなプロ
グラム／消去制御回路ＰＥＣＣ０ ２４４、ＰＥＣＣ１ ２４６、ＰＥＣＣ２
２４８、及びＰＥＣＣ３ ２５０は、論理回路２１８から送られる大域信号ＰＧ
Ｍ及びＥＲＳによって制御される。

【００６６】 プログラム及び消去関連回路は、ＡＮＤゲート・ロジックを含むことが好まし
い。当業者に知られているように、ＡＮＤゲートの出力は、ＡＮＤデートの入力
のすべてがハイすなわち１のときに限りハイすなわち１である。好ましい実施形
態において、１つまたは複数のＡＮＤゲートは、ＰＧＭ信号が、１つまたは複数
のＡＮＤゲートに入力され、ＰＧＭ信号がローのときに任意のＡＮＤゲートの出
力をローにするようにプログラム関連回路を制御する。

【００６７】 そのように論理回路２１８からのＰＧＭ信号は、プログラム回路を制御する。
１つまたは複数のＡＮＤゲートは、ＥＲＳ信号が、１つまたは複数のＡＮＤゲー
トに入力され、ＥＲＳ信号がローのときに任意のＡＮＤゲートの出力をローにす
るように消去関連回路を制御することが好ましい。そのように、ＥＲＳ信号は、
消去回路を制御する。

【００６８】 さらに、プログラム及び消去回路は、ＰＧＭまたはＥＲＳ入力と共に選択信号
入力を有するＡＮＤゲート論理ロジックによって適切にイネーブルされることが
好ましい。すなわち、選択信号ｎＷＳＥＬと大域制御信号ＰＧＭがハイのときに
限り、バンクｎにプログラム操作だけを実行することができ、バンクｎのプログ
ラム回路だけが、動作することができる。同様に、選択信号ｎＷＳＥＬと大域制
御信号ＥＲＳがハイの場合に限り、バンクｎに消去操作だけを実行することがで
き、バンクｎの消去回路だけが、動作することができる。

【００６９】 図１のアドレス指定の観点と図２のデータ操作の視点から示したフラッシュ・
メモリ２００を検討すると、各バンクを取り囲みかつそれを含む回路は、従来の
フラッシュ・メモリをローカルにしたものとして動作することを理解されたい。
すなわち、それぞれのローカルのバンク回路の動作を他のローカルのバンク回路
と切り離して考えると、その動作は、従来のフラッシュ・メモリと類似している
。当然ながら、アドレス・バッファ・ブロック２２０、論理回路２１８、及びセ
ンス・アンプ・ブロック２６８、２７０は、アドレス指定、復号化、データ検出
及び検証、並びに動作制御の広範囲の態様を対象とし実行する。

【００７０】 それぞれの読書き選択信号を使用してそれぞれのトランジスを制御することに
より、それらのトランジスタを介して、図２のバンク２０２、２０４、２０６、
２０８からのデータを、読み出しセンス・アンプ・ブロック２６８または検証セ
ンス・アンプ・ブロック２７０に送ることができる。センス・アンプ・ブロック
２６８及び２７０は、論理回路２１８と通信している。

【００７１】 １つのバンクからのデータを読み出しセンス・アンプ・ブロック２６８に送っ
ている間に、他の任意のバンクからのデータを検証センス・アンプ・ブロック２
７０に送ることができる。同様に、１つのバンクからのデータを検証センス・ア
ンプ・ブロック２７０に送っている間に、他の任意のバンクからのデータを読み
出しセンス・アンプ・ブロック２６８に送ることができる。検証センス・アンプ
・ブロック２７０の出力は、論理回路２１８に送られ、特定のバイトがプログラ
ムまたは消去されたかを検証するために使用される。

【００７２】 データをフラッシュ・メモリ２００に出し入れするために、入出力バッファが
使用されることが好ましい。バンクのうちの１つに読み出しを行っている間、出
力データが、読み出しセンス・アンプ・ブロック２６８から入出力バッファに送
られる。消去またはプログラム・シーケンスの間に、論理回路２１８は、入出力
バッファに状況情報を送ることが好ましく、それにより外部プロセッサが、メモ
リ２００の消去またはプログラム状況についてフラッシュ・メモリ２００にポー
リングすることができる。

【００７３】 １つのバンクをプログラムしている間に、他のバンクのどれかに読み出し操作
のためにアクセスすることができる。例えば、バンク０ ２０２で１バイトをプ
ログラムしている間に、論理回路２１８は、アクティブな書き込み選択信号０Ｗ
ＳＥＬをＡＳＥＬ０ ２１０に送り、アドレス・バッファ・ブロック２２０から
の書き込みアドレスを、バンク０ ２０２におけるＸ及びＹデコーダ（図示せず
）に送るように選択する。

【００７４】 さらに、論理回路２１８は、プログラミングが完了したとき、入出力バッファ
からプログラムされたデータ・バイトを検証のために記憶する。バンク０ ２０
２の出力は、記憶された入力データと比較するために、トランジスタ２５２を介
して検証センス・アンプ・ブロック２７０に送られる。バンク３ ２０８におい
て同時に開始された読み出し操作において、論理回路２１８は、好ましくはプロ
グラムするデータを記憶した後で、アクティブな読み出し選択信号３ＲＳＥＬを
ＡＳＥＬ３ ２１６に送り、アドレス・バッファ・ブロック２２０からの読み出
しアドレスを、バンク３ ２０８におけるＸ及びＹアドレス・デコーダ（図示せ
ず）に送るように選択する。

【００７５】 バンク３ ２０８の出力は、トランジスタ２６６を介して読み出しセンス・ア
ンプ・ブロック２６８に送られる。読み出しセンス・アンプ・ブロック２６８の
出力は、入出力バッファに送られ、次にデータ・バス（図示せず）に送られるこ
とが好ましい。

【００７６】 同様に、バンク２ ２０６内のセクタの消去において、論理回路２１８は、ア
クティブな書き込み選択信号２ＷＳＥＬをＡＳＥＬ２ ２１４に送り、アドレス
・バッファ・ブロック２２０内のアドレス順序付け回路から書き込みアドレスを
選択する。アドレス順序付け回路は、それぞれのバイトがあらかじめ確実にプロ
グラムされるように特定のセクタ内のすべてのバイトを循環するために使用され
る。その後で、そのセクタは、バルク消去される。消去した後、アドレス順序付
け回路は、その消去セクタの各バイトを検証するアドレスを生成するために使用
される。

【００７７】 バンク２ ２０６が消去され、ＡＳＥＬ２ ２１４（論理回路２１８の向きで
）が、アドレス・バッファ・ブロック２２０のアドレス順序付け回路から書き込
みアドレスを選択している間に、アドレス順序付け回路からの書き込みアドレス
ではなくアドレス・バッファ・ブロック２２０から読み出しアドレスを選択する
ｎＲＳＥＬを使用して他の任意のバンク内で読み出し操作を実行することができ
る。

【００７８】 １つのバンクで実行される消去操作の検証操作において、論理回路２１８は、
検証センス・アンプ・ブロック２７０を使用してデータを検証し、同時に他の任
意のバンクからの読み出しデータが、読み出しセンス・アンプ・ブロック２６８
に送られる。従って、すべてのバンクが、読み選択信号ｎＲＳＥＬと書き選択信
号ｎＷＳＥＬで選択することができる書き込みビット入力アドレス・パスと読み
出しビット入力アドレス・パス並びに検証ビット出力データ・パスと読み出しビ
ット出力データ・パスを有し、それにより、任意のバンクを読み出している間に
他の任意のバンクに書き込むことができる。

【００７９】 図３は、複数バンク同時操作フラッシュ・メモリ２００によるデュアル・ポー
ト・アドレス・バッファ４００の簡略化した論理回路図である。図１のアドレス
・バッファ・ブロック２２０は、ビット線２３２上の読み出し専用アドレスのア
ドレス・ビットＲＡｈと、ビット線２３４上の書き込み専用アドレスのアドレス
・ビットＷＡｈを出力する一連のアドレス・バッファ４００を含むことが好まし
い。

【００８０】 アドレス・バッファ４００は、ＮＯＲゲート４０２、排他的ＮＯＲまたは恒等
回路４０８、第１のラッチ４５０、第２のラッチ４６０、反転器４０４、４２２
、４２６、４２８、スイッチとして利用されるｎチャネルト・トランジスタ４０
６、４１０、４１６、及びＡＮＤゲート４２４を含む。第１のラッチ４５０は、
１対の反転器４１２、４１４を含むことが好ましい。第２のラッチ４６０は、１
対の反転器４１８、４２０を含むことが好ましい。

【００８１】 メモリ２００などの複数バンク同時操作メモリに関する従来のアドレス・バッ
ファ・ブロックの欠点は、一度に１つの操作に対応するアドレス情報しか出力さ
れないことである。読み出し操作において、読み出し用のアドレス・ビットが出
力され、同時に書き込み操作において、書き込み（プログラムまたは消去）用の
アドレス・ビットが、アドレス・バッファから出力される。

【００８２】 デュアル・ポート・アドレス・バッファ４００では、バッファ４００に印加さ
れる制御信号によって、読み出しアドレス出力と書き込みアドレス出力が、別々
にも同時にも動作することができる。

【００８３】 アドレス・バッファ４００は、アドレス・ビット入力Ａｈｉを受け取る。アド
レス・ビット入力Ａｈｉは、好ましくは図１の外部から印加されるアドレス入力
信号２２２の一連のビットであることが好ましい。第１と第２のラッチ４５０、
４６０は、アドレス・ビットを記憶し、アドレス・シーケンサの一部を構成する
ために使用されることが好ましい。アドレス・シーケンサは、直列にカスケード
接続されたいくつかのアドレス・バッファ４００によって構成される。

【００８４】 ＮＯＲゲート４０２は、アドレス・ビット入力Ａｈｉと入力信号「ＰＤ」を受
け取る。入力信号ＰＤは、アドレス・バッファ・ブロック２２０の電源を切るた
めに使用される電源遮断信号である。電源遮断信号は、クロック・バッファ回路
もディスエーブルすることが好ましい。当業者に知られているように、ＮＯＲゲ
ートの出力は、ＮＯＲゲートへのすべての入力がゼロの場合だけ１である。従っ
て、信号ＰＤがハイになるとき、すなわち、電源が切られている間、ＮＯＲゲー
ト４０２出力の出力は、Ａｈｉの値に関係なく常にローである。

【００８５】 すなわち、ＲＡｈとＷＡｈは、Ａｈｉとアドレス・バッファ４００に依存せず
、従って、アドレス・バッファ・ブロック２２０は、ディスエーブルされる。Ｎ
ＯＲゲート４０２の出力は、反転器４０４に結合される。反転器４０４は、ｎチ
ャネル・トランジスタ４０６のソース並びにカスケード接続された反転器４２６
、４２８の入力に結合される。

【００８６】 読み出しアドレス・ビットＲＡｈは、反転器４２８から出力される。トランジ
スタ４０６は、トランジスタ４０６のゲート入力に入力信号「ＬＡＴＣＨｂ」を
受け取る。信号ＬＡＴＣＨｂは、第２のラッチ４６０及び書き込みアドレス・ビ
ット出力ＷＡｈを、入力アドレスＡｈｉに結合したりそこから切り離したりする
ために使用される。

【００８７】 ＬＡＴＣＨｂ信号がハイのとき、トランジスタ４０６はオンであり、第２のラ
ッチ４６０には、好ましくは書き込みまたは読み出し情報を含む外部アドレスＡ
ｈｉをロードすることができる。このように、書き込みアドレス・ビット出力Ｗ
Ａｈは、入力アドレスＡｈｉによって制御される。

【００８８】 ＬＡＴＣＨｂ信号がローのとき、トランジスタ４０６はオフであり、読み出し
アドレス・ビット出力ＲＡｈは、入力アドレスＡｈｉによって制御される。ＬＡ
ＴＣＨｂ信号がローの場合でも、第２のラッチ４６０は、入力アドレスＡｈｉか
ら切り離され、書き込みアドレスは、アドレス・シーケンサに記憶される。

【００８９】 排他的ＮＯＲゲート４０８は、入力信号ＴＧＬ_h-1とアドレス・ビット入力Ｗ
Ａｈを受け取る。当業者に知られているように、排他的ＮＯＲまたは恒等回路の
出力は、排他的ＮＯＲゲートへのすべての入力が同じである限り１である。入力
信号ＴＧＬ_h-1は、アドレス・バッファのカスケードにおける前のアドレス・バ
ッファからの出力トグル信号である。

【００９０】 すなわち、このバッファ４００の出力トグル信号ＴＧＬ_hは、前のバッファの
出力トグル信号から生成される。前のアドレス・バッファ４００と現在のアドレ
ス・バッファ４００の出力からの出力トグル信号ＴＧＬ_hによって、アドレス・
バッファ出力ＷＡｈが切り換わる。前のバッファからの出力トグル信号ＴＧＬ_{h- 1} がローの場合、ＴＧＬ_hはローであり、ＷＡｈは切り換わらない。

【００９１】 恒等回路４０８の出力は、ｎチャネル・トランジスタ４１０のソースに結合さ
れ、トランジスタ４１０は、トランジスタ４１０のゲート入力で入力クロック信
号ＣＬＫ_bを受け取る。ｎチャネル・トランジスタ４１０のドレインは、第１の
ラッチ４５０に結合される。第１のラッチ４５０は、ｎチャネル・トランジスタ
４１６のソースに結合され、トランジスタ４１６は、トランジスタ４１６のゲー
ト入力で入力クロック信号ＣＬＫ_aを受け取る。ｎチャネル・トランジスタ４１
６のドレインは、第２のラッチ４６０とｎチャネル・トランジスタ４０６のドレ
インに結合される。

【００９２】 第２のラッチ４６０は、反転器４２２に結合され、アドレス・バッファ４００
の動作によって、書き込み（プログラムまたは消去）アドレスの一部を表すアド
レス・ビット出力ＷＡｈを生成する。また、アドレス・ビット出力ＷＡｈは、恒
等回路４０８にフィードバックされる。アドレス・ビット出力ＷＡｈと信号ＴＧ
Ｌ_h-1は、出力信号ＴＧＬ_hを生成するためにＡＮＤゲート４２４に入力される。

【００９３】 読み出しアドレス・ビット出力ＲＡｈの補完物ＲＡｈ（バー）は、メモリ２０
０によって使用可能であることが好ましい。例えば、反転器４２６の出力は、読
み出しアドレス・ビット出力ＲＡｈの補完物ＲＡｈ（バー）を提供することがで
きる。必要に応じて、メモリ２００内に、補完物の読み出しアドレス・ビットＲ
Ａｈ（バー）を送るための付加的なビット線（図１に示していない）が利用され
ることが好ましい。

【００９４】 書き込みアドレス・ビット出力ＷＡｈの補完物ＷＡｈ（バー）は、メモリ２０
０によって使用可能であることが好ましい。例えば、第２のラッチ４６０の出力
は、書き込みアドレス・ビット出力ＷＡｈの補完物ＷＡｈ（バー）に使用するこ
とができる。必要に応じて、メモリ２００内に、補完物書き込みアドレス・ビッ
ト[ＷＡｈ]を伝えるための「付加的なビット線（図１に示していない）が利用さ
れることが好ましい。

【００９５】 読み出し操作中に、アドレス・ビット出力ＲＡｈは、読み出しアドレス・ビッ
トとして利用される。読み出し操作が実行されている場合、一般に、信号ＬＡＴ
ＣＨｂはローになり、書き込みアドレスを第２のラッチ４６０にロードする必要
がない限り読み出し操作の間ローのままである。ＮＯＲゲート４０２に入力され
る信号ＰＤが「ロー」に保持されるとき、ＮＯＲゲート４０２の出力は、Ａｈｉ
の補完物になる。続いて、反転器４０４の出力がＡｈｉになり、アドレス・ビッ
ト出力ＲＡｈが、アドレス・ビットＡｈｉによって制御される。

【００９６】 書き込み操作中、アドレス・ビット出力ＷＡｈは、それぞれプログラムまたは
消去アドレス・ビットとして利用される。書き込みアドレスがロードされるか、
内部で生成された後で、信号ＬＡＴＣＨｂはローに保持され、その結果、ｎチャ
ネル・トランジスタ４０６はオフにされ、第２のラッチ４６０への入力は、アド
レスＡｈｉから分離され独立する。書き込みアドレスをロードしなければならな
い場合、信号はハイになる。プログラム操作において、アドレス・ビット入力／
出力ＷＡｈは、第１及び第２のラッチ４５０、４６０及び信号ＷＡｈのフィード
バックによりアドレス・バッファ４００にラッチされる。

【００９７】 例えば、入ってくる外部アドレス信号２２２と、従ってＡｈｉが書き込みアド
レスであると仮定する。その場合、書き込みアドレスのビットは、信号ＬＡＴＣ
Ｈｂがハイになることによって、アドレス・バッファ４００内のラッチ４５０、
４６０にラッチまたは記憶される。次に、書き込み操作において、書き込みアド
レスが、アドレス・ビット出力ＷＡｈとして出力されてもよい。読み出し操作に
おいて、アドレス・ビット出力ＲＡｈが、適切なバンクに送られる。ＬＡＴＣＨ
ｂがローになっても、書き込みアドレスがアドレス・バッファ４００にラッチさ
れているので、書き込みアドレスはまだ使用可能である。

【００９８】 フラッシュ・メモリ内の消去操作は、一般に、すべてのアドレス・ロケーショ
ンにあるコア・セルが適切に消去されという検証を必要とする。必要なアドレス
・ロケーションの検証を調整するために、アドレス・バッファ４００にアドレス
・シーケンサが組み込まれる。アドレスの順序付けは、入力クロック信号ＣＬＫ _a 及びＣＬＫ_bによって行われる。

【００９９】 論理回路２１８が、クロック信号ＣＬＫ_a及びＣＬＫ_bを生成することが好まし
い。入力クロック信号ＣＬＫ_aは、内部で生成されたメモリ・チップ・クロック
と同期されてもよく、一方入力クロック信号ＣＬＫ_bは、アドレス・ロケーショ
ンにおける埋め込まれた一連の操作が終了するたびに切り換わるように設定され
てもよい。そのように、内部アドレス遷移を必要とするとき、すなわち内部アド
レスが次のアドレスに遷移する必要があるときに、内部アドレスは、適切に増分
される。

【０１００】 入力クロック信号ＣＬＫ_a及びＣＬＫ_bは、任意の適切な回路構成によって生成
することができるが、説明したような信号ＣＬＫ_bは、各アドレス・ロケーショ
ンの操作が終了したことを知っている必要があり、論理または制御回路の２１８
によって有利に実施することができる。有用な実施形態において、ＣＬＫ_b信号
は、ＣＬＫ_a信号の補完物である。

【０１０１】 図４は、複数バンク同時操作フラッシュ・メモリ２００による読み書き操作選
択信号生成回路６００である。ステート・マシン及び制御論理回路２１８は、４
つのバンクのそれぞれに一連の選択信号生成回路６００を含むことが好ましい。
一般に、Ｎ個のバンクがある場合、選択信号生成回路はＮ個になる。読み書き操
作選択信号生成回路６００は、２入力ＡＮＤゲート６０８、ラッチ６５０、ｐチ
ャネルＭＯＳＦＥＴ６０２、ｎチャネルＭＯＳＦＥＴ６０４、２入力ＮＯＲゲー
ト６１４、及びそれぞれの反転器６１８、６２２を有する１対の３入力ＮＡＮＤ
ゲート６１６、６２０を含む。ラッチ６５０は、１対の反転器６１０、６１２を
含むことが好ましい。

【０１０２】 イネーブル（「ＥＮ」）信号は、ｐチャネルＭＯＳＦＥＴ６０２のゲートと３
入力ＮＡＮＤゲート６２０の入力に印加される。後でより詳細に説明するように
、３入力ＮＡＮＤゲート６２０の他の２つの入力は、バンク復号化に使用される
アドレス・ビット信号ＷＡｂ及びＷＡｇである。バンクが４つの場合は、信号Ｗ
Ａｂ及びＷＡｇの反転値と非反転値の４つのすべての組み合せが、バンク・アド
レス復号化にそれぞれ使用される。

【０１０３】 簡略化するために、図４のＮＡＮＤゲート６２０に入力される信号の非反転値
を示す。ＮＡＮＤゲート６２０は、反転器６２２の入力に結合され、ＡＮＤゲー
ト（図示せず）の機能を有効に実行する。反転器６２２の出力は、包括的書き込
み選択信号ｎＷＳＥＬである。この信号は、ＡＮＤゲート６０８とＮＯＲゲート
６１４にフィードバックされる。また、ラッチ・イネーブル（「ＬＥＮ」）信号
が、２入力ＡＮＤゲート６０８に印加される。ＡＮＤゲート６０８は、ノード６
０６にｎ番目のバンク・ラッチ・イネーブル信号（「ｎＬＥＮ」）を出力する。
また、Ｎ個のｎＲＳＥＬ信号とＮ個のｎＷＳＥＬ信号をそれぞれ生成するＮ個の
回路６００が、Ｎ個のそれぞれの内部ｎＬＥＮ信号を生成する。

【０１０４】 ｐチャネルＭＯＳＦＥＴ６０２のソースは、供給電圧Ｖ_ccに接続されており、
トランジスタ６０２のドレインは、ｎチャネルＭＯＳＦＥＴ６０４のドレインと
ラッチ６５０に結合されている。トランジスタ６０４のソースは、アースに接続
されており、ＭＯＳＦＥＴ６０４のゲートは、ノード６０６でＡＮＤゲート６０
８からの信号ｎＬＥＮを受け取る。ラッチ６５０の出力は、２入力ＮＯＲゲート
６１４の一方の入力に結合される。

【０１０５】 ＮＯＲゲート６１４の出力は、３入力ＮＡＮＤゲート６１６の入力に結合され
る。後でより詳細に説明するように、３入力ＮＡＮＤゲート６２０の他の２つの
入力は、バンク復号化のために使用されるアドレス・ビット信号ＲＡｂ及びＲＡ
ｇである。このようにバンクが４つある場合、バンク・アドレス復号化には、信
号ＲＡｂとＲＡｇの反転値と非反転値の４つのそれぞれの組合せがすべて使用さ
れる。簡略化するために、図４のＮＡＮＤゲート６１６に入る信号の反転値を示
す。ＮＡＮＤゲート６１６は、反転器６１８の入力に結合され、ＡＮＤゲート（
図示せず）の機能を有効に実行する。反転器６１８の出力は、一般的な読み出し
選択信号ｎＲＳＥＬである。

【０１０６】 回路６００は、読み出し選択信号ｎＲＳＥＬと書き込み選択信号ｎＷＳＥＬを
生成する。信号ｎＲＳＥＬ及びｎＷＳＥＬは、コア・メモリ・セルのｎ番目のバ
ンクに対応する。図１の複数同時操作フラッシュ・メモリ２００には、バンク０
２０２、バンク１ ２０４、バンク２ ２０６及びバンク３ ２０８の４つの
バンク（Ｎ＝４）があり、バンクｎは、一般に、ｎ番目のバンクを指す。

【０１０７】 従って、図１に示したように、０ＲＳＥＬ、１ＲＳＥＬ、２ＲＳＥＬ、３ＲＳ
ＥＬの４つの読み出し選択信号と、ＯＷＳＥＬ、１ＷＳＥＬ、２ＷＳＥＬ、３Ｗ
ＳＥＬ（すなわち、ｎ＝０、１、２、３）の４つの書き込み選択信号がある。回
路６００は、バンクｎで読み出し操作が実行されているときに、ｎＲＳＥＬがハ
イすなわちアクティブになるように設計される。同様に、ｎＷＳＥＬは、バンク
ｎでて書き込み操作すなわちプログラムまたは消去操作が行われているときにハ
イすなわちアクティブになる。

【０１０８】 セル・アドレス・ロケーションがどのバンク内にあるかを決定するために、一
定の量の読書きアドレス・ビットが使用される。バンクが４つ（Ｎ＝４）の場合
は、バンクを一意的に示すために、２ビット（２²＝４）だけでよい。例えば、
バンクが７つ（Ｎ＝７）または８つ（Ｎ＝８）の場合は、３ビット（２³＞７，
２³＝８）必要になる。

【０１０９】 バンクがＮ個ある場合は、一般に、バンクを表すためにｙビット（この場合、
２Ｎ＞２^y≧Ｎ）が必要になる。Ｎ個の読み出し選択信号とＮ個の書き込み選択
信号は、この前述の命名法、すなわちＮ個のデコーダに対してｙビット（ここで
、２^y≧Ｎ＞２^y-1）で一意に決定される。ｙ個の入力の値の各組み合せごとに、
出力線の１つだけがハイすなわちアクティブになり、その結果、操作（読み出し
または書き込み）を行うバンクｎが、アクティブな出力線によって一意に識別さ
れる。

【０１１０】 従って、読み出しアドレスと書き込みアドレスはそれぞれ、第１の部分と第２
の部分を有するように特徴つけられる。一般に、そのような部分は、一連のアド
レス・ビットからなる。各タイプのアドレスのそれぞれの部分が情報を含む。ビ
ットの面での各部分の量は、その部分に入れられる情報に依存する。例えば、読
み出しアドレスまたは書き込みアドレスの第１の部分を使用して、セル・アドレ
ス・ロケーションがどのバンクにあるかを決定することができ、すなわちバンク
復号化を行うことができる。

【０１１１】 例えば、読み出しアドレスまたは書き込みアドレスの第２の部分を使用して、
バンク内のセルの特定のロケーションを決定することができる。さらに、読み出
し操作または書き込み操作にけるアドレスの用途に関する情報を、図１のアドレ
ス信号２２２に符号化することができる。

【０１１２】 ４バンク・メモリ２００において、Ｎは４であり、２個のアドレス・ビットで
表される。従って、図１に示した実施形態によれば、読み出しアドレスと書き込
みアドレスの両方の第１の部分は、サイズが２ビットになる。一連の読み出しア
ドレス・ビットの１つの例示的なビットは、図３のＲＡｈである。例えば、読み
出しアドレスが、長さ２０ビットで、バンク復号化に２ビットが使用される場合
、２つの例示的なビットを、ＲＡｂとＲＡｇとして示すことができる。読み出し
アドレスＲＡｂ及びＲＡｇの第１の部分からなるバンク復号化ビットは、ｎＲＳ
ＥＬ読み出し選択信号を生成するために、図４のＮＡＮＤゲート６１６に入力さ
れる。

【０１１３】 一般に、Ｎ個の読み出し選択信号を生成するために、ＲＡｈで例示された読み
出しアドレス・ビットのビットＲＡｇとビットＲＡｂの反転値と非反転値が、Ｎ
個のＮＡＮＤゲートに提供される。信号の反転値と非反転値の２^y（ここで、２² ＝４）の可能な組合せのうちのＮ個（バンクの数に対応する。ここでは、Ｎ＝４
）は、バンク復号化のためのものである。バンクが４つの場合、４つの回路６０
０内の４つのＮＡＮＤゲート６１６への入力は、ＲＡｂＲＡｇ、ＲＡｂ（バー）
ＲＡｇ、ＲＡｂＲＡｇ（バー）、及びＲＡｂＲＡｇ（バー）になる。

【０１１４】 同様に、一連の書き込みアドレス・ビットの１つの例示的なビットは、図３の
ＷＡｈである。メモリ２００内のバンク復号化に使用される書き込みアドレスか
らの２つの例示的なビットは、ＷＡｂ及びＷＡｇと呼ぶことができる。書き込み
アドレスＷＡｂ及びＷＡｇの第１の部分からなるバンク復号化ビットは、ｎＷＳ
ＥＬ書き込み選択信号を生成するために、図４のＮＡＮＤゲート６２０に入力さ
れる。

【０１１５】 一般に、ＷＡｈで例示される書き込みアドレス・ビットのビットＷＡｂとＷＡ
ｇの反転値と非反転値は、Ｎ個の書き込み選択信号を生成するために、Ｎ個のＮ
ＡＮＤゲートに提供される。信号の反転値と非反転値の２^y（ここでは、２²＝４
）の可能な組み合せのうちののＮ個（バンクの数に対応する、ここで、Ｎ＝４）
は、バンク復号化のためのものである。バンクが４つの場合、４つの回路６００
内の４つのＮＡＮＤゲート６２０への入力は、ＷＡｂＷＡｇ、ＷＡｂ（バー）Ｗ
Ａｇ、ＷＡｂＷＡｇ（バー）及びＷＡｂＷＡｇ（バー）になる。

【０１１６】 図４の回路の動作の大部分は、３つの信号（信号ｎＷＳＥＬのフィードバック
の他に）によって駆動される。イネーブル（「ＥＮ」）信号は、読み出し操作中
はローのパルス化された信号であり、書き込み操作を開始するときは一度パルス
化されることが好ましい。ラッチ・イネーブル（「ＬＥＮ」）信号は、読み出し
中とプログラム操作中にローのパルス化された信号であり、消去操作を開始する
ときは１度パルス化されることが好ましい。

【０１１７】 ノード６０６のｎ番目のバンク・ラッチ・イネーブル信号（「ｎＬＥＮ」）は
、ｎＷＳＥＬがハイすなわちアクティブでかつＬＥＮ信号がパルス化されるかハ
イのときにアクティブである。すなわち、ｎＬＥＮ信号は、書き込み操作がバン
クｎ内でイネーブルされその書き込み操作が消去操作であるときにアクティブで
ある。

【０１１８】 読み出し操作中、ＥＮ信号は、ローであるかまたはアサートされない。その結
果、ＮＡＮＤゲート６２０の出力はハイになる。続いて、反転器６２２の出力が
ローになり、その結果、書き込み選択信号ｎＷＳＥＬが、アクティブでなくなる
かまたはローになる。従って、予想通り、読み出し操作中、書き込み選択信号ｎ
ＷＳＥＬは常にローである。ｎＷＳＥＬがローの場合、ノード６０６の信号ｎＬ
ＥＮはローで（読み出し操作中にローになっているＬＥＮの値に関係なく）、ト
ランジスタ６０４はオフである。

【０１１９】 その間に、トランジスタ６０２のゲートのＥＮ信号のローの値は、ｐチャネル
ＭＯＳＦＥＴ６０２をオンにし、ラッチ６５０への入力をハイに高める。２入力
ＮＯＲゲート６１４は、ローのラッチ６５０の出力と、ローの書き込み選択信号
ｎＷＳＥＬを受け取る。

【０１２０】 従って、ＮＯＲゲート６１４の出力はハイである。ＮＡＮＤゲート６１６の出
力はローであり、反転器６１８の出力はハイである。これは、バンク復号化読み
出しアドレス・ビットの適切な組み合せ（すなわち、高い論理値を生成するもの
）が、ＮＯＲゲート６１４のハイ出力と共に、バンクｎ用のＮＡＮＤゲート６１
６に提供されるために生じる。最終的な結果として、バンクｎで読み出し操作が
実行されるとき、読み出し選択信号ｎＲＳＥＬが、アクティブ（すなわち、ハイ
）になる。

【０１２１】 プログラム操作中に、ＥＮ信号は、書き込み操作を開始するときに１度パルス
化されることが好ましい。従って、ＥＮ信号がハイになるとき、ＮＡＮＤ６２０
の出力はローになり、反転器６２０の出力はハイになる。これは、バンク復号化
書き込みアドレス・ビットの適切な組合せ（高い論理値を生成するもの）が、パ
ルス化されたアクティブなＥＮ信号と共に、バンクｎのＮＡＮＤゲート６１６に
提供されるために生じる。書き込み選択信号ｎＷＳＥＬは、アクティブまたはハ
イになり、これにより、ＮＯＲゲート６１４の出力がローに駆動され、ＮＡＮＤ
ゲート６１６の出力がハイになり、読み出し選択信号ｎＲＳＥＬがローまたは非
アクティブになる。

【０１２２】 従って、ハイ・レベルのｎＷＳＥＬが、ｎＲＳＥＬを強制的にローに留め、そ
れにより１つのバンクにおける操作モードの対立を回避することができる。最終
的な結果として、書き込み操作この例ではプログラム操作が、バンクｎで実行さ
れるとき、書き込み選択信号ｎＷＳＥＬは、アクティブになる。

【０１２３】 消去操作中に、ＥＮ信号は、書き込み操作を開始するときに１度パルス化され
ることが好ましい。従って、ＥＮ信号がハイになるとき、ＮＡＮＤ６２０の出力
はローになり、反転器６２０の出力がハイになる。これは、バンク復号化書き込
みアドレス・ビットの適切な組合せ（すなわち、高い論理値を生成するもの）が
、パルス化アクティブＥＮ信号と共に、バンクｎ用のＮＡＮＤゲート６１６に提
供されるために生じる。

【０１２４】 ＥＮ信号がハイになった後で、ＬＥＮ信号がパルス化されることが好ましい。
ノード６０６におけるｎ番目のバンク・ラッチ・イネーブル信号（「ｎＬＥＮ」
）は、ｎＷＳＥＬがハイまたはアクティブでかつＬＥ信号がパルス化されるかハ
イになるときにアクティブである。すなわち、ｎＬＥＮ信号は、ノード６０６に
おいてアクティブであり、ｎチャネル・トランジスタ６０４は、そのゲート入力
において立ち上がるｎＬＥＮ信号によってオンになる。ラッチ６５０への入力は
、アースの方に送られ、その結果、ラッチ６５０の出力がハイになる。

【０１２５】 ｎＷＳＥＬ信号がハイで、ラッチ６５０の出力がハイになるので、ＮＯＲゲー
ト６１４の出力がローになり、その結果ｎＲＳＥＬの値がローになる。消去操作
のためにバンクｎが選択された後、読み出し選択信号ｎＲＳＥＬがハイになるこ
とはない。すなわち、ラッチ６５０は、ＥＮ信号がローになるまで（すなわち、
読み出し操作中）ｎＲＳＥＬを強制的にローにする。消去する複数のセクタ（コ
ア・メモリ・セルのバンクｎの）を選択するために、ＬＥＮ信号は、複数回パル
ス化される。最終的な結果として、書き込み操作この例では消去操作が、バンク
ｎにおいて実行されるときに、書き込み選択信号ｎＷＳＥＬが、アクティブにな
る。

【０１２６】 ＬＥＮ信号とＥＮ信号は、フラッシュ・メモリ・チップ上に配置されたステー
ト・マシン及び制御ロジックによって生成されることが好ましい。例えば、信号
ＬＥＮ及びＥＮは、制御論理回路２１８で生成される。

【０１２７】 図５は、複数バンク同時操作フラッシュ・メモリ２００による第１の例示的な
アドレス選択回路５００である。アドレス選択回路ブロックＡＳＥＬ０ ２１０
、ＡＳＥＬ１ ２１２、ＡＳＥＬ２ ２１４、及びＡＳＥＬ３ ２１６はそれぞ
れ、一連のアドレス選択回路５００を含むことが好ましい。第１の例示的なアド
レス回路５００は、ｎチャネル・トランジスタ５０２、５０４、ラッチ５４０、
及び反転器５１０を含む。

【０１２８】 ラッチ５４０は、１対の反転器５０６、５０８を含むことが好ましい。各回路
５００は、読み出しアドレス・ビットＲＡｈと書き込みアドレス・ビットＷＡｈ
を受け取るように構成される。一般に、読み出しアドレスがｑビットを有する場
合、ＲＡｈの値はｑ個になる。同様に、書き込みアドレスがｑビットを有する場
合、ＷＡｈの値はｑ個になる。任意のバンク内の個々のセルを選択するのに必要
な読み出しアドレス・ビットまたは書き込みアドレス・ビットだけが、アドレス
選択回路５００に提供されることが好ましい。

【０１２９】 読み出し選択信号ｎＲＳＥＬと書き込み選択信号ｎＷＳＥＬを生成するために
、読み出しアドレスまたは書き込みアドレスの他のビットが、制御回路に提供さ
れる。信号ｎＷＳＥＬ及びｎＲＳＥＬは、同時複数バンク読み書き操作に適切な
バンクを選択または選択解除する。バンクｎにおける消去またはプログラム操作
において、ｎＷＳＥＬはハイになり、ｎＲＳＥＬはローになる。特定のバンクｎ
に関して、ｎＷＳＥＬとｎＲＳＥＬは互いに補完物である。

【０１３０】 従って、トランジスタ５０２がオフで、トランジスタ５０４が導通するので、
ビットＷＡｈが、ラッチ５４０に渡される。次に、ビットＷＡｈは、反転器５１
０の出力に、ローカル・バンクｎのアドレス・ビットｎＡｈとして現われる。同
様に、バンクｎの読み出し操作中、ｎＲＳＥＬはハイであり、ｎＷＳＥＬはロー
である。従って、トランジスタ５０２が導通し、トランジスタ５０４がオフにな
るので、ビットＲＡｈが、ラッチ５４０に渡される。次に、ビットＲＡｈは、反
転器５１０の出力にｎＡｈとして現れる。

【０１３１】 図６は、複数バンク同時操作フラッシュ・メモリ２００による第２の例示的な
アドレス選択回路５５０である。アドレス選択回路ブロックＡＳＥＬ０ ２１０
、ＡＳＥＬ１ ２１２、ＡＳＥＬ２ ２１４、及びＡＳＥＬ３ ２１６はそれぞ
れ、一連のアドレス選択回路５５０を含むことができる。第２の例示的なアドレ
ス回路５５０は、ｎチャネル・トランジスタ５５２、５５４及び反転器５５６、
５５８、５６０を含む。

【０１３２】 回路５５０は、設計により、特定のバンクｎに関して信号ｎＷＳＥＬ及びｎＲ
ＳＥＬが互いの補完物であるという事実を利用する。信号ｎＷＳＥＬが、書き込
みアドレス・ビットＷＡｈを選択するためにトランジスタ５５４のゲートに印加
され、信号ｎＷＳＥＬの補完物が、反転器５５８から出力され、読み出しアドレ
ス・ビットＲＡｈを選択するためにトランジスタ５５２のゲートに印加される。
図５のラッチ５４０のようなラッチではなく反転器５６０の前に１つの反転器５
５６がある。他の点に関して、回路５５０は、図６の回路５００と同じように動
作する。

【０１３３】 １つの実施形態において、図１と図２の構成要素はすべて、単一の集積回路チ
ップ上に収容されている。例示的なフラッシュ・メモリ・チップのアドレス及び
制御入力は、メモリ密度及びインタフェースの実施態様に依存することに注意さ
れたい。開示した実施形態は、代替のアドレス及び制御入力構成が付随する様々
なメモリ密度及びインタフェースの実施形態で機能することができることを理解
されたい。

【０１３４】 前述の例示的な複数バンク同時操作が可能なフラッシュ・メモリ２００を埋め
込んだの代表的な応用例において、１つのバンクにデータとブート・コードを記
憶し別のバンクに制御コードを記憶するように使用可能なデータ記憶スペースを
構成することができる。制御コードは、１つのバンク、例えばバンク２ ２０４
に、データ・セクタをプログラム／消去させるコマンド・シーケンスを含むこと
ができ、例えばバンク０ ２０２の別のバンクに実行可能コードとしてあっても
よい。

【０１３５】 バンク２ ２０４が、プログラム／消去されている間、システムは、バンク０
２０２かまたは別のバンクからのコードを実行して他のシステム操作を管理し
続けることができる。これと同様に、システムの実施態様によって、ＣＰＵは、
他のバンクのどれかがプログラム／消去している間に、第１のバンクからのコー
ドを実行することができる。バンク切替待ち時間がなく、読み出しを実行するた
めにプログラム／消去操作を中断する必要がないことが好ましい。

【０１３６】 これにより、ＣＰＵの読書きサイクル・タイムが最小になり、データ処理能力
が最大になり、追加のハードウェアを不要にすることによりシステム全体の費用
が削減される。

【０１３７】 本明細書に使用されるとき、信号用語及び句「ロー」、「アサートされない」
、「アクティブでない」、及び「非アクティブ」は、広義に、デジタル信号の論
理的に低い値を指すように意図されており、一般に、２進法のゼロ（０）を表す
ように理解される。

【０１３８】 本明細書に使用されるとき、信号用語及び句「ハイ」、「アサートされた」、
「アクティブ」は、広義には、デジタル信号の論理的に高い値を指すように意図
されており、一般に、２進法の１を表すように理解される。

【０１３９】 本明細書に使用されるとき、書き込みという用語は、特に断らない限り、適切
にプログラム及び消去操作を包含するように意図されている。

【０１４０】 本明細書に使用されるとき、句「ＡがＢと結合された」は、ＡがＢに直接接続
されていること、またはＡが１つまたは複数の中間構成要素を介してＢと間接的
に接続されていることを意味するように定義される。

【０１４１】 本明細書に使用されるとき、ユーザという用語は、メモリにアクセスしようと
しているプロセッサや他の構成要素または実体を指すように意図されている。

【０１４２】 本明細書に使用されるとき、ラッチという用語は、一時的データ記憶素子を指
すように意図されている。一時的記憶素子は、例えば、１対の反転器（本明細書
で説明し例示したような）あるいはＤ型フリップフロップなどのフリップフロッ
プとして実施されることがある。

【０１４３】 本明細書において、複数バンク同時操作が可能なよりフレキシブルで効率的な
設計のフラッシュ・メモリが提示される。本明細書で説明した実施形態は、各バ
ンクに対してローカルなアドレス指定、アドレス選択、演算制御信号及びロジッ
ク、並びにアクセス回路を提供する。メモリのコア・セルの各バンクに対してロ
ーカルな個別化されたアーキテクチャは、デュアル・バンクまたは２つのバンク
からＮ個のバンクまでの同時操作アーキテクチャの拡張を容易かつ実際的にする
。

【０１４４】 本明細書に示した実施形態は、同時操作が可能すなわち同時読み書き操作を可
能にする拡張可能でフレキシブルな複数バンク・アーキテクチャを提供する。

【０１４５】 以上のことから、この好ましい実施形態が、アドレス・バッファリング及び復
号化アーキテクチャを含む複数バンク（またはＮバンク）同時操作フラッシュ・
メモリを提供することが分かる。

【０１４６】 Ｎ個のバンクのうちの１つのバンクに読み出し操作を行っている間に、他のＮ
−１個のバンクのうちの任意のバンクに書き込み操作だけを行うことができる。
Ｎ個のバンクのうちの１つのバンクに書き込み操作を行っている間に、他のＮ−
１個のバンクのうちの任意のバンクに読み出し操作だけを行うことができる。

【０１４７】 このアドレス・バッファリング及び復号化アーキテクチャは、制御論理回路、
Ｎ個のバンクのそれぞれに配置されたアドレス選択回路、及びアドレス・バッフ
ァ回路を含む。制御論理回路は、Ｎ個のバンクのうちの１つのバンクを読み出し
操作用に選択するＮ個の読み出し選択信号と、Ｎ個のバンクのうちの別のバンク
を書き込み操作用に選択するＮ個の書き込み選択信号とを生成するために使用さ
れる。

【０１４８】 各アドレス選択回路は、制御論理回路から、Ｎ個の読み出し選択信号のうちの
それぞれ１つとＮ個の書き込み選択信号のうちのそれぞれ１つを受け取るように
構成される。アドレス・バッファ回路は、コア・メモリ・セルにアクセスするた
めに、書き込みアドレスと読み出しアドレスを同時に提供するために使用される
。書き込みアドレスと読み出しアドレスのそれぞれの第１の部分は、それぞれの
Ｎ個の読み出し選択信号とＮ個の書き込み選択信号を生成するために提供される
。書き込みアドレスと読み出しのアドレスのそれぞれの第２の部分が、それぞれ
のアドレス選択回路に提供される。

【０１４９】 実施形態の１つの利点は、デュアル・ポート・アドレス・バッファリングを使
用することである。バッファから読み出しアドレス・ビットが書き込みアドレス
・ビットと同時に出力される。もう１つの利点は、Ｎ個のバンクにそれぞれ対応
し、書き込み操作または読み出し操作用のバンクを選択または選択解除するはた
らきをする読み書き操作選択信号が提供されることである。さらにもう１つの利
点は、好ましくはセンス・アンプ接続回路を含む回路が、各バンクに対してロー
カルに提供され、デュアル・バンクを複数バンクまたはＮ個のバンクの同時操作
フラッシュ・メモリに拡張するのを容易にすることである。

【０１５０】 本発明の特定の実施形態を示し説明したが、修正を行うことができる。例えば
、個々のトランジスタの向き、ｐチャネル及びｎチャネルは、適切な応用例にお
いて反転される。示した回路を構築するトランジスタのチャネルの幅と長さの比
率（マイクロメートルまたはミクロンで測定した）を指定する適切なトランジス
タ・サイズは、図から省略されていることに注意されたい。回路の実施態様に使
用される特定の集積回路製造プロセスの設計要件、機能及び制限、並びに特定の
実施形態の性能要件により、適切な比率を選択することができることを理解され
よう。さらに、本明細書において説明された創意に富む概念は、メモリ素子以外
の回路に適用することができる。

【０１５１】 従って、以上の詳細な説明は、限定ではなく例示として見なされるべきであり
、併記の特許請求の範囲が、本発明の趣旨及び範囲を定義するように意図された
すべての均等物を含むことを理解されたい。従って、併記の特許請求の範囲に、
本発明の真の趣旨及び範囲に含まれるそのようなすべての変更及び修正を含むよ
うに意図される。

【図面の簡単な説明】

【図１】 図１はアドレス指定の観点から示した同時操作フラッシュ・メモリ・アーキテ
クチャのブロック図である。

【図２】 図２はデータ操作の観点から示した同時操作フラッシュ・メモリ・アーキテク
チャのブロック図である。

【図３】 図３はデュアル・ポート・アドレス・バッファの例示的な実施形態の回路図で
ある。

【図４】 図４は各バンクに個別化された読み書き操作選択信号を生成するために使用さ
れる制御論理回路の一部分の例示的な実施形態の回路図である。

【図５】 図５はメモリ・セルのバンクｎにおいてローカルに実施されたアドレス選択回
路ｎの第１の例示的な実施形態の回路図である。

【図６】 図６はメモリ・セルのバンクｎにおいてローカルに実施されたアドレス選択回
路ｎの第２の例示的な実施形態の回路図である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 赤荻 隆男 アメリカ合衆国 95014 カリフォルニア 州 クパーティノ オクトーバーウェイ 7911 (72)発明者 グエン・ケンドラ アメリカ合衆国 95111 カリフォルニア 州 サン ノゼ ツェッペリン コート 4942 (72)発明者 クリーブランド・リー・エドワード アメリカ合衆国 95051 カリフォルニア 州 サンタ クララ メリーズ プレイス ストリート 3428 Ｆターム(参考） 5B025 AA01 AB01 AD01 AD02 AD04 AD05 AD08 AE05 5B060 CA12 CB01 【要約の続き】 路（２２０）は、コア・メモリ・セルにアクセスするた めの書き込みアドレスと読み出しアドレスを同時に提供 するために使用される。それぞれのＮ個の読み出し選択 信号とＮ個の書き込み選択信号を生成するために、書き 込みアドレスと読み出しアドレスのそれぞれの第１の部 分が、制御論理回路（２１８）に提供される。書き込み アドレスと読み出しアドレスのそれぞれの第２の部分 が、それぞれのアドレス選択回路に提供される。

Claims (10)

【特許請求の範囲】
1. 【請求項１】 Ｎ個のバンクのうちの１つのバンクの読み出し操作中に、他
   のＮ−１個のバンクのうちの任意の１つのバンクに書き込み操作だけを行うこと
   ができ、Ｎ個のバンクのうちの１つのバンクにおける書き込み操作中に、他のＮ
   −１個のバンクのうちの任意の１つのバンクに読み出し操作だけを行うことがで
   き、メモリ内のコア・メモリ・セルのＮ個のバンクに対する同時の読み出し及び
   書き込みを容易にするアドレス・バッファリング及び復号化アーキテクチャであ
   って、 前記Ｎ個のバンクのうちの１つのバンクを読み出し操作用に選択するＮ個の読
   み出し選択信号と、前記Ｎ個のバンクのうちの別のバンクを書き込み操作用に選
   択するＮ個の書き込み選択信号とを生成する制御論理回路と、 前記Ｎ個のバンクのそれぞれに配置されたアドレス選択回路であって、前記制
   御論理回路から、前記Ｎ個の読み出し選択信号のうちのそれぞれと、前記Ｎ個の
   書き込み選択信号のうちのそれぞれとを受け取るようにそれぞれ構成されたアド
   レス選択回路と、 コア・メモリ・セルにアクセスするために、書き込みアドレスと読み出しアド
   レスを同時に提供するアドレス・バッファ回路であって、それぞれの前記Ｎ個の
   読み出し選択信号と前記Ｎ個の書き込み選択信号を生成するために、前記書き込
   みアドレスと前記読み出しアドレスのそれぞれの第１の部分を前記制御論理回路
   に提供し、前記書き込みアドレスと前記読み出しのアドレスのそれぞれの第２の
   部分をそれぞれの前記アドレス選択回路に提供するアドレス・バッファ回路とを
   含むアドレス・バッファリング及び復号化アーキテクチャ。
2. 【請求項２】 前記Ｎ個のバンクのそれぞれに配置された書き込み操作制御
   回路をさらに含み、各書き込み操作制御回路が、前記Ｎ個の書き込み選択信号の
   それぞれ１つに応答する、請求項１に記載のアドレス・バッファリング及び復号
   化アーキテクチャ。
3. 【請求項３】 前記書き込み操作制御回路が、プログラム操作を実行する、
   請求項２に記載のアドレス・バッファリング及び復号化アーキテクチャ。
4. 【請求項４】 前記書き込み操作制御回路が、消去操作を実行する、請求項
   ２に記載のアドレス・バッファリング及び復号化アーキテクチャ。
5. 【請求項５】 前記書き込み操作制御回路が、検証操作を実行する、請求項
   ２に記載のアドレス・バッファリング及び復号化アーキテクチャ。
6. 【請求項６】 前記Ｎ個のバンクのそれぞれに配置された読み出しデータ・
   バスをさらに含み、前記各読み出しデータ・バスが、前記Ｎ個の読み出し選択信
   号のそれぞれに応じてセンス・アンプに接続するように構成された、請求項１に
   記載のアドレス・バッファリング及び復号化アーキテクチャ。
7. 【請求項７】前記Ｎ個のバンクのそれぞれに配置された読み出しデータ・バ
   スをさらに含み、前記Ｎ個の読み出し選択信号のそれぞれが、前記読み出しデー
   タ・バスが配置された前記バンク内の読み出しを示すときに、任意の１つの読み
   出しデータ・バスが、センス・アンプに切換可能に接続される、請求項１に記載
   のアドレス・バッファリング及び復号化アーキテクチャ。
8. 【請求項８】 前記Ｎ個のバンクのそれぞれに配置された書き込みデータ・
   バスをさらに含み、それぞれの前記書き込みデータ・バスが、前記Ｎ個の書き込
   み選択信号のそれぞれに応じてセンス・アンプに接続するように構成された、請
   求項１に記載のアドレス・バッファリング及び復号化アーキテクチャ。
9. 【請求項９】 Ｎ番目のバンクの読み出し操作中に、他のＮ−１個のバンク
   のうちの任意の１つに書き込み操作だけを行うことができ、書き込み操作のため
   にアクセスされるＮ番目のバンクの書き込み操作中に、他のＮ−１個のバンクの
   うちの任意の１つのバンクに読み出し操作だけを行うことができるＮ組バンク同
   時操作フラッシュ・メモリであって、 Ｎ個の読み出し選択信号とＮ個の書き込み選択信号を生成する制御論理回路と
   、 アドレス・バッファ回路と、 Ｎ個のローカルのバンク回路とを有し、 前記回路１から回路Ｎ−１が、コア・メモリ・セルのＮ−１個のそれぞれのバ
   ンクを備え、 前記Ｎ番目の回路が、 コア・メモリ・セルのＮ番目のバンクと、 前記Ｎ番目の読み出し選択信号と前記Ｎ番目の書き込み選択信号とに応じるア
   ドレス選択回路と、 前記Ｎ番目の書き込み選択信号に応じる書き込み操作制御回路と、 前記Ｎ番目の書き込み選択信号に応じる書き込みデータ・バスと、 前記Ｎ番目の読み出し選択信号に応じる読み出しデータ・バスとを備えた、Ｎ
   組バンク同時操作フラッシュ・メモリ。
10. 【請求項１０】 メモリにおいて、複数バンク・フラッシュ・メモリ内でデ
    ータの同時の書き込み及び読み出しを行う方法であって、 書き込みアドレスの第１の部分と読み出しアドレスの第１の部分を、コア・メ
    モリ・セルのＮ個のバンクに対応するＮ個のアドレス選択回路に提供する工程と
    、 書き込み操作のために、１つのバンクを定義する前記書き込みアドレスの第２
    の部分を制御論理回路に提供する段階と、 読み出し操作のために、１つのバンクを定義する前記読み出しアドレスの第２
    の部分を制御論理回路に提供する工程と、 書き込み操作のために、Ｎ個の書き込み選択信号のうちの１つを前記制御論理
    回路から前記Ｎ個のバンクのそれぞれのバンクに提供する工程と、 前記Ｎ個のバンクのうちの別のバンクを読み出し操作用に選択するために、前
    記制御論理回路からＮ個の読み出し信号のうちの１つを提供する工程と、 前記Ｎ個のバンクに対する前記書き込みアドレスと前記読み出しのアドレスの
    第１の部分を、前記それぞれのＮ個の書き込み選択信号と前記それぞれのＮ個の
    読み出し選択信号でゲート制御する工程と、 前記Ｎ個のバンク内の書き込みアドレス・サイトと読み出しアドレス・サイト
    において、データ出力及び検証回路に対する前記書き込みアドレスと前記読み出
    しアドレスの前記第１の部分によってアクセスされる前記データを、前記それぞ
    れのＮ個の書き込み選択信号と前記それぞれのＮ個の読み出し選択信号によって
    ゲート制御する工程とを含む方法。