TWI222073B

TWI222073B - Multiple bank simultaneous operation for a flash memory

Info

Publication number: TWI222073B
Application number: TW090105916A
Authority: TW
Inventors: Takao Akaogi; Kendra Nguyen; Lee Edward Cleveland
Original assignee: Fasl Llc
Priority date: 2000-03-15
Filing date: 2001-03-14
Publication date: 2004-10-11
Also published as: EP1266377A2; ATE373307T1; BR0108811A; WO2001069603A3; WO2001069603A2; EP1266377B1; JP2003527724A; US6240040B1; KR20030014368A; CN1277272C; DE60130437D1; KR100675959B1; CN1419697A; DE60130437T2; JP4744765B2

Description

1222073 A7 B7 五、發明說明（1 ) [背景技術] 本發明係關於半導體記憶體裝置，本發明尤係關於快凋記憶艎之多庫同時操作。快閃記憶體（或快閃RAM )為非揮發性儲存裝置之形式’使用以浮動閘極設計之記憶單元。將高電壓提供至記憶單元之輸入端以便規劃（儲存電荷）浮動閘極或刪除 (移除電荷）浮動閘極。規劃之發生是藉由熱電子轉移而將電荷放置在浮動閘極上，而刪除則是利用Fowler-Nordheim穿隧使電子貫穿薄電介質材料，故可降低儲存在浮動閘極之電荷量。刪除一個單元係將此單元之邏輯位準設定為”1’’’而規劃一個單元係將此單元之邏輯位準設定為”0”。除了規劃或刪除操作，快閃記憶體之操作與隨機存取唯讀記憶體（ROM )之操作類似。傳統上，包含有快閃記憶體儲存單元和辅助邏輯電路之快閃記憶體晶片是藉由在基體上所製造的數層半導體材料和數個多晶矽與第一及第二金屬之内接層組成的。很明顯地有許多積體電路的製造技術可應用於此，其所包含之層數可以多幾層或少幾層。規劃和刪除快閃記憶體裝置之此複數性質所造成之主要挑戰是此裝置無法提供足夠快速的寫入存取，因而影響讀取存取之速度。舉例而言，傳統的快閃記憶體裝置通常在快閃記憶體裝置進行規劃或刪除操作之同時並不允許處理器執行讀取操作。在大部分的應用中，處理器必須定期詢問快閃記憶體裝置之狀態暫存器以便在起始對快閃記 (請先閱讀背面之注意事項3寫本頁) 裝寫士 . 經濟部智慧財產局員工消費合作社印製本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 1 91765 1222073 Α7 Β7 經濟部智慧財產局員工消費合作社印製五、發明說明（2 ) 憶體裝置之讀取操作前能夠偵檢規劃或刪除操作是否結束0 很不幸地，如上所述，用於一般快閃記憶體裝置之規劃和刪除的時間週期比使用如動態隨機存取記憶體 (”DRAN”）等之傳統隨機存取主記憶體可接受的寫入存取時間多幾倍。假如此快閃記憶體為電氣系統内唯一的記憶體，則其與規劃或刪除操作相關之長等待時間可能會關斷操作系統且，以防止系統在不可接受之長時間週期下工作。有些先前技藝之快閃記憶體允許將刪除操作暫停以便解決此難題。刪除暫停使得處理器可暫停刪除操作以便可先讀取另一個區段。可是，此種記憶體通常在起始讀取操作之前仍舊會強制幾微秒的暫停等待時間。一般的暫停等待時間是從0.1至20微秒。先前的系統，使用多個快閃記憶體裝置嘗試避免操作系統關斷。在此種系統中，當處理器對其中一快閃記憶體裝置進行讀取存取之同時其他的快閃記憶體可進行規劃或刪除操作。可是，此系统的成本很高，因為就算單一個快閃記憶體裝置之容量就可滿足此特定電子裝置之需求，其仍須使用多個快閃記憶體裝置。近來藉由傳統快閃記憶體，當規劃其他數據之同時無法讀取核心單元之數據。從系統的觀點而言，為了規劃快閃記憶體之核心單元的數據，微處理器必須傳送規劃指令給快閃記憶體。因為快閃記憶體無法同時讀取數據和規劃數據，所以必須將規劃指令儲存在快閃記憶體之外部。 (請先閱讀背面之注意事項3寫本頁) 裝寫女 · -1Γ . 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 2 91765 1222073 A7 五、發明說明（3 除此之外’與執行讀取操作相比，規劃和刪除快閃記憶體所需之電壓較正常電壓高。當嘗試應用在規劃/刪除時能夠同時進行讀取之功能時，使用較正常電壓高之電壓將是一大挑戰。此挑戰之困難為如何分配規劃和刪除操作所需之高電壓和讀取操作所需之正常電壓，及如何處理因為在裝置内使用高電壓而在讀取檢測輸出端所感測之雜訊^再者依據其應用，可能須使用額外邏輯電路，此將導致更多的複雜性。在最近幾年，為了處理此問題，已經提出雙庫快閃記憶艟。在由Chen等人提出之美國專利第5,867,430號和由Van Buskivk等人提出之美國專利第5 847 998號中揭露能夠同時執行讀取和寫入操作之雙庫結構，在此提出以供參考 '雙庫快閃記憶體可在規劃數據之同時讀取其他數據（亦即能夠同時操作），所以可以大大簡化此快閃記憶體系統。經濟部智慧財產局員工消費合作社印製最近，雙庫快閃記憶體系統儘管有上述優點，但卻變的很複雜。有關使用多庫快閃記憶體之應用在定址和數據概念之設計上已經接受許多挑戰。希望能夠採用更具彈性和更有效率之設計的快閃記憶體，其能夠同時多庫操作。為每一個庫開發個別的且局部的結構和電路將有助於將同時操作結構從雙庫或兩個庫延伸至N個庫。因此，在此需要的是可以延伸及有彈性的多庫結構，其能夠同時操作，也就是說，能夠同時進行讀取和寫入（規劃或刪除）操作。 91765 1222073 A7 經濟部智慧財產局員工消費合作社印製五、發明說明（4 [發明概論]為了方便說明在此提出快閃記憶體之多庫，同時讀取和寫入操作範例實施例。提出用於協助同時讀取和寫入在記憶體中之核心記憶體單元之N個庫的位址緩衝和解碼結構之實施例。在對况個庫之其中之一進行讀取操作之期間，僅能對其他Ν-1個庫的任何一個進行寫入操作。在對Ν個庫之其中之一進行寫入操作之期間，僅能對其他Ν-1個庫的任何一個進行讀取操作。位址緩衝和解碼結構包含有’控制邏輯電路、位於Ν個庫之每一個中之位址選擇電路、和位址緩衝電路。控制邏輯電路係用於產生Ν個讀取選擇訊號以便選擇^個庫中用於讀取操作之庠及Ν個寫入選擇訊號以便選擇Ν個庫中用於寫入操作之另一個庫。將每一個位址選擇電路建構成從控制邏輯電路接收Ν個讀取選擇訊號之個別的其中一個和Ν個寫入選擇訊號之個別的其中一個。位址緩衝電路係用於同時提供寫入位址和讀取位址以便存取核心記憶體單元。將寫入和讀取位址之個別第一部分提供給控制邏輯電路以便產生個別的Ν個讀取選擇訊號和汉個寫入選擇訊號。將寫入和讀取位址之個別的第二部分提供給個別的位址選擇電路。在此亦提供Ν個重元組（tupie)庫同時操作之快閃記憶體之實施例。在對N個庫的其中之一進行讀取操作之期間，僅能對其他N-1個庫的任何一個進行寫入操作。在對N個庫的其中之一進行寫入操作之期間，僅能對其本尺度適用中國國家標準（CNS)A4規格⑵〇 χ 297公€------- 4 91765 請. 先閱讀- 背面之注- 項

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m裝--------I訂· 寫本頁) 五、發明說明（5 他N-1個庫的任何一個進行讀取操作。此記憶體包含有控制邏輯電路、位址緩衝電路、和N個局部化庫電路。控制邏輯電路係用於產生N個讀取選擇訊號及N個寫入選擇訊號個局部化庫電路之電路^以包含有各核心記憶體單元之庫。第！^個電路包含有記憶體單元之第 N個庫、位址選擇電路、寫入操作控制電路、寫入數據匯流排、讀取數據匯流棑。位址選擇電路是依據第N個讀取選擇訊號和第以個寫入選擇訊號而動作。寫入操作控制電路是依據第N個寫入選擇訊號而動作。寫入資料匯流排反應於第N個寫入選擇訊號。讀取數據匯流排是依據第N個讀取選擇訊號而動作、經濟部智慧財產局員工消費合作社印製提出在多庫快閃記憶艎中同時執行數據之寫入和讀取之方法的實施例〇寫入位址之第一部分和讀取位址之第一部分提供給對應於核心記憶體單元N個庫之n個位址選擇電路。將寫入位址之第二部分提供給控制邏輯電路。寫入位址之第二部分定義進行寫入操作之一個庫。將讀取位址之第二部分提供控制邏輯電路◊讀取位址之第二部分定義進行讀取操作之一個庫。將來自控制邏輯電路的N 個寫入選擇訊號之一提供給N個庫中進行寫入操作的各庫。將來自控制邏輯電路之N個讀取選擇訊號之一提供給N個庫中進行讀取操作的各庫。將寫入和讀取位址之第一部分與其個別的N個寫入選擇訊號和個別的n個讀取選擇訊號一起傳送至讨個庫。在N個庫中藉由寫入和讀取位址之第一部分而在此寫入和讀取位址之位置中存取本紙張尺度適用中關家標牟（CNS)A4規格⑵G X 297公爱） 5 91765 1222073 A7 B7 經濟部智慧財產局員工消費合作社印製五、發明說明（6 ) 之數據是與個別的N個寫入選擇訊號和N個讀取選擇訊號一起傳送至數據輸出和檢測電路。前述對所提出之最佳實施例所進行之一系列說明僅是作為說明用。此節之說明不應該視為下列申請專利範圍之限制，其僅用於定義本發明之目的。 [圏式之簡要說明] 第1圖係顯示由定址觀點所呈現之同步操作快閃記憶體結構之方塊圖；第2圖係顯示由數據操作觀點所呈現之同步操作快閃記憶體結構之方塊圖；第3圖係顯示雙埠位址緩衝器之範例實施例之電路面 · m ，第4圖係顯示用於產生各庫之讀取和寫入操作選擇訊號之控制邏輯電路之範例實施例之電路圖；第5圖係顯示僅局部應用於記憶艘單元之庫n之位址選擇電路η之第一實施例範例的電路圖；第6圖係顯示僅局部應用於記憶體單元之庫^之位址選擇電路η之第二實施例範例的電路圖。 [用於實現本發明之模式] 在最近幾年，已提出可同步讀取和寫入之雙庫快閃記憶逋。由Chen等人提出標題為，，在非揮發性記憶體中能夠同時讀取和寫入之庫結構，’之第5,867,430號美國專利和由Van Buskirk提出標題為’’能夠同時進行讀取和寫入操作之非揮發性記憶體陣列”中已經說明過這些記憶體 (請先閱讀背面之注意事項一^寫本頁) 裝寫太 .

本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） 6 91765 1222073 A7 經濟部智慧財產局員工消費合作社印製五、發明說明（7 之某些範例’在此提出以供參考。這些專利說明能夠同時進行讀取和寫入操作之雙庠快閃記憶體結構之應用和操作。雙庫快閃記憶體能在規割數據之同時讀取其他數據 (例，能夠同時操作），所以可將快閃記憶艎系統大大簡化。最近，除了這些優點，雙庫快閃記憶艎系統已經變得越來越複雜。與使用多庫快閃記憶體的定址和數據相關之觀點所遭遇之設計挑戰逐漸增加^ 在此提出更有彈性和效率設計之快閃記憶體，能夠多庫同時操作。在此所描述之實施例提供區域至各庫之定址、位址選擇、操作控制訊號和邏輯、及存取電路。於記憶體之梭心單元區域至各庫之獨立結構使得同時操作結構可從雙庫或兩個庫延伸至N個庫。在此所描述之實施例中提供可延伸及有彈性之多庫結構，其能夠同時操作，也就是說，其允許同時進行讀取和寫入操作。一般而§，寫入操作即所謂的規割或刪除操作。第1圖係顯示快閃記憶艘晶片之多庫同時操作快閃記憶艎200之定址觀點方塊圖。多庫同時操作快閃記憶體 200之快閃記憶體定址結構範例包含有位址緩衝器方塊 220、狀態機和控制邏輯電路（邏輯電路）218、寫入致能 (’）緩衝器228、DiN緩衝器224、和四個記憶體單元庫，其分別為對應於相關位址選擇電路方塊ASEL0 、 ASEL1 212、ASEL2 214、和 ASEL3 216 之庫〇 2〇2、庫 i 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 91765 (請先閱讀背面之注意 I wen --- 事寫本頁) 訂：

1222073 A7 B7 經濟部智慧財產局員工消費合作社印製五、發明說明（8 ) 204、庫 2 206、庫 3 208。位址緩衝器方塊220提供在讀取位址位元線或數據匯流排232上之讀取位址及在寫入位址位元線或數據匯流排234上之寫入（可使用之規割或刪除）位址以供位址選擇電路方塊210、212、214、216選擇用。位址緩衝器方塊220亦與邏辑電路連接。為簡化說明，在第1圖中僅顯示一個讀取位址線232和一個寫入位址線234。當然，在記憶體200中最好使用多位元線232、234。用於傳送或搆帶讀取或寫入位址之位元的位元線232、234之數目通常是由所使用之讀取和寫入位址數決定。將藉由一次參考一個讀取位址和一個寫入位址而說明快閃記憶體200。應該注意的是在其他實施例中，位址緩衝器方塊220並不僅侷限於此種配置且是能夠同時提供多讀取位址和/或多寫入位址給位址選擇電路方塊210、 212、214、216。此多重位址通常意味著需要額外的位元線 232 、 234 〇位址緩衝器方塊220接收多位元位址輸入訊號222。最好，由快閃記憶體200之外部資源從外側將位址輸入訊號222提供給位址緩衝器方塊220。可是，位址輸入訊號 222亦可以是由位於快閃記憶體晶片上或在快閃記憶體定址結構内之位址產生器（未顯示）產生。最妤，位址緩衝器方塊220包含有由邏輯電路218控制之位址排序電路。最妤，位址排序電路在寫入期間可用於產生排序位址。在另一個實施例中，位址定序器可以是邏輯電路218之一部 (請先閱讀背面之注意事項Ϊ寫本頁) #裝，項寫太 -

本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 8 91765 1222073 A7 B7 經濟部智慧財產局員工消費合作社印製五、發明說明（10 ) 於四個庫。記憶體單元的四個庫，庫0202、庫1204、庫2206、庫3208為快閃記憶體單元陣列（或組）。然而，其他非揮發性記憶體亦能用於其他實施例。最好，庫202、204、206、 208由字然後由區段組構成，並且可以是位元組或字可定址0 記憶艘單元的四個庫，庫〇 202、庫1 204、庫2 206、庫3 208均包含有局部用之位址解碼邏輯（未顯示在第i 圖中）。舉例而言，用於庫〇 202 (庫1 204、庫2 206、庫3 208)之位址解碼邏輯包含有X解碼器（未顯示）和 Y解碼器（未顯示）〇X解碼器最好包含有字元線解碼器和區段解碼器。字元線解碼器和區段解碼器從位址選擇電路方塊 ASEL0 210 ( ASEL1 212、 ASEL2 214、和 ASEL3 216)接收位址位元〇 Y解碼器最好包含有位元線解碼器和Y選通線。位元線解碼器從ASEL0 210 ( ASEL1 212、 ASEL2 214、和ASEL3 216)接收位址位元。X和γ解碼器在半導體記憶體，尤甚者在快閃記憶體之領域中是眾所周知。在由Chen等人提出之美國專利第5,867,430號和由Van Buskivk等人提出之美國專利第5,847,998號中描述某些快閃記體體解碼器之應用實例，在此提出以供參考。在第1圖中，邏輯電路218提供一連串之選擇訊號給位址選擇電路方塊210、212、214、216。第1圖中所顯示的這一串選擇訊號為0RSEL、0WSEL、1RSEL、 (請先閱讀背面之注意事項寫本頁) 裝寫太、訂：

本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） 10 91765 1222073 A7 B7 經濟部智慧財產局員工消費合作社印製五、發明說明（11 ) 1WSEL、2RSEL、2WSEL、3RSEL 和 3WSEL。選擇訊號的功能之一為選擇由位址緩衝器方塊220所提供在位元線 232上傳送之讀取位址或在位元線234上傳送之寫入位址，或讀取位址或寫入位址之各位元。在利用位址選擇電路方塊210 (212、214、216)選擇適當的讀取或寫入多位元位址之後，位址是以第1圖中訊號236 ( 23 8、240、242 )之方式經由介於行和列之間的解碼電路（未顯示）而提供給記憶體單元庫〇 202 (庫 1 204、庫 2 206、庫 3 208 )之庫。因為在記憶體中特殊核心單元之選擇需要相對應的多位元數位位址，所以值得注意的是快閃記憶髏200之位址通常為多位元的數位字元訊號。可是，在此最佳實施例中，將參考多位元數位位址之特殊位元說明其電路。如何將以此電路為例而說明之概念應用且延伸至多位元應用對具此方面技藝者而言將是顯而易見的。那些具此方面技藝者將瞭解這些應用可包含有平行應用，其包含有將用於單一位元之電路依需要為多位元位址之每一位元進行平行複製其他的應用可能包含有將多位址位元之全部或部分同時提出以便達到所需結果或功能。第1圖之位址輸入訊號222為外部輸入之多位元位址，此位址包含第3圖之位址位元Ahi(將說明於下）。位址最好是從晶片外輸入至快閃記憶體200。多位元位址訊號222可包含有關於讀取和寫入操作之定址訊息。在晶片外之使用者最好提供在讀取和寫入操作時使用之位址。位 (請先閱讀背面之注意事項裝--- 寫本頁) . -#- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） 11 91765 1222073 A7 B7 經濟部智慧財產局員工消費合作社印製五、發明說明（12 ) 址輸入訊號222可以是20個位元，舉例而言，隨著記憶髏單元（在第1圖中N=4)之庫數目可能具有兩個或多個位元，可用於致動邏輯電路218中之庫選擇邏輯。位址緩衝方塊220包含有複數個位址緩衝器。各位址緩衝器最好是雙埠，也就是說，每一個位址緩衝器均具有兩個位址輸出，一個輸出用於讀取位址，而另一個則用於寫入位址。最好，讀取位址輸出係用於讀取位址之單一位元，而寫入位址輸出為用於寫入位址之單一位元〇在其他實施例中，位址緩衝方塊220亦可輸出多個讀取位址（此讀取位址本身為多位元）及多個寫入位址（此寫入位址本身為多位元）。來自位址緩衝方塊220之讀取位址位元和寫入位址位元最好是由位址輸入訊號222控制，可以是起始或直接控制。最好是將寫入位址位元鎖存在位址緩衝方塊220内且以特定操作命令增加。記憶體單元之每一個庫η(在此為庫02 02、庫1 204、庫2 206、庫3 208 )均具有相關之位址選擇電路方塊ASELn (在此n=0、1、2、3)。各相關位址選擇電路方塊ASELn 選擇用於讀取之位址位元或用於寫入之位址位元以便依據由邏輯電路218所產生之選擇訊號nRSEL和nWSEL而提供所需位址訊號給每個庫η。假如nRSEL為高位準，則選擇庫η用於讀取且將讀取位址位元提供給庫η。假如 nWSEL為高位準，則選擇庫η用於寫入且將寫入位址位几提供給庫η。如上所述，邏輯電路218產生選擇訊號本紙i尺度適用中準（CNS)A4規格⑽χ 297公爱） (請先閱讀背面之注意事項！！^寫本頁) 裝 ·

1222073 A7 B7 五、發明說明（15 ) 憶體晶片，其包含有與整體規劃和刪除相關之控制訊號（包含有第2圖中所顯示”PGM”，”ERS”，和’’VERIFY”）及讀取用之位址選擇訊號ORSEL、1RSEL、2RSEL、3RSEL和寫入用之位址選擇訊號OWSEL、1WSEL、2WSEL、 3WSEL 〇，，VERIFY，，訊號係用於控制檢測感測放大器方塊 270 〇快閃記憶體200之四個庫的數據操作結構均具有相關之個別規劃/刪除控制電路PECC0 244、PECC1 246、 PECC2 248、PECC3 350 〇各庫局部所有之規劃/刪除控制電路最妤包含有用於規劃操作之電源供應器、用於刪除操作之電源供應器、用於檢測操作之電源供應器、及規劃和刪除相關電路和其他適當的電源供應器。當然，應該瞭解的是部分或所有的電源供應器及規劃和刪除相關電路可以位於規劃/刪除控制電路之外部。局部用之規劃/刪除控制電路 PECC0 244、PECC1 246、PECC2 248、PECC3 250 是由邏輯電路218所提供之整體性訊號PGM和ERS控規劃和刪除相關電路最妤包含有AND閘極控制。具此方面技藝者均已知，AND閘只有在其所有輸入均為高位準或1時其輸出才為高位準或1。在最佳實施例中，一個或多個AND閘控制規劃相關電路，因而使得PMG訊號輸入至此一個或多個AND閘，並且當PMG訊號是低位準時，驅動任何AND閘之輸出為低位準。以此方式，來自邏輯電路218之PMG訊號可控制規劃電路。最好，張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 15 91765 (請先閱讀背面之注意事項寫本頁) '訂：

經濟部智慧財產局員工消費合作社印製 1222073 經濟部智慧財產局員工消費合作社印製 A7 1 ' _ —---------— B7 __ 五、發明說明（W ) 個或多個AND閘控制刪除相關電路，俾使得ERS訊號輪入至一個或多個AND閘，並且當ers訊號是低位準時，親動任何AND Pd之輸出為低位準。以此方式，ERS訊號可控制刪除電路。再者，規劃和刪除電路最好是由具有選擇訊號輸入和PMG或ERS輸入之AND邏輯閘致能。也就是說，只有當選擇訊號nWSET與整體控制訊號pGM之AND結果為高位準時，才能在庫！！上執行規劃操作，且僅能操作用於庫π之規劃電路。同樣地，只有當選擇訊號nwsET和整體控制訊號ERS之AND結果為高位準時，才能在庫n 上執行刪除操作，且僅能操作用於庫η之刪除電路。考慮以定址觀點而顯示在第1圖中和以數據操作觀點而顯示在第2圖中之快閃記憶體200，應該可以瞭解在各庫周圍及包含各庫之電路是以傳統快閃記憶體之局部化觀點操作。也就是說，假如將各局部化庫電路之操作視為與其他局部化庫電路之操作隔離，則其操作與傳統快閃記憶體類似。當然，位址緩衝器方塊220、邏輯電路218、和感測放大器電路268、270可直接執行整體性之定址、解碼、數據感測和檢測、及操作控制。利用各讀取和寫入選擇訊號控制各電晶鱧，則來自第2圖之庫202、204、206、208之數據可經由這些電晶髏而傳輸至讀取感測放大器電路268或檢測感測放大器電路270。感測放大器電路268和270是與邏輯電路218互相連接。當將來自其中一庫之數據傳輸至讀取感測放大器本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 16 91765 (請先閱讀背面之注意事項^寫本頁) 裝訂·

1222073 A7 B7 五、發明說明（18 ) 位址。經由電晶體266將庫3 208之輸出傳送至讀取感測放大器電路268。讀取感測放大器電路268之輸出最好傳送至I/O緩衝器及數據匯流排（未顯示）。同樣地’在刪除庫2 206中之一個區段的期間，邏輯電路218將提供主動寫入選擇訊號2WSET至ASEL2 214 以便從位於位址緩衝器方塊220内之位址排序電路選擇寫入位址。將位址排序電路應用循環通過於特定區段内之所有位元組以確認每一位元組均已規劃◊其後將此區段全部刪除。在删除之後，利用位址排序電路產生位址以便檢測此刪除區段之每一位元組。當庫2 206已刪除且ASEL2 214 (在邏輯電路218之方向）正從位址緩衝方塊220之位址棑序電路已選擇一個寫入位址的同時，可利用nRSET在任何其他庫中執行讀取操作以便從位址緩衝方塊22〇選擇讀取位址而非從位址排序電路選擇一個寫入位址β在對其中一庫進行刪除操作之檢測期間，邏輯電路218將利用檢測感測放大器電路270檢測數據，同時來自任何其他庫之讀取數據將傳輸至讀取感測放大器電路268。因此，每一庫均具有寫入位元和讀取位元之輸入位址路徑及可藉由讀取和寫入選擇訊號nREL和nWSEL選擇之檢測及讀取位元之輸出數據路徑，所以在讀取任何庫之同時可寫入任何其他庫。第3圖係顯示依據多庫同時操作快閃記憶體2〇〇之雙埠位址緩衝器400之簡化邏輯電路圖。第1圖之位址緩衝方塊220最好包含有一串的位址緩衝器4〇〇以便在位元 (請先閱讀背面之注意事項\^寫本頁) 裝寫大

經濟部智慧財產局員工消費合作社印製本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） 18 91765 1222073 A7 _______ B7 五、發明說明（D ) 線232上輸出讀取專用位址之位址位元RAh和在位元線 234上輪出寫入專用位址之位址位元WAh。位址緩衝器4〇〇包含有NOR閘402、異-非或（exclusive-NOR )邏輯閘或等效邏輯閘408、第一鎖存器450、第二鎖存器460、反向器404、422、426、428、做為開關用之n-通道電晶體 406、410、416、和AND閘424。第一鎖存器450最好包含一對的反向器412、414。第二鏔存器460最妤包含一對的反向器418、420。傳統位址緩衝器方塊有關如記憶體200等之多庫同時操作記憶髗的缺點之一為一次僅輸出一個對應於一個操作之位址訊息。在讀取操作期間，輪出用於讀取之位址位元’同時在寫入操作期間，是藉由位址缓衝器輸出用於寫入（規劃或刪除）之位址位元。在雙埠位址緩衝器400中，讀取位址之輸出和寫入位址之輪出可依據提供給緩衝器400之控制訊號而單獨和同時操作。位址緩衝器400接收位址位元輸入Ahi。位址位元輸入Ahi最好是第1圖中從外部所提供之位址輸出訊號222 的一連串位元。第一和第二鎖存器450、460係用於儲存位址位元且為位址定序器之一部分。位址定序器是由數個位址緩衝器400串聯連接而成的。 NOR閘402接收位址位元輸入Ahi和輸入訊號”PD”。輸入訊號”PD”為電源斷電時之保護訊號，用於在電源斷電時保護位址緩衝方塊220。此電源斷電時之保護訊號最 (請先閱讀背面之注意事項>^寫本頁) 裝寫太經濟部智慧財產局員工消費合作社印製本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 19 91765 1222073 經濟部智慧財產局員工消費合作社印製 A7 _B7_五、發明說明（2G ) 好同時使時序緩衝電路禁能。如具此方面技藝者所已知的，NOR閘之輸出僅當所有NOR閘之輸入為零時其輸出才為1。因此，當訊號PD變成高位準時，例在電源斷電期間，NOR閘402之輸出不管Ahi之值為何，其都為低位準。也就是說，RAh和WAh是不受Ahi和位址緩衝器 400之影響，故因此可將位址緩衝方塊220禁能。NOR閘 402之輸出是耦接至反向器404。反向器4 04是耦接至η-通道電晶體406之源極及串聯反向器426、428之輸入。讀取位址位元RAh是從反向器428輸出的。電晶體406 在電晶體406之閘極輸入端接收輸入訊號’’LATCHb”。訊號”LATCHb”係用於與第二鎖存器460耦接或不耦接，故因此可接收輸入位址Ahi或輸出寫入位址之位元輸出 WAh。當訊號’’LATCHb”在高位準時，電晶體406是導通的，且第二鎖存器460可載入外部位址Ahi，其最妤包含有寫入或讀取訊息。以此方式，寫入位址之位元輸出WAh 是由輸入位址Ahi控制的。當訊號’’LATCHb”在低位準時，電晶體406是截止的，且讀取位置之位元輸出RAh是由輸入位址Ahi控制。雖然，藉由使LATCHb訊號變成低位準，可使第二鎖存器460與輸入位址Ahi不連接，但可將此寫入位址儲存在位址定序器中。 exclusive_NOR閘408接收輸入訊號TGLh_i和位址位元輸入WAh。如具此技藝者所已知，exclusive-NOR閘或等效邏輯閘之輸出只有當exclusive-NOR閘之所有輸入均相等時其輸出才為1。輸入訊號TGLhwl為從串聯的位址緩 (請先閱讀背面之注意事項13^寫本頁) 裝寫女 *訂：

本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 20 91765 1222073 A7 B7 經濟部智慧財產局員工消費合作社印製五、發明說明（21 ) 衝器中前一個位址緩衝器輸出之觸發訊號。也就是說，此緩衝器400所輸出之觸發訊號TGLfc是由前一個位址缓衝器所輸出之觸發訊號產生的。依據前一個位址緩衝器所輸出之觸發訊號TGLj^和目前位址緩衝器4〇〇之輸出，此位址緩衝器輸出WAh觸發。假如從前一個位址緩衝器所輸出之觸發訊號TGLj^是在低位準，則TGLh為低位準，且WAh未觸發。等效邏輯閘408之輸出是耦接至n_通道電晶體410之源極’其在電晶體410之閘極輸入端接收輸入時脈訊號CLKb。η -通道電晶體410之没極是麵接至第一鎖存器450。第一鎖存器450是辆接至心通道電晶體416 之源極’其在電晶體416之閘極輪入端接收輸入時脈訊號 CLKa。電晶體416之汲極是連接至第二鎖存器46〇和η-通道電晶體406之汲極。第二鎖存器460是連接至反向器 422以便依據位址缓衝器400之操作而產生表示寫入位址 (規劃或刪除）之位址位元輸出WAh。位址位元輸出WAh 亦反饋回到等效邏輯閘408。位址位元輸出WAh和TGLh_ !是輸入至AND閘424以便產生輸出訊號TGLh。讀取位址位元輸出RAh之補數最好可供記憶體 2 00使用。舉例而言，反向器426之輸出可提供讀取位址位元輪出RAh之補數在記憶體200中最好亦可使用其他的位元線（未顯示於第1圖中）以便需要時可傳輸讀取位址位元之補數似办。寫入位址位元輸出WAh之補數最好可供記憶體 200使用。舉例而言，第二鎖存器460之輸出可提供寫入 (請先閱讀背面之注意事項3寫本頁) 裝寫士 '訂.·

本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 21 91765 1222073 A7 B7 五、發明說明（22 ) 位址位元輸出WAh之補數_。在記憶體200中最好亦可使用其他的位元線（未顯示於第1圖中）以便需要時可傳輸寫入位址位元之補數似A。在讀取操作期間，將使用讀取位址位元輸出R Ah作為讀取位址位元。假如正在執行讀取操作，則訊號LATCHb 通常會變成低位準且在讀取操作期間會保持在低位準，除非必須將寫入位址載入第二鎖存器460。當輸入至NOR 閘402之訊號PD保持在”低位準”時，貝NOR閘402之輸出將為Ahi之補數。之後反相器404之輸出將為Ahi，且將由位址位元Ahi控制位址位元輸出RAh。在寫入操作期間，將寫入位址位元輸出WAh分別使用作為規劃或刪除位址位元。一旦將寫入位址載入或最初產生時，則訊號LATCHb將保持在低位準，所以η-通道電晶體406是關斷的且第二鎖存器460之輸入是隔離的故與位址Ahi不相關。當必須載入寫入位址時，訊號變成高位準在規劃操作時，位址位元輸入/輸出WAh是經由第一和第二鎖存器450、460而鎖存在位址緩衝器400中，且將訊號WAh回饋。舉例而言，假設從外部傳送進來位址訊號222則Ahi 為寫入位址。然後在當訊號LATCHb變成高位準時，將寫入位址之位元鎖存或儲存在位址緩衝器400之鎖存器 450、460内。之後，在寫入操作期間將寫入位址輸出作為位址位元輸出WAh。在讀取操作期間，將位址位元輸出RAh傳送至適當的庫。就算LATCHb變成低位準，寫 (請先閱讀背面之注意事項|^寫本頁) 裝寫夫

經濟部智慧財產局員工消費合作社印製本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 22 91765 1222073 A7 B7 五、發明說明（23 ) 入位址仍舊是可取得的，因為寫入位址是鑌存在位址緩衝器400内。在快閃記憶體内之刪除操作通常需要檢測是否在所有位址位置之核心單元均已實際刪除。位址定序器是整合在位址緩衝器400内以便協同完成所需位置之檢測。利用輸入時序訊號CLKa和CLKb可完成位址之定序。邏輯電路218最好能產生時序訊號CLKa和CLKb。當將輸入時序訊號CLKb設定為每次完成在此位址位置之一連串内建操作時是觸發的，則輸入時序訊號CLKa可與内部所產生之記憶體晶片之時序同步。以此方式，當内部位址轉態，也就是說，當内部位址需要轉變成下一個位址時，是需要適當地增加内部位址。雖然可經由任何適當的電路配置而產生輸入時序訊號CLKa和CLKb，如上所述之訊號CLKb 將必須知道在各位址位置之操作何時完成且最好可由邏輯或控制電路218應用。在有用之實施例中，CLKb訊號為 CLKa訊號之補數。第4圖係顯示依據多庫同時操作快閃記憶體200之讀取和寫入操作選擇訊號產生器電路6〇〇。狀態機和控制邏輯電路218最好包含有一串的選擇訊號產生器電路 600，四個庫每個一個。通常，假如在此有n個庫，則將有N個選擇訊號產生器電路讀取和寫入操作選擇訊號產生器電路600包含有具兩個輸入端之AND間608、鎖存器 650、p-通道 MOSFET 602、η-通道 MOSFET 604、兩個輸入之NOR閘<314、和一對具有相對應反向器618、 (請先閱讀背面之注意事寫本頁) 裝 '寫太經濟部智慧財產局員工消費合作社印製本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） 23 91765 1222073 經濟部智慧財產局員工消費合作社印製 A7 _B7_五、發明說明（24 ) 622之三輸入NAND閘616、620。鎖存器650最妤包含一對的反向器610、612。致能訊號（“EN”）是提供給p-通道MOSFET 602之閘極和三輸入NAND閘620之輸入。三輸入NAND閘620 之另外兩個輸入用於庫解碼之位址位元訊號WAb和 WAg，將於下文中說明之。在此具有四個庫的例子中，將訊號WAb和WAg之反向和非反向值的所有四個組合分別用於庫位址解碼❹為簡化說明，輸入第4圖NAND 閘620為訊號之非反向值。NAND閘620是連接至反向器 622之輸入端，且執行AND閘（未顯示）之功能。反向器622 之輸出為一般性的寫入選擇訊號nWSEL ◊此訊號回饋到 AND閘608和NOR閘614。同時亦將鎖存器致能（“LEN”) 訊號提供給雙輸入AND閘608。AND閘608在節點606 輸出第η個庫的鏔存致能訊號（“nLEN”）。分別產生N個 nRSET和N個nWSET訊號之N個電路600亦產生N個内部的nLEN訊號。 p-通道MOSFET 602之源極連接至電源供應端Vcc，而電晶體602之汲極則連接至η-通道MOSFET 604之汲極和鎖存器650。電晶體604之源極連接至接地端，而電晶體604之閘極則在接點606從AND閘極608接收訊號 nLEN。鎖存器650之輸出是耦接至具兩個輸入端之NOR 閘614的其中一輸入端。 NOR閘614之輸出是耦接至三輸入NAND閘616之輸入端。三輸入NAND閘620的其他兩個輸入端用於庫 (請先閱讀背面之注意事項^^寫本頁) 裝寫太訂：

本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 24 91765 1222073 A7 B7 經濟部智慧財產局員工消費合作社印製五、發明說明（25 ) 解碼之位址位元訊號RAb和RAg，將於下文中詳細說明之。在四個庫的例子中，將訊號RAb和RAg之反向和非反向值的所有四個組合分別用於庫位址解碼。為簡化說明，輸入第4圖NAND閘616的是訊號之非反向值。NAND 閘616是連接至反向器618之輸入端，且執行AND閘（未顯示）之功能。反向器618之輸出為一般性的讀取選擇訊號 nRSEL。電路600產生讀取選擇訊號nRSEL和寫入選擇訊號 nWSEL〇訊號nRSEL和訊號nWSEL對應於核心記憶體之第η個庫。在第1圖之多庫同時操作快閃記憶體200中，有四個庫（Ν = 4 )，庫0 202、庫1 204、庫2 206、和庫 3208,在此庫η通常表示第η個庫。因此，如第1圖中所顯示，在此有四個讀取選擇訊號0RSEL、1RSEL、 2RSEL、3RSEL和四個寫人選擇訊號0WSEL、1WSEL、 2WSEL、3WSEL (即，η=0、1、2、和 3)。將電路 600 設計成當在庫η上執行讀取操作時，nRSEL是高位準或主動。同樣地，當在庫η上執行寫入操作，也就是說，規劃或刪除操作時，nRSEL是高位準或主動。使用讀取和寫入位址之特定位元數決定單元位址之位置是位於哪一個庫中。假如有四個庫（N=4),則僅需要兩位元（22 =4)來說明這些庫◊舉例而言，假如有7 個（N=7)或8個（N=8)庫，則需要3位元（23>7,23==8)。假如有N個庫’則通常需要y個位元（在此2N>2y>=]sj ) 來表示這些庫。利用上述術語，可由一個7至1^的解 (請先閱讀背面之注意事項3寫本頁) _ 裝 •tr:

本紙張尺度適用中國國家標準（CNS)A4規格（210 297公釐） 25 91765 1222073 經濟部智慧財產局員工消費合作社印製 A7 ------ —_ B7___ 五、發明說明（26 ) ~" ^ 1 - 器（在此)唯一決宕 ;^ 决疋N個讀取訊號和N個寫入選擇訊號〇藉由播個松稽田使y個輸入值之各種組合中僅只有一個輸出線是高饭準或主動，所以可藉由此主動輸线唯—決定發生操作（讀取或寫入）之庫n。可以其所具有之第一部分和第二部分描述此讀取和寫入位址。通常，這些部分包含有一串的位址位元。用於各種位址形式之各部分均包含有訊息。每一部分之位元量是依據此部分所攜帶之訊息決定。讀取或寫入位址之第一部分，舉例而言，可用於決定單元位址所在之庫，例，庫解碼。讀取或寫入位址之第二部分，舉例而言，可用於決定單7G在庫内之特殊位置。再者，可將在讀取或寫入操作中期望使用之位址訊息編碼成第1圖之位址訊號222。在四庫記憶體200中，η等於4且是由兩個位址位元表示。因此，依據第1圖所顯示之實施例，讀取和寫入位址之第一部分的大小是兩個位元讀取位址位元串之位元知例為第3圖中之RAh。舉例而言，假如讀取位元的長度是20位元，且其中兩位元用於庫解碼，則可將此二範例位元稱為RAb和RAg。組成讀取位址之第一部分的庫解碼位元，R Ab和R Ag，是輸入至第4圖之N AND閘616 以便產生nRESL讀取選擇訊號。通常，以RAh表示之讀取位址位元之位元RAb和RAg的反向和非反向值是提供給η個NAND閘以便產生N個讀取選擇訊號。這些訊號之反向和非反向值之2y (在此22 =4)的N個（對應於庫的數目，在此N= 4)可能組合係用於庫解碼。在西個庫本紙張尺度適用中國國家4票準（CNS)A4規格（210 X 297公釐） 26 91765 (請先閱讀背面之注意事項>^'寫本頁> 裝、訂·

07 2 2 2 經濟部智慧財產局員工消費合作社印製 A7 ______B7_ _一五、發明說明（27 ) 的例子中，在四個電路6〇〇中之四個NAND閘616的輸入為 RAbRAg，RAbRAg，RAbRAg，和 MbRAg。同樣地，寫入位址位元串之位元範例為第3圖中之 WAh。在記憶體200内為了庫解碼而從寫入位址輸出之兩個位元範例可稱為WAb和WAg。組成寫入位址之第一部分的庫解碼位元，WAb和WAg，是輸入至第4圖之NAND 閘620以便產生nRESL讀取選擇訊號。通常，以WAh表示之寫入位址位元之位元WAb和WAg的反向和非反向值是提供給N個NAND閘以便產生N個寫入選擇訊號。這些訊號之反向和非反向值之2y (在此22=4)的N個（對應於庫的數目，在此N=4)可能組合係用於庫解碼❶在四個庫的例子中，在四個電路600中之四個ΝΑΝΕ)閘620 的輸入為⑽W々，兩碗吩，似⑯^，和WAJbWAg。第4圖之電路的操作大部分是由三個訊號驅動的（除了訊號nWSEL之回饋）。致能（“εν”）訊號為在讀取操作期間為低位準之脈衝訊號且最好在起始寫入操作時會產生脈衝。鎖存致能（“LEN”）訊號為在讀取和規劃操作期間為低位準之脈衝訊號且最好在起始刪除操作時會產生脈衝。當 nWSEL在高位準或主動的且LEN訊號為脈衝或變成高位準時’第π個庫在節點606之鎖存致能（“nLEN”）訊號是主動的。也就是說，當對庫^之寫入操作致能且此寫入操作為刪除操作時，則nLEN訊號是主動的。 (請先閱讀背面之注意事項^^寫本頁) 裝寫士

在讀取操作期間，EN訊號為低位準或不確定。因此， NAND閉620之輸出為高位準。此將使反相器622之輪出

1222073 A7 經濟部智慧財產局員工消費合作社印製五、發明說明（28 為低位準，所以寫入選擇訊號nWSEL是非主動且是低位準因此，如所預期的，寫入選擇訊號nWSEL在讀取操作期間均是在低位準。因為nWSEL是低位準，所以在節點6〇6之nLEN訊號是低位準（不管LEN之值為何，其在讀取操作期間是低位準），I電晶冑604 |不導通。同時，在電晶體602閘極之EN訊號的低位準值會體卿贿術導通，因而使鎖存器650輸入變成;電位晶準。雙輸入NOR閘極614接收鎖存器65〇低位準輸岀，和在低位準之寫入選擇訊號nWSEL。因此，NOR閘極614 之輸出為高位準。職D閘616之輸出將是低位準且反向器618之輸出將為高位準。此狀況是因為已經將用於庫η之庫解碼讀取位址位元之適當組合（即，導致高邏輯位準之值）與NOR閘極614之高輪出一起提供給ναν〇閘616。最後結果是讀取選擇訊號沾£儿當對庫η執行讀取操作時會是主動（也就是說，高位準）。在規劃操作期間，ΕΝ訊號在起始寫入操作時最好能產生脈衝。因此，當ΕΝ訊號變成高位準時，nand閘62〇之輸出變成低位準且反向器620之輸出變成高位準。發生此狀況是因為已經將用於庫n之庫解碼寫入位址位元之適當组合（即，導致高邏輯位準之值）與產生脈衝之主動εν 訊號一起提供給ΝΑΝΜ 616。寫入選擇訊號_紅將變成主動或高位準，其致使NOR閘614之輸出為低位準， NAND閘616之輸出為高位準，及讀取選擇訊號政飢為低位準或非主動。因此，在高位準之nWSEL會強迫「紙張尺度酬t關家標準（CNS)A4祕⑵0x297公爱） _ 罚 91765~ (請先閱讀背面之注意事項 1. 裝--- 寫本頁) -tr:

1222073 A7 B7 五、發明說明（29 ) nRSEL維持在低位準，所以可避免在同一個庫中發生操作模式之衝突。最後結果是當在庫n中執行寫入操作時，在此例中為規劃操作，則寫入選擇訊號nWESL會是主動。在刪除操作期間，EN訊號在起始寫入操作時最好能產生脈衝。因此，當EN訊號變成高位準時，NAND閘620 之輸出會變成低位準且反向器620之輸出會變成高位準。發生此狀況是因為已經將用於庫η之庫解碼寫入位址位元之適當組合（即，導致高邏輯位準之值）與產生脈衝之主動ΕΝ訊號一起提供給NAND閘616。在ΕΝ訊號變成高位準時’ LEN訊號最妤能產生脈衝◊當and閘之輸入 nWSEL在高位準或主動且LEN訊號為脈衝或變成高位準時’第η個庫在節點606之鎖存致能訊號是主動的。也就是說，在節點606之nLEN訊號是主動的，且n-通道電晶體604因在閘極輸入端之nLEN訊號上升而導通。將鎮存器650之輸入接地，所以鎖存器65〇之輸出會變成高位準。NOR閘極614之輸出因為nwSEL·變成高位準和鎖存器650之輸出變成高位準而變成低位準，此將導致具有低位準之nRSEL。一旦庫n選擇刪除操作，讀取選擇訊號nRSEL將不會變成高位準。也就是說，鎖存器 650將強迫nRSEL保持在低位準直到εν訊號變成低位準 (即，在讀取操作期間）。LEN訊號將多次產生脈衝以便選擇多個將刪除之區段（核心記憶體單元之庫η的多個區段）。最後結果是當在庫η執行寫入操作時，在此例中為刪除操作’則寫入選擇訊號tiWESL會是主動。 (請先閱讀背面之注意事項寫本頁} 裝寫太、訂· 經濟部智慧財產局員工消費合作社印製本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公复） 29 91765 1222073 A7 B7 五、發明說明（30 ) LEN訊號和LN訊號最妤是由位於快閃記憶體晶片内之狀態機和控制邏輯產生。舉例而言，訊號LEN和EN 可由控制邏輯電路218產生。第5圖係顯示依據多庫同時操作快閃記憶髏200之位址選擇電路500的第一範例。位址選擇電路方塊ASEL0 210、ASEL1 212、ASEL2 214、和 ASEL3 216 最好每一個均包含有一串的位址選擇電路500。位址電路500之第一範例包含有η通道電晶體502、504、鎖存器540、和反向器510。存鎖器540最好包含有一對的反向器506、508。將每個電路500均構成可接收讀取位址位元RAh和寫入位址位元WAh。通常，假如讀取位址具有q個位元，則將有q個RAh值。同樣地，假如寫入位址具有q個位元，則將會有q個WAh值。最好僅將任何庫中需要用於選擇個別單元或多個單元之讀取或寫入位址位元提供給位址選擇電路500。讀取或寫入位址之其他位元是提供給控制電路以便產生讀取選擇訊號nRSEL和寫入選擇訊號 nWSEL。訊號nRSEL和nWSEL為同時多庫讀取和寫入操作選擇或取消適當的庫。在對庫η進行刪除或規劃操作期間，nWSEL是高位準而nRSEL是低位準。對特定庫η而 § ’ nWSEL和nRSEL是互為補數的。因此，電晶體μ] 是載止而電晶體504是導通的，所以可將位元WAh傳輸至存鎖器540。然後位元WAh出現在反向器51〇之輸出作為nAh ’其為用於區域庫ϋ之位址位元。同樣地，在對庫η進行讀取操作期間，nRSEL是高位準而nWSEL是低 (請先閱讀背面之注意事項寫本頁) 裝寫士 *訂· 經濟部智慧財產局員工消費合作社印製

30 1222073 A7 B7 經濟部智慧財產局員工消費合作社印製五、發明說明（31 ) 位準。因此，電晶體502是導通的而電晶體504是截止的，所以可將位元RAh傳輸至存鎖器54(^然後位元RAh出現在反向器510之輸出作為n Ah。第6圖係顯示依據多庫同時操作快閃記憶體2〇〇之位址選擇電路550的第二範例。位址選擇電路方塊ASEL0 210、ASEL1 212、ASEL2 214、ASEL3 216 每一個均包含有一串的位址選擇電路550。位址電路5 50之第二範例包含有η-通道電晶體5 52、554、和反向器5 56、558、560。電路550之設計係依據對特定庫η而言其訊號nRSEL 和nWSEL是互為補數之需求。將訊號nWSEL提供給電晶體554之閘極以便選擇寫入位址位元wAh，同時由反向器558輸出訊號n WSEL之補數且將其提供給電晶懋552 之閘極以便選擇讀取位址位元RAh。在反向器56〇之前放置一個反向器556取代如第5圖之存鎖器54〇的存鎖器。在其他方面，該電路550之操作與第6圏電路55〇的操作相同。在一實施例中，第1和2圖中之所有元件均包含在單一個積體電路晶片中。注意用於快閃記憶體晶片範例之位址和控制輸入是由記憶體密度及所使用介面決定。很明顯地所揭露之實施例亦可工作於具有其個別位址和控制輸入結構之不同記憶體密度和不同應用介面。在上述能夠多庫同時操作之快閃記憶體2〇〇範例的應用中，將可得之數據儲存空間建構成在其中一庫中儲存數據和啟動碼而在另一庫中儲存控制碼。包含有告知其中本纸張尺度適用中國國家標準（CNS)A4規格（21〇 X 297公釐） (請先閱讀背面之注意事項寫本頁) 丨^^裝寫太訂：

1222073 A7 經濟部智慧財產局員工消費合作社印製五、發明說明（32 ) 一庫，例庫2 204用於規劃/刪除數據區段之命令順序的控制碼可以執行碼方式常駐在另一個庫中，例庫〇 202。在規劃/刪除庫2 204的同時，系統可繼續執行來自庫〇 2〇2 或另一個庫之執行碼以便管理其他的系統操作^同樣地，依據系統之應用，CPU可在任何其他庫進行規劃/刪除操作之同時執行來自第一庫之碼。在此最好沒有庫切換等待時間且不需要暫停規劃/刪除操作以便執行讀取。此可減少CPU讀取/操作之週期時間，最大數據進出量，且藉由免除需要額外硬體之需求而降低整個系統的成本。如在此所使用，稱為或名為低位準、未確認、非主動、及被動之訊號將廣泛地視為數位訊號之邏輯低值，已知通常是以二進位零（〇)表示。如在此所使用，稱為或名為高位準、確認、及主動之訊號將廣泛地視為數位訊號之邏輯高值，已知通常是以二進位1 ( 1 )表示。如在此所使用’術語寫入是希望涵蓋所有可應用之規劃及刪除操作，除非另有說明。如在此所使用，術語，，A與B耦接，，係定義裝置A是直接連接至B，或A是經由一個或多個中間元件而間接連接至B ◊ 如在此所使用，術語，，使用者，，即所謂嘗試存取記憶體之處理器或其他元件或實體。如在此所使用，術語，，鎖存器，，意指暫時數據儲存元件。暫時儲存元件可以是互補的一對反向器（如在此所說本纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 32 91765 (請先閱讀背面之注意事項^^寫本頁) ，裝寫太 ••訂：

1222073 Α7 Β7 經濟部智慧財產局員工消費合作社印製五、發明說明（33 ) 明和舉例的），或者是如D_型正反器之正反器。在此提出更有彈性及有效之設計的快閃記憶體，其能夠多庫同時操作。在此所說明之實施例提供定址、位址選擇、操作控制訊號及邏輯、和侷限於各庫之存取電路。偈限於記憶體核心單元各庫之獨立結構可協助及實現將同時操作結構從雙庫或兩個庫延伸至N個庫。在此所提出之實施例提供可延伸及有彈性的多庫結構，其能夠同時操作，也就是說，其允許同時進行讀取和寫入操作。從前文中，可得知目前的最佳實施例提供多庫（或N 庫）同時操作怏閃記憶體，包含有位址緩衝和解碼結構。在對N庫其中一庫進行讀取操作期間，可對其他庫的任何一庫進行寫入操作。在對N庫其中一庫進行寫入操作期間，可對其他的任何一庫進行讀取操作。位址緩衝和解碼結構包含有控制邏輯電路、位於n個庫的每一個庫中的位址選擇電路、和位址緩衝電路。控制邏輯電路係用於產生在N個庫中選擇一個用於讀取操作之庫的N個讀取選擇訊號及用於在N個庫中選擇另一個用於寫入操作之庫的况個寫入選擇訊號。每-個位址選擇電路是建構成可從控制邏輯電路接收_讀取選擇訊號之每一個及N個寫入選擇訊號喜评凡观之母個。位址緩衝電路係用於同時提供寫入位址和讀 *砜位址以便存取核心記憶體單疋。寫入和讀取位址之各第一部分係提供給控制邏輯電路以便產生尺個讀取選擇訊號和N個寫人選擇訊號的卷本紙張尺度適用中國國家標準（CNS；)A4規格（21〇 A97公复丁 33 91765 (請先閱讀背面之注意事項裝--- :寫本頁} '訂·

1222073 A7 B7 經濟部智慧財產局員工消費合作社印製五、發明說明（34 ) 一個。寫入和讀取位址之各第二部分係提供給各位址選擇電路。此實施例的優點之一為使用雙埠位址緩衝。讀取位址位元是從緩衝器與寫入位址位元同時輸出。另一個優點為提供對應於N個庫之讀取和寫入操作選擇訊號且作為選擇或刪除進行寫入或讀取操作之庫。其又一個優點為此電路最好包含有各庫局部使用之感測放大器介接電路以便協助將雙庫延伸至多庫或N庫同時操作怏閃記憶體。雖然已經顯示和說明本發明之特殊實施例，但亦可對其進行修正。舉例而言，P-通道和[通道等電晶體之感測在適當的應用是可以反向的。值得注意的是在圖中省略用於詳細指定組成所描述電路之電晶體的通道寬度和長度比（以微米為單位而量測）之適當電晶體的尺寸。可依據設計需求及為了電路應用和特殊實施例之性能需求所使用之特殊積體電路的製程功能和極限而選擇適當的比率是顯而易見的。再者，本發明在此所說明和描述之概念可應用於記憶體裝置以外的電路。因此希望將前述的詳細說明視為舉例說明而非限制用’且下列的申請專利範圍，包含所有的等效物，均是用於定義本發明之精神和目的是顯而易見的。因此希望所附申請專利範圍能包含所有在本發明之精神和目的範圍内的種種變動及修正。 [元件符號說明] 200 快閃記憶體 202、204、206、208 庫 (請先閱讀背面之注意事項$寫本頁) 裝寫太訂·

本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 34 91765 位置緩衝器方塊 Din緩衝器寫入致能缓衝器 1222073 A7 B7 五、發明說明（35 ) 210、212、214、216位址選擇電路方塊 218 邏輯電路 220 222 位址輸入訊號 224 226 多位元輸入訊號 228 232、234位址位元線(數據匯流排）236、238、240、242訊號 244、246、248、250規劃/刪除控制電路 252、254、256、258、260、262、264、266 電晶體 268 讀取感測放大器方塊 270 檢測感測放大器方塊 400 位址緩衝器 402 NOR閘 404、412、414、418、420、422、426、428 反向器 406、410、416 電晶體 408 異爾非或閘(exchisive_NOR) (請先閱讀背面之注意事項寫本頁) I. 裝寫士經濟部智慧財產局員工消費合作社印製

424 AND閘 500 位址選擇電路 506、508、510 反向器 550 位址選擇電路 556、558、560 反向器 602、604 電晶體 608、616、620 AND 閘 610、612、618、622 反向器 650 鎖存器 450、460鎖存器 502、504電晶體 540 鎖存器 552、554電晶體 600 訊號產生器電路 606 節點 614 NOR 閘 616、620 NAND 閘本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 35 91765

Claims

1222073 A8 B8 CS ___D8 六、申請專利範圍 1 · 一種協助對在記憶體内之核心記憶體單元的N個庫進行同步讀取和寫入操作之位址緩衝器和解碼結構，在個庫之中之一庫進行讀取操作期間，可對其他N- 1個庫的任何一庫進行寫入操作；且其中在對N個庫其中一庫進行寫入操作期間，可對其他N-1個庫的任何一庫進行讀取操作，該結構包含有：控制邏輯電路，用於產生N個讀取選擇訊號以便從N個庫中選擇一個進行讀取操作之庫及n個寫入選擇訊號以便從N個庫中選擇另一個進行寫入操作之庫；位址選擇電路，位於N個庫的每一個庫中，其中每一個位址選擇電路建構成可從N個讀取選擇訊號之個別其中一個和N個寫入選擇訊號之個別其中一個之控制電路接收；和經濟部智慧財產局合作社印製位址緩衝電路，用於同時提供寫入位址和讀取位址以便存取核心記憶體單元，其中各該寫入和讀取位址之第一部分是提供給控制邏輯電路以便產生個別之 N個讀取選擇訊號和^^個寫入選擇訊號，而寫入和讀取位址之個別第二部分則是提供給各位址選擇電路。 2.如申請專利範園第丨項之位址緩衝器和解碼結構更包含有：位於N個庫之每一個中的寫入操中每-個寫入操作控制電路對應於N個寫入：擇路訊號其的個別其中一個。

36 91765 1222073 A8 B8 C8 D8 經濟部智慧財產局員工消費合作社印製六、申請專利範圍 3·如申請專利範圍第2項之位址緩衝器和解瑪結構中該寫入操作控制電路執行規劃操作。 4·如申請專利範圍第2項之位址緩衝器和解碼结$ 中該寫入操作控制電路執行刪除操作。 5.如申請專利範圍第2項之位址緩衝器和解碼結構中寫入操作控制電路執行檢測操作。 6·如申請專利範圍第1項之位址緩衝器和解碼結構包含有：位於N個庫之每一個内之讀取數據匯流排，在此將每一個讀取數據匯流排建構成因應N個讀取選擇訊號中相對應之其中一個訊號而連接至感測放大器。 7·如申請專利範圍第1項之位址緩衝器和解碼結構，更包含有：於N個庫之每一個内之讀取數據匯流排，在此當 N個讀取選擇訊號的其中之一顯示有讀取進入此讀取數據匯流排所在之庫時可將此任何一個讀取數據匯流排切換成連接至感測放大器。 8-如申請專利範圍第i項之位址緩衝器和解碼結構，更包含有：位於N個庫之每一個内之寫入數據匯流排，在此將每一個寫入數據匯流排建構成因應N個寫入選擇訊號中其相對應之其中一個訊號而連接至感測放大器。 9· 一種N重疋組庫同時操作快閃記憶體，其中在對第n 個庫進行讀取操作之期間，可僅對其他N-1個庫的任本紙張尺度¥用中關家標準χ撕公髮）其其其更請先閱讀背面之注意事 |4 頁I 訂- 4 37 91765

/、、申請專利範圍 ϋ庠進行寫入操作，·且其_在 _ ^ ^ 操作夕如你個庫進行寫入、月間，可僅對其他N-1個庫^ 取操作H M 何-庫進行讀 ρ 此把憶體包含有：控制邏輯電路’用於產生Ν個讀 ν 個寫入選擇訊號； 4立址緩衝電路； Ν Ν個區域化庫電路，其中該電路1至心1包含有 Ν-1個各自的核心記憶體單元之庫，且在此第ν個電路包含有：核心記憶體單元之第Ν個庫；位址選擇電路，其中此位址選擇電路對應於第Ν 個讀取選擇訊號和第Ν個寫入選擇訊號；寫入操作控制電路，其中此寫入操作控制電路對應於第Ν個寫入選擇訊號；寫入數據匯流排，其中此寫入數據匯流排對應於第Ν個寫入選擇訊號；和經濟部智慧財產局員工消費合作社印製讀取數據匯流排，其中此讀取數據匯流排反應於第Ν個讀取選擇訊號。 1〇·—種在記憶體之多庫快閃記憶體内執行數據之同時寫入和讀取的方法，此方法包含有：將寫入位址之第一部分和讀取位址之第一部分提供給對應於核心記憶體單元之Ν個庫的Ν個位址選擇電路；將寫入位址之第二部分提供給控制邏輯電路，此 38 91765 ΐ紙張尺度適用中國國家標準（CNS)A4 ;見格（210 X 297公餐)~^ " 1222073 A8 B8 CS D8 六、申請專利範圍寫入位址之第二部分定義進行寫入操作的一個庫；將讀取位址之第二部分提供給控制邏輯電路，此讀取位址之第二部分定義進行讀取操作的一個庫；將來自控制邏輯電路之N個寫入選擇訊號的其中之一提供給N個庫中進行寫入操作的各庫；將來自控制邏輯電路之N個讀取選擇訊號的其中之一提供給N個庫中進行讀取操作的選擇之另一個庫；將各寫入和讀取位址之第一部分選通到具有個別之N個寫入選擇訊號和個別之n個讀取選擇訊號之n 個庫；將在N個庫中由寫入和讀取位址位置之存取數據藉由寫入和讀取位址之第一部分選通到具有個別之N 個寫入選擇訊號和個別之N個讀取選擇訊號之數據輸出和檢測電路。經濟部智慧財產局員工消費合作社印製本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 39 91765