KR20030014368A - 플래시 메모리를 위한 다수 뱅크의 동시 동작 - Google Patents

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Abstract

다수 뱅크(또는 N개의 뱅크) 동시 동작 플래시 메모리를 위한 어드레스 버퍼링 및 디코딩 구조가 개시된다. N개의 뱅크들중 한 뱅크에서 판독 동작이 수행되는 동안, 기록 동작은 단지 나머지 N-1개의 뱅크들중 어느 한 뱅크에서만 수행될 수 있다. N개의 뱅크들중 한 뱅크에서 기록 동작이 수행되는 동안, 판독 동작은 단지 나머지 N-1개의 뱅크들중 어느 한 뱅크에서만 수행될 수 있다. 어드레스 버퍼링 및 디코딩 구조는 제어 논리 회로(218)와, N개의 뱅크들에 위치되는 어드레스 선택 회로와, 그리고 어드레스 버퍼 회로(220)를 포함한다. 제어 논리 회로(218)는 판독 동작을 위하여 N개의 뱅크들 중에서 한 개의 뱅크를 선택하는 N개의 판독 선택 신호들, 및 기록 동작을 위하여 N개의 뱅크들 중에서 다른 뱅크를 선택하는 N개의 기록 선택 신호들을 발생시키는 데에 이용된다. 각 어드레스 선택 신호는 제어 논리 회로(218)로부터 N개의 판독 선택 신호들의 각 신호 및 N개의 기록 선택 신호들의 각 신호를 수신하도록 구성된다. 어드레스 버퍼 회로(220)는 코어 메모리 셀들을 액세스하기 위하여 기록 어드레스 및 판독 어드레스를 동시에 제공하는 데에 이용된다. 기록 및 판독 어드레스들의 각각의 첫 번째 부분들은 각각의 N개의 판독 선택 신호들 및 N개의 기록 선택 신호들을 발생시키기 위하여 제어 논리 회로(218)에 제공된다. 기록 및 판독 어드레스들의 각각의 두 번째 부분들은 각 어드레스 선택 회로에 제공된다.

Description

플래시 메모리를 위한 다수 뱅크의 동시 동작{MULTIPLE BANK SIMULTANEOUS OPERATION FOR A FLASH MEMORY}
플래시 메모리(또는 플래시 RAM)는, 플로팅 게이트를 갖는 메모리 셀 설계를 이용하는 비휘발성 기억 장치의 형태이다. 메모리 셀의 입력들에 고전압들이 인가되어 플로팅 게이트를 프로그램시키거나(플로팅 게이트 상에 전하 저장), 플로팅 게이트를 소거한다(플로팅 게이트로부터 전하 제거). 프로그래밍은 열 전자 이동에 의해 플로팅 게이트 상에 전하가 놓여지게 함으로써 이루어지며, 소거는 전자들이 얇은 유전 물질을 통과함으로써 플로팅 게이트 상의 전하의 양을 줄이는 파울러-노드하임 터널링을 이용하여 이루어진다. 셀의 소거는 셀의 논리값을 "1"로 설정하며, 셀의 프로그래밍은 셀의 논리값은 "0"으로 설정한다. 프로그래밍 또는 소거 동작들과는 별도로, 플래시 메모리는 임의적으로 액세스가능한 판독 전용 메모리(ROM)와 유사하게 동작한다. 일반적으로, 플래시 메모리 저장 셀들 및 지원 논리/회로를 포함하는 플래시 메모리 칩은 기판 상에 반도체 물질층들과, 폴리실리콘의 상호연결층들과, 그리고 제 1, 2 금속층들을 형성함으로써 제조된다. 더 많거나 또는 더 적은 층들을 포함하는 다수의 집적 회로 제조 기술들이 있다는 것을 알 수 있을 것이며, 이들은 본 발명에 적용될 수 있다.
플래시 메모리 디바이스들의 이러한 복잡한 프로그래밍 및 소거 특성은 큰 문제를 야기시킨다. 즉, 이러한 디바이스들이 충분히 빠른 기록 액세스를 제공하지 못함으로써, 이후 판독 액세스에 악영향을 미친다. 예를 들어, 종래의 플래시 메모리 디바이스들은 전형적으로 플래시 메모리 디바이스 내에서 프로그램 또는 소거 동작이 진행중인 동안에는, 프로세서가 판독 동작을 수행하는 것을 허용하지 않는다. 대부분의 실시들에 있어서, 프로세서는 플래시 메모리 디바이스에 대한 판독 동작을 시작하기 전에 프로그램 또는 소거 동작의 끝을 검출하기 위하여, 플래시 메모리 디바이스의 상태 레지스터를 주기적으로 폴링할 필요가 있다.
불행히도, 상기 설명한 바와 같이, 전형적인 플래시 메모리 디바이스들에 대한 프로그래밍 및 소거 주기는, 예를 들어 동적 임의 액세스 메모리("DRAM")를 이용하는 종래의 임의 액세스 메인 메모리의 수용가능한 기록 액세스 횟수 보다 크다. 프로그래밍 또는 소거 동작들과 관련된 이러한 긴 대기시간(latency)들은 플래시 메모리가 단지 전자 시스템 내의 메모리인 경우, 동작 시스템을 중지시키고, 허용할 수 없는 긴 시간 간격들 동안 시스템이 작동하지 못하게 한다. 종래의 어떠한 플래시 메모리들은 이러한 어려움을 해결하기 위하여 소거 중지(suspend) 동작들을 허용한다. 소거 중지는 프로세서가 소거 동작을 중지시킬 수 있게 하며, 이에 따라 다른 섹터가 판독될 수 있게 된다. 그러나, 이러한 메모리들은 전형적으로 판독 동작이 시작되기 전에 몇 마이크로초의 중지 대기시간 간격을 여전히 부가한다. 전형적인 중지 대기시간 간격은 0.1 내지 20 마이크로초이다.
종래의 시스템들은 이러한 동작 시스템의 중지를 막기 위한 시도로 다수의 플래시 메모리 디바이스들을 이용한다. 이러한 시스템들에서, 프로세서는 대개 플래시 메모리 디바이스들중 하나를 판독 액세스하며, 나머지 플래시 메모리 디바이스들에 대해서는 프로그램 또는 소거 동작이 진행된다. 그러나, 이러한 시스템들은 전형적으로 높은 비용이 드는 문제점이 있는데, 이는 단일 플래시 메모리 디바이스의 용량이 필요한 특정 전자 디바이스를 수용할 수 있음에도 불구하고 다수의 플래시 메모리 디바이스들이 실시되기 때문이다.
최근의 통상적인 플래시 메모리들의 경우, 코어 셀 데이터는 다른 데이터가 프로그램되는 동안에는 판독될 수 없다. 시스템의 측면에서, 플래시 메모리의 코어 셀들로 데이터를 프로그램시키기 위해서는, 마이크로프로세서가 플래시 메모리에 프로그램 명령을 발생시킬 필요가 있다. 플래시 메모리는 단지 데이터의 판독 또는 프로그램을 개별적으로 또는 비동시적으로 수행할 수 있기 때문에, 프로그램 명령은 플래시 메모리의 바깥쪽/외부에 저장되어야 한다.
또한, 플래시 메모리의 프로그래밍 또는 소거는 판독 동작의 수행과 비교하여 정상 전압 이상의 전압을 필요로 한다. 이렇게 정상 전압 이상의 전압을 이용하게 되면, 프로그래밍/소거하는 동안 동시에 판독할 수 있는 성능을 실시할 때 문제가 발생한다. 이러한 문제들은 판독 동작들에 필요한 정상 전압과 함께 프로그램 및 소거 동작들에 필요한 고전압들을 분배하고, 디바이스 내의 어떠한 다른 곳에서의 고전압들을 이용함으로써 판독 감지 출력들에 유도되는 증가된 잡음을 처리하는데에 있어서의 어려움들을 포함한다. 또한, 실시에 따라, 리던던트 로직이 이용될 수 있지만, 이는 복잡성을 더 부가한다.
최근, 이러한 문제들을 해결하기 위하여, 듀얼 뱅크 플래시 메모리들이 소개되었다. 본원의 참조로서 인용되는 첸(Chen) 등의 미국 특허 5,867,430 및 밴 버스커크(Van Buskirk) 등의 미국 특허 5,847,998은 판독 및 기록 동작을 동시에 수행할 수 있는 듀얼 뱅크 구조들을 개시한다. 듀얼 뱅크 플래시 메모리는 다른 데이터를 판독하는 동안 데이터를 프로그램시킬 수 있으며(즉, 동시 동작이 가능하다), 이에 따라 플래시 메모리 시스템이 상당히 단순해질 수 있다.
가장 최근에는, 이러한 장점들에도 불구하고, 듀얼 뱅크 플래시 메모리 시스템들은 더 복잡하게 되었다. 다수의 뱅크들을 이용하는 플래시 메모리 실시의 어드레싱 및 데이터 측면들에 관련하여 설계 문제들에 더욱 직면하게 되었다. 다수 뱅크의 동시 동작이 가능한, 좀 더 유연하고 효율적으로 설계된 플래시 메모리를 실시하는 것이 바람직하다. 예를 들어 듀얼 뱅크 또는 두 개의 뱅크들로부터 N개의 뱅크들까지의 동시 동작 구조의 확장을 용이하게 하기 위해서는, 각 뱅크에 대하여 개별화되고 국부적인 구조 및 회로를 개발하는 것이 유익하다.
이에 따라, 동시 동작이 가능한, 즉 동시에 판독 및 기록(프로그램 또는 소거) 동작을 수행할 수 있는 확장가능하고 유연한 다중 뱅크 구조가 필요하다.
본 발명은 일반적으로 반도체 메모리 디바이스들에 관한 것으로서, 특히 플래시 메모리를 위한 다수 뱅크의 동시 동작에 관한 것이다.
도 1은 어드레싱 측면에서 제시된 동시 동작 플래시 메모리 구조의 블록도이다.
도 2는 데이터 동작의 측면에서 제시된 동시 동작 플래시 메모리 구조의 블록도이다.
도 3A는 전형적으로 실시되는 단일 포트 어드레스 버퍼의 회로도이다.
도 3B는 듀얼 포트 어드레스 버퍼의 예시적인 실시예의 회로도이다.
도 4는 각 뱅크로 개별화되는 판독 및 기록 동작 선택 신호들을 발생시키는 데에 이용되는 제어 논리 회로의 일부의 예시적인 실시예의 회로도이다.
도 5는 메모리 셀들의 뱅크(n)에서 국부적으로 실시되는 어드레스 선택 회로(n)의 제 1 예시적인 실시예의 회로도이다.
도 6은 메모리 셀들의 뱅크(n)에서 국부적으로 실시되는 어드레스 선택 회로의 제 2 예시적인 실시예의 회로도이다.
단지 소개하는 것으로서, 다중 뱅크 동시 판독 및 기록 동작 플래시 메모리의 예시적인 실시예가 개시된다.
메모리 내의 코어 메모리 셀들의 N개의 뱅크들에 대한 동시 판독 및 기록을 용이하게 하는 어드레스 버퍼링 및 디코딩 구조의 실시예가 개시된다. N개의 뱅크들중 한 뱅크에서 판독 동작이 수행되는 동안, 기록 동작은 단지 나머지 N-1개의 뱅크들중 어느 한 뱅크에서만 수행될 수 있다. N개의 뱅크들중 한 뱅크에서 기록 동작이 수행되는 동안, 판독 동작은 단지 나머지 N-1개의 뱅크들중 어느 한 뱅크에서만 수행될 수 있다. 어드레스 버퍼링 및 디코딩 구조는 제어 논리 회로와, N개의 뱅크들에 위치되는 어드레스 선택 회로와, 그리고 어드레스 버퍼 회로를 포함한다. 제어 논리 회로는 판독 동작을 위하여 N개의 뱅크들 중에서 한 개의 뱅크를 선택하는 N개의 판독 선택 신호들, 및 기록 동작을 위하여 N개의 뱅크들 중에서 다른 뱅크를 선택하는 N개의 기록 선택 신호들을 발생시키는 데에 이용된다. 각 어드레스 선택 신호는 제어 논리 회로로부터 N개의 판독 선택 신호들의 각 신호 및 N개의 기록 선택 신호들의 각 신호를 수신하도록 구성된다. 어드레스 버퍼 회로는 코어 메모리 셀들을 액세스하기 위하여 기록 어드레스 및 판독 어드레스를 동시에 제공하는 데에 이용된다. 기록 및 판독 어드레스들의 각각의 첫 번째 부분들은 각각의 N개의 판독 선택 신호들 및 N개의 기록 선택 신호들을 발생시키기 위하여 제어 논리 회로에 제공된다. 기록 및 판독 어드레스들의 각각의 두 번째 부분들은 각 어드레스 선택 회로에 제공된다.
또한, N개의 뱅크 동시 동작 플래시 메모리의 실시예가 개시된다. N개의 뱅크들중 한 뱅크에서 판독 동작이 수행되는 동안, 기록 동작은 단지 나머지 N-1개의 뱅크들중 어느 한 뱅크에서만 수행될 수 있다. N번째 뱅크에서 기록 동작이 수행되는 동안, 판독 동작은 단지 나머지 N-1개의 뱅크들중 어느 한 뱅크에서만 수행될 수 있다. 메모리는 제어 논리 회로, 어드레스 버퍼 회로, 및 N개의 국부화된 뱅크 회로들을 포함한다. 제어 논리 회로는 N개의 판독 선택 신호들 및 N개의 기록 선택 신호들을 발생시키는 데에 이용된다. N개의 국부화된 뱅크 회로들의 회로들(1 내지 N-1)은 코어 메모리 셀들의 N-1개의 각 뱅크들을 포함한다. N번째 회로는 메모리 셀들의 N번째 뱅크, 어드레스 선택 회로, 기록 동작 제어 회로, 기록 데이터 버스, 및 판독 데이터 버스를 포함한다. 어드레스 선택 회로는 N번째 판독 선택 신호 및 N번째 기록 선택 신호에 응답한다. 기록 동작 제어 회로는 N번째 기록 선택 신호에 응답한다. 기록 데이터 버스는 N번째 기록 선택 신호에 응답한다. 판독 데이터 버스는 N번째 판독 선택 신호에 응답한다.
다수 뱅크 플래시 메모리에서 이용하기 위한, 데이터의 기록 및 판독을 동시에 수행하는 방법의 실시예가 개시된다. 기록 어드레스의 제 1 부분 및 판독 어드레스의 제 1 부분이 코어 메모리 셀들의 N개의 뱅크들에 대응하는 N개의 어드레스 선택 회로들에 제공된다. 기록 어드레스의 제 2 부분이 제어 논리 회로에 제공된다. 기록 어드레스의 제 2 부분은 기록 동작을 위한 한 개의 뱅크를 규정한다. 판독 어드레스의 제 2 부분은 제어 논리 회로에 제공된다. 판독 어드레스의 제 2 부분은 판독 동작을 위한 한 개의 뱅크를 규정한다. 제어 논리 회로로부터의 N개의 기록 선택 신호들중 하나는 기록 동작을 위하여 N개의 각 뱅크들에 제공된다. 제어 논리 회로부터의 N개의 판독 선택 신호들중 하나는 판독 동작을 위하여 N개의 각 뱅크들에 제공된다. 기록 및 판독 어드레스들의 제 1 부분들은 N개의 각 기록 선택신호들 및 N개의 각 판독 선택 신호들에 의해 N개의 뱅크들로 게이트된다. 기록 및 판독 어드레스들의 제 1 부분들에 의해 N개의 뱅크들 내의 기록 및 판독 어드레스 위치들에서 액세스되는 데이터는 N개의 각 기록 선택 신호들 및 N개의 각 판독 선택 신호들에 의해 데이터 출력 및 검증 회로로 게이트된다.
본 발명의 바람직한 실시예들의 상기 설명은 단지 예시적으로 제시된 것들이다. 이들은 본 발명의 범위를 규정하는 하기의 청구항들에 대한 한정으로서 여겨져서는 안된다.
최근, 동시 판독 및 기록 듀얼 뱅크 플래시 메모리들이 소개되었다. 이러한 메모리들의 일부 예들은 첸 등의 "동시 판독 및 기록이 가능한 비휘발성 메모리를 위한 뱅크 구조"라는 명칭의 미국 특허 5,867,430호, 및 밴 버스커크 등의 "동시 판독 및 기록 동작들이 가능한 비휘발성 메모리 어레이"라는 명칭의 미국 특허 5,847,998호에 개시되어 있다. 이 특허들은 동시 판독 및 기록 동작이 가능한 듀얼 뱅크 플래시 메모리 구조들의 실시 및 동작을 설명한다. 듀얼 뱅크 플래시 메모리는 다른 데이터를 판독하면서 데이터를 프로그램시킬 수 있으며(즉, 동시 동작이 가능하며), 이에 따라 플래시 메모리 시스템이 상당히 단순해질 수 있다.
가장 최근에는, 이러한 장점들에도 불구하고, 듀얼 뱅크 플래시 메모리 시스템들은 더 복잡하게 되었다. 다수 뱅크들을 이용하는 플래시 메모리 실시의 어드레싱 및 데이터 측면들 관련하여 설계 문제들에 더욱 직면하게 되었다.
본 발명은 다수 뱅크의 동시 동작이 가능한 좀 더 유연하고 효율적으로 설계된 플래시 메모리를 제공한다. 본원에서 설명되는 실시예들은 어드레싱, 어드레스 선택, 동작 제어 신호들 및 논리, 및 각 뱅크에 국부적인 액세스 회로를 제공한다. 메모리의 코어 셀들의 각 뱅크에 국부적인 개별화된 구조는 듀얼 뱅크 또는 두 개의 뱅크들로부터 N개의 뱅크들까지의 동시 동작 구조의 확장을 용이하게 하고 실제로 구현한다.
본원에 개시된 실시예들은 동시 동작이 가능한, 즉 동시 판독 및 기록 동작들이 가능한 확장가능하고 유연한 다수 뱅크 구조를 제공한다. 일반적으로, 기록동작은 프로그래밍 또는 소거 동작을 나타낸다.
도 1은 어드레싱 측면에서 플래시 메모리 칩의 다중 뱅크 동시 동작 플래시 메모리(200)를 도시한 블록도이다. 다중 뱅크 동시 동작 플래시 메모리(200)의 예시적인 플래시 메모리 어드레싱 구조는 어드레스 버퍼 블록(220)과, 상태 머신 및 제어 논리 회로(논리 회로)(218)와, 기록 인에이블() 버퍼(228)와, DIN버퍼(224)와, 그리고 메모리 셀들의 네 개의 뱅크들, 즉 뱅크0(202), 뱅크1(204), 뱅크2(206), 뱅크3(208)을 포함한다. 상기 네 개의 뱅크들에는 각각 어드레스 선택 회로 블럭들, 즉 ASEL0(210), ASEL1(212), ASEL2(214) 및 ASEL3(216)이 결합되어 있다.
어드레스 버퍼 블록(220)은 어드레스 선택 회로 블록들(210, 212, 214, 216)에 의한 선택을 위하여, 판독 어드레스 비트 라인들 또는 데이터 버스들(232) 상에 판독 어드레스를 제공하고, 그리고 기록 어드레스 비트 라인들 또는 데이터 버스들(234) 상에 (프로그램 또는 소거로서 적용가능한) 기록 어드레스를 제공한다. 어드레스 버퍼 블록(220)은 또한 논리 회로(218)와 통신한다. 명확성을 위하여, 도 1에는 한 개의 판독 어드레스 비트 라인(232) 및 한 개의 기록 어드레스 비트 라인(234) 만을 도시하였다. 물론, 바람직하게는 다수의 비트 라인들(232, 234)이 메모리(200) 내에서 이용된다. 판독 및 기록 어드레스들의 비트들을 전달하는 데에 이용되는 비트 라인들(232, 234)의 수는 일반적으로 얼마나 많은 판독 및 기록 어드레스 비트들이 이용되는 지에 의존한다.
플래시 메모리(200)는 한 번에 한 개의 판독 어드레스 및 한 개의 기록 어드레스와 관련하여 설명된다. 다른 실시예들에서, 어드레스 버퍼 블록(220)은 이러한 배열에 한정되지 않으며, 어드레스 선택 회로 블록들(210, 212, 214, 216)로 다수의 판독 어드레스들 및/또는 다수의 기록 어드레스들을 동시에 제공할 수 있다는 것을 유념하자. 이러한 다수의 어드레스들은 일반적으로 부가적인 비트 라인들(232, 234)을 포함한다.
어드레스 버퍼 블록(220)은 다수 비트의 어드레스 입력 신호(222)를 수신한다. 바람직하게는, 어드레스 입력 신호(222)는 플래시 메모리(200) 외부의 외부 소스로부터 어드레스 버퍼 블록(220)으로 외부적으로 인가된다. 그러나, 어드레스 입력 신호(222)는 플래시 메모리 칩 상에 또는 플래시 메모리 어드레싱 구조 내에 위치된 어드레스 발생기(미도시)에 의해 발생될 수 있다. 바람직하게는, 어드레스 버퍼 블록(220)은 논리 회로(218)에 의해 제어되는 어드레스 시퀀싱 회로를 포함한다. 바람직하게는, 어드레스 시퀀싱 회로는 기록 동작 동안 연속적인 어드레스들을 발생시키는 데에 이용된다. 다른 실시예에서, 어드레스 시퀀서는 논리 회로(218)의 일부이다.
논리 회로(218)는 플래시 메모리(200)에 다수의 신호들을 제공할 수 있다. 논리 회로(218)에 의해 제공되는 신호들은 바람직하게는 프로그램 및 소거 관련 제어 신호들(미도시) 뿐 아니라 동작 선택 신호들을 포함한다.
DIN버퍼(224)는 다수 비트의 입력 신호(DIN)(226)를 수신한다. 바람직하게는, 다수 비트의 입력 신호(DIN)(226)는 논리 회로(218) 내에 위치하는 명령 레지스터에, 지정된 판독 및 기록 동작 명령들을 제공한다. 입력 신호(DIN)(226)는 DIN버퍼(224) 내에 저장되며, 필요할 때 논리 회로(218)에 제공된다. 입력 신호(DIN)(226)는 프로그램 동작 동안, 플래시 메모리(200)의 코어 메모리 셀들 내에 프로그램될 정보이다.
기록 인에이블() 버퍼(228)는 다수 비트의 제어 입력 신호()(226)를 수신한다. 기록 인에이블이라고도 불려지는 제어 입력 신호()(226)는 기록 인에이블 버퍼(228)에 의해 저장되며, 논리 회로(218)에 제공된다. 제어 입력()(226)은 플래시 메모리의 기록 기능들을 인에이블시키는 데에 이용된다.
도 1은 어드레싱 측면에서 플래시 메모리(200)의 블록도를 도시한다. 도 1은 예시적으로, 네 개의 뱅크들, 뱅크0(202), 뱅크1(204), 뱅크2(206) 및 뱅크3(208)을 도시한다. 다수 뱅크 동시 동작을 위한 플래시 메모리 어드레싱 구조는 메모리 셀들의 네 개의 뱅크들에 한정되지 않는 다는 것을 유념하자. 국부화된 어드레싱 및 디코딩 구조의 장점은 플래시 메모리(200) 어드레싱 구조가 확장가능하고, 메모리 셀들의 어떠한 수의 뱅크들, 즉 메모리 셀들의 "N"개의 뱅크들(본원에서 N=4)을 수용하도록 확장될 수 있다는 것이다. N개의 뱅크들중 어떠한 개별적인 것은 뱅크(n)로 불려질 수 있다. 그러므로, 도 1은 설명의 명확성을 위하여 단지 네 개의 뱅크들 만을 도시하였지만, 다수 뱅크 동시 동작을 위한 플래시 메모리(200) 어드레싱 구조와 같은 플래시 메모리 어드레싱 구조의 실시예들은 네 개의 뱅크들에한정되지 않는다.
메모리 셀들의 네 개의 뱅크들, 즉 뱅크0(202), 뱅크1(204), 뱅크2(206) 및 뱅크3(208)은 플래시 메모리 셀들의 어레이들(또는 세트들)이다. 그러나, 다른 실시예들에서는 다른 비휘발성 메모리들이 또한 이용될 수 있다. 바람직하게는, 뱅크들(202, 204, 206, 208)은 워드들 및 섹터들에 의해 구성될 수 있으며, 그리고 어드레스가능한 바이트 또는 워드가 될 수 있다.
메모리 셀들의 네 개의 뱅크들, 즉 뱅크0(202), 뱅크1(204), 뱅크2(206) 및 뱅크3(208) 모두는 국부화된 어드레스 디코드 로직(도 1에는 미도시)을 포함한다. 예를 들어, 뱅크0(202)(뱅크1(204), 뱅크2(206) 및 뱅크3(208))을 위한 어드레스 디코드 로직은 X 디코더(미도시) 및 Y 디코더(미도시)를 포함한다. 바람직하게는, X 디코더는 워드라인 디코더 및 섹터 디코더를 포함한다. 워드라인 디코더 및 섹터 디코더는 어드레스 선택 회로 블록들, ASEL0(210)(ASEL1(212), ASEL2(214) 및 ASEL3(216))로부터 어드레스 비트들을 수신한다. 바람직하게는, Y 디코더는 비트라인 디코더 및 Y 게이팅(gating)을 포함한다. 비트라인 디코더는 ASEL0(210)(ASEL1(212), ASEL2(214) 및 ASEL3(216))로부터 어드레스 비트들을 수신한다. X 및 Y 디코더들은 반도체 메모리, 특히 플래시 메모리 분야에 널리 공지되어 있다. 플래시 메모리 디코더의 실시에 대한 일부 예들은 첸 등의 미국 특허 5,867,430 및 밴 버스커크 등의 미국 특허 5,847,998에 개시되어 있다.
도 1에서, 논리 회로(218)는 어드레스 선택 회로 블럭들(210, 212, 214, 216)에 일련의 선택 신호들을 제공한다. 도 1에서 일련의 선택 신호들은 0RSEL,0WSEL, 1RSEL, 1WSEL, 2RSEL, 2WSEL, 3RSEL, 및 3WSEL으로 도시된다. 선택 신호들의 한 기능은 어드레스 버퍼 블록(220)에 의해 제공되는 비트 라인들(232)을 통하여 전달되는 판독 어드레스 또는 비트 라인들(234)을 통하여 전달되는 기록 어드레스, 또는 판독 어드레스 또는 기록 어드레스의 개별적인 비트들을 선택하는 것이다.
적절한 판독 또는 기록 다수 비트 어드레스가 어드레스 선택 회로 블록(210)(212, 214, 216)에 의해 선택된 후, 어드레스는 중간의 로우 및 라인 디코더 회로(미도시)를 통하여 메모리 셀들의 뱅크, 뱅크0(202)(뱅크1(204), 뱅크2(206) 및 뱅크3(208))로 신호(236)(238, 240, 242)로서 전달된다.
주목할 사항으로서, 메모리 내의 특정 코어 셀을 선택하는 것은 대응하는 다수 비트의 디지털 어드레스를 필요로 하기 때문에, 플래시 메모리(200)의 어드레스들은 일반적으로 다수 비트의 디지털 워드 신호들이다. 그러나, 바람직한 실시예들에서, 회로는 다수 비트의 디지털 어드레스의 특정 비트들에 관련하여 설명될 수 있다. 이러한 경우들에 있어서, 회로에 의해 도시된 개념들을 다수 비트의 실시들에 적용 및 확장하는 것은 당업자에게 자명하다. 당업자라면, 이러한 실시들이, 한 비트에 대한 회로가 필요할 경우 다수 비트 어드레스의 각 비트에 대하여 평행하게 복사되는 경우들을 포함하여, 평행 실시들을 포함할 수 있다는 것을 알 수 있을 것이다. 다른 실시들은 바람직한 결과 또는 기능을 달성하기 위하여 다수의 어드레스 비트들 모두 또는 일부를 제시할 수 있다.
도 1의 어드레스 입력 신호(222)는 도 3의 어드레스 비트들(Ahi)(하기에서설명)을 포함하는 다수 비트 외부 입력 어드레스이다. 다수 비트 어드레스 신호(222)는 판독 및 기록 동작들에 관련된 어드레싱 정보를 포함할 수 있다. 바람직하게는, 칩 외부의 사용자는 판독 및 기록 동작들에 이용될 어드레스들을 제공한다. 어드레스 신호(222)는 메모리 셀들의 뱅크들의 수(N)(도 1에서 N=4)에 의존하여, 논리 회로(218) 내의 뱅크 선택 로직을 작동시키는 데에 이용되는 두 개 또는 그 이상의 비트들을 포함하여 20 비트이다.
어드레스 버퍼 블록(220)은 다수의 어드레스 버퍼들을 포함한다. 바람직하게는, 각각의 개별적인 어드레스 버퍼는 듀얼 포트이다. 즉, 각 어드레스 버퍼는 두 개의 어드레스 출력들을 갖는데, 하나는 판독 어드레스를 위한 것이며, 다른 하나는 기록 어드레스를 위한 것이다. 바람직하게는, 판독 어드레스 출력은 판독 어드레스의 단일 비트가 되며, 기록 어드레스 출력은 기록 어드레스의 단일 비트가 된다. 다른 실시예들에서, 어드레스 버퍼 블록(220)은 또한 다수의 판독 어드레스들(판독 어드레스들 자체가 다수 비트이다) 뿐 아니라 다수의 기록 어드레스들(기록 어드레스들 자체가 다수 비트이다)을 출력할 수 있다.
바람직하게는, 어드레스 버퍼 블록(220)으로부터의 판독 어드레스 비트들 및 기록 어드레스 비트들은 어드레스 신호(222)에 의해 처음에 또는 바로 제어된다. 바람직하게는, 기록 어드레스 비트들은 어드레스 버퍼 블록(220) 내에 래치되며, 특정한 동작이 요구될 때 마다 증가한다.
메모리 셀들의 각 뱅크(n)(여기서는 뱅크0(202), 뱅크1(204), 뱅크2(206) 및 뱅크3(208))는 관련된 어드레스 선택 회로 블록(ASELn)(여기서 n=0, 1, 2, 3)을 갖는다. 각각의 관련된 어드레스 선택 회로 블록(ASELn)은 논리 회로(218)에 의해 발생되는 선택 신호들(nRSEL 및 nWSEL)에 의존하는 필수 어드레스 신호를 각 뱅크(n)에 공급하기 위하여, 판독을 위한 어드레스 비트들 또는 기록을 위한 어드레스 비트들을 선택한다. nRSEL이 하이이면, 뱅크(n)는 판독을 위해 선택되며 판독 어드레스 비트들이 뱅크(n)에 공급된다. nWSEL이 하이이면, 뱅크(n)는 기록을 위해 선택되며 기록 어드레스 비트들이 뱅크(n)에 공급된다. 상기 설명한 바와 같이, 논리 회로(218)는 nRSEL 및 nWSEL을 발생시킨다.
도 2는 데이터 동작들의 측면에서 플래시 메모리 칩의 다수 뱅크 동시 동작 플래시 메모리(200)를 도시한 블록도이다. 다수 뱅크 동시 동작 플래시 메모리(200)의 예시적인 플래시 메모리 데이터 동작 구조는 메모리 셀들의 네 개의 블록들(뱅크0(202), 뱅크1(204), 뱅크2(206) 및 뱅크3(208))과, 각각의 관련된 프로그램/소거 제어 회로들(PECC0(224), PECC1(246), PECC2(248), PECC3(250))과, n-채널 MOSFET 트랜지스터들(252, 254, 256, 258, 262, 264, 266)과, 판독 전용 센스 증폭기 블록(268)("S/A 판독")과, 그리고 검증 전용 센스 증폭기 블록(270)("S/A 검증")을 포함한다. 각 증폭기 블록들(268 및 270)은 플래시 메모리(200)의 뱅크들(202, 204, 206, 208)로부터 데이터를 감지하는 한 개 이상의 센스 증폭기들을 포함한다.
판독 센스 증폭기 블록(268)은 각각의 n-채널 MOSFET 트랜지스터들(254, 258, 262, 266)을 경유하여 메모리 셀들의 각 뱅크(뱅크0(202), 뱅크1(204), 뱅크2(206) 및 뱅크3(208))에 결합된다. 메모리 셀들의 각 뱅크는 그 자신의 전용판독 트랜지스터를 갖는다. 물론, 부가적인 전용 판독 트랜지스터들(미도시)이 플래시 메모리(200)에 포함될 수 있다. 각 판독 트랜지스터(254, 258, 262, 266)는 특정한 뱅크에 인가될 수 있는 판독 선택 신호(0RSEL, 1RSEL, 2RSEL 및 3RSEL)를 각각 인가함으로써, 그의 게이트 입력에서 스위치 온(즉, 도통됨)되고 오프된다. 예를 들어, 선택 신호(0RSEL)가 하이이고 판독 트랜지스터(254)가 턴온되어 도통되면, 판독 센스 증폭기 블록(268)이 뱅크0(202)의 코어 셀의 값을 판독할 수 있다. 판독 감지 증폭기(268)는 플래시 메모리(200)의 코어 셀들로부터 정보를 판독하고, 플래시 메모리(200)로부터 데이터를 출력한다. 출력 버퍼링, 데이터 래칭 또는 다른 데이터 판독 메커니즘들과 같은 배열들은 판독 감지 증폭기 블록(268)이 코어 셀 데이터를 출력하는 것을 돕기 위하여, 적절할 때 함께 또는 개별적으로 이용될 수 있다. 이러한 메커니즘들 및/또는 배열들은 도 2에는 도시되지 않았지만, 바람직하게는 플래시 메모리(200)에 포함된다. 물론, 다른 실시예들에서, 데이터 출력 메커니즘들 및/또는 배열들은 플래시 메모리(200)의 외부에 위치될 수 있다는 것을 유념하자. 본원에서 설명되는 실시예들에 따르면, 판독 감지 증폭 회로는 각 뱅크에 대하여 개별적으로 제공될 필요는 없다.
검증 감지 증폭기 블록(270)은 각각의 n-채널 MOSFET 트랜지스터들(252, 256, 260, 264)을 통하여 메모리 셀들의 각 뱅크(뱅크0(202), 뱅크1(204), 뱅크2(206) 및 뱅크3(208))에 결합된다. 메모리 셀들의 각 뱅크는 프로그램 또는 소거 동작들을 위한 그 자신의 전용 검증 트랜지스터를 갖는다. 물론, 부가적인 전용 검증 트랜지스터들(미도시)이 플래시 메모리(200)에 포함될 수 있다. 각 검증트랜지스터(252, 256, 260, 264)는 특정한 뱅크에 인가할 수 있는 각각의 기록 선택 신호(0WSEL, 1WSEL, 2WSEL 및 3WSEL)를 인가함으로써 스위치 온(즉, 완전한 도통 상태) 및 오프된다. 예를 들어, 검증 감지 증폭기 블록(270)은 선택 신호(3WSEL)가 하이이고 검증 트랜지스터(264)가 턴온되어 도통될 때, 뱅크3(208)의 코어 셀의 값을 검증할 수 있다. 검증 감지 증폭기 블록(270)은 플래시 메모리(200)의 코어 셀들로부터의 정보를 감지한 다음, 이 정보를 검증을 위하여 그리고 플래시 메모리(200)의 다음 상태를 결정하기 위하여 상태 머신 및 제어 논리 회로(218)로 제공한다. 본원에서 설명되는 실시예들에 따르면, 검증 감지 증폭 회로가 각 뱅크에 개별적으로 제공될 필요는 없다.
도 1에서와 같이, 도 2의 상태 머신 및 제어 논리 회로(218)(논리 회로(218))는 전체적인(global) 프로그램 및 소거 관련 제어 신호들(도 2에 도시된 각각의 "PGM", "ERS" 및 "VERIFY" 포함) 뿐 아니라 어드레스 선택 신호들(판독을 위한 0RSEL, 1RSEL, 2RSEL 및 3RSEL, 및 기록을 위한 0WSEL, 1WSEL, 2WSEL 및 3WSEL)을 포함하는 다수의 신호들을 플래시 메모리 칩에 제공할 수 있다. "VERIFY" 신호는 검증 감지 증폭기 블록(270)을 제어하는 데에 이용된다.
플래시 메모리(200) 데이터 동작 구조의 네 개의 각 뱅크들은 관련된 각각의 프로그램/소거 제어 회로(PECC0(244), PECC1(246), PECC2(248) 및 PECC3(250))를 구비한다. 바람직하게는, 각 뱅크에 국부적인 프로그램/소거 제어 회로들은 프로그램 동작을 위한 파워 서플라이, 소거 동작을 위한 파워 서플라이, 검증 동작을 위한 파워 서플라이, 프로그램 데이터 파워 서플라이 뿐 아니라, 프로그램 및 소거관련 회로들 및 적절한 다른 파워 서플라이들을 포함한다. 물론, 주목할 사항으로서, 이러한 파워 서플라이들과, 프로그램 및 소거 관련 회로들의 일부 또는 전부는 프로그램/소거 제어 회로들의 외부에 위치될 수 있다. 국부적인 프로그램/소거 제어 회로들(PECC0(244), PECC1(246), PECC2(248) 및 PECC3(250))은 논리 회로(218)에 의해 공급되는 전체적인 신호들(PGM 및 ERS)에 의해 제어된다.
바람직하게는, 프로그램 및 소거 관련 회로들은 AND 게이트 로직을 포함한다. 당업자에게 공지되어 있는 바와 같이, AND 게이트의 출력은 그의 입력들이 모두 하이 또는 1일 때에만 하이 또는 1이 된다. 바람직한 실시예에서는, PGM 신호가 로우일 때 PGM 신호가 하나 이상의 AND 게이트들에 입력되고 어떠한 AND 게이트들의 출력(들)이 로우가 될 수 있도록, 하나 이상의 AND 게이트들이 프로그램 관련 회로(들)을 제어한다. 바람직하게는, ERS 신호가 로우일 때 ERS 신호가 하나 이상의 AND 게이트들에 입력되고 어떠한 AND 게이트들의 출력(들)이 로우가 되도록, 하나 이상의 AND 게이트들이 소거 관련 회로(들)을 제어한다. 이러한 방식으로, ERS 신호가 소거 회로(들)을 제어한다.
또한, 프로그램 및/ 소거 회로들은 바람직하게는 인가가능한 PGM 또는 ERS와 함께 선택 신호 입력들을 갖는 AND 게이트 로직에 의해 인에이블된다. 즉, 선택 신호(nWSEL) 및 전체 제어 신호(PGM)이 하이일 경우, 프로그램 동작은 뱅크(n)에 대해서만 수행될 수 있으며, 뱅크(n)에 대한 프로그램 회로들 만이 동작될 수 있다. 유사하게, 선택 신호(nWSEL) 및 전체 제어 신호(ERS)가 하이일 경우, 소거 동작은 뱅크(n)에 대해서만 수행될 수 있으며, 뱅크(n)에 대한 소거 회로들 만이 동작될수 있다.
도 1의 어드레싱 측면에서, 그리고 도 2의 데이터 동작들의 측면에서 플래시 메모리(200)를 고려해보면, 각 뱅크를 둘러싸고 포함하는 회로가 통상적인 플래시 메모리의 국부화된 형태로서 동작한다는 것을 알 수 있을 것이다. 즉, 국부화된 각 뱅크 회로의 동작이 국부화된 다른 뱅크 회로들로부터 따로 분리해서 고찰된다면, 그 동작은 통상적인 플래시 메모리와 유사하다는 것을 알 수 있을 것이다. 물론, 어드레스 버퍼 블록(220), 논리 회로(218) 및 센스 증폭기 블록들(268, 270)은 어드레싱, 디코딩, 데이터 감지 및 검증, 및 동작 제어의 전체적인 측면들에 관련되며, 이들을 수행한다.
각 트랜지스터들을 제어하기 위하여 각각의 판독 및 기록 선택 신호들을 이용하게 되면, 도 2의 뱅크들(202, 204, 206, 208)로부터의 데이터는 상기 트랜지스터들을 통하여 판독 센스 증폭기 블록(268) 또는 검증 감지 증폭기 블록(270)과 통신할 수 있다. 센스 증폭기 블록들(268 및 270)은 논리 회로(218)와 통신한다. 한 뱅크로부터의 데이터가 판독 센스 증폭기 블록(268)과 통신하는 동안, 다른 어떠한 뱅크로부터의 데이터는 검증 센스 증폭기 블록(270)와 통신할 수 있다. 유사하게, 한 뱅크로부터의 데이터가 검증 센스 증폭기 블록(270)과 통신하는 동안, 다른 어떠한 뱅크로부터의 데이터는 판독 센스 증폭기 블록(268)과 통신할 수 있다. 특정 바이트가 프로그램 또는 소거되었는 지를 검증하는 데에 이용되는 검증 센스 증폭기 블록(270)의 출력은 논리 회로(218)로 전송된다.
바람직하게는, I/O 버퍼들은 플래시 메모리(200)의 안팍으로 데이터를 통과시키는 데에 이용된다. 뱅크들중 하나에 대하여 판독이 프로그램되는 동안, 출력 데이터는 판독 센스 증폭기 블록(268)으로부터 I/O 버퍼들로 통신된다. 바람직하게는, 소거 또는 프로그램 시퀀스 동안, 외부 프로세서가 메모리(200)의 소거 또는 프로그램 상태에 대하여 플래시 메모리(200)를 폴링할 수 있도록, 논리 회로(218)는 I/O 버퍼들과 상태 정보를 통신한다.
한 뱅크가 프로그램되는 동안, 나머지 뱅크들중 어느 뱅크가 판독 동작을 위해 액세스될 수 있다. 예를 들어, 뱅크0(202)에서 바이트를 프로그램하는 동안, 논리 회로(218)는 뱅크0(202)에서 X 및 Y 디코더들(미도시)과의 통신을 위해 어드레스 버퍼 블록(220)으로부터 기록 어드레스를 선택하기 위하여, ASEL0(210)에 액티브 기록 선택 신호(0WSEL)를 공급한다. 또한, 논리 회로(218)는 프로그래밍이 완료되면, 검증을 위하여 I/O 버퍼들로부터 프로그램될 데이터 바이트를 저장한다. 뱅크0(202)의 출력은 저장된 입력 데이터와 비교하기 위해 트랜지스터(252)를 통하여 검증 센스 증폭기 블록(270)으로 전송된다. 뱅크3(208)에서 동시에 시작된 판독 동작 동안, 논리 회로(218)는 바람직하게는 프로그램될 데이터를 저장한 후에, 뱅크3(208)에서 X 및 Y 어드레스 디코더들(미도시)과의 통신을 위해 어드레스 버퍼 블록(220)으로부터 판독 어드레스를 선택하기 위하여, 액티브 판독 신호(3RSEL)를 ASEL3(216)로 공급한다. 뱅크3(208)의 출력은 트랜지스터(266)를 통해 판독 센스 증폭기 블록(268)으로 전송된다. 바람직하게는, 판독 센스 증폭기 블록(268)의 출력은 I/O 버퍼들로 전송된 다음 데이터 버스(미도시)로 전송된다.
유사하게, 뱅크2(206)에서 섹터를 소거하는 동안, 논리 회로(218)는 어드레스 버퍼 블록(220) 내의 어드레스 시퀀싱 회로로부터 기록 어드레스들을 선택하기 위하여, 액티브 기록 선택 신호(2WSEL)를 ASEL2(214)로 공급한다. 어드레스 시퀀싱 회로는 각 바이트가 미리 프로그램되는 것을 보장하기 위하여 특정 섹터 내의 모든 바이트들을 통하여 순환하는 데에 이용된다. 섹터는 이후 벌크(bulk) 소거된다. 소거된 후, 어드레스 시퀀싱 회로는 이렇게 소거된 섹터의 각 바이트를 검증하기 위한 어드레스들을 발생시키는 데에 이용된다. 뱅크2(206)가 소거되고 (논리 회로(218)의 지시하에) ASEL2(214)가 어드레스 버퍼 블록(220)의 어드레스 시퀀싱 회로로부터 기록 어드레스를 선택하는 동안, nRSEL을 이용함으로서 다른 어떠한 뱅크 내에서 판독 동작이 수행되어, 어드레스 시퀀싱 회로로부터 기록 어드레스가 아닌 어드레스 버퍼 블록(220)으로부터 판독 어드레스를 선택할 수 있다. 한 뱅크에서 수행되는 소거 동작을 검증하는 동안, 논리 회로(218)는 검증 센스 증폭기 블록(270)을 이용하여 데이터를 검증하며, 다른 어떠한 뱅크로부터의 판독 데이터는 판독 센스 증폭기 블록(268)과 통신한다. 따라서, 모든 뱅크는 뱅크들중 어떠한 뱅크가 판독되는 동안 나머지 다른 어떠한 뱅크가 동시에 기록될 수 있도록, 판독 및 기록 선택 신호들(nRSEL 및 nWSEL)에 의해 선택될 수 있는 기록 비트 및 판독 비트 입력 어드레스 경로들 및 검증 및 판독 비트 출력 데이터 경로들을 갖는다.
도 3는 다수 뱅크 동시 동작 플래시 메모리(200)에 따른 듀얼 포트 어드레스 버퍼(400)의 단순화된 논리 회로도이다. 바람직하게는, 도 1의 어드레스 버퍼 블록(220)은 비트 라인들(232) 상의 판독 전용 어드레스의 어드레스 비트들(RAh) 및 비트 라인들(234) 상의 기록 전용 어드레스의 어드레스 비트들(WAh)을 출력하는일련의 어드레스 버퍼들(400)을 포함한다. 어드레스 버퍼(400)는 NOR 게이트(402), 배타적 NOR 또는 등가 게이트(408), 제 1 래치(450), 제 2 래치(460), 인버터들(404, 422, 426, 428), 스위치들로서 이용되는 n-채널 트랜지스터들(406, 410, 416), 및 AND 게이트(424)를 포함한다. 바람직하게는, 제 1 래치(450)는 한 쌍의 인버터들(412, 414)을 포함한다. 바람직하게는, 제 2 래치(460)는 한 쌍의 인버터들(418, 420)을 포함한다.
메모리(200)와 같은 다수 뱅크 동시 동작 메모리에 대한 종래의 어드레스 버퍼 블록의 단점은, 한번에 단지 한 동작에 대응하는 어드레스 정보 만이 출력된다는 것이다. 판독 동작 동안에는 판독을 위한 어드레스 비트가 어드레스 버퍼에 의해 출력되고, 기록 동작 동안에는 기록(프로그램 또는 소거)을 위한 어드레스 비트가 어드레스 버퍼에 의해 출력된다.
듀얼 포트 어드레스 버퍼(400)에서, 판독 어드레스 출력 및 기록 어드레스 출력은 버퍼(400)에 인가되는 제어 신호들에 따라 독립적으로 그리고 동시에 동작할 수 있다.
어드레스 버퍼(400)는 어드레스 비트 입력(Ahi)을 수신한다. 바람직하게는, 어드레스 비트 입력들(Ahi)은 도 1의 외부에서 인가되는 어드레스 입력 신호(222)의 일련의 비트들이다. 바람직하게는, 제 1, 2 래치들(450, 460)은 어드레스 비트들을 저장하고 어드레스 시퀀서의 일부를 형성하는 데에 이용된다. 어드레스 시퀀서는 직렬로 캐스케이드된 어드레스 다수의 버퍼들(400)에 의해 형성된다.
NOR 게이트(402)는 어드레스 비트 입력(Ahi) 및 입력 신호("PD")를 수신한다. 입력 신호(PD)는 어드레스 버퍼 블록(220)을 디스에이블시키는 데에 이용되는 파워 다운(power down) 신호이다. 바람직하게는, 파워 다운 신호는 클록 버퍼 회로까지 디스에이블시킨다. 당업자에게 공지되어 있는 바와 같이, NOR 게이트의 출력은 NOR 게이트의 입력들이 모두 0인 경우에만 1이 된다. 따라서, 신호(PD)가 하이가 되면, 즉 파워가 다운된 동안, NOR 게이트(402)의 출력은 Ahi의 값에 상관없이 항상 로우이다. 즉, RAh 및 WAh는 Ahi 및 어드레스 버퍼(400)와 무관하며, 이에 따라 어드레스 버퍼 블록(220)은 디스에이블된다. NOR 게이트(402)의 출력은 인버터(404)에 결합된다. 인버터(404)는 n-채널 트랜지스터(406)의 소스 뿐 아니라, 캐스케이드된 인버터들(426, 428)의 입력에 결합된다. 판독 어드레스 비트(RAh)는 인버터(428)로부터 출력된다. 트랜지스터(406)는 그 게이트 입력에서 입력 신호("LATCHb")를 수신한다. 신호(LATCHb)는 제 2 래치(460) 및 이에 따른 기록 어드레스 비트 출력(WAh)을 입력 어드레스(Ahi)에 결합시키거나, 또는 이로부터 분리시키는 데에 이용된다. LATCHb 신호가 하이가 되면, 트랜지스터(406)는 온되고, 제 2 래치(460)는 바람직하게는 기록 또는 판독 정보를 포함하는 외부 어드레스(Ahi)에 의해 로드될 수 있다. 이러한 방식에서, 기록 어드레스 비트 출력(WAh)은 입력 어드레스(Ahi)에 의해 제어된다. LATCHb 신호가 로우가 되면, 트랜지스터(406)는 오프가 되고, 판독 어드레스 비트 출력(RAh)은 입력 어드레스(Ahi)에 의해 제어된다. LATCHb 신호가 로우가 되어, 제 2 래치(460)가 입력 어드레스(Ahi)로부터 분리됨에도 불구하고, 기록 어드레스는 어드레스 시퀀서 내에 저장된다.
배타적 NOR 게이트(408)는 입력 신호(TGLh-1) 및 어드레스 비트 입력(WAh)을 수신한다. 당업자에게 공지되어 있는 바와 같이, 배타적 NOR 또는 등가 게이트의 출력은 그 입력들이 모두 같을 때에만 1이 된다. 입력 신호(TGLh-1)는 어드레스 버퍼들의 캐스케이드 내의 이전의 어드레스 버퍼로부터의 출력 토글 신호이다. 즉, 버퍼(400)의 출력 토글 신호(TGLh)는 이전 버퍼의 출력 토글 신호로부터 발생된다. 이전 어드레스 버퍼(400)의 출력 토글 신호(TGLh-1) 및 현재 어드레스 버퍼(400)의 출력에 의존하여, 어드레스 버퍼 출력(WAh)이 토글된다. 이전 버퍼로부터의 출력 토글 신호(TGLh-1)가 로우이면, TGLh는 로우가 되고, WAh는 토글되지 않는다. 등가 게이트(408)의 출력은 n-채널 트랜지스터(410)의 소스에 결합되며, 상기 트랜지스터(410)는 그의 게이트 입력에서 입력 클럭 신호(CLKb)를 수신한다. n-채널 트랜지스터(410)의 드레인은 제 1 래치(450)에 결합된다. 제 1 래치(450)는 n-채널 트랜지스터(416)의 소스에 결합되며, 상기 트랜지스터(416)는 그의 게이트 입력에서 입력 클럭 신호(CLKa)를 수신한다. n-채널 트랜지스터(416)의 드레인은 제 2 래치(460) 및 n-채널 트랜지스터(406)의 드레인에 결합된다. 제 2 래치(460)는 인버터(422)에 결합되어 어드레스 비트 출력(WAh)을 발생시키는 바, 상기 어드레스 비트 출력(WAh)은 어드레스 버퍼(400)의 동작에 따라 기록(프로그램 또는 소거) 어드레스의 일부를 나타낸다. 어드레스 비트 출력(WAh)은 또한 등가 게이트(408)로 피드백된다. 어드레스 비트 출력(WAh) 및 신호(TGLh-1)는 AND 게이트(424)에 입력되어출력 신호(TGLh)를 발생시킨다.
바람직하게는, 판독 어드레스 비트 출력(RAh)의 보수()가 메모리(200)에 의해 이용될 수 있다. 예를 들어, 인버터(426)의 출력은 판독 어드레스 비트 출력(RAh)의 보수()를 제공할 수 있다. 바람직하게는, 필요한 경우, 부가적인 비트 라인들(도 1에는 미도시)이 보수 판독 어드레스 비트들()을 전달하기 위하여 메모리(200) 내에서 이용된다.
바람직하게는, 기록 어드레스 비트 출력(WAh)의 보수()가 메모리(200)에 의해 이용될 수 있다. 예를 들어, 제 2 래치(460)의 출력이 기록 어드레스 비트 출력(WAh)의 보수()를 제공할 수 있다. 바람직하게는, 필요한 경우, 부가적인 비트 라인들(도 1에는 미도시)이 보수 기록 어드레스 비트들()을 전달하기 위하여 메모리(200) 내에서 이용된다.
판독 동작 동안, 어드레스 비트 출력(RAh)은 판독 어드레스 비트로서 이용된다. 판독 동작이 수행되고 있다면, 신호(LATCHb)는 일반적으로 로우가 되고, 기록 어드레스들이 제 2 래치(460) 내로 로드될 필요가 없는 한 판독 동작 동안 로우를 유지한다. NOR 게이트(402)로의 신호(PD) 입력이 "로우"를 유지할 때, NOR 게이트(402)의 출력은 Ahi의 보수가 된다. 인버터(404)의 출력은 Ahi가 되고, 어드레스 비트 출력(RAh)은 어드레스 비트(Ahi)에 의해 제어된다.
기록 동작 동안, 어드레스 비트 출력(WAh)은 각각 프로그램 또는 소거 어드레스 비트로서 이용된다. 일단 기록 어드레스가 로드되거나 내부적으로 발생되면,신호(LATCHb)는 로우를 유지하며, 이에 따라 n-채널 트랜지스터(406)가 턴오프되어 제 2 래치(460)로의 입력이 차단되고 어드레스(Ahi)와 독립적이 된다. 기록 어드레스가 로드되어야 하는 경우, 신호는 하이가 된다. 프로그램 동작시, 어드레스 비트 입/출력(WAh)은 제 1, 2 래치들(450, 460)을 통하여, 그리고 신호(WAh)의 피드백을 통하여 어드레스 버퍼(400) 내에 래치된다.
예를 들어, 들어오는 외부 어드레스 신호(222) 및 이에 따른 Ahi가 기록 어드레스라고 가정하자. 이렇게 되면, 기록 어드레스의 비트들은 신호(LATCHb)가 하이가 되면 어드레스 버퍼(400) 내의 래치들(450, 460)에 래치 또는 저장된다. 이후, 기록 어드레스는 기록 동작 동안 어드레스 비트 출력(WAh)으로서 출력된다. 판독 동작 동안, 어드레스 비트 출력(RAh)은 적절한 뱅크로 전송된다. LATCHb가 로우가 되더라도, 기록 어드레스는 어드레스 버퍼(400) 내에 래치되었기 때문에 여전히 이용가능하다.
플래시 메모리 내에서의 소거 동작은 전형적으로 모든 어드레스 위치들에서의 코어 셀들이 적절하게 소거되었는 지를 검증할 것을 요구한다. 필요한 어드레스 위치들의 검증을 조정하기 위하여 어드레스 버퍼(400) 내에 어드레스 시퀀서가 통합된다. 어드레스 시퀀싱은 입력 클럭 신호들(CLKa및 CLKb)에 의해 이루어진다. 바람직하게는, 논리 회로(218)가 입력 클럭 신호들(CLKa및 CLKb)을 발생시킨다. 입력 클럭 신호(CLKa)는 내부적으로 발생된 메모리 칩 클럭과 동기를 이루며, 입력 클럭 신호(CLKb)는 어드레스 위치에서 포함된 일련의 동작들이 완료될 때 마다 토글하도록 설정될 수 있다. 이러한 방식에서, 내부 어드레스는 내부 어드레스 변화가 필요할 때, 즉 내부 어드레스가 다음 어드레로 변화될 필요가 있을 때 적절하게 증가된다. 입력 클럭 신호들(CLKa및 CLKb)은 어떠한 적절한 회로 배열에 의해 발생될 수 있지만, 상기 설명된 CLKb신호는 언제 각 어드레스 위치에서의 동작들이 완료되고 유익하게는 논리 또는 제어 회로(218)에 의해 실시될 수 있는 지를 알 필요가 있다. 유용한 실시예에서, CLKb신호는 CLKa신호의 보수이다.
도 4는 다수 뱅크 동시 동작 플래시 메모리(200)에 따른 판독 및 기록 동작 선택 신호 발생기 회로(600)이다. 바람직하게는, 상태 머신 및 제어 논리 회로(218)는 네 개의 각 뱅크들에 대하여 한 개씩 일련의 선택 신호 발생기 회로들(600)을 포함한다. 일반적으로, N개의 뱅크들이 있다면, N개의 선택 신호 발생기 회로들이 있다. 판독 및 기록 동작 선택 신호 발생기 회로(600)는 2입력 AND 게이트(608), 래치(650), p-채널 MOSFET(602), n-채널 MOSFET(604), 2입력 NOR 게이트(614), 및 각각의 인버터들(618, 622)을 갖는 한 쌍의 3입력 NAND 게이트들(616, 620)을 포함한다. 바람직하게는, 래치(650)는 한 쌍의 인버터들(610, 612)을 포함한다.
인에이블("EN") 신호가 p-채널 MOSFET(602)의 게이트 및 3입력 NAND 게이트(620)의 입력에 인가된다. 3입력 NAND 게이트(620)의 나머지 두 개의 입력들은 뱅크 디코딩에 이용되는 어드레스 비트 신호들(WAb 및 WAg)이며, 이에 대해서는 하기에서 좀 더 상세히 설명된다. 네 개의 뱅크들의 경우, 신호들(WAb 및 WAg)의인버트되고 인버트되지 않은 값들의 네 개의 모든 결합들은 각각 뱅크 어드레스 디코딩에 이용된다. 단순함을 위하여, 신호들의 인버트되지 않은 값들은 도 4의 NAND 게이트(620)에 입력되는 것으로 도시된다. NAND 게이트(620)는 인버터(622)의 입력에 결합되며, AND 게이트(미도시)의 기능을 효과적으로 수행한다. 인버터(622)의 출력은 일반적인 기록 선택 신호(nWSEL)이다. 이 신호는 AND 게이트(608) 및 NOR 게이트(614)로 피드백된다. 래치 인에이블("LEN") 신호가 또한 2입력 AND 게이트(608)에 인가된다. AND 게이트(608)는 노드(606)에서 n번째 뱅크 래치 인에이블 신호("nLEN")을 출력한다. N개의 nRSEL 및 N개의 nWSEL 신호들을 각각 발생시키는 N개의 회로들(600)은 또한 N개의 각각의 내부 nLEN 신호들을 발생시킨다.
p-채널 MOSFET(602)의 소스는 공급 전압(VCC)에 연결되며, 트랜지스터(602)의 드레인은 n-채널 MOSFET(604)의 드레인 및 래치(650)에 결합된다. 트랜지스터(604)의 소스는 접지에 연결되고, MOSFET(604)의 게이트는 노드(606)에서 AND 게이트(608)로부터 신호(nLEN)를 수신한다. 래치(650)의 출력은 2입력 NOR 게이트(614)의 한 입력에 결합된다.
NOR 게이트(614)의 출력은 3입력 NAND 게이트(616)의 입력에 결합된다. 3입력 NAND 게이트(620)의 나머지 두 개의 입력들은 뱅크 디코딩에 이용되는 어드레스 비트 신호들(RAb 및 RAg)로서, 이에 대해서는 하기에서 좀 더 상세히 설명한다. 네 개의 뱅크들의 경우, 신호들(RAb 및 RAg)의 인버트되고 인버트되지 않은 값들의 네 개의 모든 결합들은 각각 뱅크 어드레스 디코딩에 이용된다. 단순함을 위하여, 신호들의 인버트되지 않은 값들은 도 4의 NAND 게이트(616)에 입력되는 것으로 도시된다. NAND 게이트(616)는 인버터(618)의 입력에 결합되며, AND 게이트(미도시)의 기능을 효과적으로 수행한다. 인버터(618)의 출력은 일반적인 기록 선택 신호(nRSEL)이다.
회로(600)는 판독 선택 신호(nRSEL) 및 기록 선택 신호(nWSEL)를 발생시킨다. 신호들(nRSEL 및 nWSEL)은 코어 메모리 셀들의 n번째 뱅크에 대응한다. 도 1의 다수 뱅크 동시 동작 플래시 메모리(200)에서는, 네 개의 뱅크들(N=4)(뱅크0(202), 뱅크1(204), 뱅크2(206) 및 뱅크3(208))이 있으며, 뱅크(n)는 일반적으로 n번째 뱅크를 말한다. 따라서, 도 1에 도시된 바와 같이 네 개의 판독 선택 신호들(0RSEL, 1RSEL, 2RESEL, 3RSEL) 및 네 개의 기록 선택 신호들(0WSEL, 1WSEL, 2WSEL, 3WSEL)(즉, n=0, 1, 2, 3)이 있다. 회로(600)는 판독 동작이 뱅크(n)에서 수행될 때 nRSEL이 하이가 되거나 액티브해지도록 설계된다. 유사하게, 기록 동작, 즉 프로그램 또는 소거 동작이 뱅크(n)에서 수행될 때, nWSEL은 하이가 되거나 액티브해진다.
판독 및 기록 어드레스들의 비트들의 특정량은 어떤 뱅크 내에 셀 어드레스가 위치되는 지를 결정하는 데에 이용된다. 네 개의 뱅크들(N=4)이 있다면, 뱅크들을 유일하게 설명하기 위해서는 단지 두 개의 비트들(22=4)이 필요하다. 일곱개(N=7) 또는 여덟개(N=8)의 뱅크들이 있다면, 예를 들어 세 개의 비트들(23>7; 23=8)이 필요하다. N개의 뱅크들이 있다면, 일반적으로 y개의 비트들(여기서, 2N>2y≥N)이 뱅크들을 표현하는 데에 필요하다. N개의 판독 선택 및 N개의 기록 선택 신호들은 이러한 명명법을 이용하여, N개의 디코더에 대한 y 비트에 의해 유일하게 결정된다(여기서 2y≥N>2y-1). y개의 입력들의 값들의 각 결합에 대하여, 출력 라인들중 정확히 하나가 하이이거나 액티브가 되며, 이에 따라 동작(판독 또는 기록)이 일어나는 뱅크(n)가 액티브한 출력 라인에 의해 유일하게 확인된다.
따라서, 판독 및 기록 어드레스들은 각각 제 1 부분 및 제 2 부분을 갖는 것으로서 특징화될 수 있다. 일반적으로, 이러한 부분들은 일련의 어드레스 비트들로 이루어진다. 각 타입의 어드레스의 각 부분들은 정보를 포함한다. 비트들의 측면에서 각 부분의 양은 그 부분들에 의해 전달되는 정보에 의존한다. 판독 또는 기록 어드레스의 제 1 부분은 예를 들어 어떤 뱅크 내에 셀 어드레스 위치가 있는 지를 결정하는 데에, 즉 뱅크 디코딩에 이용될 수 있다. 판독 또는 기록 어드레스의 제 2 부분은 예를 들어 뱅크 내의셀의 특정 위치를 결정하는 데에 이용될 수 있다. 또한, 판독 또는 기록 동작에서의 어드레스의 계획된 이용에 관련된 정보가 도 1의 어드레스 신호(222) 내에 코드화될 수 있다.
네 개의 뱅크 메모리(200)에서, n은 4이며 두 개의 어드레스 비트들에 의해 표현된다. 따라서, 도 1에 도시된 실시예에 따르면, 판독 및 기록 어드레스의 제 1 부분들은 2비트의 크기를 갖는다. 일련의 판독 어드레스중 하나의 예시적인 비트는 도 3의 RAh이다. 예를 들어, 판독 어드레스가 20 비트의 길이를 갖고, 뱅크 디코딩에 두 개의 비트들이 이용된다면, 두 개의 예시적인 비트들은 RAb 및 RAg로서 불려질 수 있다. 판독 어드레스들 RAb 및 RAg의 제 1 부분을 구성하는 뱅크 디코딩 비트들은 도 4의 NAND 게이트(616)에 입력되어, nRSEL 판독 선택 신호를 발생시킨다. 일반적으로, RAh에 의해 예시되는 판독 어드레스 비트들의 비트들(RAb 및 RAg)의 인버트되고 인버트되지 않은 값들은 N개의 NAND 게이트들에 제공되어, N개의 판독 선택 신호들을 발생시킨다. 신호들의 인버트되고 인버트되지 않은 값들의 2y(여기서는, 22=4)개, 즉 N(뱅크들의 수와 대응함, 여기서 N=4)개의 가능한 결합들이 뱅크 디코딩 목적을 위해 이용된다. 네 개의 뱅크들의 경우, 네 개의 회로들(600) 내의 네 개의 NAND 게이트들(616)로의 입력들은,,및이 된다.
유사하게, 일련의 기록 어드레스 비트들의 한 예시적인 비트는 도 3의 WAh이다. 메모리(200) 내에서 뱅크 디코딩의 목적으로 이용되는 기록 어드레스로부터의 두 개의 예시적인 비트들은 WAb 및 WAg로서 일컬어질 수 있다. 기록 어드레스들의 제 1 부분을 구성하는 뱅크 디코딩 비트들(WAb 및 WAg)은 도 4의 NAND 게이트(620)에 입력되어, nWSEL 기록 선택 신호를 발생시킨다. 일반적으로, WAh에 의해 예시되는 기록 어드레스 비트들의 비트들(WAb 및 WAg)의 인버트되고 인버트되지 않는 값들은 N개의 NAND 게이트들에 제공되어 N개의 기록 선택 신호들을 발생시킨다. 신호들의 인버트되고 인버트되지 않은 값들의 2y(여기서는, 22=4)개, 즉 N(뱅크들의 수에 대응함, 여기서 N=4)개의 가능한 결합들이 뱅크 디코딩 목적을 위한 이용된다.네 개의 뱅크들의 경우, 네 개의 회로들(600) 내의 네 개의 NAND 게이트들(620)로의 입력들은,,및이 된다.
도 4의 회로의 동작은 대개 (신호(nWSEL)의 피드백에 부가하여) 세 개의 신호들에 의해 이루어진다. 인에이블("EN") 신호는, 판독 동작 동안에는 로우가 되고 일단 기록 동작이 시작되면 펄스화되는 펄스화된 신호이다. 래치 인에이블("LEN") 신호는, 판독 동안 그리고 프로그램 동작 동안 로우가 되고 일단 소거 동작이 시작되면 펄스화되는 펄스화된 신호이다. 노드(606)에서의 n번째 뱅크 래치 인에이블 신호("nLEN")는 nWSEL이 하이가 되거나 액티브해지고 LEN 신호가 펄스화되고 하이가 될 때, 액티브해진다. 즉, nLEN 신호는 기록 동작이 뱅크(n) 내로 인에이블되고 그 기록 동작이 소거 동작일 때 액티브해진다.
판독 동작 동안, EN 신호는 로우가 되거나 표명되지 않는다. 결과적으로, NAND 게이트(620)의 출력이 하이가 된다. 인버터(622)의 출력은 로우가 되며, 이에 따라 기록 선택 신호(nWSEL)는 액티브해지지 않거나 로우가 된다. 따라서, 기대할 수 있는 바와 같이, 기록 선택 신호(nWSEL)는 판독 동작 동안의 모든 시기에 로우가 된다. nWSEL이 로우가 되기 때문에, (판독 동작 동안 로우가 되는 LEN의 값에 상관없이) 노드(606)에서의 신호(nLEN)는 로우가 된다. 한편, 트랜지스터(602)의 게이트에서의 EN 신호의 로우값은 p-채널 MOSFET(602)을 턴온시켜, 래치(650)에 대한 입력이 하이가 되게 한다. 2입력 NOR 게이트(614)는 로우의 래치(650)의 출력 및 로우의 기록 선택 신호(nWSEL)를 수신한다. 따라서, NOR 게이트(614)의 출력은 하이가 된다. NAND 게이트(616)의 출력은 로우가 되고 인버터(618)의 출력은 하이가 된다. 이는 뱅크 디코딩 판독 어드레스 비트들의 적절한 결합(즉, 하이 논리값을 발생시키는 1)이 NOR 게이트(614)의 하이 출력과 함께 뱅크(n)에 대하여 NAND 게이트(616)에 제공되기 때문이다. 결과적으로, 뱅크(n)에서 판독 동작이 수행될 때, 판독 선택 신호(nRSEL)가 액티브(즉, 하이)가 된다.
프로그램 동작 동안, EN 신호는 바람직하게는 일단 기록 동작이 시작되면 펄스화된다. 따라서, EN 신호가 하이가 되면, NAND(620)의 출력은 로우가 되고 인버터(622)의 출력은 하이가 된다. 이는 뱅크 디코딩 기록 어드레스 비트들의 적절한 결합(즉, 하이 논리값을 발생시키는 1)이 펄스화된 액티브 EN 신호와 함께 뱅크(n)에 대하여 NAND 게이트(616)에 제공되기 때문이다. 기록 선택 신호(nWSEL)가 액티브해지거나 하이가 되면, NOR 게이트(614)의 출력이 로우가 되고, NAND 게이트(616)의 출력은 하이가 되며, 그리고 판독 선택 신호(nRSEL)는 로우가 되거나 액티브해지지 않는다. 따라서, 하이 레벨의 nWSEL은 nRSEL이 로우를 유지하게 하며, 결과적으로 한 뱅크에서의 동작 모드들 간의 충돌을 피할 수 있게 된다. 결과적으로, 기록 동작, 예를 들어 프로그램 동작이 뱅크(n)에서 수행될 때 기록 선택 신호(nWSEL)는 액티브해진다.
소거 동작 동안, EN 신호는 바람직하게는 일단 기록 동작이 시작되면 펄스화된다. 따라서, EN 신호가 하이가 되면, NAND(620)의 출력은 로우가 되고 인버터(620)의 출력은 하이가 된다. 이는 뱅크 디코딩 기록 어드레스 비트들의 적절한 결합(즉, 하이 논리값들을 발생시키는 1)이 펄스화된 액티브 EN 신호와 함께 뱅크(n)에 대하여 NAND 게이트(616)에 제공되기 때문이다. 바람직하게는, EN 신호가 하이가 된 후, LEN 신호가 펄스화된다. 노드(606)에서의 n번째 뱅크 래치 인에이블 신호("nLEN")는, nWSEL이 하이가 되거나 액티브해지고 LEN 신호가 펄스화되거나 하이가 될 때 액티브해진다. 즉, nLEN 신호는 노드(606)에서 액티브해지고, n-채널 트랜지스터(604)는 그의 게이트 입력에 액티브한 nLEN 신호가 입력되기 때문에 턴온된다. 래치(650)로의 입력은 접지, 즉 로우가 되며, 래치(650)의 출력은 하이가 된다. nWSEL 신호가 하이이고 래치(650)의 출력이 하이이므로 NOR 게이트(614)의 출력은 로우가 되며, 결과적으로 nRSEL은 로우 값이 된다. 일단 소거 동작을 위해 뱅크(n)가 선택되면, 판독 선택 신호(nRSEL)는 결코 하이가 되지 않는다. 즉, 래치(650)는 EN 신호가 로우가 될 때 까지(즉, 판독 동작 동안), nRSEL이 로우가 되게 한다. LEN 신호는 소거될 (코어 메모리 셀들의 뱅크(n)의) 다수 섹터들을 선택하기 위하여 다수회 펄스화된다. 결과적으로, 뱅크(n)에서 기록 동작, 이 경우에서는 소거 동작이 수행되면, 기록 선택 신호(nWSEL)가 액티브하게 된다.
바람직하게는, LEN 신호 및 EN 신호는 플래시 메모리 칩 상에 위치하는 상태 머신 및 제어 로직에 의해 발생된다. 예를 들어, 신호들(LEN 및 EN)은 논리 회로(218)에 의해 발생될 수 있다.
도 5는 다수 뱅크 동시 동작 플래시 메모리(200)에 따른 제 1 예시적인 어드레스 선택 회로(500)를 도시한다. 바람직하게는, 어드레스 선택 회로 블록들(ASEL0(210), ASEL1(212), ASEL2(214) 및 ASEL3(216))은 각각 일련의 어드레스 선택 회로들(500)을 포함한다. 제 1 예시적인 어드레스 회로(500)는 n-채널 트랜지스터들(502, 504), 래치(540) 및 인버터(510)를 포함한다. 바람직하게는, 래치(540)는 한 쌍의 인버터들(506, 508)을 포함한다. 각 회로(500)는 판독 어드레스 비트(RAh) 및 기록 어드레스 비트(WAh)를 수신하도록 구성된다. 일반적으로, 판독 어드레스가 q개의 비트들을 갖는 다면, RAh의 q개의 값들이 있다. 유사하게, 기록 어드레스가 q개의 비트들을 갖는 다면, WAh의 q개의 값들이 있다. 바람직하게는, 어떠한 뱅크들 내의 개별적인 셀 또는 셀들을 선택하는 데에 필요한 판독 또는기록 어드레스 비트들 만이 어드레스 선택 회로들(500)에 제공된다. 판독 또는 기록 어드레스들의 나머지 비트들은 제어 회로에 제공되어 판독 선택 신호(nRSEL) 및 기록 선택 신호(nWSEL)를 발생시킨다. 신호들(nWSEL 및 nRSEL)은 다수 뱅크의 동시 판독 및 기록 동작들을 위하여, 적절한 뱅크들을 선택하거나 선택하지 않는다. 뱅크(n)에서 소거 또는 프로그램 동작이 진행되는 동안, nWSEL은 하이가 되고, nRSEL은 로우가 된다. 특정한 뱅크(n)에 대하여, nWSEL 및 nRSEL은 서로 보수들이다. 따라서, 트랜지스터(502)는 오프가 되고 트랜지스터(504)는 도통되며, 이에 따라 비트(WAh)가 래치(540)로 전달된다. 이후, 비트(WAh)는 국부적인 뱅크(n)에 대한 어드레스 비트인 nAh로서 인버터(510)의 출력이 된다. 유사하게, 뱅크(n)에서의 판독 동작 동안, nRSEL은 하이가 되고, nWSEL은 로우가 된다. 따라서, 트랜지스터(502)는 도통되고 트랜지스터(504)는 오프가 되며, 이에 따라 비트(RAh)가 래치(540)로 전달된다. 이후, 비트(RAh)는 nAh로서 인버터(510)의 출력이 된다.
도 6은 다수 뱅크 동시 동작 플래시 메모리(200)에 따른 제 2 예시적인 어드레스 선택 회로(550)이다. 어드레스 선택 회로 블록들(ASEL0(210), ASEL1(212),ASEL2(214) 및 ASEL3(216))은 각각 일련의 어드레스 선택 회로들(550)을 포함한다. 제 2 예시적인 어드레스 회로(550)는 n-채널 트랜지스터들(552, 554) 및 인버터들(556, 558, 560)을 포함한다.
회로(550)는, 설계에 의해 신호들(nWSEL 및 nRSEL)이 특정 뱅크(n)에 대하여 서로 보수가 된다는 사실을 이용한다. 신호(nWSEL)의 보수가 인버터(558)에 의해 출력된 다음 판독 어드레스 비트(RAh)를 선택하기 위해 트랜지스터(552)의 게이트에 인가되는 동안, 신호(nWSEL)는 기록 어드레스 비트(WAh)를 선택하기 위해 트랜지스터(554)의 게이트에 인가된다. 도 5의 래치(540)와 달리, 단일 인버터(556)가 인버터(560) 앞에 위치된다. 다른 관점들에서, 회로(550)는 도 6의 회로(500)와 동일하게 동작한다.
일 실시예에서, 도 1, 2의 모든 구성요소들은 단일 집적 회로 칩에 포함된다. 주목할 사항으로서, 예시적인 플래시 메모리 칩들에 대한 어드레스 및 제어 입력들은 메모리의 밀도 및 인터페이스 실시들에 의존한다. 개시된 실시예들은 그들의 교번적인 어드레스 및 제어 입력 구성들에 의해 다른 메모리 밀도들 및 교번적인 인터페이스 실시들과도 동작할 수 있다.
상기 예시적인 다수 뱅크 동시 동작 가능 플래시 메모리(20)의 전형적인 응용에 있어서, 이용가능한 데이터 저장 공간은 한 뱅크 내에 데이터 및 부트 코드(boot code)를, 다른 뱅크 내에 제어 코드를 저장하도록 구성될 수 있다. 한 뱅크, 예를 들어 뱅크2(204)에 데이터 섹터들을 프로그램/소거할 것을 명령하는 명령 시퀀스들을 포함할 수 있는 제어 코드는 다른 뱅크, 예를 들어 뱅크0(202) 내에실행가능한 코드로서 존재할 수 있다. 뱅크2(204)가 프로그램/소거되는 동안, 시스템은 다른 시스템 동작들을 처리하기 위하여 뱅크0(202) 또는 다른 뱅크로부터의 코드를 계속해서 실행시킬 수 있다. 유사하게, 시스템의 실시에 의존하여, CPU는 또한 다른 뱅크들중 어느 뱅크가 프로그램/소거되는 동안 제 1 뱅크로부터의 코드를 실행시킬 수 있다. 바람직하게는, 어떠한 뱅크 스위칭 대기시간도 없으며, 판독을 수행하기 위하여 프로그램/소거 동작을 중지시킬 필요도 없다. 이는 CPU의 판독/기록 순환 시간을 최소화하고, 데이터 처리량을 최대화하며, 부가적인 하드웨어를 필요로 하지 않음으로써 전체적인 시스템 비용을 감소시킨다.
본원에서 이용되는, 로우, 표명되지 않은, 액티브하지 않은 및 비액티브한과 같은 신호 용어 및 구들은 대체로 디지털 신호의 논리적인 낮은 값들을 말하는 것으로서, 일반적으로 이진 제로(0)로 표현된다.
본원에서 이용되는, 하이, 표명된 및 액티브한과 같은 신호 용어 및 구들은 대체로 디지털 신호의 논리적인 높은 값들을 말하는 것으로서, 일반적으로 이진 일(1)로 표현된다.
본원에서 이용되는, 기록이라는 용어는 달리 언급하지 않는 한, 프로그램 및 소거 동작들을 포함한다.
본원에서 이용되는, "B에 결합된 A"란 구는 A가 B에 바로 연결되거나, 또는 A가 하나 이상의 중간 구성요소들을 통하여 B에 연결됨을 의미한다.
본원에서 이용되는, 사용자라는 용어는 프로세서 또는 다른 구성요소 또는 메모리를 액세스하고자 하는 객체를 말한다.
본원에서 이용되는 래치라는 용어는 임시 데이터 저장 소자를 말한다. 이러한 임시 데이터 저장 소자는 예를 들어 (본원에서 도시되어 설명된) 한 쌍의 인버터들로서, 또는 D-타입 플립 플롭과 같은 플립 플롭으로서 실시될 수 있다.
본 발명은 다수 뱅크의 동시 동작이 가능한, 좀 더 유연하고 효율적으로 설계된 플래시 메모리를 제공한다. 본원에서 설명된 실시예들은 어드레싱, 어드레스 선택, 동작 제어 신호들 및 로직, 및 각 뱅크에 국부적인 액세스 회로를 제공한다. 메모리의 코어 셀들의 각 뱅크에 국부적인 개별화된 구조는 듀얼 뱅크 또는 두 개의 뱅크들로부터 N개의 뱅크들까지 동시 동작 구조가 실질적으로 확장되는 것을 용이하게 한다.
본 발명은 동시 동작이 가능한, 즉 판독 및 기록의 동시 동작이 가능한 확장가능하고 유연한 다중 뱅크 구조를 제공한다.
상기의 설명으로부터, 바람직한 실시예들은 어드레스 버퍼링 및 디코딩 구조를 포함하는 다수 뱅크(또는 N개의 뱅크들) 동시 동작 플래시 메모리를 제공한다는 것을 알 수 있다. N개의 뱅크들중 한 뱅크에서 판독 동작이 지속되는 동안, 기록 동작은 단지 나머지 N-1개의 뱅크들중 어떠한 뱅크에서만 수행될 수 있다. N개의 뱅크들중 한 뱅크에서 기록 동작이 지속되는 동안, 판독 동작은 나머지 N-1개의 뱅크들중 어떠한 뱅크에서만 수행될 수 있다. 어드레스 버퍼링 및 디코딩 구조는 제어 논리 회로와, N개의 각 뱅크들에 위치하는 어드레스 선택 회로와, 그리고 어드레스 버퍼 회로를 포함한다. 제어 논리 회로는 판독 동작을 위하여 N개의 뱅크중 한 뱅크를 선택하기 위한 N개의 판독 선택 신호들, 및 기록 동작을 위하여 N개의뱅크들중 다른 뱅크를 선택하기 위한 N개의 기록 선택 신호들을 발생시키는 데에 이용된다. 각 어드레스 선택 회로는 제어 논리 회로로부터 N개의 각 판독 선택 신호들 및 N개의 각 기록 선택 신호들을 수신하도록 구성된다. 어드레스 버퍼 회로는 코어 메모리 셀들을 액세스하기 위하여 기록 어드레스 및 판독 어드레스를 동시에 제공하는 데에 이용된다. 기록 및 판독 어드레스들의 각각의 제 1 부분들은 각각의 N개의 판독 선택 신호들 및 N개의 기록 선택 신호들을 발생시키기 위하여 제어 논리 회로에 제공된다. 기록 및 판독 어드레스의 각각의 제 2 부분들은 각 어드레스 선택 회로에 제공된다.
상기 실시예들의 한 장점은 듀얼 포트 어드레스 버퍼링이 이용된다는 것이다. 판독 어드레스 비트들은 기록 어드레스 비트들과 동시에 버퍼로부터 출력된다. 다른 장점은 판독 및 기록 동작 선택 신호들이 제공된다는 것인데, 이들은 각각 N개의 뱅크들에 대응하며, 그리고 기록 또는 판독 동작을 위하여 뱅크들을 선택하거나 또는 선택하지 않는 기능을 한다. 또 다른 장점은 듀얼 뱅크에서 다수 뱅크 또는 N개의 뱅크 동시 동작 플래시 메모리까지의 확장을 용이하게 하기 위하여, 바람직하게는 센스 증폭기 인터페이싱 회로들을 포함하는 회로가 각 뱅크에 국부적으로 제공된다는 것이다.
본 발명의 특정 실시예들이 도시되고 설명되었지만, 변경들이 이루어질 수 있다. 예를 들어, 개별적인 트랜지스터들의 의미, p-채널 및 n-채널은 적절한 응용들에서 반전될 수 있다. 주목할 사항으로서, 도시된 회로들을 구성하는 트랜지스터들에 대한 (마이크로미터 또는 미크론 단위로 측정되는) 채널 폭 대 길이의 비를규정하는 적절한 트랜지스터의 크기들은 도면들에서 생략되었다. 회로의 실시를 위하여 이용되는 특정한 집적 회로 제조 공정의 설계 요건들, 성능들 및 제한들 뿐 아니라 특정 실시예의 성능 요건들에 의존하여 적절한 비가 선택될 수 있다는 것을 유념하자. 또한, 본 발명에서 설명된 발명적인 개념들은 메모리 디바이스들이 아닌 회로들에 적용될 수 있다.
따라서, 상기의 상세한 설명은 제한적인 것이 아닌 예시적인 것으로서 간주되어야 하며, 그리고 본 발명의 정신 및 범위를 규정하는 하기의 청구항들은 모든 등가물들을 포함한다. 따라서, 첨부된 청구항들은 본 발명의 진실한 정신 및 범위 내에 있는 모든 변경들 및 수정들을 포함한다.

Claims (10)

  1. 메모리 내의 코어 메모리 셀들의 N개의 뱅크들의 동시 판독 및 기록을 용이하게 하는 것으로서, 여기서 상기 N개의 뱅크들중 한 뱅크에서의 판독 동작이 지속되는 동안 기록 동작은 나머지 N-1개의 뱅크들중 어느 하나의 뱅크 상에서만 수행될 수 있고, 그리고 상기 N개의 뱅크들중 한 뱅크에서 기록 동작이 지속되는 동안 판독 동작은 나머지 N-1개의 뱅크들중 어느 하나의 뱅크 상에서만 수행될 수 있는 어드레스 버퍼링 및 디코딩 구조로서,
    판독 동작을 위하여 상기 N개의 뱅크들중 한 뱅크를 선택하기 위한 N개의 판독 선택 신호들을 발생시키고, 기록 동작을 위하여 상기 N개의 뱅크들중 다른 뱅크를 선택하기 위한 N개의 기록 선택 신호들을 발생시키는 제어 논리 회로와;
    상기 N개의 각 뱅크에 위치하며, 상기 제어 논리 회로로부터 상기 N개의 판독 선택 신호들의 각 신호 및 상기 N개의 기록 선택 신호들의 각 신호를 수신하도록 구성된 어드레스 선택 회로와; 그리고
    상기 코어 메모리 셀들을 액세스하기 위하여 기록 어드레스 및 판독 어드레스를 동시에 제공하는 어드레스 버퍼 회로를 포함하며, 상기 기록 및 판독 어드레스들의 각각의 제 1 부분들은 각각의 N개의 판독 선택 신호들 및 N개의 기록 선택 신호들을 발생시키기 위하여 상기 제어 논리 회로에 제공되고, 그리고 상기 판독 및 기록 어드레스들의 각각의 제 2 부분들은 상기 각 어드레스 선택 회로에 제공되는 것을 특징으로 하는 어드레스 버퍼링 및 디코딩 구조.
  2. 제 1 항에 있어서,
    상기 N개의 각 뱅크들에 위치되는 기록 동작 제어 회로를 더 포함하며, 상기 각 기록 동작 제어 회로는 상기 N개의 기록 선택 신호들의 각 신호에 응답하는 것을 특징으로 하는 어드레스 버퍼링 및 디코딩 구조.
  3. 제 2 항에 있어서,
    상기 기록 동작 제어 회로는 프로그램 동작을 수행하는 것을 특징으로 하는 어드레스 버퍼링 및 디코딩 구조.
  4. 제 2 항에 있어서,
    상기 기록 동작 제어 회로는 소거 동작을 수행하는 것을 특징으로 하는 어드레스 버퍼링 및 디코딩 구조.
  5. 제 2 항에 있어서,
    상기 기록 동작 제어 회로는 검증 동작을 수행하는 것을 특징으로 하는 어드레스 버퍼링 및 디코딩 구조.
  6. 제 1 항에 있어서,
    상기 N개의 각 뱅크들에 위치되는 판독 데이터 버스를 더 포함하며, 상기 각판독 데이터 버스는 상기 N개의 판독 선택 신호들의 각 신호에 응답하여 센스 증폭기에 연결되는 것을 특징으로 하는 어드레스 버퍼링 및 디코딩 구조.
  7. 제 1 항에 있어서,
    상기 N개의 각 뱅크에 위치되는 판독 데이터 버스를 더 포함하며, 상기 N개의 판독 선택 신호들의 각 신호가 상기 판독 데이터 버스가 위치되는 뱅크 내로의 판독을 나타낼 때, 어느 하나의 판독 데이터 버스가 상기 센스 증폭기에 스위치가능하게 연결되는 것을 특징으로 하는 어드레스 버퍼링 및 디코딩 구조.
  8. 제 1 항에 있어서,
    상기 N개의 각 뱅크들에 위치되는 기록 데이터 버스를 더 포함하며, 상기 각 기록 데이터 버스는 상기 N개의 기록 선택 신호들의 각 신호에 응답하여 상기 센스 증폭기에 연결되는 것을 특징으로 하는 어드레스 버퍼링 및 디코딩 구조.
  9. N번째 뱅크에서 판독 동작이 지속되는 동안 기록 동작은 나머지 N-1개의 뱅크들중 어느 한 뱅크에서만 수행될 수 있으며, 그리고 상기 N번째 뱅크에서 기록 동작이 지속되는 동안 판독 동작은 나머지 N-1개의 뱅크들중 어느 한 뱅크에서만 수행될 수 있는 N개의 뱅크로 된 동시 동작 플래시 메모리로서,
    N개의 판독 선택 신호들 및 N개의 기록 선택 기록들을 발생시키는 제어 논리 회로와;
    어드레스 버퍼 회로와; 그리고
    N개의 국부화된 뱅크 회로들을 포함하며;
    상기 N개의 국부화된 뱅크 회로들중 회로들(1 내지 N-1)은 코어 메모리 셀들의 N-1개의 각 뱅크들을 포함하고, N번째 회로는:
    상기 코어 메모리 셀들의 N번째 뱅크와;
    N번째 판독 선택 신호 및 N번째 기록 선택 신호에 응답하는 어드레스 선택 회로와;
    상기 N번째 기록 선택 신호에 응답하는 기록 동작 제어 회로와;
    상기 N번째 기록 선택 신호에 응답하는 기록 데이터 버스와; 그리고
    상기 N번째 판독 선택 신호에 응답하는 판독 데이터 버스를 포함하는 것을 특징으로 하는 동시 동작 플래시 메모리.
  10. 메모리에서, 다수의 뱅크 플래시 메모리 내의 데이터를 동시에 기록하고 판독하는 방법으로서,
    기록 어드레스의 제 1 부분 및 판독 어드레스의 제 1 부분을 코어 메모리 셀들의 N개의 뱅크들에 대응하는 N개의 어드레스 선택 회로들에 제공하는 단계와;
    기록 동작을 위한 하나의 뱅크를 규정하는 상기 기록 어드레스의 제 2 부분을 제어 논리 회로에 제공하는 단계와;
    판독 동작을 위한 하나의 뱅크를 규정하는 상기 판독 어드레스의 제 2 부분을 상기 제어 논리 회로에 제공하는 단계와;
    상기 제어 논리 회로로부터의 N개의 기록 선택 신호들중 하나를 기록 동작을 위하여 상기 N개의 각 뱅크들에 제공하는 단계와;
    판독 동작을 위해 상기 N개의 뱅크들중 다른 뱅크를 선택하기 위하여 상기 제어 논리 회로로부터의 N개의 판독 선택 신호들중 하나를 제공하는 단계와;
    상기 N개의 각 기록 선택 신호들 및 상기 N개의 각 판독 선택 신호들을 이용하여 상기 기록 및 판독 어드레스들의 제 1 부분들을 상기 N개의 뱅크들에 게이팅하는 단계와; 그리고
    상기 N개의 각 기록 선택 회로들 및 상기 N개의 각 판독 선택 회로들을 이용하여, 상기 기록 및 판독 어드레스들의 제 1 부분들에 의해 상기 N개의 뱅크들 내의 기록 및 판독 어드레스 위치들에서 액세스되는 데이터를 데이터 출력 및 검증 회로에 게이팅하는 단계를 포함하는 것을 특징으로 하는 방법.
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