JP3590246B2 - 半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は半導体記憶装置及びシステムに関し、例えば、シンクロナスDRAM(ダイナミック型ランダムアクセスメモリ)及びこれを含む画像システムならびにその利便性の向上に利用して特に有効な技術に関する。
【0002】
【従来の技術】
直交して配置されるワード線及びビット線を含むメモリアレイを具備し、所定のクロック信号に従って同期動作するいわゆるシンクロナスDRAMがあり、このようなシンクロナスDRAMを含む画像システムがある。
【0003】
【発明が解決しようとする課題】
画像システムを構成するシンクロナスDRAMは、メモリアレイのビット線に対応して設けられる所定数の単位増幅回路を含むセンスアンプを備え、メモリアレイの選択ワード線に結合された所定数のメモリセルから出力される読み出し信号は、センスアンプの対応する単位増幅回路によりそれぞれ増幅され、あるいは書き換えられる。このため、シンクロナスDRAMは、選択ワード線に結合された所定数のメモリセルに対して保持データを連続して読み出し、あるいは書き換えるいわゆるカラムアドレス(Yアドレス)方向の連続アクセス機能を持つことが多い。しかし、ワード線選択動作を含むロウアドレス方向のアクセスは、比較的長い時間を必要とするため、シンクロナスDRAMにロウアドレス(Xアドレス)方向の連続アクセス機能を持たせることは困難とされる。
【0004】
一方、シンクロナスDRAM等を含む画像システムでは、その画像処理を効率化する上で、画像の反転機能や回転機能ならびに各方向への直線描写機能等が有効となる。ところが、これらの機能を実現するためには、画像メモリとなるシンクロナスDRAM等にロウアドレス方向の連続アクセス機能を持たせることが必要となるが、前述のように、従来のシンクロナスDRAM等にこの機能を持たせることは困難とされ、画像システムの中央処理装置により画像処理のための演算処理を行う必要がある。この結果、シンクロナスDRAM及びこれを含む画像システムの利便性が低下し、その画像処理の効率化が妨げられている。
【0005】
この発明の目的は、新しい機能を有するシンクロナスDRAM等を実現することにある。この発明の他の目的は、シンクロナスDRAM等ならびにこれを含む画像システム等の利便性を高め、その画像処理を効率化することにある。
【0006】
この発明の前記ならびにその他の目的と新規な特徴は、この明細書の記述及び添付図面から明らかになるであろう。
【0007】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば次の通りである。すなわち、画像システム等のシンクロナスDRAM等を、直交して配置される複数のワード線及びビット線を含むメモリアレイと、上記メモリアレイに対応して設けられそのワード線を択一的に選択状態とするロウアドレスデコーダとをそれぞれ含み、ロウアドレスが順次連続して割り当てられる複数のバンクを基本に構成するとともに、これらのバンクの個数pを、バンクのアクセスタイムTbac及びクロック信号の周期Tcyに対して、
p≧Tbac/Tcy
なる値に設定する。また、これらのバンクに共通にロウアドレスカウンタ及びカラムアドレスカウンタと、ロウアドレスカウンタの下位所定ビットの出力信号を受けこれらの出力信号に対応するバンクを選択的に指定するバンク選択回路とを設けるとともに、ロウアドレスカウンタ及びカラムアドレスカウンタに、クロック信号に従って正順又は逆順の歩進動作を行うクロックインクリメントモード及びクロックデクリメントモードと、カラムアドレスカウンタ又はロウアドレスカウンタのオーバーフロー信号に従って正順又は逆順の歩進動作を行うスキャンインクリメントモード及びスキャンデクリメントモードとを持たせる。
【0008】
上記した手段によれば、画像システム等のシンクロナスDRAM等に、ロウアドレス方向の連続アクセス機能を持たせることができるとともに、そのロウアドレスカウンタ及びカラムアドレスカウンタを選択的に組み合わせてクロックインクリメントモード,クロックデクリメントモード,スキャンインクリメントモードあるいはスキャンデクリメントモードとすることで、複雑な演算処理を必要とすることなく、画像反転機能,画像回転機能ならびに直線描写機能等を容易に実現できる。この結果、シンクロナスDRAM等ならびにこれを含む画像システム等の利便性を高め、その画像処理を効率化することができる。
【0009】
【発明の実施の形態】
図1には、この発明が適用されたシンクロナスDRAMの一実施例のブロック図が示されている。また、図2には、図1のシンクロナスDRAMに含まれるメモリアレイ及び周辺回路の一実施例のブロック図が示されている。これらの図をもとに、まずこの実施例のシンクロナスDRAMの構成及び動作の概要について説明する。なお、この実施例のシンクロナスDRAMは、他の同様な複数のシンクロナスDRAMとともに、所定の画像システムのフレームメモリを構成する。図1の各ブロックを構成する回路素子は、公知のMOSFET(金属酸化物半導体型電界効果トランジスタ。この明細書では、MOSFETをして絶縁ゲート型電界効果トランジスタの総称とする)集積回路の製造技術により、単結晶シリコンのような1個の半導体基板上に形成される。また、図2は、図1のシンクロナスDRAMのバンクBNK0〜BNK3のブロック構成をやや具体的に示すものであるため、図1の説明に際して随時参照されたい。
【0010】
図1において、この実施例のシンクロナスDRAMは、特に制限されないが、4個のバンクBNK0〜BNK3を備え、これらのバンクのそれぞれは、図2に示されるように、そのレイアウト面積の大半を占めて配置されるメモリアレイMARYと、直接周辺回路となるロウアドレスデコーダRD,ロウアドレスレジスタRR,センスアンプSA,カラムアドレスデコーダCD,カラムアドレスレジスタCRならびにライトアンプWA及びメインアンプMAとを備える。なお、バンクBNK0〜BNK3は、そのワード線選択動作を含むアクセスタイムとして比較的長いTbacを必要とし、その個数pは、後述するクロック信号CLKの周期をTcyとするとき、
p≧Tbac/Tcy
なる条件を満たすべく設定される。本実施例の場合、各バンクのアクセスタイムTbacはクロック信号CLKの周期Tcyの約4倍とされるため、バンクの設置数pは上記のように4とされる。
【0011】
バンクBNK0〜BNK3を構成するメモリアレイMARYは、図の垂直方向に平行して配置される実質(m+1)/4本のワード線と、図の水平方向に平行して配置される実質8×(n+1)組の相補ビット線とをそれぞれ含む。各メモリアレイMARYを構成するワード線及び相補ビット線の交点には、情報蓄積キャパシタ及びアドレス選択MOSFETからなる実質2×(m+1)×(n+1)個のダイナミック型メモリセルがそれぞれ格子状に配置される。
【0012】
この実施例において、バンクBNK0〜BNK3には、順次連続してロウアドレスが割り当てられるとともに、共通のカラムアドレスが割り当てられる。このため、シンクロナスDRAMは、ワード線つまりロウアドレス方向に実質m+1のロウアドレスRA0〜RAmを有し、ビット線つまりカラムアドレス方向に実質n+1のカラムアドレスCA0〜CAnを有するものとされる。言うまでもなく、バンクBNK0には、ロウアドレスとしてRA0,RA4,RA8ないしRAm−3が割り当てられ、バンクBNK1には、RA1,RA5,RA9ないしRAm−2が割り当てられる。また、バンクBNK2には、ロウアドレスとしてRA2,RA6,RA10ないしRAm−1が割り当てられ、バンクBNK3には、RA3,RA7,RA11ないしRAmが割り当てられる。
【0013】
特に制限されないが、バンクBNK0〜BNK3は、下位2ビットのXアドレス信号AX0〜AX1つまり内部アドレス信号X0〜X1に従って択一的に指定される。また、各バンク内のロウアドレスは、下位2ビットを除くi−1ビットのXアドレス信号AX2〜AXiつまり内部アドレス信号X2〜Xiにより指定され、各バンク内のカラムアドレスは、i+1ビットのYアドレス信号AY0〜AYiつまり内部アドレス信号Y0〜Yiに従って択一的に指定される。
【0014】
バンクBNK0〜BNK3のメモリアレイMARYを構成するワード線は、その下方において対応するロウアドレスデコーダRDに結合され、択一的に選択状態とされる。各バンクのロウアドレスデコーダRDには、ロウアドレスカウンタRCから対応するロウアドレスレジスタRRを介してi−1ビットの内部アドレス信号X2〜Xiが供給され、タイミング発生回路TGから内部制御信号RGが供給される。また、各バンクのロウアドレスレジスタRRには、バンク選択回路BSから対応するバンク選択信号LRR0〜LRR3がそれぞれ供給される。ロウアドレスカウンタRCには、アドレスバッファABからi+1ビットのXアドレス信号AX0〜AXiが供給されるとともに、タイミング発生回路TGから2ビットのモード制御信号MSR0〜MSR1と内部制御信号RL及びCRが供給され、さらに後述するカラムアドレスカウンタCCからそのオーバーフロー信号FCが供給される。アドレスバッファABには、外部のアクセス装置からアドレス入力端子A0〜Aiを介してi+1ビットのアドレス信号A0〜Aiが供給される。これらのアドレス信号は、その実質的な機能がシンクロナスDRAMのコマンドに応じて選択的に変化し、モード設定信号MC0〜MCi,Xアドレス信号AX0〜AXiあるいはYアドレス信号AY0〜AYiとなる。
【0015】
アドレスバッファABは、アドレス入力端子A0〜Aiを介してアドレス信号A0〜Aiとして入力されるモード設定信号MC0〜MCi,Xアドレス信号AX0〜AXiあるいはYアドレス信号AY0〜AYiを取り込み、モードレジスタMR,ロウアドレスカウンタRCあるいはカラムアドレスカウンタCCに伝達する。また、モードレジスタMRは、アドレスバッファABから伝達されるモード設定信号MC0〜MCiを図示されない内部制御信号MLに従って取り込み、保持するとともに、タイミング発生回路TGに伝達する。これらのモード設定信号は、タイミング発生回路TGのシーケンス制御に供される。
【0016】
一方、ロウアドレスカウンタRCは、アドレスバッファABから伝達されるXアドレス信号AX0〜AXiを内部制御信号RLに従って取り込み、保持するとともに、これらのXアドレス信号をその計数初期値として、内部制御信号CR又はカラムアドレスカウンタCCのオーバーフロー信号FCに従った歩進動作を行う。この実施例において、ロウアドレスカウンタRCは、4種のカウンタモードすなわち内部制御信号CRつまりはクロック信号CLKに従って正順又は逆順の歩進動作を行うクロックインクリメントモード及びクロックデクリメントモードと、カラムアドレスカウンタCCのオーバーフロー信号FCに従って正順又は逆順の歩進動作を行うスキャンインクリメントモード及びスキャンデクリメントモードとを有し、これらのカウンタモードは、モード制御信号MSR0〜MSR1に従って択一的に指定される。ロウアドレスカウンタRCの上位i−1ビットの出力信号つまり内部アドレス信号X2〜Xiは、バンクBNK0〜BNK3のロウアドレスレジスタRRを介して対応するロウアドレスデコーダRDに供給される。また、その下位2ビットの出力信号つまり内部アドレス信号X0〜X1は、バンク選択回路BSに供給され、そのオーバーフロー信号FRは、タイミング発生回路TG及びカラムアドレスカウンタCCに供給される。なお、ロウアドレスカウンタRCのカウンタモードについては、後で詳細に説明する。
【0017】
バンク選択回路BSには、上記内部アドレス信号X0〜X1に加えて、タイミング発生回路TGからモード制御信号MSR0〜MSR1,MSC0〜MSC1ならびに内部制御信号BL及びCRが供給され、カラムアドレスカウンタCCからそのオーバーフロー信号FCが供給される。バンク選択回路BSは、ロウアドレスカウンタRCから供給される下位2ビットの内部アドレス信号X0〜X1を内部制御信号BLに従って取り込み、保持するとともに、内部制御信号CR又はオーバーフロー信号FCに従った歩進動作を行う。そして、その2ビットの歩進出力をデコードして、対応するバンク選択信号LRR0〜LRR3,LCR0〜LCR3ならびにWMA0〜WMA3をそれぞれ所定のタイミングで択一的にハイレベルとする。このうち、バンク選択信号LRR0〜LRR3は、対応するバンクBNK0〜BNK3のロウアドレスレジスタRRにそれぞれ供給され、バンク選択信号LCR0〜LCR3は、そのカラムアドレスレジスタCRにそれぞれ供給される。バンク選択信号WMA0〜WMA3は、バンクBNK0〜BNK3のライトアンプWA及びメインアンプMAにそれぞれ供給される。
【0018】
バンクBNK0〜BNK3のロウアドレスレジスタRRは、ロウアドレスカウンタRCから供給される内部アドレス信号X2〜Xiを対応するバンク選択信号LRR0〜LRR3に従ってそれぞれ取り込み、保持するとともに、対応するロウアドレスデコーダRDにそれぞれ伝達する。また、各バンクのロウアドレスデコーダRDは、内部制御信号RGがハイレベルとされることで選択的に動作状態とされ、ロウアドレスカウンタRCから対応するロウアドレスレジスタRRを介して供給される内部アドレス信号X2〜Xiをデコードして、対応するメモリアレイMARYの指定されたワード線を択一的に選択レベルとする。
【0019】
次に、バンクBNK0〜BNK3のメモリアレイMARYを構成する相補ビット線は、その左方において対応するセンスアンプSAに結合される。各バンクのセンスアンプSAには、対応するカラムアドレスデコーダCDからn+1ビットのビット線選択信号YS0〜YSnがそれぞれ供給され、タイミング発生回路TGから内部制御信号PAが供給される。また、各バンクのカラムアドレスデコーダCDには、カラムアドレスカウンタCCから対応するカラムアドレスレジスタCRを介して内部アドレス信号Y0〜Yiが供給され、タイミング発生回路TGから内部制御信号CGが供給される。各バンクのカラムアドレスレジスタCRには、バンク選択回路BSから対応するバンク選択信号LCR0〜LCR3がそれぞれ供給される。また、カラムアドレスカウンタCCには、アドレスバッファABからYアドレス信号AY0〜AYiが供給されるとともに、タイミング発生回路TGからモード制御信号MSC0〜MSC1ならびに内部制御信号CL及びCCが供給され、ロウアドレスカウンタRCからそのオーバーフロー信号FRが供給される。カラムアドレスレジスタCRのオーバーフロー信号FCは、タイミング発生回路TG及びロウアドレスカウンタRCに供給される。
【0020】
カラムアドレスカウンタCCは、アドレスバッファABから伝達されるYアドレス信号AY0〜AYiを内部制御信号CLに従って取り込み、保持するとともに、これらのYアドレス信号をその計数初期値として、内部制御信号CC又はロウアドレスカウンタRCのオーバーフロー信号FRに従った歩進動作を行う。この実施例において、カラムアドレスカウンタCCは、ロウアドレスカウンタRCと同様な4種のカウンタモードつまりクロックインクリメントモード,クロックデクリメントモード,スキャンインクリメントモードならびにスキャンデクリメントモードを有し、これらのカウンタモードは、タイミング発生回路TGから供給されるモード制御信号MSC0〜MSC1に従って択一的に指定される。カラムアドレスカウンタCCの出力信号つまり内部アドレス信号Y0〜Yiは、バンクBNK0〜BNK3の各カラムアドレスレジスタCRを介して対応するカラムアドレスデコーダCDに供給される。カラムアドレスカウンタCCのカウンタモードとその具体的動作等については、後で詳細に説明する。
【0021】
バンクBNK0〜BNK3のカラムアドレスレジスタCRは、カラムアドレスカウンタCCから供給される内部アドレス信号Y0〜Yiを対応するバンク選択信号LCR0〜LCR3に従ってそれぞれ取り込み、保持するとともに、対応するカラムアドレスデコーダCDに伝達する。また、各バンクのカラムアドレスデコーダCDは、内部制御信号CGがハイレベルとされることで選択的に動作状態とされ、カラムアドレスカウンタCCから対応するカラムアドレスレジスタCRを介して供給される内部アドレス信号Y0〜Yiをデコードして、ビット線選択信号YS0〜YSnの対応するビットを択一的にハイレベルとする。
【0022】
バンクBNK0〜BNK3のセンスアンプSAは、対応するメモリアレイMARYの各相補ビット線に対応して設けられる実質8×(n+1)個の単位回路をそれぞれ含み、これらの単位回路のそれぞれは、一対のCMOS(相補型MOS)インバータが交差結合されてなる単位増幅回路と、Nチャンネル型の一対のスイッチMOSFETとを含む。このうち、各単位回路の単位増幅回路は、内部制御信号PAのハイレベルを受けて選択的にかつ一斉に動作状態とされ、対応するメモリアレイMARYの選択ワード線に結合される実質8×(n+1)個のメモリセルから対応する相補ビット線を介して出力される微小読み出し信号をそれぞれ増幅して、所定の2値読み出し信号とする。
【0023】
一方、各単位回路のスイッチMOSFETは、ビット線選択信号YS0〜YSnの対応するビットが択一的にハイレベルとされることで8組ずつ選択的にオン状態となり、メモリアレイMARYの対応する8組の相補ビット線と相補共通データ線CD0*〜CD7*(ここで、例えば非反転共通データ線CD0T及びCD0Bを、合わせて相補共通データ線CD0*のように*を付して表す。また、それが有効レベルとされるとき選択的にハイレベルとされるいわゆる非反転信号等についてはその名称の末尾にTを付して表し、それが有効レベルとされるとき選択的にロウレベルとされるいわゆる反転信号等についてはその名称の末尾にBを付して表す。以下同様)との間を選択的に接続状態とする。
【0024】
相補共通データ線CD0*〜CD7*は、対応するライトアンプWAの各単位ライトアンプの出力端子にそれぞれ結合されるとともに、対応するメインアンプMAの各単位メインアンプの入力端子にそれぞれ結合される。バンクBNK0〜BNK3のライトアンプWA及びメインアンプMAは、相補共通データ線CD0*〜CD7*に対応して設けられる8個の単位ライトアンプ及び単位メインアンプを含む。また、データ入出力回路IOは、データ入出力端子D0〜D7に対応して設けられる8個の入力バッファ及び出力バッファを含む。
【0025】
バンクBNK0〜BNK3のライトアンプWAの各単位ライトアンプの入力端子は、ライトデータバスWDB0〜WDB7を介してデータ入出力回路IOの対応する入力バッファの出力端子にそれぞれ結合され、メインアンプMAの各単位メインアンプの出力端子は、リードデータバスRDB0〜RDB7を介してデータ入出力回路IOの対応する出力バッファの入力端子にそれぞれ結合される。データ入出力回路IOの各入力バッファの入力端子ならびに各出力バッファの出力端子は、データ入出力端子D0〜D7にそれぞれ共通結合される。
【0026】
ライトアンプWAの各単位ライトアンプには、タイミング発生回路TGから内部制御信号WPが共通に供給され、メインアンプMAの各単位メインアンプには図示されない内部制御信号RPが共通に供給される。ライトアンプWAの各単位ライトアンプならびにメインアンプMAの各単位メインアンプには、さらにバンク選択回路BSから対応するバンク選択信号WMA0〜WMA3がそれぞれ共通に供給される。データ入出力回路IOの各出力バッファには、タイミング発生回路TGから図示されない内部制御信号OCが共通に供給される。
【0027】
データ入出力回路IOの各入力バッファは、シンクロナスDRAMが書き込みモードで選択状態とされるとき、外部のアクセス装置からデータ入出力端子D0〜D7を介して入力される8ビットの書き込みデータを取り込み、保持するとともに、ライトデータバスWDB0〜WDB7を介してバンクBNK0〜BNK3のライトアンプWAに伝達する。このとき、バンクBNK0〜BNK3のライトアンプWAの各単位ライトアンプは、内部制御信号WPがハイレベルとされかつ対応するバンク選択信号WMA0〜WMA3がハイレベルとされることで選択的に動作状態とされ、データ入出力回路IOの対応する入力バッファからライトデータバスWDB0〜WDB7を介して伝達される書き込みデータを所定の相補書き込み信号に変換した後、相補共通データ線CD0*〜CD7*を介してメモリアレイMARYの選択状態にある8個のメモリセルに書き込む。
【0028】
一方、バンクBNK0〜BNK3のメインアンプMAの単位メインアンプは、シンクロナスDRAMが読み出しモードで選択状態とされるとき、内部制御信号RPがハイレベルとされかつ対応するバンク選択信号WMA0〜WMA3がハイレベルとされることで選択的に動作状態とされ、対応するメモリアレイMARYの選択された8個のメモリセルから相補共通データ線CD0*〜CD7*を介して出力される読み出し信号をそれぞれ増幅した後、リードデータバスRDB0〜RDB7を介してデータ入出力回路IOの対応する出力バッファに伝達する。このとき、データ入出力回路IOの各出力バッファは、内部制御信号OCのハイレベルを受けて選択的に動作状態とされ、活性状態にあるバンクBNK0〜BNK3のメインアンプMAからリードデータバスRDB0〜RDB7を介して出力される読み出しデータをデータ入出力端子D0〜D7から出力する。
【0029】
タイミング発生回路TGは、外部のアクセス装置から起動制御信号として供給されるチップ選択信号CSB,ロウアドレスストローブ信号RASB,カラムアドレスストローブ信号CASB,ライトイネーブル信号WEB,入出力マスク信号DQMならびにクロック信号CLK及びクロックイネーブル信号CKEと、モードレジスタMRから供給されるモード設定信号MC0〜MCiと、ロウアドレスカウンタRC及びカラムアドレスカウンタCCから供給されるオーバーフロー信号FR及びFCとをもとに上記各種内部制御信号及びモード制御信号等を選択的に形成し、シンクロナスDRAMの各部に供給する。
【0030】
図3及び図4には、図1のシンクロナスDRAMに含まれるロウアドレスカウンタRC及びカラムアドレスカウンタCCの一実施例の動作条件図がそれぞれ示されている。これらの図をもとに、この実施例のシンクロナスDRAMに含まれるロウアドレスカウンタRC及びカラムアドレスカウンタCCのカウンタモードの種別と各カウンタモードの動作概要等について説明する。
【0031】
図3において、この実施例のシンクロナスDRAMに含まれるロウアドレスカウンタRC及びカラムアドレスカウンタCCは、前述のように、ともに4種類のカウンタモードつまりクロックインクリメントモード,クロックデクリメントモード,スキャンインクリメントモードならびにスキャンデクリメントモードを有し、これらのカウンタモードは、2ビットのモード制御信号MSR0〜MSR1あるいはMSC0〜MSC1に従って択一的に指定される。
【0032】
すなわち、まずロウアドレスカウンタRCは、モード制御信号MSR0及びMSR1がともに論理“0”つまりロウレベルとされることでスキャンインクリメントモードとされ、カラムアドレスカウンタCCのオーバーフロー信号FCの立ち下がりを受けてカウントアップ動作を行う。ロウアドレスカウンタRCの計数値つまりロウアドレスは、カウントアップ前のRAjからRAj+1に順次正順で変化し、最終アドレスRAmとなった時点でロウアドレスカウンタRCのオーバーフロー信号FRがハイレベルとされる。ロウアドレスカウンタRCの計数値は、カラムアドレスカウンタCCのオーバーフロー信号FCの次の立ち下がりを受けて先頭アドレスRA0に戻され、そのオーバーフロー信号FRもロウレベルに戻される。以後、ロウアドレスカウンタRCは、カラムアドレスカウンタCCのオーバーフロー信号FCに従ったカウントアップ動作を繰り返す。
【0033】
一方、ロウアドレスカウンタRCは、モード制御信号MSR0が論理“1”つまりハイレベルとされモード制御信号MSR1が論理“0”とされることでスキャンデクリメントモードとされ、カラムアドレスレジスタCRのオーバーフロー信号FCの立ち下がりを受けてカウントダウン動作を行う。ロウアドレスカウンタRCの計数値つまりロウアドレスは、カウントアップ前のRAjからRAj−1に逆順で変化し、先頭アドレスRA0となった時点でロウアドレスカウンタRCのオーバーフロー信号FRがハイレベルとされる。ロウアドレスカウンタRCの計数値は、カラムアドレスカウンタCCのオーバーフロー信号FCの次の立ち下がりを受けて最終アドレスRAmに戻され、オーバーフロー信号FRがロウレベルに戻される。以後、ロウアドレスカウンタRCはカラムアドレスカウンタCCのオーバーフロー信号FCに従ったカウントダウン動作を繰り返す。
【0034】
さらに、ロウアドレスカウンタRCは、モード制御信号MSR0が論理“0”とされモード制御信号MSR1が論理“1”とされることでクロックインクリメントモードとされ、内部制御信号CRつまりクロック信号CLKに従って上記スキャンインクリメントモードと同様なカウントアップ動作を行う。また、ロウアドレスカウンタRCは、モード制御信号MSR0及びMSR1がともに論理“1”とされることでクロックデクリメントモードとされ、内部制御信号CRに従ってスキャンデクリメントモードと同様なカウントダウン動作を行う。
【0035】
なお、シンクロナスDRAMを構成するバンクBNK0〜BNK3は、特に制限されないが、クロック信号CLKの周期Tcyの約4倍に相当するアクセスタイムTbacを必要とする。このため、ロウアドレスカウンタRCがクロックインクリメントモード又はクロックデクリメントモードとされ、バンクBNK0〜BNK3がロウアドレスカウンタRCの計数値に従って順次活性状態とされるとき、各バンクは一つのロウアドレスに関して少なくとも4サイクル分に相当する期間だけ活性状態とされ、その最後のサイクルつまり4サイクル目のサイクルで記憶データの実質的な書き込み又は読み出し動作が可能となる。
【0036】
次に、カラムアドレスカウンタCCは、モード制御信号MSC0及びMSC1がともに論理“0”とされることでクロックインクリメントモードとされ、内部制御信号CCつまりクロック信号CLKの立ち上がりを受けてカウントアップ動作を行う。カラムアドレスカウンタCCの計数値つまりカラムアドレスは、カウントアップ前のCAkからCAk+1に順次正順で変化し、最終アドレスCAnとなった時点でカラムアドレスカウンタCCのオーバーフロー信号FCがハイレベルとされる。カラムアドレスカウンタCCの計数値は、内部制御信号CCの次の立ち上がりを受けて先頭アドレスCA0に戻され、オーバーフロー信号FCもロウレベルに戻される。以後、カラムアドレスカウンタCCは内部制御信号CCに従ったカウントアップ動作を繰り返す。
【0037】
一方、カラムアドレスカウンタCCは、モード制御信号MSC0が論理“1”とされモード制御信号MSC1が論理“0”とされることでクロックデクリメントモードとされ、内部制御信号CCの立ち上がりを受けてカウントダウン動作を行う。カラムアドレスカウンタCCの計数値つまりカラムアドレスは、カウントアップ前のCAkからCAk−1に逆順で変化し、先頭アドレスCA0となった時点でカラムアドレスカウンタCCのオーバーフロー信号FCがハイレベルとされる。カラムアドレスカウンタCCの計数値は、内部制御信号CCの次の立ち上がりを受けて最終アドレスCAnに戻され、そのオーバーフロー信号FCもロウレベルに戻される。以後、カラムアドレスカウンタCCは、内部制御信号CCに従ったカウントダウン動作を繰り返す。
【0038】
さらに、カラムアドレスカウンタCCは、モード制御信号MSC0が論理“0”とされモード制御信号MSC1が論理“1”とされることでスキャンインクリメントモードとされ、ロウアドレスカウンタRCのオーバーフロー信号FRに従って上記クロックインクリメントモードと同様なカウントアップ動作を行う。また、カラムアドレスカウンタCCは、モード制御信号MSC0及びMSC1がともに論理“1”とされることでスキャンデクリメントモードとされ、ロウアドレスカウンタRCのオーバーフロー信号FRに従ってクロックデクリメントモードと同様なカウントダウン動作を行う。
【0039】
なお、シンクロナスDRAMのモードレジスタMRに対する設定が行われない初期の状態において、モード制御信号MSR0〜MSR1ならびにMSC0〜MSC1はすべて論理“0”とされる。このとき、ロウアドレスカウンタRCは、前述のように、スキャンインクリメントモードとされ、カラムアドレスカウンタCCはクロックインクリメントモードとされる。この結果、シンクロナスDRAMは通常のシリアルアクセスモードとされ、カラムアドレスカウンタCCのオーバーフロー信号FCに従ってロウアドレスカウンタRCをカウントアップしながらカラムアドレス方向の連続読み出し又は書き込み動作を行う。
【0040】
図5には、図1のシンクロナスDRAMに含まれるロウアドレスカウンタ及びカラムアドレスカウンタのカウンタモードの組み合わせと画像処理との関係を説明するための一実施例の動作条件図が示されている。また、図6には、図1のシンクロナスDRAMの通常動作時のアドレス進行を説明するための一実施例のタイミング図が示され、図7,図8ならびに図9には、その画像左右反転時,画像左90°回転時ならびに右下方向直線描写時のアドレス進行を説明するための一実施例のタイミング図がそれぞれ示されている。さらに、図10には、図1のシンクロナスDRAMの格納画像つまり通常読み出し画像を説明するための一実施例の画像イメージ図が示され、図11,図12ならびに図13には、その反転画像,回転画像ならびに直線描写画像を説明するための一実施例の画像イメージ図がそれぞれ示されている。これらの図をもとに、この実施例のシンクロナスDRAMの機能を利用した画像処理の概要とその特徴について説明する。
【0041】
なお、図5の第1項ないし第6項の組み合わせは、リードつまり読み出し動作とライトつまり書き込み動作の両方で使用されるが、動作説明に関する以下の記述では、特に言明しない限り読み出し動作の場合を例に説明する。また、以下の画像イメージ図において、画像の各点はシンクロナスDRAMの各アドレスに入力又は出力される8ビットのデータに対応する。各画像イメージ図におけるロウアドレス及びカラムアドレスの実数ならびに方向は、必ずしもバンクBNK0〜BNK3のメモリアレイMARYの物理的な配置とは対応しない。
【0042】
図5において、シンクロナスDRAMのロウアドレスカウンタRC及びカラムアドレスカウンタCCは、前述のように、モード制御信号MSR0〜MSR1ならびにMSC0〜MSC1が所定の組み合わせで論理“0”又は論理“1”とされることで選択的にクロックインクリメントモード,クロックデクリメントモード,スキャンインクリメントモードあるいはスキャンデクリメントモードとされる。すなわち、まず、モード制御信号MSR0〜MSR1ならびにMSC0〜MSC1が全ビット論理“0”とされるとき、ロウアドレスカウンタRC及びカラムアドレスカウンタCCは、図5の第1項に示されるように、それぞれスキャンインクリメントモード及びクロックインクリメントモードとされ、シンクロナスDRAMは通常動作つまり通常のシリアルアクセス動作を行う。
【0043】
このとき、カラムアドレスカウンタCCは、図6に示されるように、例えば先頭カラムアドレスCA0を計数初期値として、内部制御信号CCに従ったカウントアップ動作を行い、ロウアドレスカウンタRCは、例えば先頭ロウアドレスRA0を計数初期値として、カラムアドレスカウンタCCのオーバーフロー信号FCの立ち下がりを受けて、言い換えるならばカラムアドレスカウンタCCの計数値が最終カラムアドレスCAnから先頭カラムアドレスCA0に戻される時点でカウントアップ動作を行う。バンク選択回路BSでは、ロウアドレスカウンタRCが歩進開始し又は更新された直後のサイクルで、ロウアドレスカウンタRCの計数値に対応するバンク選択信号LRR0〜LRR3が順次択一的にハイレベルとされる。また、ロウアドレスカウンタRCの計数値に対応するバンク選択信号LCR0〜LCR3がクロックサイクルごとに順次択一的ハイレベルとされ、ロウアドレスカウンタRCの計数値に対応するバンク選択信号WMA0〜WMA3が4サイクル遅れてサイクルごとに順次ハイレベルとされる。
【0044】
これにより、ロウアドレスカウンタRCの最初の計数値つまりロウアドレスRA0の上位i−1ビットすなわち内部アドレス信号X2〜Xiが、バンクBNK0のロウアドレスレジスタRRに取り込まれ、次の計数値つまりロウアドレスRA1の上位i−1ビットは、バンクBNK1のロウアドレスレジスタRRに取り込まれる。また、カラムアドレスカウンタCCの計数値つまりカラムアドレスCA0〜CAnは、まずn+1サイクルだけバンクBNK0のカラムアドレスレジスタCRに順次取り込まれた後、ロウアドレスの切り換えにともなってバンクBNK1〜BNK3のカラムアドレスレジスタCRに順次取り込まれる。
【0045】
バンクBNK0のメモリアレイMARYでは、まずロウアドレスRA0に対応する1本のワード線が所定の時間をおいて所定の選択レベルとされ、これに結合された8×(n+1)個のメモリセルの保持データに対応する微小読み出し信号が対応する相補ビット線に出力される。これらの微小読み出し信号は、センスアンプSAの対応する単位増幅回路によってそれぞれ増幅され、所定の時間つまり例えば3サイクル分に相当する時間が経過した時点で、ハイレベル又はロウレベルの2値読み出し信号となる。これらの読み出しデータは、バンク選択信号WMA0のハイレベルを受けてデータ入出力回路IOに伝達され、データ入出力端子D0〜D7を介して外部のアクセス装置に出力される。以後、データ入出力端子D0〜D7には、カラムアドレスCA0〜CAnに対応する読み出しデータが順次8ビットずつシリアルに出力され、n+1サイクルをもって選択ワード線に結合される8×(n+1)個のメモリセルの読み出し動作が終了する。
【0046】
なお、シンクロナスDRAMを構成するバンクBNK0〜BNK3は、前述のように、クロック信号CLKの周期Tcyの約4倍に相当するアクセスタイムTbacを必要とする。このため、指定されたアドレスの8個のメモリセルの読み出しデータをメインアンプMAからデータ入出力回路IOに伝達するバンク選択信号WMA0〜WMA3は、上記のように、ワード線の選択動作から4サイクル遅れで形成され、これによってタイミング整合が図られる。
【0047】
ロウアドレスRA0に関する読み出しデータの出力動作が終了し、ロウアドレスカウンタRCがカウントアップされると、その計数値つまりロウアドレスRA1はバンクBNK1のロウアドレスレジスタRRに取り込まれ、これを受けてバンクBNK1のメモリアレイMARYの対応するワード線が択一的に選択レベルとされる。この選択ワード線に結合される8×(n+1)個のメモリセルの読み出しデータは、ロウアドレスカウンタRCのカウントアップから4サイクル後のサイクルで、データ入出力端子D0〜D7に出力される。以後、カラムアドレスカウンタCCのオーバーフロー信号FCに従ってロウアドレスカウンタRCをカウントアップしながら、同様なシリアル出力動作が繰り返される。言うまでもなく、シンクロナスDRAMを含む画像システムでは、カウンタモードの組み合わせに関係なく、ディスプレイ装置の表示制御が通常形態すなわちカラムアドレスカウンタCCがクロックインクリメントモードとされロウアドレスカウンタRCがスキャンインクリメントモードとされるのと同じような形態で行われる。この結果、シンクロナスDRAMを含む画像システムのディスプレイ装置には、図10に示されるように、格納画像と同じ向きの画像が得られる。
【0048】
次に、図5の第2項に示されるように、モード制御信号MSR0及びMSR1がともに論理“1”とされることでロウアドレスカウンタRCがスキャンインクリメントモードとされ、モード制御信号MSC0及びMSC1がそれぞれ論理“1”及び“0”とされることでカラムアドレスカウンタCCがクロックデクリメントモードとされるとき、シンクロナスDRAMは、言わば画像左右反転モードとされ、ロウアドレス方向に正順のスキャン動作を繰り返しながらカラムアドレス方向に逆順のシリアルアクセス動作を行う。
【0049】
このとき、カラムアドレスカウンタCCは、図7に示されるように、例えば最終カラムアドレスCAnを計数初期値として内部制御信号CCに従ったカウントダウン動作を行い、ロウアドレスカウンタRCは、カラムアドレスカウンタCCのオーバーフロー信号FCの立ち下がりを受けて通常動作と同様なカウントアップ動作を行う。バンク選択回路BSでは、やはりロウアドレスカウンタRCが更新された直後のサイクルで、ロウアドレスカウンタRCの計数値に対応するバンク選択信号LRR0〜LRR3が選択的にハイレベルとされる。また、ロウアドレスカウンタRCの計数値に対応するバンク選択信号LCR0〜LCR3がクロックサイクルごとにハイレベルとされ、同様に対応するバンク選択信号WMA0〜WMA3が4サイクル遅れてサイクルごとにハイレベルとされる。
【0050】
これにより、ロウアドレスカウンタRCの最初の計数値つまりロウアドレスRA0が、バンクBNK0のロウアドレスレジスタRRに取り込まれ、次の計数値つまりロウアドレスRA1は、バンクBNK1のロウアドレスレジスタRRに取り込まれる。また、カラムアドレスカウンタCCの計数値つまりカラムアドレスCAn〜CA0は、まずn+1サイクルだけバンクBNK0のカラムアドレスレジスタCRに順次取り込まれた後、ロウアドレスの切り換えにともなってバンクBNK1〜BNK3のカラムアドレスレジスタCRに順次取り込まれる。
【0051】
バンクBNK0のメモリアレイMARYでは、まずロウアドレスRA0に対応する1本のワード線が所定の時間をおいて所定の選択レベルとされ、これに結合された8×(n+1)個のメモリセルの保持データに対応する微小読み出し信号が対応する相補ビット線に出力される。これらの微小読み出し信号は、センスアンプSAの対応する単位増幅回路によってそれぞれ増幅され、所定の時間が経過した時点で、ハイレベル又はロウレベルの2値読み出し信号となる。また、バンク選択信号WMA0の4サイクル遅れのハイレベルを受けてメインアンプMAからデータ入出力回路IOに伝達され、データ入出力端子D0〜D7を介して外部のアクセス装置に出力される。以後、データ入出力端子D0〜D7には、カラムアドレスCAn〜CA0に対応する読み出しデータが逆順で8ビットずつシリアルに出力され、n+1サイクルをもって選択ワード線に結合される8×(n+1)個のメモリセルの読み出し動作が終了する。
【0052】
ロウアドレスRA0に関する読み出しデータの出力動作が終了し、ロウアドレスカウンタRCがカウントアップされると、その計数値つまりロウアドレスRA1は、バンクBNK1のロウアドレスレジスタRRに取り込まれ、これを受けてバンクBNK1のメモリアレイMARYの対応するワード線が択一的に選択レベルとされる。この選択ワード線に結合される8×(n+1)個のメモリセルの読み出しデータは、ロウアドレスカウンタRCがカウントアップされて4サイクル目のサイクルから、データ入出力端子D0〜D7に逆順で出力される。以後、カラムアドレスカウンタCCのオーバーフロー信号FCに従ってロウアドレスカウンタRCをカウントアップしながら、同様なシリアル出力動作が繰り返される。この結果、画像システムのディスプレイ装置には、図11(a)に示されるように、シンクロナスDRAMの格納画像を左右反転した画像が得られる。
【0053】
なお、図5の第3項に示されるように、ロウアドレスカウンタRCをスキャンデクリメントモードとし、カラムアドレスカウンタCCをクロックインクリメントモードとすれば、シンクロナスDRAMを含む画像システムのディスプレイ装置には、図11(b)に示されるように、シンクロナスDRAMの格納画像を上下反転した画像が得られる。また、図5の第4項に示されるように、ロウアドレスカウンタRCをスキャンデクリメントモードとし、カラムアドレスカウンタCCをクロックデクリメントモードとした場合、ディスプレイ装置には、図11(c)に示されるように、格納画像を左右上下反転した画像が得られる。
【0054】
一方、図5の第5項に示されるように、モード制御信号MSR0及びMSR1がそれぞれ論理“0”及び“1”とされることでロウアドレスカウンタRCがクロックインクリメントモードとされ、モード制御信号MSC0及びMSC1がともに論理“1”とされることでカラムアドレスカウンタCCがスキャンデクリメントモードとされるとき、シンクロナスDRAMは、言わば画像左90°回転モードとされ、カラムアドレス方向に逆順のスキャン動作を繰り返しながらロウアドレス方向に対する正順のシリアルアクセス動作を行う。
【0055】
このとき、ロウアドレスカウンタRCは、図8に示されるように、例えば先頭ロウアドレスRA0を計数初期値として、内部制御信号CRつまりクロック信号CLKに従ったカウントアップ動作を行い、カラムアドレスカウンタCCは、例えば先頭カラムアドレスCA0を計数初期値として、ロウアドレスカウンタRCのオーバーフロー信号FRの立ち下がりを受けて比較的ゆっくりとしたカウントダウン動作を行う。バンク選択回路BSでは、サイクルごとにロウアドレスカウンタRCの計数値に対応するバンク選択信号LRR0〜LRR3が順次択一的にハイレベルとされる。また、カラムアドレスカウンタCCが更新された直後の4サイクルにおいて、ロウアドレスカウンタRCの計数値に対応するバンク選択信号LCR0〜LCR3がサイクルごとに順次ハイレベルとされるとともに、ロウアドレスカウンタRCの計数値に対応するバンク選択信号WMA0〜WMA3が4サイクル遅れで順次ハイレベルとされる。
【0056】
これにより、バンクBNK0のロウアドレスレジスタRRには、ロウアドレスカウンタRCの最初の計数値を含むロウアドレスRA0,RA4ないしRAm−3が順次取り込まれ、4サイクルずつ保持される。また、バンクBNK1のロウアドレスレジスタRRには、ロウアドレスカウンタRCの2番目の計数値を含むロウアドレスRA1,RA5ないしRAm−2が順次取り込まれ、4サイクルずつ保持される。さらに、バンクBNK2のロウアドレスレジスタRRには、ロウアドレスRA2,RA6ないしRAm−1が順次取り込まれて4サイクル保持され、バンクBNK3のロウアドレスレジスタRRには、ロウアドレスRA3,RA7ないしRAmが順次取り込まれて4サイクル保持される。
【0057】
前述のように、シンクロナスDRAMを構成するバンクBNK0〜BNK3はクロック信号CLKの周期Tcyの約4倍に相当するアクセスタイムTbacを必要とする。上記のように、ロウアドレスカウンタRCにより生成されるロウアドレスがバンクBNK0〜BNK3に順次取り込まれ、4サイクルずつ保持されるとともに、メインアンプMA及びライトアンプWAによる実質的なアクセス動作を制御するバンク選択信号WMA0〜WMA3が各バンクのロウアドレスレジスタRRへのアドレス取り込みから4サイクル遅れて形成されることで、アクセスタイミングを整合できるとともに、クロックサイクルに同期した記憶データのシリアル入力又はシリアル出力動作が可能となる。
【0058】
バンクBNK0〜BNK3のメモリアレイMARYでは、ロウアドレスRA0RAm−3,RA1〜RAm−2,RA2〜RAm−1あるいはRA3〜RAmに対応するワード線が順次1サイクルずつシフトして選択レベルとされ、それぞれ4サイクル分に相当する期間だけ選択状態とされる。これらの選択ワード線に結合される8×(n+1)個のメモリセルの保持データに対応する微小読み出し信号は、センスアンプSAの対応する単位増幅回路によってそれぞれ増幅され、所定の時間が経過した時点で、ハイレベル又はロウレベルの2値読み出し信号となる。そして、各バンクアクセスタイムTbacに相当する4サイクル後、対応するバンク選択信号WMA0〜WMA3のハイレベルを受けてデータ入出力回路IOに伝達され、データ入出力端子D0〜D7を介して出力される。
【0059】
以後、データ入出力端子D0〜D7には、ロウアドレスRA0〜RAmに対応する読み出しデータが正順で8ビットずつシリアル出力され、同様な動作がすべてのカラムアドレスCAn〜CA0に関して逆順で繰り返される。この結果、画像システムのディスプレイ装置には、図12(a)に示されるように、シンクロナスDRAMの格納画像を左方向に90°回転した画像が得られる。
【0060】
なお、図5の第6項に示されるように、ロウアドレスカウンタRCをクロックデクリメントモードとし、カラムアドレスカウンタCCをスキャンインクリメントモードとする場合、シンクロナスDRAMは、ロウアドレス方向にクロック同期した逆順のシリアルアクセス動作を行い、カラムアドレス方向にオーバーフロー信号FCに同期した正順のスキャン動作を行う。この結果、シンクロナスDRAMを含む画像システムのディスプレイ装置には、図12(b)に示されるように、格納画像を右方向に90°回転した画像が得られる。
【0061】
次に、図5の第7項及び第8項に示されるように、ロウアドレスカウンタRCの歩進動作を停止した状態でカラムアドレスカウンタCCをクロックインクリメントモード又はクロックデクリメントモードとする書き込み動作の場合、シンクロナスDRAMは、同一のロウアドレスでカラムアドレス方向のクロック同期した正順又は逆順のシリアル書き込み動作を行い、シンクロナスDRAMを含む画像システムは、図13(a)に示されるように、右方向又は左方向の直線描写を容易に実現することができる。また、図5の第9項及び第10項に示されるように、カラムアドレスカウンタCCの歩進動作を停止した状態でロウアドレスカウンタRCをクロックインクリメントモード又はクロックデクリメントモードとする書き込み動作の場合、シンクロナスDRAMは、同一のカラムアドレスでロウアドレス方向のクロック同期した正順又は逆順のシリアル書き込み動作を行い、シンクロナスDRAMを含む画像システムは、図13(b)に示されるように、下方向又は上方向の直線描写を容易に実現することができる。
【0062】
一方、図5の第11項に示されるように、ロウアドレスカウンタRC及びカラムアドレスカウンタCCをともにクロックインクリメントモードとする書き込み動作の場合、シンクロナスDRAMでは、図9に示されるように、ロウアドレスカウンタRC及びカラムアドレスカウンタCCがクロックサイクルに同期してカウントアップされる。バンクBNK0〜BNK3は、ロウアドレスRA0ないしRAm−3,RA1ないしRAm−2,RA2ないしRAm−1ならびにRA3ないしRAmを順次取り込み、4サイクルずつ保持するとともに、カラムアドレスCA0ないしCAn−3,CA1ないしCAn−2,CA2ないしCAn−1ならびにCA3ないしCAnを順次取り込み、4サイクルずつ保持する。バンク選択信号WMA0〜WMA3は、クロックサイクルごとに順次更新され、これによってバンクBNK0〜BNK3に対するライトアクセスが4サイクルごとに繰り返される。この結果、シンクロナスDRAMを含む画像システムは、図13(c)に示されるように、右下方向の直線描写を容易に実現できる。
【0063】
なお、図5の第12項に示されるように、ロウアドレスカウンタRCをクロックインクリメントモードとしカラムアドレスカウンタCCをクロックデクリメントモードとする書き込み動作の場合、シンクロナスDRAMを含む画像システムでは、図13(d)に示されるように、左下方向の直線描写を容易に実現することができる。また、図5の第13項に示されるように、ロウアドレスカウンタRCをクロックデクリメントモードとしカラムアドレスカウンタCCをクロックインクリメントモードとする書き込み動作の場合、図13(d)に併記されるように、左上方向の直線描写を容易に実現することができ、図5の第14項に示されるように、ロウアドレスカウンタRC及びカラムアドレスカウンタCCをともにクロックデクリメントモードとする書き込み動作の場合、図13(c)に併記されるように、右上方向の直線描写を容易に実現することができる。
【0064】
以上のように、この実施例のシンクロナスDRAMは、そのカウンタモードがモード制御信号MSR0〜MSR1あるいはMSC0〜MSC1に従って選択的にクロックインクリメントモード,クロックデクリメントモード,スキャンインクリメントモードあるいはスキャンデクリメントモードとされるロウアドレスカウンタRC及びカラムアドレスカウンタCCと、それぞれロウアドレスレジスタRR及びカラムアドレスレジスタCRならびにロウアドレスデコーダRD及びカラムアドレスデコーダCDを含む4個のバンクBNK0〜BNK3とを備える。バンクBNK0〜BNK3は、クロック信号CLKの周期Tcyの4倍に相当するアクセスタイムTbacを必要とするが、ロウアドレスが順次連続して割り当てられ、メインアンプMA及びライトアンプWAの実質的な動作を制御するためのバンク選択信号WMA0〜WMA3が下位2ビットのロウアドレス信号に従って順次形成されることで、ロウアドレス方向にクロック同期したシリアルアクセス動作を行うことができる。したがって、モード制御信号MSR0〜MSR1ならびにMSC0〜MSC1を所定の組み合わせとし、ロウアドレスカウンタRC及びカラムアドレスカウンタCCを所望のカウンタモードとすることで、複雑な演算処理を必要とすることなく、画像の反転・回転ならびに直線描写を容易に実現することができるため、シンクロナスDRAM及びこれを含む画像システムの利便性を高め、その画像処理を効率化することができる。
【0065】
図14には、この発明が適用されたシンクロナスDRAMに含まれるメモリアレイ及び周辺回路の第2の実施例のブロック図が示されている。なお、この実施例のシンクロナスDRAMは、前記図1〜図13の実施例を基本的に踏襲するものであるため、これと異なる部分についてのみ説明を追加する。
【0066】
図14において、この実施例のシンクロナスDRAMは、4個のバンクBNK0〜BNK3と、これらのバンクに共通に設けられるカラムアドレスカウンタCC及びカラムアドレスデコーダCDならびに図示されないロウアドレスカウンタRCとを備える。バンクBNK0〜BNK3のそれぞれは、メモリアレイMARY,ロウアドレスデコーダRD,ロウアドレスレジスタRR,センスアンプSAならびにライトアンプWA及びメインアンプMAを備え、各バンクのセンスアンプSAには、図示されないバンク選択回路BSから対応するバンク選択信号BYS0〜BYS3がそれぞれ供給される。これらのバンク選択信号BYS0〜BYS3は、カラムアドレスカウンタCCがクロックインクリメントモード又はクロックデクリメントモードとされるとき、クロックサイクルに同期した所定のタイミングで順次正順又は逆順で択一的にハイレベルとされ、カラムアドレスカウンタCCがスキャンインクリメントモード又はスキャンデクリメントモードとされるときには、ロウアドレスカウンタRCのオーバーフロー信号FRに同期した所定のタイミングで順次正順又は逆順でハイレベルとされる。
【0067】
この実施例において、バンクBNK0〜BNK3のセンスアンプSAは、メモリアレイMARYの各相補ビット線に対応して設けられる8×(n+1)個の単位回路を備え、これらの単位回路のそれぞれは、一対のCMOSインバータが交差結合されてなる単位増幅回路と、Nチャンネル型の一対のスイッチMOSFETとを含む。カラムアドレス方向に連続する8対のスイッチMOSFETの共通結合されたゲートには、対応するNチャンネル型の選択制御MOSFETを介して、対応するビット線選択信号YS0〜YSnが選択的に供給される。これらの選択制御MOSFETのゲートには、バンク選択回路BSから対応する上記バンク選択信号BYS0〜BYS3が共通に供給される。
【0068】
これらのことから、この実施例のシンクロナスDRAMでは、カラムアドレスデコーダCDがバンクBNK0〜BNK3に共通に設けられるにもかかわらず、その出力信号たるビット線選択信号YS0〜YSnは、バンク選択信号BYS0〜BYS3に従って順次正順又は逆順でバンクBNK0〜BNK3のセンスアンプSAの対応する8対のスイッチMOSFETに伝達される。この結果、カラムアドレスデコーダCDを共有化することでシンクロナスDRAMひいてはこれを含む画像システムの低コスト化を図りつつ、前記図1〜図13の実施例と同様なロウアドレス方向のシリアルアクセス動作を実現することができる。
【0069】
図15には、この発明が適用されたシンクロナスDRAMを含む画像システムの一実施例のブロック図が示されている。同図をもとに、シンクロナスDRAMを応用した画像システムの概要とその特徴について説明する。
【0070】
図15において、この実施例の画像システムは、ストアドプログラム方式の中央処理装置CPUをその基本構成要素とする。中央処理装置CPUには、特に制限されないが、システムバスSBUSを介して例えば通常のスタティック型RAM等からなるランダムアクセスメモリRAMと、マスクROM等からなるリードオンリーメモリROMと、ディスプレイ制御装置DPYCならびに周辺装置コントローラPERCとが結合される。ディスプレイ制御装置DPYCには、図1〜図13あるいは図14のシンクロナスDRAMが複数個組み合わされてなるフレームメモリFLMが結合されるとともに、例えばCRTディスプレイを中心とするディスプレイ装置DPYが結合される。また、周辺装置コントローラPERCには、キーボードKBD及び外部記憶装置EXMが結合される。
【0071】
中央処理装置CPUは、予めリードオンリーメモリROMに格納されたプログラムに従ってステップ動作し、画像処理に必要な各種の演算処理を実行するとともに、画像システムの各部を制御・統轄する。また、ランダムアクセスメモリRAMは、いわゆる一時記憶装置として使用され、例えばリードオンリーメモリROMから中央処理装置CPUに伝達されるプログラム及び演算データ等を一時的に格納し中継するために供される。さらに、ディスプレイ制御装置DPYCは、フレームメモリFLMに格納された画像データをもとにディスプレイ装置DPYの表示制御を行い、周辺装置コントローラPERCは、キーボードKBD及び外部記憶装置EXM等の周辺装置を制御する。画像システムは、さらに、100Vの交流入力電源をもとに安定した所定の直流電源電圧を形成し、画像システムの各部に動作電源として供給する電源装置POWSを備える。
【0072】
この実施例において、フレームメモリFLMとなるシンクロナスDRAMは、前述のように、そのカウンタモードがモード制御信号MSR0〜MSR1あるいはMSC0〜MSC1に従って選択的にクロックインクリメントモード,クロックデクリメントモード,スキャンインクリメントモードあるいはスキャンデクリメントモードとされるロウアドレスカウンタRC及びカラムアドレスカウンタCCと、4個のバンクBNK0〜BNK3とを備える。また、バンクBNK0〜BNK3は、クロック信号CLKの周期Tcyの4倍に相当するアクセスタイムTbacを必要とするが、ロウアドレスが順次連続して割り当てられ、その実質的なアクセス動作が所定のバンク選択信号に従って制御されることで、ロウアドレス方向にクロック同期したシリアルアクセス動作を行うことができる。したがって、モード制御信号MSR0〜MSR1ならびにMSC0〜MSC1を所定の組み合わせとし、ロウアドレスカウンタRC及びカラムアドレスカウンタCCを所望のカウンタモードとすることで、中央処理装置CPUによる複雑な演算処理を必要とすることなく、画像の反転・回転ならびに直線描写を容易に実現することができるため、シンクロナスDRAM及びこれを含む画像システムの利便性を高め、その画像処理を効率化することができるものである。
【0073】
以上の実施例から得られる作用効果は、下記の通りである。すなわち、
(1)画像システム等を構成するシンクロナスDRAM等を、直交して配置される複数のワード線及びビット線を含むメモリアレイと、上記メモリアレイに対応して設けられそのワード線を択一的に選択状態とするロウアドレスデコーダとをそれぞれ含み、ロウアドレスが順次連続して割り当てられる複数のバンクを基本に構成するとともに、これらのバンクの個数pを、バンクのアクセスタイムTbac及びクロック信号の周期Tcyに対して、
p≧Tbac/Tcy
なる値に設定する。また、これらのバンクに共通にロウアドレスカウンタ及びカラムアドレスカウンタと、ロウアドレスカウンタの下位所定ビットの出力信号を受けこれらの出力信号に対応するバンクを選択的に指定するバンク選択回路とを設けるとともに、ロウアドレスカウンタ及びカラムアドレスカウンタに、クロック信号に従って正順又は逆順の歩進動作を行うクロックインクリメントモード及びクロックデクリメントモードと、カラムアドレスカウンタ又はロウアドレスカウンタのオーバーフロー信号に従って正順又は逆順の歩進動作を行うスキャンインクリメントモード及びスキャンデクリメントモードとを持たせることで、画像システム等のシンクロナスDRAM等に、容易にロウアドレス方向の連続アクセス機能を持たせることができるという効果が得られる。
【0074】
(2)上記(1)項により、ロウアドレスカウンタ及びカラムアドレスカウンタを選択的に組み合わせてクロックインクリメントモード,クロックデクリメントモード,スキャンインクリメントモードあるいはスキャンデクリメントモードとすることで、画像反転機能,画像回転機能ならびに直線描写機能等を容易に実現することができるという効果が得られる。
(3)上記(1)項及び(2)項により、シンクロナスDRAM等ならびにシンクロナスDRAM等を含む画像システムの利便性を高め、その画像処理を効率化することができるという効果が得られる。
【0075】
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、この発明は、上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、図1及び図2において、シンクロナスDRAMは、所定の条件つまり、バンクの設置数pが各バンクのアクセスタイムTbac及びクロック信号CLKの周期Tcyに対して、
p≧Tbac/Tcy
なる関係を満たすことを条件に、任意数のバンクを備えることができる。また、シンクロナスDRAMは、×16ビット又は×32ビット等、任意のビット構成を採ることができるし、そのアドレス構成も任意である。バンクBNK0〜BNK3のメモリアレイMARYは、その直接周辺回路を含めて複数のマットに分割できるし、いわゆるシェアドセンス方式を採るものであってもよい。さらに、シンクロナスDRAMのブロック構成は、種々の実施形態を採りうるし、起動制御信号,アドレス信号ならびに内部制御信号等の名称及び組み合わせならびにその有効レベル等も、この実施例による制約を受けない。
【0076】
図3及び図4において、ロウアドレスカウンタRC及びカラムアドレスカウンタCCのカウンタモードとモード制御信号MSR0〜MSR1ならびにMSC0〜MSC1との間の関係は、種々の実施形態を採りうるし、各カウンタモードの名称も、本発明に制約を与えない。図5において、ロウアドレスカウンタRC及びカラムアドレスカウンタCCのカウンタモードの組み合わせと等価的な画像処理との間の関係は、種々の実施形態が考えられよう。また、本実施例のクロックインクリメントモードでは、ロウアドレスカウンタRC及びカラムアドレスカウンタCCともにクロック信号CLKに同期する内部制御信号CR又はCCが用いられているが、例えば内部制御信号CCをクロック信号CLKの倍周期とすることも可能である。この場合、斜線描画となる。
【0077】
図6ないし図9において、ロウアドレスカウンタRC及びカラムアドレスカウンタCCは、その先頭アドレスRA0又はCA0を計数初期値とし、最終アドレスRAm又はCAnを計数最終値とする歩進動作を行うが、これらの計数初期値及び計数最終値は、外部から選択的に指定できるようにしてもよい。
【0078】
図15において、画像システムは、他の各種入出力デバイスを含むことができるし、そのブロック構成及びバス構成は、種々の実施形態を採りうる。
【0079】
以上の説明では、主として本発明者によってなされた発明をその背景となった利用分野であるシンクロナスDRAMならびにこれをフレームメモリとして含む画像システムに適用した場合について説明したが、それに限定されるものではなく、例えば、同様なシリアルアクセス機能を持つ各種の半導体記憶装置やこのような半導体記憶装置を含む各種システムに広く適用できる。
【0080】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、画像システムのシンクロナスDRAM等を、直交して配置される複数のワード線及びビット線を含むメモリアレイと、上記メモリアレイに対応して設けられそのワード線を択一的に選択状態とするロウアドレスデコーダとをそれぞれ含み、ロウアドレスが順次連続して割り当てられる複数のバンクを基本に構成するとともに、これらのバンクの個数pを、バンクのアクセスタイムTbac及びクロック信号の周期Tcyに対して、
p≧Tbac/Tcy
なる値に設定する。また、これらのバンクに共通にロウアドレスカウンタ及びカラムアドレスカウンタと、ロウアドレスカウンタの下位所定ビットの出力信号を受けこれに対応するバンクを選択的に指定するバンク選択回路とを設けるとともに、ロウアドレスカウンタ及びカラムアドレスカウンタに、クロック信号に従って正順又は逆順の歩進動作を行うクロックインクリメントモード及びクロックデクリメントモードと、カラムアドレスカウンタ又はロウアドレスカウンタのオーバーフロー信号に従って正順又は逆順の歩進動作を行うスキャンインクリメントモード及びスキャンデクリメントモードとを持たせる。これにより、画像システム等のシンクロナスDRAM等に、ロウアドレス方向の連続アクセス機能を持たせることができるとともに、ロウアドレスカウンタ及びカラムアドレスカウンタを選択的に組み合わせてクロックインクリメントモード,クロックデクリメントモード,スキャンインクリメントモードあるいはスキャンデクリメントモードとし、画像反転機能,画像回転機能ならびに直線描写機能等を容易に実現することができる。この結果、シンクロナスDRAM等ならびにこれを含む画像システムの利便性を高め、その画像処理を効率化することができる。
【図面の簡単な説明】
【図1】この発明が適用されたシンクロナスDRAMの一実施例を示すブロック図である。
【図2】図1のシンクロナスDRAMに含まれるメモリアレイ及び周辺回路の一実施例を示すブロック図である。
【図3】図1のシンクロナスDRAMに含まれるロウアドレスカウンタの一実施例を示す動作条件図である。
【図4】図1のシンクロナスDRAMに含まれるカラムアドレスカウンタの一実施例を示す動作条件図である。
【図5】図1のシンクロナスDRAMに含まれるロウアドレスカウンタ及びカラムアドレスカウンタのカウンタモードの組み合わせと画像との間の関係を説明するための一実施例を示す動作条件図である。
【図6】図1のシンクロナスDRAMの通常動作時のアドレス進行を説明するための一実施例を示すタイミング図である。
【図7】図1のシンクロナスDRAMの画像左右反転時のアドレス進行を説明するための一実施例を示すタイミング図である。
【図8】図1のシンクロナスDRAMの画像左90°回転時のアドレス進行を説明するための一実施例を示すタイミング図である。
【図9】図1のシンクロナスDRAMの右下方向直線描写時のアドレス進行を説明するための一実施例を示すタイミング図である。
【図10】図1のシンクロナスDRAMの格納画像及び通常読み出し画像を説明するための一実施例を示す画像イメージ図である。
【図11】図1のシンクロナスDRAMの反転画像を説明するための一実施例を示す画像イメージ図である。
【図12】図1のシンクロナスDRAMの回転画像を説明するための一実施例を示す画像イメージ図である。
【図13】図1のシンクロナスDRAMの直線描写画像を説明するための一実施例を示す画像イメージ図である。
【図14】この発明が適用されたシンクロナスDRAMに含まれるメモリアレイ及び周辺回路の第2の実施例を示すブロック図である。
【図15】図1又は図14のシンクロナスDRAMを含む画像システムの一実施例を示すブロック図である。
【符号の説明】
BNK0〜BNK3……バンク、MARY……メモリアレイ、RD……ロウアドレスデコーダ、RR……ロウアドレスレジスタ、SA……センスアンプ、CD……カラムアドレスデコーダ、CR……カラムアドレスレジスタ、WA……ライトアンプ、MA……メインアンプ、RC……ロウアドレスカウンタ、CC……カラムアドレスカウンタ、BS……バンク選択回路、AB……アドレスバッファ、IO……データ入出力回路、RDB0〜RDB7……リードデータバス、WDB0〜WDB7……ライトデータバス、MR……モードレジスタ、TG……タイミング発生回路、D0〜D7……データ入出力端子、CLK……クロック信号又はその入力端子、CKE……クロックイネーブル信号又はその入力端子、CSB……チップ選択信号又はその入力端子、RASB……ロウアドレスストローブ信号又はその入力端子、CASB……カラムアドレスストローブ信号又はその入力端子、WEB……ライトイネーブル信号又はその入力端子、DQM……データマスク信号又はその入力端子、A0〜Ai……アドレス信号又はその入力端子。
MSR0〜MSR1,MSC0〜MSC1……モード制御信号。
CPU……中央処理装置、SBUS……システムバス、RAM……ランダムアクセスメモリ、SDRAM……シンクロナスDRAM、ROM……リードオンリーメモリ、DPYC……ディスプレイ制御装置、FLM……フレームメモリ、DPY……ディスプレイ装置、PERC……周辺装置コントローラ、KBD……キーボード、EXM……外部記憶装置、POWS……電源装置。
Claims (4)
- 直交して配置される複数のワード線及びビット線を含むメモリアレイと、
上記メモリアレイに対応して設けられそのワード線を択一的に選択状態とするロウアドレスデコーダとをそれぞれ含み、
ロウアドレスが順次連続して割り当てられる複数のバンクと、
上記複数のバンクに共通に設けられるロウアドレスカウンタ及びカラムアドレスカウンタと、上記ロウアドレスカウンタの下位所定ビットの出力信号を受けこれらの出力信号に対応する上記バンクを選択的に指定するバンク選択回路とを具備するものであって、かつロウアドレス方向への連続アクセス機能を有し、
上記バンクのそれぞれは、上記ロウアドレスカウンタの上位所定ビットの出力信号を共通に受け対応する上記ロウアドレスデコーダにそれぞれ伝達するロウアドレスレジスタを含むことを特徴とする半導体記憶装置。 - 請求項1において、
上記半導体記憶装置は、ワード線選択動作を含めてTbacなるアクセスタイムを有するp個の上記バンクを具備し、かつその周期をTcyとする所定のクロック信号に従って同期動作するものであって、
上記バンクの個数pは、上記バンクのアクセスタイムTbac及び上記クロック信号の周期Tcyに対して、
p≧Tbac/Tcy
なる値とされるものであることを特徴とする半導体記憶装置。 - 請求項1又は請求項2において、
上記ロウアドレスカウンタ及びカラムアドレスカウンタは、上記クロック信号に従って正順又は逆順の歩進動作を行うクロックインクリメントモード及びクロックデクリメントモードと、カラムアドレスカウンタ又はロウアドレスカウンタのオーバーフロー信号に従って正順又は逆順の歩進動作を行うスキャンインクリメントモード及びスキャンデクリメントモードとをそれぞれ有するものであることを特徴とする半導体記憶装置。 - 請求項1,請求項2又は請求項3において、
上記半導体記憶装置は、所定のシステムに含まれるものであって、
上記システムは、上記ロウアドレスカウンタ及びカラムアドレスカウンタが選択的に組み合わされて上記クロックインクリメントモード,クロックデクリメントモード,スキャンインクリメントモードあるいはスキャンデクリメントモードとされることにより実現される画像反転機能,画像回転機能あるいは直線描写機能を備えるものであることを特徴とする半導体記憶装置。
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