JPH11120763A - 半導体記憶装置及びシステム - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 ロウアドレス方向の連続アクセス機能を有す
るシンクロナスＤＲＡＭ等を実現し、これを含む画像シ
ステム等の利便性を高める。 【解決手段】 ロウアドレスが順次連続して割り当てら
れる複数のバンクＢＮＫを基本に構成するとともに、こ
れらのバンクの個数ｐを、バンクのアクセスタイムＴｂ
ａｃ及びクロック信号の周期Ｔｃｙに対して、ｐ≧Ｔｂ
ａｃ／Ｔｃｙなる値に設定する。また、これらのバンク
に共通にロウアドレスカウンタＲＣ及びカラムアドレス
カウンタＣＣと、バンク選択回路ＢＳとを設けるととも
に、クロック信号に従って正順又は逆順の歩進動作を行
うモードと、カラム又はロウアドレスカウンタのオーバ
ーフロー信号に従って正順又は逆順の歩進動作を行うモ
ードとを持たせる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体記憶装置及
びシステムに関し、例えば、シンクロナスＤＲＡＭ（ダ
イナミック型ランダムアクセスメモリ）及びこれを含む
画像システムならびにその利便性の向上に利用して特に
有効な技術に関する。

【０００２】

【従来の技術】直交して配置されるワード線及びビット
線を含むメモリアレイを具備し、所定のクロック信号に
従って同期動作するいわゆるシンクロナスＤＲＡＭがあ
り、このようなシンクロナスＤＲＡＭを含む画像システ
ムがある。

【０００３】

【発明が解決しようとする課題】画像システムを構成す
るシンクロナスＤＲＡＭは、メモリアレイのビット線に
対応して設けられる所定数の単位増幅回路を含むセンス
アンプを備え、メモリアレイの選択ワード線に結合され
た所定数のメモリセルから出力される読み出し信号は、
センスアンプの対応する単位増幅回路によりそれぞれ増
幅され、あるいは書き換えられる。このため、シンクロ
ナスＤＲＡＭは、選択ワード線に結合された所定数のメ
モリセルに対して保持データを連続して読み出し、ある
いは書き換えるいわゆるカラムアドレス（Ｙアドレス）
方向の連続アクセス機能を持つことが多い。しかし、ワ
ード線選択動作を含むロウアドレス方向のアクセスは、
比較的長い時間を必要とするため、シンクロナスＤＲＡ
Ｍにロウアドレス（Ｘアドレス）方向の連続アクセス機
能を持たせることは困難とされる。

【０００４】一方、シンクロナスＤＲＡＭ等を含む画像
システムでは、その画像処理を効率化する上で、画像の
反転機能や回転機能ならびに各方向への直線描写機能等
が有効となる。ところが、これらの機能を実現するため
には、画像メモリとなるシンクロナスＤＲＡＭ等にロウ
アドレス方向の連続アクセス機能を持たせることが必要
となるが、前述のように、従来のシンクロナスＤＲＡＭ
等にこの機能を持たせることは困難とされ、画像システ
ムの中央処理装置により画像処理のための演算処理を行
う必要がある。この結果、シンクロナスＤＲＡＭ及びこ
れを含む画像システムの利便性が低下し、その画像処理
の効率化が妨げられている。

【０００５】この発明の目的は、新しい機能を有するシ
ンクロナスＤＲＡＭ等を実現することにある。この発明
の他の目的は、シンクロナスＤＲＡＭ等ならびにこれを
含む画像システム等の利便性を高め、その画像処理を効
率化することにある。

【０００６】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば次の
通りである。すなわち、画像システム等のシンクロナス
ＤＲＡＭ等を、直交して配置される複数のワード線及び
ビット線を含むメモリアレイと、上記メモリアレイに対
応して設けられそのワード線を択一的に選択状態とする
ロウアドレスデコーダとをそれぞれ含み、ロウアドレス
が順次連続して割り当てられる複数のバンクを基本に構
成するとともに、これらのバンクの個数ｐを、バンクの
アクセスタイムＴｂａｃ及びクロック信号の周期Ｔｃｙ
に対して、 ｐ≧Ｔｂａｃ／Ｔｃｙ なる値に設定する。また、これらのバンクに共通にロウ
アドレスカウンタ及びカラムアドレスカウンタと、ロウ
アドレスカウンタの下位所定ビットの出力信号を受けこ
れらの出力信号に対応するバンクを選択的に指定するバ
ンク選択回路とを設けるとともに、ロウアドレスカウン
タ及びカラムアドレスカウンタに、クロック信号に従っ
て正順又は逆順の歩進動作を行うクロックインクリメン
トモード及びクロックデクリメントモードと、カラムア
ドレスカウンタ又はロウアドレスカウンタのオーバーフ
ロー信号に従って正順又は逆順の歩進動作を行うスキャ
ンインクリメントモード及びスキャンデクリメントモー
ドとを持たせる。

【０００８】上記した手段によれば、画像システム等の
シンクロナスＤＲＡＭ等に、ロウアドレス方向の連続ア
クセス機能を持たせることができるとともに、そのロウ
アドレスカウンタ及びカラムアドレスカウンタを選択的
に組み合わせてクロックインクリメントモード，クロッ
クデクリメントモード，スキャンインクリメントモード
あるいはスキャンデクリメントモードとすることで、複
雑な演算処理を必要とすることなく、画像反転機能，画
像回転機能ならびに直線描写機能等を容易に実現でき
る。この結果、シンクロナスＤＲＡＭ等ならびにこれを
含む画像システム等の利便性を高め、その画像処理を効
率化することができる。

【０００９】

【発明の実施の形態】図１には、この発明が適用された
シンクロナスＤＲＡＭの一実施例のブロック図が示され
ている。また、図２には、図１のシンクロナスＤＲＡＭ
に含まれるメモリアレイ及び周辺回路の一実施例のブロ
ック図が示されている。これらの図をもとに、まずこの
実施例のシンクロナスＤＲＡＭの構成及び動作の概要に
ついて説明する。なお、この実施例のシンクロナスＤＲ
ＡＭは、他の同様な複数のシンクロナスＤＲＡＭととも
に、所定の画像システムのフレームメモリを構成する。
図１の各ブロックを構成する回路素子は、公知のＭＯＳ
ＦＥＴ（金属酸化物半導体型電界効果トランジスタ。こ
の明細書では、ＭＯＳＦＥＴをして絶縁ゲート型電界効
果トランジスタの総称とする）集積回路の製造技術によ
り、単結晶シリコンのような１個の半導体基板上に形成
される。また、図２は、図１のシンクロナスＤＲＡＭの
バンクＢＮＫ０〜ＢＮＫ３のブロック構成をやや具体的
に示すものであるため、図１の説明に際して随時参照さ
れたい。

【００１０】図１において、この実施例のシンクロナス
ＤＲＡＭは、特に制限されないが、４個のバンクＢＮＫ
０〜ＢＮＫ３を備え、これらのバンクのそれぞれは、図
２に示されるように、そのレイアウト面積の大半を占め
て配置されるメモリアレイＭＡＲＹと、直接周辺回路と
なるロウアドレスデコーダＲＤ，ロウアドレスレジスタ
ＲＲ，センスアンプＳＡ，カラムアドレスデコーダＣ
Ｄ，カラムアドレスレジスタＣＲならびにライトアンプ
ＷＡ及びメインアンプＭＡとを備える。なお、バンクＢ
ＮＫ０〜ＢＮＫ３は、そのワード線選択動作を含むアク
セスタイムとして比較的長いＴｂａｃを必要とし、その
個数ｐは、後述するクロック信号ＣＬＫの周期をＴｃｙ
とするとき、 ｐ≧Ｔｂａｃ／Ｔｃｙ なる条件を満たすべく設定される。本実施例の場合、各
バンクのアクセスタイムＴｂａｃはクロック信号ＣＬＫ
の周期Ｔｃｙの約４倍とされるため、バンクの設置数ｐ
は上記のように４とされる。

【００１１】バンクＢＮＫ０〜ＢＮＫ３を構成するメモ
リアレイＭＡＲＹは、図の垂直方向に平行して配置され
る実質（ｍ＋１）／４本のワード線と、図の水平方向に
平行して配置される実質８×（ｎ＋１）組の相補ビット
線とをそれぞれ含む。各メモリアレイＭＡＲＹを構成す
るワード線及び相補ビット線の交点には、情報蓄積キャ
パシタ及びアドレス選択ＭＯＳＦＥＴからなる実質２×
（ｍ＋１）×（ｎ＋１）個のダイナミック型メモリセル
がそれぞれ格子状に配置される。

【００１２】この実施例において、バンクＢＮＫ０〜Ｂ
ＮＫ３には、順次連続してロウアドレスが割り当てられ
るとともに、共通のカラムアドレスが割り当てられる。
このため、シンクロナスＤＲＡＭは、ワード線つまりロ
ウアドレス方向に実質ｍ＋１のロウアドレスＲＡ０〜Ｒ
Ａｍを有し、ビット線つまりカラムアドレス方向に実質
ｎ＋１のカラムアドレスＣＡ０〜ＣＡｎを有するものと
される。言うまでもなく、バンクＢＮＫ０には、ロウア
ドレスとしてＲＡ０，ＲＡ４，ＲＡ８ないしＲＡｍ−３
が割り当てられ、バンクＢＮＫ１には、ＲＡ１，ＲＡ
５，ＲＡ９ないしＲＡｍ−２が割り当てられる。また、
バンクＢＮＫ２には、ロウアドレスとしてＲＡ２，ＲＡ
６，ＲＡ１０ないしＲＡｍ−１が割り当てられ、バンク
ＢＮＫ３には、ＲＡ３，ＲＡ７，ＲＡ１１ないしＲＡｍ
が割り当てられる。

【００１３】特に制限されないが、バンクＢＮＫ０〜Ｂ
ＮＫ３は、下位２ビットのＸアドレス信号ＡＸ０〜ＡＸ
１つまり内部アドレス信号Ｘ０〜Ｘ１に従って択一的に
指定される。また、各バンク内のロウアドレスは、下位
２ビットを除くｉ−１ビットのＸアドレス信号ＡＸ２〜
ＡＸｉつまり内部アドレス信号Ｘ２〜Ｘｉにより指定さ
れ、各バンク内のカラムアドレスは、ｉ＋１ビットのＹ
アドレス信号ＡＹ０〜ＡＹｉつまり内部アドレス信号Ｙ
０〜Ｙｉに従って択一的に指定される。

【００１４】バンクＢＮＫ０〜ＢＮＫ３のメモリアレイ
ＭＡＲＹを構成するワード線は、その下方において対応
するロウアドレスデコーダＲＤに結合され、択一的に選
択状態とされる。各バンクのロウアドレスデコーダＲＤ
には、ロウアドレスカウンタＲＣから対応するロウアド
レスレジスタＲＲを介してｉ−１ビットの内部アドレス
信号Ｘ２〜Ｘｉが供給され、タイミング発生回路ＴＧか
ら内部制御信号ＲＧが供給される。また、各バンクのロ
ウアドレスレジスタＲＲには、バンク選択回路ＢＳから
対応するバンク選択信号ＬＲＲ０〜ＬＲＲ３がそれぞれ
供給される。ロウアドレスカウンタＲＣには、アドレス
バッファＡＢからｉ＋１ビットのＸアドレス信号ＡＸ０
〜ＡＸｉが供給されるとともに、タイミング発生回路Ｔ
Ｇから２ビットのモード制御信号ＭＳＲ０〜ＭＳＲ１と
内部制御信号ＲＬ及びＣＲが供給され、さらに後述する
カラムアドレスカウンタＣＣからそのオーバーフロー信
号ＦＣが供給される。アドレスバッファＡＢには、外部
のアクセス装置からアドレス入力端子Ａ０〜Ａｉを介し
てｉ＋１ビットのアドレス信号Ａ０〜Ａｉが供給され
る。これらのアドレス信号は、その実質的な機能がシン
クロナスＤＲＡＭのコマンドに応じて選択的に変化し、
モード設定信号ＭＣ０〜ＭＣｉ，Ｘアドレス信号ＡＸ０
〜ＡＸｉあるいはＹアドレス信号ＡＹ０〜ＡＹｉとな
る。

【００１５】アドレスバッファＡＢは、アドレス入力端
子Ａ０〜Ａｉを介してアドレス信号Ａ０〜Ａｉとして入
力されるモード設定信号ＭＣ０〜ＭＣｉ，Ｘアドレス信
号ＡＸ０〜ＡＸｉあるいはＹアドレス信号ＡＹ０〜ＡＹ
ｉを取り込み、モードレジスタＭＲ，ロウアドレスカウ
ンタＲＣあるいはカラムアドレスカウンタＣＣに伝達す
る。また、モードレジスタＭＲは、アドレスバッファＡ
Ｂから伝達されるモード設定信号ＭＣ０〜ＭＣｉを図示
されない内部制御信号ＭＬに従って取り込み、保持する
とともに、タイミング発生回路ＴＧに伝達する。これら
のモード設定信号は、タイミング発生回路ＴＧのシーケ
ンス制御に供される。

【００１６】一方、ロウアドレスカウンタＲＣは、アド
レスバッファＡＢから伝達されるＸアドレス信号ＡＸ０
〜ＡＸｉを内部制御信号ＲＬに従って取り込み、保持す
るとともに、これらのＸアドレス信号をその計数初期値
として、内部制御信号ＣＲ又はカラムアドレスカウンタ
ＣＣのオーバーフロー信号ＦＣに従った歩進動作を行
う。この実施例において、ロウアドレスカウンタＲＣ
は、４種のカウンタモードすなわち内部制御信号ＣＲつ
まりはクロック信号ＣＬＫに従って正順又は逆順の歩進
動作を行うクロックインクリメントモード及びクロック
デクリメントモードと、カラムアドレスカウンタＣＣの
オーバーフロー信号ＦＣに従って正順又は逆順の歩進動
作を行うスキャンインクリメントモード及びスキャンデ
クリメントモードとを有し、これらのカウンタモード
は、モード制御信号ＭＳＲ０〜ＭＳＲ１に従って択一的
に指定される。ロウアドレスカウンタＲＣの上位ｉ−１
ビットの出力信号つまり内部アドレス信号Ｘ２〜Ｘｉ
は、バンクＢＮＫ０〜ＢＮＫ３のロウアドレスレジスタ
ＲＲを介して対応するロウアドレスデコーダＲＤに供給
される。また、その下位２ビットの出力信号つまり内部
アドレス信号Ｘ０〜Ｘ１は、バンク選択回路ＢＳに供給
され、そのオーバーフロー信号ＦＲは、タイミング発生
回路ＴＧ及びカラムアドレスカウンタＣＣに供給され
る。なお、ロウアドレスカウンタＲＣのカウンタモード
については、後で詳細に説明する。

【００１７】バンク選択回路ＢＳには、上記内部アドレ
ス信号Ｘ０〜Ｘ１に加えて、タイミング発生回路ＴＧか
らモード制御信号ＭＳＲ０〜ＭＳＲ１，ＭＳＣ０〜ＭＳ
Ｃ１ならびに内部制御信号ＢＬ及びＣＲが供給され、カ
ラムアドレスカウンタＣＣからそのオーバーフロー信号
ＦＣが供給される。バンク選択回路ＢＳは、ロウアドレ
スカウンタＲＣから供給される下位２ビットの内部アド
レス信号Ｘ０〜Ｘ１を内部制御信号ＢＬに従って取り込
み、保持するとともに、内部制御信号ＣＲ又はオーバー
フロー信号ＦＣに従った歩進動作を行う。そして、その
２ビットの歩進出力をデコードして、対応するバンク選
択信号ＬＲＲ０〜ＬＲＲ３，ＬＣＲ０〜ＬＣＲ３ならび
にＷＭＡ０〜ＷＭＡ３をそれぞれ所定のタイミングで択
一的にハイレベルとする。このうち、バンク選択信号Ｌ
ＲＲ０〜ＬＲＲ３は、対応するバンクＢＮＫ０〜ＢＮＫ
３のロウアドレスレジスタＲＲにそれぞれ供給され、バ
ンク選択信号ＬＣＲ０〜ＬＣＲ３は、そのカラムアドレ
スレジスタＣＲにそれぞれ供給される。バンク選択信号
ＷＭＡ０〜ＷＭＡ３は、バンクＢＮＫ０〜ＢＮＫ３のラ
イトアンプＷＡ及びメインアンプＭＡにそれぞれ供給さ
れる。

【００１８】バンクＢＮＫ０〜ＢＮＫ３のロウアドレス
レジスタＲＲは、ロウアドレスカウンタＲＣから供給さ
れる内部アドレス信号Ｘ２〜Ｘｉを対応するバンク選択
信号ＬＲＲ０〜ＬＲＲ３に従ってそれぞれ取り込み、保
持するとともに、対応するロウアドレスデコーダＲＤに
それぞれ伝達する。また、各バンクのロウアドレスデコ
ーダＲＤは、内部制御信号ＲＧがハイレベルとされるこ
とで選択的に動作状態とされ、ロウアドレスカウンタＲ
Ｃから対応するロウアドレスレジスタＲＲを介して供給
される内部アドレス信号Ｘ２〜Ｘｉをデコードして、対
応するメモリアレイＭＡＲＹの指定されたワード線を択
一的に選択レベルとする。

【００１９】次に、バンクＢＮＫ０〜ＢＮＫ３のメモリ
アレイＭＡＲＹを構成する相補ビット線は、その左方に
おいて対応するセンスアンプＳＡに結合される。各バン
クのセンスアンプＳＡには、対応するカラムアドレスデ
コーダＣＤからｎ＋１ビットのビット線選択信号ＹＳ０
〜ＹＳｎがそれぞれ供給され、タイミング発生回路ＴＧ
から内部制御信号ＰＡが供給される。また、各バンクの
カラムアドレスデコーダＣＤには、カラムアドレスカウ
ンタＣＣから対応するカラムアドレスレジスタＣＲを介
して内部アドレス信号Ｙ０〜Ｙｉが供給され、タイミン
グ発生回路ＴＧから内部制御信号ＣＧが供給される。各
バンクのカラムアドレスレジスタＣＲには、バンク選択
回路ＢＳから対応するバンク選択信号ＬＣＲ０〜ＬＣＲ
３がそれぞれ供給される。また、カラムアドレスカウン
タＣＣには、アドレスバッファＡＢからＹアドレス信号
ＡＹ０〜ＡＹｉが供給されるとともに、タイミング発生
回路ＴＧからモード制御信号ＭＳＣ０〜ＭＳＣ１ならび
に内部制御信号ＣＬ及びＣＣが供給され、ロウアドレス
カウンタＲＣからそのオーバーフロー信号ＦＲが供給さ
れる。カラムアドレスレジスタＣＲのオーバーフロー信
号ＦＣは、タイミング発生回路ＴＧ及びロウアドレスカ
ウンタＲＣに供給される。

【００２０】カラムアドレスカウンタＣＣは、アドレス
バッファＡＢから伝達されるＹアドレス信号ＡＹ０〜Ａ
Ｙｉを内部制御信号ＣＬに従って取り込み、保持すると
ともに、これらのＹアドレス信号をその計数初期値とし
て、内部制御信号ＣＣ又はロウアドレスカウンタＲＣの
オーバーフロー信号ＦＲに従った歩進動作を行う。この
実施例において、カラムアドレスカウンタＣＣは、ロウ
アドレスカウンタＲＣと同様な４種のカウンタモードつ
まりクロックインクリメントモード，クロックデクリメ
ントモード，スキャンインクリメントモードならびにス
キャンデクリメントモードを有し、これらのカウンタモ
ードは、タイミング発生回路ＴＧから供給されるモード
制御信号ＭＳＣ０〜ＭＳＣ１に従って択一的に指定され
る。カラムアドレスカウンタＣＣの出力信号つまり内部
アドレス信号Ｙ０〜Ｙｉは、バンクＢＮＫ０〜ＢＮＫ３
の各カラムアドレスレジスタＣＲを介して対応するカラ
ムアドレスデコーダＣＤに供給される。カラムアドレス
カウンタＣＣのカウンタモードとその具体的動作等につ
いては、後で詳細に説明する。

【００２１】バンクＢＮＫ０〜ＢＮＫ３のカラムアドレ
スレジスタＣＲは、カラムアドレスカウンタＣＣから供
給される内部アドレス信号Ｙ０〜Ｙｉを対応するバンク
選択信号ＬＣＲ０〜ＬＣＲ３に従ってそれぞれ取り込
み、保持するとともに、対応するカラムアドレスデコー
ダＣＤに伝達する。また、各バンクのカラムアドレスデ
コーダＣＤは、内部制御信号ＣＧがハイレベルとされる
ことで選択的に動作状態とされ、カラムアドレスカウン
タＣＣから対応するカラムアドレスレジスタＣＲを介し
て供給される内部アドレス信号Ｙ０〜Ｙｉをデコードし
て、ビット線選択信号ＹＳ０〜ＹＳｎの対応するビット
を択一的にハイレベルとする。

【００２２】バンクＢＮＫ０〜ＢＮＫ３のセンスアンプ
ＳＡは、対応するメモリアレイＭＡＲＹの各相補ビット
線に対応して設けられる実質８×（ｎ＋１）個の単位回
路をそれぞれ含み、これらの単位回路のそれぞれは、一
対のＣＭＯＳ（相補型ＭＯＳ）インバータが交差結合さ
れてなる単位増幅回路と、Ｎチャンネル型の一対のスイ
ッチＭＯＳＦＥＴとを含む。このうち、各単位回路の単
位増幅回路は、内部制御信号ＰＡのハイレベルを受けて
選択的にかつ一斉に動作状態とされ、対応するメモリア
レイＭＡＲＹの選択ワード線に結合される実質８×（ｎ
＋１）個のメモリセルから対応する相補ビット線を介し
て出力される微小読み出し信号をそれぞれ増幅して、所
定の２値読み出し信号とする。

【００２３】一方、各単位回路のスイッチＭＯＳＦＥＴ
は、ビット線選択信号ＹＳ０〜ＹＳｎの対応するビット
が択一的にハイレベルとされることで８組ずつ選択的に
オン状態となり、メモリアレイＭＡＲＹの対応する８組
の相補ビット線と相補共通データ線ＣＤ０＊〜ＣＤ７＊
（ここで、例えば非反転共通データ線ＣＤ０Ｔ及びＣＤ
０Ｂを、合わせて相補共通データ線ＣＤ０＊のように＊
を付して表す。また、それが有効レベルとされるとき選
択的にハイレベルとされるいわゆる非反転信号等につい
てはその名称の末尾にＴを付して表し、それが有効レベ
ルとされるとき選択的にロウレベルとされるいわゆる反
転信号等についてはその名称の末尾にＢを付して表す。
以下同様）との間を選択的に接続状態とする。

【００２４】相補共通データ線ＣＤ０＊〜ＣＤ７＊は、
対応するライトアンプＷＡの各単位ライトアンプの出力
端子にそれぞれ結合されるとともに、対応するメインア
ンプＭＡの各単位メインアンプの入力端子にそれぞれ結
合される。バンクＢＮＫ０〜ＢＮＫ３のライトアンプＷ
Ａ及びメインアンプＭＡは、相補共通データ線ＣＤ０＊
〜ＣＤ７＊に対応して設けられる８個の単位ライトアン
プ及び単位メインアンプを含む。また、データ入出力回
路ＩＯは、データ入出力端子Ｄ０〜Ｄ７に対応して設け
られる８個の入力バッファ及び出力バッファを含む。

【００２５】バンクＢＮＫ０〜ＢＮＫ３のライトアンプ
ＷＡの各単位ライトアンプの入力端子は、ライトデータ
バスＷＤＢ０〜ＷＤＢ７を介してデータ入出力回路ＩＯ
の対応する入力バッファの出力端子にそれぞれ結合さ
れ、メインアンプＭＡの各単位メインアンプの出力端子
は、リードデータバスＲＤＢ０〜ＲＤＢ７を介してデー
タ入出力回路ＩＯの対応する出力バッファの入力端子に
それぞれ結合される。データ入出力回路ＩＯの各入力バ
ッファの入力端子ならびに各出力バッファの出力端子
は、データ入出力端子Ｄ０〜Ｄ７にそれぞれ共通結合さ
れる。

【００２６】ライトアンプＷＡの各単位ライトアンプに
は、タイミング発生回路ＴＧから内部制御信号ＷＰが共
通に供給され、メインアンプＭＡの各単位メインアンプ
には図示されない内部制御信号ＲＰが共通に供給され
る。ライトアンプＷＡの各単位ライトアンプならびにメ
インアンプＭＡの各単位メインアンプには、さらにバン
ク選択回路ＢＳから対応するバンク選択信号ＷＭＡ０〜
ＷＭＡ３がそれぞれ共通に供給される。データ入出力回
路ＩＯの各出力バッファには、タイミング発生回路ＴＧ
から図示されない内部制御信号ＯＣが共通に供給され
る。

【００２７】データ入出力回路ＩＯの各入力バッファ
は、シンクロナスＤＲＡＭが書き込みモードで選択状態
とされるとき、外部のアクセス装置からデータ入出力端
子Ｄ０〜Ｄ７を介して入力される８ビットの書き込みデ
ータを取り込み、保持するとともに、ライトデータバス
ＷＤＢ０〜ＷＤＢ７を介してバンクＢＮＫ０〜ＢＮＫ３
のライトアンプＷＡに伝達する。このとき、バンクＢＮ
Ｋ０〜ＢＮＫ３のライトアンプＷＡの各単位ライトアン
プは、内部制御信号ＷＰがハイレベルとされかつ対応す
るバンク選択信号ＷＭＡ０〜ＷＭＡ３がハイレベルとさ
れることで選択的に動作状態とされ、データ入出力回路
ＩＯの対応する入力バッファからライトデータバスＷＤ
Ｂ０〜ＷＤＢ７を介して伝達される書き込みデータを所
定の相補書き込み信号に変換した後、相補共通データ線
ＣＤ０＊〜ＣＤ７＊を介してメモリアレイＭＡＲＹの選
択状態にある８個のメモリセルに書き込む。

【００２８】一方、バンクＢＮＫ０〜ＢＮＫ３のメイン
アンプＭＡの単位メインアンプは、シンクロナスＤＲＡ
Ｍが読み出しモードで選択状態とされるとき、内部制御
信号ＲＰがハイレベルとされかつ対応するバンク選択信
号ＷＭＡ０〜ＷＭＡ３がハイレベルとされることで選択
的に動作状態とされ、対応するメモリアレイＭＡＲＹの
選択された８個のメモリセルから相補共通データ線ＣＤ
０＊〜ＣＤ７＊を介して出力される読み出し信号をそれ
ぞれ増幅した後、リードデータバスＲＤＢ０〜ＲＤＢ７
を介してデータ入出力回路ＩＯの対応する出力バッファ
に伝達する。このとき、データ入出力回路ＩＯの各出力
バッファは、内部制御信号ＯＣのハイレベルを受けて選
択的に動作状態とされ、活性状態にあるバンクＢＮＫ０
〜ＢＮＫ３のメインアンプＭＡからリードデータバスＲ
ＤＢ０〜ＲＤＢ７を介して出力される読み出しデータを
データ入出力端子Ｄ０〜Ｄ７から出力する。

【００２９】タイミング発生回路ＴＧは、外部のアクセ
ス装置から起動制御信号として供給されるチップ選択信
号ＣＳＢ，ロウアドレスストローブ信号ＲＡＳＢ，カラ
ムアドレスストローブ信号ＣＡＳＢ，ライトイネーブル
信号ＷＥＢ，入出力マスク信号ＤＱＭならびにクロック
信号ＣＬＫ及びクロックイネーブル信号ＣＫＥと、モー
ドレジスタＭＲから供給されるモード設定信号ＭＣ０〜
ＭＣｉと、ロウアドレスカウンタＲＣ及びカラムアドレ
スカウンタＣＣから供給されるオーバーフロー信号ＦＲ
及びＦＣとをもとに上記各種内部制御信号及びモード制
御信号等を選択的に形成し、シンクロナスＤＲＡＭの各
部に供給する。

【００３０】図３及び図４には、図１のシンクロナスＤ
ＲＡＭに含まれるロウアドレスカウンタＲＣ及びカラム
アドレスカウンタＣＣの一実施例の動作条件図がそれぞ
れ示されている。これらの図をもとに、この実施例のシ
ンクロナスＤＲＡＭに含まれるロウアドレスカウンタＲ
Ｃ及びカラムアドレスカウンタＣＣのカウンタモードの
種別と各カウンタモードの動作概要等について説明す
る。

【００３１】図３において、この実施例のシンクロナス
ＤＲＡＭに含まれるロウアドレスカウンタＲＣ及びカラ
ムアドレスカウンタＣＣは、前述のように、ともに４種
類のカウンタモードつまりクロックインクリメントモー
ド，クロックデクリメントモード，スキャンインクリメ
ントモードならびにスキャンデクリメントモードを有
し、これらのカウンタモードは、２ビットのモード制御
信号ＭＳＲ０〜ＭＳＲ１あるいはＭＳＣ０〜ＭＳＣ１に
従って択一的に指定される。

【００３２】すなわち、まずロウアドレスカウンタＲＣ
は、モード制御信号ＭＳＲ０及びＭＳＲ１がともに論理
“０”つまりロウレベルとされることでスキャンインク
リメントモードとされ、カラムアドレスカウンタＣＣの
オーバーフロー信号ＦＣの立ち下がりを受けてカウント
アップ動作を行う。ロウアドレスカウンタＲＣの計数値
つまりロウアドレスは、カウントアップ前のＲＡｊから
ＲＡｊ＋１に順次正順で変化し、最終アドレスＲＡｍと
なった時点でロウアドレスカウンタＲＣのオーバーフロ
ー信号ＦＲがハイレベルとされる。ロウアドレスカウン
タＲＣの計数値は、カラムアドレスカウンタＣＣのオー
バーフロー信号ＦＣの次の立ち下がりを受けて先頭アド
レスＲＡ０に戻され、そのオーバーフロー信号ＦＲもロ
ウレベルに戻される。以後、ロウアドレスカウンタＲＣ
は、カラムアドレスカウンタＣＣのオーバーフロー信号
ＦＣに従ったカウントアップ動作を繰り返す。

【００３３】一方、ロウアドレスカウンタＲＣは、モー
ド制御信号ＭＳＲ０が論理“１”つまりハイレベルとさ
れモード制御信号ＭＳＲ１が論理“０”とされることで
スキャンデクリメントモードとされ、カラムアドレスレ
ジスタＣＲのオーバーフロー信号ＦＣの立ち下がりを受
けてカウントダウン動作を行う。ロウアドレスカウンタ
ＲＣの計数値つまりロウアドレスは、カウントアップ前
のＲＡｊからＲＡｊ−１に逆順で変化し、先頭アドレス
ＲＡ０となった時点でロウアドレスカウンタＲＣのオー
バーフロー信号ＦＲがハイレベルとされる。ロウアドレ
スカウンタＲＣの計数値は、カラムアドレスカウンタＣ
Ｃのオーバーフロー信号ＦＣの次の立ち下がりを受けて
最終アドレスＲＡｍに戻され、オーバーフロー信号ＦＲ
がロウレベルに戻される。以後、ロウアドレスカウンタ
ＲＣはカラムアドレスカウンタＣＣのオーバーフロー信
号ＦＣに従ったカウントダウン動作を繰り返す。

【００３４】さらに、ロウアドレスカウンタＲＣは、モ
ード制御信号ＭＳＲ０が論理“０”とされモード制御信
号ＭＳＲ１が論理“１”とされることでクロックインク
リメントモードとされ、内部制御信号ＣＲつまりクロッ
ク信号ＣＬＫに従って上記スキャンインクリメントモー
ドと同様なカウントアップ動作を行う。また、ロウアド
レスカウンタＲＣは、モード制御信号ＭＳＲ０及びＭＳ
Ｒ１がともに論理“１”とされることでクロックデクリ
メントモードとされ、内部制御信号ＣＲに従ってスキャ
ンデクリメントモードと同様なカウントダウン動作を行
う。

【００３５】なお、シンクロナスＤＲＡＭを構成するバ
ンクＢＮＫ０〜ＢＮＫ３は、特に制限されないが、クロ
ック信号ＣＬＫの周期Ｔｃｙの約４倍に相当するアクセ
スタイムＴｂａｃを必要とする。このため、ロウアドレ
スカウンタＲＣがクロックインクリメントモード又はク
ロックデクリメントモードとされ、バンクＢＮＫ０〜Ｂ
ＮＫ３がロウアドレスカウンタＲＣの計数値に従って順
次活性状態とされるとき、各バンクは一つのロウアドレ
スに関して少なくとも４サイクル分に相当する期間だけ
活性状態とされ、その最後のサイクルつまり４サイクル
目のサイクルで記憶データの実質的な書き込み又は読み
出し動作が可能となる。

【００３６】次に、カラムアドレスカウンタＣＣは、モ
ード制御信号ＭＳＣ０及びＭＳＣ１がともに論理“０”
とされることでクロックインクリメントモードとされ、
内部制御信号ＣＣつまりクロック信号ＣＬＫの立ち上が
りを受けてカウントアップ動作を行う。カラムアドレス
カウンタＣＣの計数値つまりカラムアドレスは、カウン
トアップ前のＣＡｋからＣＡｋ＋１に順次正順で変化
し、最終アドレスＣＡｎとなった時点でカラムアドレス
カウンタＣＣのオーバーフロー信号ＦＣがハイレベルと
される。カラムアドレスカウンタＣＣの計数値は、内部
制御信号ＣＣの次の立ち上がりを受けて先頭アドレスＣ
Ａ０に戻され、オーバーフロー信号ＦＣもロウレベルに
戻される。以後、カラムアドレスカウンタＣＣは内部制
御信号ＣＣに従ったカウントアップ動作を繰り返す。

【００３７】一方、カラムアドレスカウンタＣＣは、モ
ード制御信号ＭＳＣ０が論理“１”とされモード制御信
号ＭＳＣ１が論理“０”とされることでクロックデクリ
メントモードとされ、内部制御信号ＣＣの立ち上がりを
受けてカウントダウン動作を行う。カラムアドレスカウ
ンタＣＣの計数値つまりカラムアドレスは、カウントア
ップ前のＣＡｋからＣＡｋ−１に逆順で変化し、先頭ア
ドレスＣＡ０となった時点でカラムアドレスカウンタＣ
Ｃのオーバーフロー信号ＦＣがハイレベルとされる。カ
ラムアドレスカウンタＣＣの計数値は、内部制御信号Ｃ
Ｃの次の立ち上がりを受けて最終アドレスＣＡｎに戻さ
れ、そのオーバーフロー信号ＦＣもロウレベルに戻され
る。以後、カラムアドレスカウンタＣＣは、内部制御信
号ＣＣに従ったカウントダウン動作を繰り返す。

【００３８】さらに、カラムアドレスカウンタＣＣは、
モード制御信号ＭＳＣ０が論理“０”とされモード制御
信号ＭＳＣ１が論理“１”とされることでスキャンイン
クリメントモードとされ、ロウアドレスカウンタＲＣの
オーバーフロー信号ＦＲに従って上記クロックインクリ
メントモードと同様なカウントアップ動作を行う。ま
た、カラムアドレスカウンタＣＣは、モード制御信号Ｍ
ＳＣ０及びＭＳＣ１がともに論理“１”とされることで
スキャンデクリメントモードとされ、ロウアドレスカウ
ンタＲＣのオーバーフロー信号ＦＲに従ってクロックデ
クリメントモードと同様なカウントダウン動作を行う。

【００３９】なお、シンクロナスＤＲＡＭのモードレジ
スタＭＲに対する設定が行われない初期の状態におい
て、モード制御信号ＭＳＲ０〜ＭＳＲ１ならびにＭＳＣ
０〜ＭＳＣ１はすべて論理“０”とされる。このとき、
ロウアドレスカウンタＲＣは、前述のように、スキャン
インクリメントモードとされ、カラムアドレスカウンタ
ＣＣはクロックインクリメントモードとされる。この結
果、シンクロナスＤＲＡＭは通常のシリアルアクセスモ
ードとされ、カラムアドレスカウンタＣＣのオーバーフ
ロー信号ＦＣに従ってロウアドレスカウンタＲＣをカウ
ントアップしながらカラムアドレス方向の連続読み出し
又は書き込み動作を行う。

【００４０】図５には、図１のシンクロナスＤＲＡＭに
含まれるロウアドレスカウンタ及びカラムアドレスカウ
ンタのカウンタモードの組み合わせと画像処理との関係
を説明するための一実施例の動作条件図が示されてい
る。また、図６には、図１のシンクロナスＤＲＡＭの通
常動作時のアドレス進行を説明するための一実施例のタ
イミング図が示され、図７，図８ならびに図９には、そ
の画像左右反転時，画像左９０°回転時ならびに右下方
向直線描写時のアドレス進行を説明するための一実施例
のタイミング図がそれぞれ示されている。さらに、図１
０には、図１のシンクロナスＤＲＡＭの格納画像つまり
通常読み出し画像を説明するための一実施例の画像イメ
ージ図が示され、図１１，図１２ならびに図１３には、
その反転画像，回転画像ならびに直線描写画像を説明す
るための一実施例の画像イメージ図がそれぞれ示されて
いる。これらの図をもとに、この実施例のシンクロナス
ＤＲＡＭの機能を利用した画像処理の概要とその特徴に
ついて説明する。

【００４１】なお、図５の第１項ないし第６項の組み合
わせは、リードつまり読み出し動作とライトつまり書き
込み動作の両方で使用されるが、動作説明に関する以下
の記述では、特に言明しない限り読み出し動作の場合を
例に説明する。また、以下の画像イメージ図において、
画像の各点はシンクロナスＤＲＡＭの各アドレスに入力
又は出力される８ビットのデータに対応する。各画像イ
メージ図におけるロウアドレス及びカラムアドレスの実
数ならびに方向は、必ずしもバンクＢＮＫ０〜ＢＮＫ３
のメモリアレイＭＡＲＹの物理的な配置とは対応しな
い。

【００４２】図５において、シンクロナスＤＲＡＭのロ
ウアドレスカウンタＲＣ及びカラムアドレスカウンタＣ
Ｃは、前述のように、モード制御信号ＭＳＲ０〜ＭＳＲ
１ならびにＭＳＣ０〜ＭＳＣ１が所定の組み合わせで論
理“０”又は論理“１”とされることで選択的にクロッ
クインクリメントモード，クロックデクリメントモー
ド，スキャンインクリメントモードあるいはスキャンデ
クリメントモードとされる。すなわち、まず、モード制
御信号ＭＳＲ０〜ＭＳＲ１ならびにＭＳＣ０〜ＭＳＣ１
が全ビット論理“０”とされるとき、ロウアドレスカウ
ンタＲＣ及びカラムアドレスカウンタＣＣは、図５の第
１項に示されるように、それぞれスキャンインクリメン
トモード及びクロックインクリメントモードとされ、シ
ンクロナスＤＲＡＭは通常動作つまり通常のシリアルア
クセス動作を行う。

【００４３】このとき、カラムアドレスカウンタＣＣ
は、図６に示されるように、例えば先頭カラムアドレス
ＣＡ０を計数初期値として、内部制御信号ＣＣに従った
カウントアップ動作を行い、ロウアドレスカウンタＲＣ
は、例えば先頭ロウアドレスＲＡ０を計数初期値とし
て、カラムアドレスカウンタＣＣのオーバーフロー信号
ＦＣの立ち下がりを受けて、言い換えるならばカラムア
ドレスカウンタＣＣの計数値が最終カラムアドレスＣＡ
ｎから先頭カラムアドレスＣＡ０に戻される時点でカウ
ントアップ動作を行う。バンク選択回路ＢＳでは、ロウ
アドレスカウンタＲＣが歩進開始し又は更新された直後
のサイクルで、ロウアドレスカウンタＲＣの計数値に対
応するバンク選択信号ＬＲＲ０〜ＬＲＲ３が順次択一的
にハイレベルとされる。また、ロウアドレスカウンタＲ
Ｃの計数値に対応するバンク選択信号ＬＣＲ０〜ＬＣＲ
３がクロックサイクルごとに順次択一的ハイレベルとさ
れ、ロウアドレスカウンタＲＣの計数値に対応するバン
ク選択信号ＷＭＡ０〜ＷＭＡ３が４サイクル遅れてサイ
クルごとに順次ハイレベルとされる。

【００４４】これにより、ロウアドレスカウンタＲＣの
最初の計数値つまりロウアドレスＲＡ０の上位ｉ−１ビ
ットすなわち内部アドレス信号Ｘ２〜Ｘｉが、バンクＢ
ＮＫ０のロウアドレスレジスタＲＲに取り込まれ、次の
計数値つまりロウアドレスＲＡ１の上位ｉ−１ビット
は、バンクＢＮＫ１のロウアドレスレジスタＲＲに取り
込まれる。また、カラムアドレスカウンタＣＣの計数値
つまりカラムアドレスＣＡ０〜ＣＡｎは、まずｎ＋１サ
イクルだけバンクＢＮＫ０のカラムアドレスレジスタＣ
Ｒに順次取り込まれた後、ロウアドレスの切り換えにと
もなってバンクＢＮＫ１〜ＢＮＫ３のカラムアドレスレ
ジスタＣＲに順次取り込まれる。

【００４５】バンクＢＮＫ０のメモリアレイＭＡＲＹで
は、まずロウアドレスＲＡ０に対応する１本のワード線
が所定の時間をおいて所定の選択レベルとされ、これに
結合された８×（ｎ＋１）個のメモリセルの保持データ
に対応する微小読み出し信号が対応する相補ビット線に
出力される。これらの微小読み出し信号は、センスアン
プＳＡの対応する単位増幅回路によってそれぞれ増幅さ
れ、所定の時間つまり例えば３サイクル分に相当する時
間が経過した時点で、ハイレベル又はロウレベルの２値
読み出し信号となる。これらの読み出しデータは、バン
ク選択信号ＷＭＡ０のハイレベルを受けてデータ入出力
回路ＩＯに伝達され、データ入出力端子Ｄ０〜Ｄ７を介
して外部のアクセス装置に出力される。以後、データ入
出力端子Ｄ０〜Ｄ７には、カラムアドレスＣＡ０〜ＣＡ
ｎに対応する読み出しデータが順次８ビットずつシリア
ルに出力され、ｎ＋１サイクルをもって選択ワード線に
結合される８×（ｎ＋１）個のメモリセルの読み出し動
作が終了する。

【００４６】なお、シンクロナスＤＲＡＭを構成するバ
ンクＢＮＫ０〜ＢＮＫ３は、前述のように、クロック信
号ＣＬＫの周期Ｔｃｙの約４倍に相当するアクセスタイ
ムＴｂａｃを必要とする。このため、指定されたアドレ
スの８個のメモリセルの読み出しデータをメインアンプ
ＭＡからデータ入出力回路ＩＯに伝達するバンク選択信
号ＷＭＡ０〜ＷＭＡ３は、上記のように、ワード線の選
択動作から４サイクル遅れで形成され、これによってタ
イミング整合が図られる。

【００４７】ロウアドレスＲＡ０に関する読み出しデー
タの出力動作が終了し、ロウアドレスカウンタＲＣがカ
ウントアップされると、その計数値つまりロウアドレス
ＲＡ１はバンクＢＮＫ１のロウアドレスレジスタＲＲに
取り込まれ、これを受けてバンクＢＮＫ１のメモリアレ
イＭＡＲＹの対応するワード線が択一的に選択レベルと
される。この選択ワード線に結合される８×（ｎ＋１）
個のメモリセルの読み出しデータは、ロウアドレスカウ
ンタＲＣのカウントアップから４サイクル後のサイクル
で、データ入出力端子Ｄ０〜Ｄ７に出力される。以後、
カラムアドレスカウンタＣＣのオーバーフロー信号ＦＣ
に従ってロウアドレスカウンタＲＣをカウントアップし
ながら、同様なシリアル出力動作が繰り返される。言う
までもなく、シンクロナスＤＲＡＭを含む画像システム
では、カウンタモードの組み合わせに関係なく、ディス
プレイ装置の表示制御が通常形態すなわちカラムアドレ
スカウンタＣＣがクロックインクリメントモードとされ
ロウアドレスカウンタＲＣがスキャンインクリメントモ
ードとされるのと同じような形態で行われる。この結
果、シンクロナスＤＲＡＭを含む画像システムのディス
プレイ装置には、図１０に示されるように、格納画像と
同じ向きの画像が得られる。

【００４８】次に、図５の第２項に示されるように、モ
ード制御信号ＭＳＲ０及びＭＳＲ１がともに論理“１”
とされることでロウアドレスカウンタＲＣがスキャンイ
ンクリメントモードとされ、モード制御信号ＭＳＣ０及
びＭＳＣ１がそれぞれ論理“１”及び“０”とされるこ
とでカラムアドレスカウンタＣＣがクロックデクリメン
トモードとされるとき、シンクロナスＤＲＡＭは、言わ
ば画像左右反転モードとされ、ロウアドレス方向に正順
のスキャン動作を繰り返しながらカラムアドレス方向に
逆順のシリアルアクセス動作を行う。

【００４９】このとき、カラムアドレスカウンタＣＣ
は、図７に示されるように、例えば最終カラムアドレス
ＣＡｎを計数初期値として内部制御信号ＣＣに従ったカ
ウントダウン動作を行い、ロウアドレスカウンタＲＣ
は、カラムアドレスカウンタＣＣのオーバーフロー信号
ＦＣの立ち下がりを受けて通常動作と同様なカウントア
ップ動作を行う。バンク選択回路ＢＳでは、やはりロウ
アドレスカウンタＲＣが更新された直後のサイクルで、
ロウアドレスカウンタＲＣの計数値に対応するバンク選
択信号ＬＲＲ０〜ＬＲＲ３が選択的にハイレベルとされ
る。また、ロウアドレスカウンタＲＣの計数値に対応す
るバンク選択信号ＬＣＲ０〜ＬＣＲ３がクロックサイク
ルごとにハイレベルとされ、同様に対応するバンク選択
信号ＷＭＡ０〜ＷＭＡ３が４サイクル遅れてサイクルご
とにハイレベルとされる。

【００５０】これにより、ロウアドレスカウンタＲＣの
最初の計数値つまりロウアドレスＲＡ０が、バンクＢＮ
Ｋ０のロウアドレスレジスタＲＲに取り込まれ、次の計
数値つまりロウアドレスＲＡ１は、バンクＢＮＫ１のロ
ウアドレスレジスタＲＲに取り込まれる。また、カラム
アドレスカウンタＣＣの計数値つまりカラムアドレスＣ
Ａｎ〜ＣＡ０は、まずｎ＋１サイクルだけバンクＢＮＫ
０のカラムアドレスレジスタＣＲに順次取り込まれた
後、ロウアドレスの切り換えにともなってバンクＢＮＫ
１〜ＢＮＫ３のカラムアドレスレジスタＣＲに順次取り
込まれる。

【００５１】バンクＢＮＫ０のメモリアレイＭＡＲＹで
は、まずロウアドレスＲＡ０に対応する１本のワード線
が所定の時間をおいて所定の選択レベルとされ、これに
結合された８×（ｎ＋１）個のメモリセルの保持データ
に対応する微小読み出し信号が対応する相補ビット線に
出力される。これらの微小読み出し信号は、センスアン
プＳＡの対応する単位増幅回路によってそれぞれ増幅さ
れ、所定の時間が経過した時点で、ハイレベル又はロウ
レベルの２値読み出し信号となる。また、バンク選択信
号ＷＭＡ０の４サイクル遅れのハイレベルを受けてメイ
ンアンプＭＡからデータ入出力回路ＩＯに伝達され、デ
ータ入出力端子Ｄ０〜Ｄ７を介して外部のアクセス装置
に出力される。以後、データ入出力端子Ｄ０〜Ｄ７に
は、カラムアドレスＣＡｎ〜ＣＡ０に対応する読み出し
データが逆順で８ビットずつシリアルに出力され、ｎ＋
１サイクルをもって選択ワード線に結合される８×（ｎ
＋１）個のメモリセルの読み出し動作が終了する。

【００５２】ロウアドレスＲＡ０に関する読み出しデー
タの出力動作が終了し、ロウアドレスカウンタＲＣがカ
ウントアップされると、その計数値つまりロウアドレス
ＲＡ１は、バンクＢＮＫ１のロウアドレスレジスタＲＲ
に取り込まれ、これを受けてバンクＢＮＫ１のメモリア
レイＭＡＲＹの対応するワード線が択一的に選択レベル
とされる。この選択ワード線に結合される８×（ｎ＋
１）個のメモリセルの読み出しデータは、ロウアドレス
カウンタＲＣがカウントアップされて４サイクル目のサ
イクルから、データ入出力端子Ｄ０〜Ｄ７に逆順で出力
される。以後、カラムアドレスカウンタＣＣのオーバー
フロー信号ＦＣに従ってロウアドレスカウンタＲＣをカ
ウントアップしながら、同様なシリアル出力動作が繰り
返される。この結果、画像システムのディスプレイ装置
には、図１１（ａ）に示されるように、シンクロナスＤ
ＲＡＭの格納画像を左右反転した画像が得られる。

【００５３】なお、図５の第３項に示されるように、ロ
ウアドレスカウンタＲＣをスキャンデクリメントモード
とし、カラムアドレスカウンタＣＣをクロックインクリ
メントモードとすれば、シンクロナスＤＲＡＭを含む画
像システムのディスプレイ装置には、図１１（ｂ）に示
されるように、シンクロナスＤＲＡＭの格納画像を上下
反転した画像が得られる。また、図５の第４項に示され
るように、ロウアドレスカウンタＲＣをスキャンデクリ
メントモードとし、カラムアドレスカウンタＣＣをクロ
ックデクリメントモードとした場合、ディスプレイ装置
には、図１１（ｃ）に示されるように、格納画像を左右
上下反転した画像が得られる。

【００５４】一方、図５の第５項に示されるように、モ
ード制御信号ＭＳＲ０及びＭＳＲ１がそれぞれ論理
“０”及び“１”とされることでロウアドレスカウンタ
ＲＣがクロックインクリメントモードとされ、モード制
御信号ＭＳＣ０及びＭＳＣ１がともに論理“１”とされ
ることでカラムアドレスカウンタＣＣがスキャンデクリ
メントモードとされるとき、シンクロナスＤＲＡＭは、
言わば画像左９０°回転モードとされ、カラムアドレス
方向に逆順のスキャン動作を繰り返しながらロウアドレ
ス方向に対する正順のシリアルアクセス動作を行う。

【００５５】このとき、ロウアドレスカウンタＲＣは、
図８に示されるように、例えば先頭ロウアドレスＲＡ０
を計数初期値として、内部制御信号ＣＲつまりクロック
信号ＣＬＫに従ったカウントアップ動作を行い、カラム
アドレスカウンタＣＣは、例えば先頭カラムアドレスＣ
Ａ０を計数初期値として、ロウアドレスカウンタＲＣの
オーバーフロー信号ＦＲの立ち下がりを受けて比較的ゆ
っくりとしたカウントダウン動作を行う。バンク選択回
路ＢＳでは、サイクルごとにロウアドレスカウンタＲＣ
の計数値に対応するバンク選択信号ＬＲＲ０〜ＬＲＲ３
が順次択一的にハイレベルとされる。また、カラムアド
レスカウンタＣＣが更新された直後の４サイクルにおい
て、ロウアドレスカウンタＲＣの計数値に対応するバン
ク選択信号ＬＣＲ０〜ＬＣＲ３がサイクルごとに順次ハ
イレベルとされるとともに、ロウアドレスカウンタＲＣ
の計数値に対応するバンク選択信号ＷＭＡ０〜ＷＭＡ３
が４サイクル遅れで順次ハイレベルとされる。

【００５６】これにより、バンクＢＮＫ０のロウアドレ
スレジスタＲＲには、ロウアドレスカウンタＲＣの最初
の計数値を含むロウアドレスＲＡ０，ＲＡ４ないしＲＡ
ｍ−３が順次取り込まれ、４サイクルずつ保持される。
また、バンクＢＮＫ１のロウアドレスレジスタＲＲに
は、ロウアドレスカウンタＲＣの２番目の計数値を含む
ロウアドレスＲＡ１，ＲＡ５ないしＲＡｍ−２が順次取
り込まれ、４サイクルずつ保持される。さらに、バンク
ＢＮＫ２のロウアドレスレジスタＲＲには、ロウアドレ
スＲＡ２，ＲＡ６ないしＲＡｍ−１が順次取り込まれて
４サイクル保持され、バンクＢＮＫ３のロウアドレスレ
ジスタＲＲには、ロウアドレスＲＡ３，ＲＡ７ないしＲ
Ａｍが順次取り込まれて４サイクル保持される。

【００５７】前述のように、シンクロナスＤＲＡＭを構
成するバンクＢＮＫ０〜ＢＮＫ３はクロック信号ＣＬＫ
の周期Ｔｃｙの約４倍に相当するアクセスタイムＴｂａ
ｃを必要とする。上記のように、ロウアドレスカウンタ
ＲＣにより生成されるロウアドレスがバンクＢＮＫ０〜
ＢＮＫ３に順次取り込まれ、４サイクルずつ保持される
とともに、メインアンプＭＡ及びライトアンプＷＡによ
る実質的なアクセス動作を制御するバンク選択信号ＷＭ
Ａ０〜ＷＭＡ３が各バンクのロウアドレスレジスタＲＲ
へのアドレス取り込みから４サイクル遅れて形成される
ことで、アクセスタイミングを整合できるとともに、ク
ロックサイクルに同期した記憶データのシリアル入力又
はシリアル出力動作が可能となる。

【００５８】バンクＢＮＫ０〜ＢＮＫ３のメモリアレイ
ＭＡＲＹでは、ロウアドレスＲＡ０ＲＡｍ−３，ＲＡ１
〜ＲＡｍ−２，ＲＡ２〜ＲＡｍ−１あるいはＲＡ３〜Ｒ
Ａｍに対応するワード線が順次１サイクルずつシフトし
て選択レベルとされ、それぞれ４サイクル分に相当する
期間だけ選択状態とされる。これらの選択ワード線に結
合される８×（ｎ＋１）個のメモリセルの保持データに
対応する微小読み出し信号は、センスアンプＳＡの対応
する単位増幅回路によってそれぞれ増幅され、所定の時
間が経過した時点で、ハイレベル又はロウレベルの２値
読み出し信号となる。そして、各バンクアクセスタイム
Ｔｂａｃに相当する４サイクル後、対応するバンク選択
信号ＷＭＡ０〜ＷＭＡ３のハイレベルを受けてデータ入
出力回路ＩＯに伝達され、データ入出力端子Ｄ０〜Ｄ７
を介して出力される。

【００５９】以後、データ入出力端子Ｄ０〜Ｄ７には、
ロウアドレスＲＡ０〜ＲＡｍに対応する読み出しデータ
が正順で８ビットずつシリアル出力され、同様な動作が
すべてのカラムアドレスＣＡｎ〜ＣＡ０に関して逆順で
繰り返される。この結果、画像システムのディスプレイ
装置には、図１２（ａ）に示されるように、シンクロナ
スＤＲＡＭの格納画像を左方向に９０°回転した画像が
得られる。

【００６０】なお、図５の第６項に示されるように、ロ
ウアドレスカウンタＲＣをクロックデクリメントモード
とし、カラムアドレスカウンタＣＣをスキャンインクリ
メントモードとする場合、シンクロナスＤＲＡＭは、ロ
ウアドレス方向にクロック同期した逆順のシリアルアク
セス動作を行い、カラムアドレス方向にオーバーフロー
信号ＦＣに同期した正順のスキャン動作を行う。この結
果、シンクロナスＤＲＡＭを含む画像システムのディス
プレイ装置には、図１２（ｂ）に示されるように、格納
画像を右方向に９０°回転した画像が得られる。

【００６１】次に、図５の第７項及び第８項に示される
ように、ロウアドレスカウンタＲＣの歩進動作を停止し
た状態でカラムアドレスカウンタＣＣをクロックインク
リメントモード又はクロックデクリメントモードとする
書き込み動作の場合、シンクロナスＤＲＡＭは、同一の
ロウアドレスでカラムアドレス方向のクロック同期した
正順又は逆順のシリアル書き込み動作を行い、シンクロ
ナスＤＲＡＭを含む画像システムは、図１３（ａ）に示
されるように、右方向又は左方向の直線描写を容易に実
現することができる。また、図５の第９項及び第１０項
に示されるように、カラムアドレスカウンタＣＣの歩進
動作を停止した状態でロウアドレスカウンタＲＣをクロ
ックインクリメントモード又はクロックデクリメントモ
ードとする書き込み動作の場合、シンクロナスＤＲＡＭ
は、同一のカラムアドレスでロウアドレス方向のクロッ
ク同期した正順又は逆順のシリアル書き込み動作を行
い、シンクロナスＤＲＡＭを含む画像システムは、図１
３（ｂ）に示されるように、下方向又は上方向の直線描
写を容易に実現することができる。

【００６２】一方、図５の第１１項に示されるように、
ロウアドレスカウンタＲＣ及びカラムアドレスカウンタ
ＣＣをともにクロックインクリメントモードとする書き
込み動作の場合、シンクロナスＤＲＡＭでは、図９に示
されるように、ロウアドレスカウンタＲＣ及びカラムア
ドレスカウンタＣＣがクロックサイクルに同期してカウ
ントアップされる。バンクＢＮＫ０〜ＢＮＫ３は、ロウ
アドレスＲＡ０ないしＲＡｍ−３，ＲＡ１ないしＲＡｍ
−２，ＲＡ２ないしＲＡｍ−１ならびにＲＡ３ないしＲ
Ａｍを順次取り込み、４サイクルずつ保持するととも
に、カラムアドレスＣＡ０ないしＣＡｎ−３，ＣＡ１な
いしＣＡｎ−２，ＣＡ２ないしＣＡｎ−１ならびにＣＡ
３ないしＣＡｎを順次取り込み、４サイクルずつ保持す
る。バンク選択信号ＷＭＡ０〜ＷＭＡ３は、クロックサ
イクルごとに順次更新され、これによってバンクＢＮＫ
０〜ＢＮＫ３に対するライトアクセスが４サイクルごと
に繰り返される。この結果、シンクロナスＤＲＡＭを含
む画像システムは、図１３（ｃ）に示されるように、右
下方向の直線描写を容易に実現できる。

【００６３】なお、図５の第１２項に示されるように、
ロウアドレスカウンタＲＣをクロックインクリメントモ
ードとしカラムアドレスカウンタＣＣをクロックデクリ
メントモードとする書き込み動作の場合、シンクロナス
ＤＲＡＭを含む画像システムでは、図１３（ｄ）に示さ
れるように、左下方向の直線描写を容易に実現すること
ができる。また、図５の第１３項に示されるように、ロ
ウアドレスカウンタＲＣをクロックデクリメントモード
としカラムアドレスカウンタＣＣをクロックインクリメ
ントモードとする書き込み動作の場合、図１３（ｄ）に
併記されるように、左上方向の直線描写を容易に実現す
ることができ、図５の第１４項に示されるように、ロウ
アドレスカウンタＲＣ及びカラムアドレスカウンタＣＣ
をともにクロックデクリメントモードとする書き込み動
作の場合、図１３（ｃ）に併記されるように、右上方向
の直線描写を容易に実現することができる。

【００６４】以上のように、この実施例のシンクロナス
ＤＲＡＭは、そのカウンタモードがモード制御信号ＭＳ
Ｒ０〜ＭＳＲ１あるいはＭＳＣ０〜ＭＳＣ１に従って選
択的にクロックインクリメントモード，クロックデクリ
メントモード，スキャンインクリメントモードあるいは
スキャンデクリメントモードとされるロウアドレスカウ
ンタＲＣ及びカラムアドレスカウンタＣＣと、それぞれ
ロウアドレスレジスタＲＲ及びカラムアドレスレジスタ
ＣＲならびにロウアドレスデコーダＲＤ及びカラムアド
レスデコーダＣＤを含む４個のバンクＢＮＫ０〜ＢＮＫ
３とを備える。バンクＢＮＫ０〜ＢＮＫ３は、クロック
信号ＣＬＫの周期Ｔｃｙの４倍に相当するアクセスタイ
ムＴｂａｃを必要とするが、ロウアドレスが順次連続し
て割り当てられ、メインアンプＭＡ及びライトアンプＷ
Ａの実質的な動作を制御するためのバンク選択信号ＷＭ
Ａ０〜ＷＭＡ３が下位２ビットのロウアドレス信号に従
って順次形成されることで、ロウアドレス方向にクロッ
ク同期したシリアルアクセス動作を行うことができる。
したがって、モード制御信号ＭＳＲ０〜ＭＳＲ１ならび
にＭＳＣ０〜ＭＳＣ１を所定の組み合わせとし、ロウア
ドレスカウンタＲＣ及びカラムアドレスカウンタＣＣを
所望のカウンタモードとすることで、複雑な演算処理を
必要とすることなく、画像の反転・回転ならびに直線描
写を容易に実現することができるため、シンクロナスＤ
ＲＡＭ及びこれを含む画像システムの利便性を高め、そ
の画像処理を効率化することができる。

【００６５】図１４には、この発明が適用されたシンク
ロナスＤＲＡＭに含まれるメモリアレイ及び周辺回路の
第２の実施例のブロック図が示されている。なお、この
実施例のシンクロナスＤＲＡＭは、前記図１〜図１３の
実施例を基本的に踏襲するものであるため、これと異な
る部分についてのみ説明を追加する。

【００６６】図１４において、この実施例のシンクロナ
スＤＲＡＭは、４個のバンクＢＮＫ０〜ＢＮＫ３と、こ
れらのバンクに共通に設けられるカラムアドレスカウン
タＣＣ及びカラムアドレスデコーダＣＤならびに図示さ
れないロウアドレスカウンタＲＣとを備える。バンクＢ
ＮＫ０〜ＢＮＫ３のそれぞれは、メモリアレイＭＡＲ
Ｙ，ロウアドレスデコーダＲＤ，ロウアドレスレジスタ
ＲＲ，センスアンプＳＡならびにライトアンプＷＡ及び
メインアンプＭＡを備え、各バンクのセンスアンプＳＡ
には、図示されないバンク選択回路ＢＳから対応するバ
ンク選択信号ＢＹＳ０〜ＢＹＳ３がそれぞれ供給され
る。これらのバンク選択信号ＢＹＳ０〜ＢＹＳ３は、カ
ラムアドレスカウンタＣＣがクロックインクリメントモ
ード又はクロックデクリメントモードとされるとき、ク
ロックサイクルに同期した所定のタイミングで順次正順
又は逆順で択一的にハイレベルとされ、カラムアドレス
カウンタＣＣがスキャンインクリメントモード又はスキ
ャンデクリメントモードとされるときには、ロウアドレ
スカウンタＲＣのオーバーフロー信号ＦＲに同期した所
定のタイミングで順次正順又は逆順でハイレベルとされ
る。

【００６７】この実施例において、バンクＢＮＫ０〜Ｂ
ＮＫ３のセンスアンプＳＡは、メモリアレイＭＡＲＹの
各相補ビット線に対応して設けられる８×（ｎ＋１）個
の単位回路を備え、これらの単位回路のそれぞれは、一
対のＣＭＯＳインバータが交差結合されてなる単位増幅
回路と、Ｎチャンネル型の一対のスイッチＭＯＳＦＥＴ
とを含む。カラムアドレス方向に連続する８対のスイッ
チＭＯＳＦＥＴの共通結合されたゲートには、対応する
Ｎチャンネル型の選択制御ＭＯＳＦＥＴを介して、対応
するビット線選択信号ＹＳ０〜ＹＳｎが選択的に供給さ
れる。これらの選択制御ＭＯＳＦＥＴのゲートには、バ
ンク選択回路ＢＳから対応する上記バンク選択信号ＢＹ
Ｓ０〜ＢＹＳ３が共通に供給される。

【００６８】これらのことから、この実施例のシンクロ
ナスＤＲＡＭでは、カラムアドレスデコーダＣＤがバン
クＢＮＫ０〜ＢＮＫ３に共通に設けられるにもかかわら
ず、その出力信号たるビット線選択信号ＹＳ０〜ＹＳｎ
は、バンク選択信号ＢＹＳ０〜ＢＹＳ３に従って順次正
順又は逆順でバンクＢＮＫ０〜ＢＮＫ３のセンスアンプ
ＳＡの対応する８対のスイッチＭＯＳＦＥＴに伝達され
る。この結果、カラムアドレスデコーダＣＤを共有化す
ることでシンクロナスＤＲＡＭひいてはこれを含む画像
システムの低コスト化を図りつつ、前記図１〜図１３の
実施例と同様なロウアドレス方向のシリアルアクセス動
作を実現することができる。

【００６９】図１５には、この発明が適用されたシンク
ロナスＤＲＡＭを含む画像システムの一実施例のブロッ
ク図が示されている。同図をもとに、シンクロナスＤＲ
ＡＭを応用した画像システムの概要とその特徴について
説明する。

【００７０】図１５において、この実施例の画像システ
ムは、ストアドプログラム方式の中央処理装置ＣＰＵを
その基本構成要素とする。中央処理装置ＣＰＵには、特
に制限されないが、システムバスＳＢＵＳを介して例え
ば通常のスタティック型ＲＡＭ等からなるランダムアク
セスメモリＲＡＭと、マスクＲＯＭ等からなるリードオ
ンリーメモリＲＯＭと、ディスプレイ制御装置ＤＰＹＣ
ならびに周辺装置コントローラＰＥＲＣとが結合され
る。ディスプレイ制御装置ＤＰＹＣには、図１〜図１３
あるいは図１４のシンクロナスＤＲＡＭが複数個組み合
わされてなるフレームメモリＦＬＭが結合されるととも
に、例えばＣＲＴディスプレイを中心とするディスプレ
イ装置ＤＰＹが結合される。また、周辺装置コントロー
ラＰＥＲＣには、キーボードＫＢＤ及び外部記憶装置Ｅ
ＸＭが結合される。

【００７１】中央処理装置ＣＰＵは、予めリードオンリ
ーメモリＲＯＭに格納されたプログラムに従ってステッ
プ動作し、画像処理に必要な各種の演算処理を実行する
とともに、画像システムの各部を制御・統轄する。ま
た、ランダムアクセスメモリＲＡＭは、いわゆる一時記
憶装置として使用され、例えばリードオンリーメモリＲ
ＯＭから中央処理装置ＣＰＵに伝達されるプログラム及
び演算データ等を一時的に格納し中継するために供され
る。さらに、ディスプレイ制御装置ＤＰＹＣは、フレー
ムメモリＦＬＭに格納された画像データをもとにディス
プレイ装置ＤＰＹの表示制御を行い、周辺装置コントロ
ーラＰＥＲＣは、キーボードＫＢＤ及び外部記憶装置Ｅ
ＸＭ等の周辺装置を制御する。画像システムは、さら
に、１００Ｖの交流入力電源をもとに安定した所定の直
流電源電圧を形成し、画像システムの各部に動作電源と
して供給する電源装置ＰＯＷＳを備える。

【００７２】この実施例において、フレームメモリＦＬ
ＭとなるシンクロナスＤＲＡＭは、前述のように、その
カウンタモードがモード制御信号ＭＳＲ０〜ＭＳＲ１あ
るいはＭＳＣ０〜ＭＳＣ１に従って選択的にクロックイ
ンクリメントモード，クロックデクリメントモード，ス
キャンインクリメントモードあるいはスキャンデクリメ
ントモードとされるロウアドレスカウンタＲＣ及びカラ
ムアドレスカウンタＣＣと、４個のバンクＢＮＫ０〜Ｂ
ＮＫ３とを備える。また、バンクＢＮＫ０〜ＢＮＫ３
は、クロック信号ＣＬＫの周期Ｔｃｙの４倍に相当する
アクセスタイムＴｂａｃを必要とするが、ロウアドレス
が順次連続して割り当てられ、その実質的なアクセス動
作が所定のバンク選択信号に従って制御されることで、
ロウアドレス方向にクロック同期したシリアルアクセス
動作を行うことができる。したがって、モード制御信号
ＭＳＲ０〜ＭＳＲ１ならびにＭＳＣ０〜ＭＳＣ１を所定
の組み合わせとし、ロウアドレスカウンタＲＣ及びカラ
ムアドレスカウンタＣＣを所望のカウンタモードとする
ことで、中央処理装置ＣＰＵによる複雑な演算処理を必
要とすることなく、画像の反転・回転ならびに直線描写
を容易に実現することができるため、シンクロナスＤＲ
ＡＭ及びこれを含む画像システムの利便性を高め、その
画像処理を効率化することができるものである。

【００７３】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１）画像システム等を構成するシンクロナスＤＲＡＭ
等を、直交して配置される複数のワード線及びビット線
を含むメモリアレイと、上記メモリアレイに対応して設
けられそのワード線を択一的に選択状態とするロウアド
レスデコーダとをそれぞれ含み、ロウアドレスが順次連
続して割り当てられる複数のバンクを基本に構成すると
ともに、これらのバンクの個数ｐを、バンクのアクセス
タイムＴｂａｃ及びクロック信号の周期Ｔｃｙに対し
て、 ｐ≧Ｔｂａｃ／Ｔｃｙ なる値に設定する。また、これらのバンクに共通にロウ
アドレスカウンタ及びカラムアドレスカウンタと、ロウ
アドレスカウンタの下位所定ビットの出力信号を受けこ
れらの出力信号に対応するバンクを選択的に指定するバ
ンク選択回路とを設けるとともに、ロウアドレスカウン
タ及びカラムアドレスカウンタに、クロック信号に従っ
て正順又は逆順の歩進動作を行うクロックインクリメン
トモード及びクロックデクリメントモードと、カラムア
ドレスカウンタ又はロウアドレスカウンタのオーバーフ
ロー信号に従って正順又は逆順の歩進動作を行うスキャ
ンインクリメントモード及びスキャンデクリメントモー
ドとを持たせることで、画像システム等のシンクロナス
ＤＲＡＭ等に、容易にロウアドレス方向の連続アクセス
機能を持たせることができるという効果が得られる。

【００７４】（２）上記（１）項により、ロウアドレス
カウンタ及びカラムアドレスカウンタを選択的に組み合
わせてクロックインクリメントモード，クロックデクリ
メントモード，スキャンインクリメントモードあるいは
スキャンデクリメントモードとすることで、画像反転機
能，画像回転機能ならびに直線描写機能等を容易に実現
することができるという効果が得られる。 （３）上記（１）項及び（２）項により、シンクロナス
ＤＲＡＭ等ならびにシンクロナスＤＲＡＭ等を含む画像
システムの利便性を高め、その画像処理を効率化するこ
とができるという効果が得られる。

【００７５】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１及び図２において、シンクロナスＤＲＡＭは、
所定の条件つまり、バンクの設置数ｐが各バンクのアク
セスタイムＴｂａｃ及びクロック信号ＣＬＫの周期Ｔｃ
ｙに対して、 ｐ≧Ｔｂａｃ／Ｔｃｙ なる関係を満たすことを条件に、任意数のバンクを備え
ることができる。また、シンクロナスＤＲＡＭは、×１
６ビット又は×３２ビット等、任意のビット構成を採る
ことができるし、そのアドレス構成も任意である。バン
クＢＮＫ０〜ＢＮＫ３のメモリアレイＭＡＲＹは、その
直接周辺回路を含めて複数のマットに分割できるし、い
わゆるシェアドセンス方式を採るものであってもよい。
さらに、シンクロナスＤＲＡＭのブロック構成は、種々
の実施形態を採りうるし、起動制御信号，アドレス信号
ならびに内部制御信号等の名称及び組み合わせならびに
その有効レベル等も、この実施例による制約を受けな
い。

【００７６】図３及び図４において、ロウアドレスカウ
ンタＲＣ及びカラムアドレスカウンタＣＣのカウンタモ
ードとモード制御信号ＭＳＲ０〜ＭＳＲ１ならびにＭＳ
Ｃ０〜ＭＳＣ１との間の関係は、種々の実施形態を採り
うるし、各カウンタモードの名称も、本発明に制約を与
えない。図５において、ロウアドレスカウンタＲＣ及び
カラムアドレスカウンタＣＣのカウンタモードの組み合
わせと等価的な画像処理との間の関係は、種々の実施形
態が考えられよう。また、本実施例のクロックインクリ
メントモードでは、ロウアドレスカウンタＲＣ及びカラ
ムアドレスカウンタＣＣともにクロック信号ＣＬＫに同
期する内部制御信号ＣＲ又はＣＣが用いられているが、
例えば内部制御信号ＣＣをクロック信号ＣＬＫの倍周期
とすることも可能である。この場合、斜線描画となる。

【００７７】図６ないし図９において、ロウアドレスカ
ウンタＲＣ及びカラムアドレスカウンタＣＣは、その先
頭アドレスＲＡ０又はＣＡ０を計数初期値とし、最終ア
ドレスＲＡｍ又はＣＡｎを計数最終値とする歩進動作を
行うが、これらの計数初期値及び計数最終値は、外部か
ら選択的に指定できるようにしてもよい。

【００７８】図１５において、画像システムは、他の各
種入出力デバイスを含むことができるし、そのブロック
構成及びバス構成は、種々の実施形態を採りうる。

【００７９】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるシン
クロナスＤＲＡＭならびにこれをフレームメモリとして
含む画像システムに適用した場合について説明したが、
それに限定されるものではなく、例えば、同様なシリア
ルアクセス機能を持つ各種の半導体記憶装置やこのよう
な半導体記憶装置を含む各種システムに広く適用でき
る。

【００８０】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、画像システムのシンクロナ
スＤＲＡＭ等を、直交して配置される複数のワード線及
びビット線を含むメモリアレイと、上記メモリアレイに
対応して設けられそのワード線を択一的に選択状態とす
るロウアドレスデコーダとをそれぞれ含み、ロウアドレ
スが順次連続して割り当てられる複数のバンクを基本に
構成するとともに、これらのバンクの個数ｐを、バンク
のアクセスタイムＴｂａｃ及びクロック信号の周期Ｔｃ
ｙに対して、 ｐ≧Ｔｂａｃ／Ｔｃｙ なる値に設定する。また、これらのバンクに共通にロウ
アドレスカウンタ及びカラムアドレスカウンタと、ロウ
アドレスカウンタの下位所定ビットの出力信号を受けこ
れに対応するバンクを選択的に指定するバンク選択回路
とを設けるとともに、ロウアドレスカウンタ及びカラム
アドレスカウンタに、クロック信号に従って正順又は逆
順の歩進動作を行うクロックインクリメントモード及び
クロックデクリメントモードと、カラムアドレスカウン
タ又はロウアドレスカウンタのオーバーフロー信号に従
って正順又は逆順の歩進動作を行うスキャンインクリメ
ントモード及びスキャンデクリメントモードとを持たせ
る。これにより、画像システム等のシンクロナスＤＲＡ
Ｍ等に、ロウアドレス方向の連続アクセス機能を持たせ
ることができるとともに、ロウアドレスカウンタ及びカ
ラムアドレスカウンタを選択的に組み合わせてクロック
インクリメントモード，クロックデクリメントモード，
スキャンインクリメントモードあるいはスキャンデクリ
メントモードとし、画像反転機能，画像回転機能ならび
に直線描写機能等を容易に実現することができる。この
結果、シンクロナスＤＲＡＭ等ならびにこれを含む画像
システムの利便性を高め、その画像処理を効率化するこ
とができる。

【図面の簡単な説明】

【図１】この発明が適用されたシンクロナスＤＲＡＭの
一実施例を示すブロック図である。

【図２】図１のシンクロナスＤＲＡＭに含まれるメモリ
アレイ及び周辺回路の一実施例を示すブロック図であ
る。

【図３】図１のシンクロナスＤＲＡＭに含まれるロウア
ドレスカウンタの一実施例を示す動作条件図である。

【図４】図１のシンクロナスＤＲＡＭに含まれるカラム
アドレスカウンタの一実施例を示す動作条件図である。

【図５】図１のシンクロナスＤＲＡＭに含まれるロウア
ドレスカウンタ及びカラムアドレスカウンタのカウンタ
モードの組み合わせと画像との間の関係を説明するため
の一実施例を示す動作条件図である。

【図６】図１のシンクロナスＤＲＡＭの通常動作時のア
ドレス進行を説明するための一実施例を示すタイミング
図である。

【図７】図１のシンクロナスＤＲＡＭの画像左右反転時
のアドレス進行を説明するための一実施例を示すタイミ
ング図である。

【図８】図１のシンクロナスＤＲＡＭの画像左９０°回
転時のアドレス進行を説明するための一実施例を示すタ
イミング図である。

【図９】図１のシンクロナスＤＲＡＭの右下方向直線描
写時のアドレス進行を説明するための一実施例を示すタ
イミング図である。

【図１０】図１のシンクロナスＤＲＡＭの格納画像及び
通常読み出し画像を説明するための一実施例を示す画像
イメージ図である。

【図１１】図１のシンクロナスＤＲＡＭの反転画像を説
明するための一実施例を示す画像イメージ図である。

【図１２】図１のシンクロナスＤＲＡＭの回転画像を説
明するための一実施例を示す画像イメージ図である。

【図１３】図１のシンクロナスＤＲＡＭの直線描写画像
を説明するための一実施例を示す画像イメージ図であ
る。

【図１４】この発明が適用されたシンクロナスＤＲＡＭ
に含まれるメモリアレイ及び周辺回路の第２の実施例を
示すブロック図である。

【図１５】図１又は図１４のシンクロナスＤＲＡＭを含
む画像システムの一実施例を示すブロック図である。

【符号の説明】

ＢＮＫ０〜ＢＮＫ３……バンク、ＭＡＲＹ……メモリア
レイ、ＲＤ……ロウアドレスデコーダ、ＲＲ……ロウア
ドレスレジスタ、ＳＡ……センスアンプ、ＣＤ……カラ
ムアドレスデコーダ、ＣＲ……カラムアドレスレジス
タ、ＷＡ……ライトアンプ、ＭＡ……メインアンプ、Ｒ
Ｃ……ロウアドレスカウンタ、ＣＣ……カラムアドレス
カウンタ、ＢＳ……バンク選択回路、ＡＢ……アドレス
バッファ、ＩＯ……データ入出力回路、ＲＤＢ０〜ＲＤ
Ｂ７……リードデータバス、ＷＤＢ０〜ＷＤＢ７……ラ
イトデータバス、ＭＲ……モードレジスタ、ＴＧ……タ
イミング発生回路、Ｄ０〜Ｄ７……データ入出力端子、
ＣＬＫ……クロック信号又はその入力端子、ＣＫＥ……
クロックイネーブル信号又はその入力端子、ＣＳＢ……
チップ選択信号又はその入力端子、ＲＡＳＢ……ロウア
ドレスストローブ信号又はその入力端子、ＣＡＳＢ……
カラムアドレスストローブ信号又はその入力端子、ＷＥ
Ｂ……ライトイネーブル信号又はその入力端子、ＤＱＭ
……データマスク信号又はその入力端子、Ａ０〜Ａｉ…
…アドレス信号又はその入力端子。ＭＳＲ０〜ＭＳＲ
１，ＭＳＣ０〜ＭＳＣ１……モード制御信号。ＣＰＵ…
…中央処理装置、ＳＢＵＳ……システムバス、ＲＡＭ…
…ランダムアクセスメモリ、ＳＤＲＡＭ……シンクロナ
スＤＲＡＭ、ＲＯＭ……リードオンリーメモリ、ＤＰＹ
Ｃ……ディスプレイ制御装置、ＦＬＭ……フレームメモ
リ、ＤＰＹ……ディスプレイ装置、ＰＥＲＣ……周辺装
置コントローラ、ＫＢＤ……キーボード、ＥＸＭ……外
部記憶装置、ＰＯＷＳ……電源装置。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｇ１１Ｃ 11/34 ３７１Ｈ

Claims (8)

【特許請求の範囲】
1. 【請求項１】 直交して配置される複数のワード線及び
   ビット線を含むメモリアレイと、上記メモリアレイに対
   応して設けられそのワード線を択一的に選択状態とする
   ロウアドレスデコーダとをそれぞれ含み、ロウアドレス
   が順次連続して割り当てられる複数のバンクを具備する
   ものであって、かつロウアドレス方向への連続アクセス
   機能を有することを特徴とする半導体記憶装置。
2. 【請求項２】 請求項１において、 上記半導体記憶装置は、ワード線選択動作を含めてＴｂ
   ａｃなるアクセスタイムを有するｐ個の上記バンクを具
   備し、かつその周期をＴｃｙとする所定のクロック信号
   に従って同期動作するものであって、 上記バンクの個数ｐは、上記バンクのアクセスタイムＴ
   ｂａｃ及び上記クロック信号の周期Ｔｃｙに対して、 ｐ≧Ｔｂａｃ／Ｔｃｙ なる値とされるものであることを特徴とする半導体記憶
   装置。
3. 【請求項３】 請求項１又は請求項２において、 上記半導体記憶装置は、上記複数のバンクに共通に設け
   られるロウアドレスカウンタ及びカラムアドレスカウン
   タと、上記ロウアドレスカウンタの下位所定ビットの出
   力信号を受けこれらの出力信号に対応する上記バンクを
   選択的に指定するバンク選択回路とを具備するものであ
   って、 上記バンクのそれぞれは、上記ロウアドレスカウンタの
   上位所定ビットの出力信号を共通に受け対応する上記ロ
   ウアドレスデコーダにそれぞれ伝達するロウアドレスレ
   ジスタを含むものであることを特徴とする半導体記憶装
   置。
4. 【請求項４】 請求項１，請求項２又は請求項３におい
   て、 上記ロウアドレスカウンタ及びカラムアドレスカウンタ
   は、上記クロック信号に従って正順又は逆順の歩進動作
   を行うクロックインクリメントモード及びクロックデク
   リメントモードと、カラムアドレスカウンタ又はロウア
   ドレスカウンタのオーバーフロー信号に従って正順又は
   逆順の歩進動作を行うスキャンインクリメントモード及
   びスキャンデクリメントモードとをそれぞれ有するもの
   であることを特徴とする半導体記憶装置。
5. 【請求項５】 請求項１，請求項２，請求項３又は請求
   項４において、 上記半導体記憶装置は、所定のシステムに含まれるもの
   であって、 上記システムは、上記ロウアドレスカウンタ及びカラム
   アドレスカウンタが選択的に組み合わされて上記クロッ
   クインクリメントモード，クロックデクリメントモー
   ド，スキャンインクリメントモードあるいはスキャンデ
   クリメントモードとされることにより実現される画像反
   転機能，画像回転機能あるいは直線描写機能を備えるも
   のであることを特徴とする半導体記憶装置。
6. 【請求項６】 直交して配置される複数のワード線及び
   ビット線を含むメモリアレイと、上記メモリアレイに対
   応して設けられそのワード線を択一的に選択状態とする
   ロウアドレスデコーダとをそれぞれ含み、ロウアドレス
   が順次連続して割り当てられる複数のバンクを備え、ロ
   ウアドレス方向への連続アクセス機能を有する半導体記
   憶装置を具備するものであって、かつ画像反転機能，画
   像回転機能あるいは直線描写機能を備えることを特徴と
   するシステム。
7. 【請求項７】 請求項６において、 上記半導体記憶装置は、ワード線選択動作を含めてＴｂ
   ａｃなるアクセスタイムを有するｐ個の上記バンクを具
   備し、かつその周期をＴｃｙとするクロック信号に従っ
   て同期動作するものであって、 上記バンクの個数ｐは、上記バンクのアクセスタイムＴ
   ｂａｃ及び上記クロック信号の周期Ｔｃｙに対して、 ｐ≧Ｔｂａｃ／Ｔｃｙ なる値とされるものであることを特徴とするシステム。
8. 【請求項８】 請求項６又は請求項７において、 上記半導体記憶装置は、上記複数のバンクに共通に設け
   られ、上記クロック信号に従って正順又は逆順の歩進動
   作を行うクロックインクリメントモード及びクロックデ
   クリメントモードと、カラムアドレスカウンタ又はロウ
   アドレスカウンタのオーバーフロー信号に従って正順又
   は逆順の歩進動作を行うスキャンインクリメントモード
   及びスキャンデクリメントモードとをそれぞれ有するロ
   ウアドレスカウンタ及びカラムアドレスカウンタと、上
   記ロウアドレスカウンタの下位所定ビットの出力信号を
   受けこれらの出力信号に対応する上記バンクを選択的に
   指定するバンク選択回路とを具備するものであり、 上記バンクのそれぞれは、上記ロウアドレスカウンタの
   上位所定ビットの出力信号を受け、対応する上記ロウア
   ドレスデコーダにそれぞれ伝達するロウアドレスレジス
   タを含むものであって、 上記システムの画像反転機能，画像回転機能ならびに直
   線描写機能は、上記ロウアドレスカウンタ及びカラムア
   ドレスカウンタが選択的に組み合わされて上記クロック
   インクリメントモード，クロックデクリメントモード，
   スキャンインクリメントモードあるいはスキャンデクリ
   メントモードとされることにより選択的に実現されるも
   のであることを特徴とするシステム。