JP4833550B2 - 内部シリアルバスを有する非常にコンパクトな不揮発性メモリデバイスおよびそのための方法 - Google Patents
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Description
メモリデバイスは、普通、カードに搭載され得る1つ以上のメモリチップを含む。各メモリチップは、復号器および消去回路、書き込み回路および読み出し回路などの周辺回路により支援されるメモリセルアレイを含む。より複雑なメモリデバイスも、高機能で高レベルのメモリ操作およびインターフェーシングを実行するコントローラに付随している。今日、商業的に成功した不揮発性固体メモリデバイスが多数使われている。それらのメモリデバイスは、1つ以上の電荷蓄積素子を各々有するさまざまなタイプのメモリセルを使用することができる。
メモリデバイスは、普通行および列を成すように配列されたメモリセルの2次元アレイから成り、ワードラインおよびビットラインによりアドレス指定可能である。NORタイプまたはNANDタイプのアーキテクチャに従って当該アレイを形成することができる。
図2は、メモリセルのNORアレイの例を示す。NORタイプのアーキテクチャを有するメモリデバイスは、図1Bまたは1Cに示すタイプのセルで実現されている。メモリセルの各行は、そのソースおよびドレインによりデイジーチェーン方式で接続される。この設計は、時には仮想接地設計と称される。各メモリセル10は、ソース14と、ドレイン16と、コントロールゲート30と、選択ゲート40とを有する。行内のセルの選択ゲートは、ワードライン42に接続されている。列内のセルのソースおよびドレインは、選択されたビットライン34および36にそれぞれ接続されている。メモリセルのコントロールゲートおよび選択ゲートが別々に制御される実施形態では、ステアリングライン36も、列内のセルのコントロールゲートを接続する。
図3は、図1Dに示すようなメモリセルのNANDアレイの例を示す。NANDセルの各列に沿って、ビットラインが各NANDセルのドレイン端子56に結合されている。NANDセルの各行に沿って、1本のソースラインがそれらのソース端子54の全てを接続することができる。行に沿ってNANDセルのコントロールゲートも、一連の対応するワードラインに接続されている。選択トランジスタの対(図1Dを参照)を、接続されているワードラインを介してそれらのコントロールゲートにかかる適切な電圧でオンに転換することによって、NANDセルの一行全体をアドレス指定することができる。NANDセルのチェーン内のメモリトランジスタが読み出されるとき、そのチェーン内の残りのメモリトランジスタは、それらに関連するワードラインを介して十分にオンに転換されるので、当該チェーンを流れる電流は、本質的に、読み出されるセルに蓄積されている電荷のレベルに依存する。NANDアーキテクチャと、メモリシステムの一部としてのその動作との例が、米国特許第5,570,315号(特許文献14)、第5,774,397号(特許文献15)および第6,046,935号(特許文献16)において見出される。
電荷蓄積メモリデバイスのプログラミングは、より多くの電荷をその電荷蓄積素子に印加するだけという結果になり得る。従って、プログラム操作の前に、電荷蓄積素子に現存する電荷を除去(すなわち、消去)しなければならない。メモリセルの1つ以上のブロックを消去するために、消去回路(図示せず)が設けられる。セルのアレイ全体、或いはアレイのセルの有意のグループが一緒に(すなわち、一瞬のうちに)電気的に消去されるときに、EEPROMなどの不揮発性メモリは“フラッシュ”EEPROMと称される。いったん消去されれば、そのセルのグループを再プログラミングすることができる。一緒に消去され得るセルのグループは、1つ以上のアドレス指定可能な消去ユニットから成ることができる。消去ユニットまたはブロックは、通常データの1つ以上のページを記憶し、ここでページはプログラミングおよび読み出しの単位であるが、1回の操作で2ページ以上をプログラミングしたり、或いは読み出すこともできる。各ページは、通常1以上のセクタのデータを記憶し、ここでセクタのサイズはホストシステムによって定められる。一例は、磁気ディスクドライブで確立された標準に従う512バイトのユーザデータと、そのユーザデータおよび/またはそれが記憶されるブロックに関する数バイトのオーバーヘッドデータのセクタである。
普通の2状態EEPROMセルでは、伝導ウィンドウを2つの領域に分割するために少なくとも1つの電流区切り点レベルが確立される。所定の固定された電圧を印加することによってセルが読み出されるとき、そのソース/ドレイン電流は当該区切り点レベル(或いは、基準電流IREF )との比較によって1つのメモリ状態に帰着させられる。読み出された電流が当該区切り点レベルのそれより多ければ、そのセルは1つの論理状態(例えば、“ゼロ”状態)であると判定される。一方、電流が区切り点レベルのそれより少なければ、そのセルは他方の論理状態(例えば、“1”状態)であると判定される。従って、このような2状態セルは、1ビットのデジタル情報を記憶する。外部からプログラムできる基準電流源が、区切り点レベル電流を発生させるためにメモリシステムの一部分として設けられることが良くある。
読み出しおよびプログラミングの性能を改善するために、アレイ内の多数の電荷蓄積素子またはメモリトランジスタが並列に読み出されたり、或いはプログラムされる。従って、複数の記憶素子の1つの論理“ページ”が一緒に読み出されたり、或いはプログラムされる。現存するメモリアーキテクチャでは、一行は通常インターリーブ配置された数個のページを含む。1つのページの全ての記憶素子が一緒に読み出されたり、或いはプログラムされる。列復号器は、インターリーブ配置されたページの各々を対応する数の読み書きモジュールに選択的に接続する。例えば、一つの実装例では、メモリアレイは532バイト(512バイトと、20バイトのオーバーヘッド)のページサイズを有するように設計される。各列が1本のドレイン・ビットラインを含み、インタリーブ配置されたページが1行あたりに2ページあるとすれば、合計で8512列となり、各ページは4256列と関連することになる。全ての偶数ビットラインまたは奇数ビットラインのいずれかを並列に読み出したり、或いは書き込むために接続可能なセンスモジュールが4256個あることになる。このように、4256ビット(すなわち、532バイト)のページの並列データが記憶素子のページから読み出されたり、或いはページにプログラムされる。読み書き回路170を形成する読み書きモジュールを、種々のアーキテクチャをなすように配列することができる。
本発明の1つの重要な特徴は、並列に動作する読み書きモジュールのブロックについて、各モジュールをコア部分と共通部分とに区分し、コア部分のブロックを大幅に少ない数の共通部分と動作させ、かつ共有することである。このアーキテクチャは、個々の読み書きモジュールの中の重複する回路を因数分解することによりスペースおよび電力を節約することを可能にする。高密度のメモリチップの設計では、スペースの節約はメモリアレイのための読み書き回路全体の50%にもおよび得る。これは、読み書きモジュールが、メモリアレイのメモリセルの1つの連続する行に同時に供給することができるように、読み書きモジュールを密接にパックすることを可能にする。
本発明の他の態様によれば、区分された読み書きスタック400内の種々の部分の間の通信のためにシリアルバスが設けられる。シリアルバス431は、スタックバスコントローラ430の制御下で読み書きモジュール共通部分420を読み書きモジュールコア410のいずれとも相互に接続することができる。スタックバスコントローラ430は、読み書きスタック400内の種々の部分の間で何時およびどんな場合にデータが転送されるかを制御するバスマスタとして作用する。
本発明の他の態様によれば、読み書きセンス増幅器のブロックと関連するI/Oイネーブルされるデータラッチのセットが、スペースが効率的なシフトレジスタの一部として実現される。
Claims (18)
- 不揮発性メモリデバイスであって、
複数のワードラインおよびビットラインによりアドレス指定可能な多状態メモリセルアレイ(300)と、
ビットラインの関連するグループを介して並列にメモリセルのセットを操作するための読み書き回路(370)のセットであって、各読み書き回路がコア部分(410)と共通部分(420)とに区分されている、読み書き回路(370)のセットと、を備え、
前記読み書き回路(370)のセットを多数のサブグループに組織し、各サブグループがサブグループの個々の読み書き回路から多数のコア部分(410)を含む読み書き回路のスタック(400)を形成し、それぞれがビットラインに結合可能であり、
各コア部分(410)は、アドレス指定されたメモリセルの伝導電流レベルを感知するように配列されたセンス増幅器(212)を備え、
各サブグループは、前記サブグループの多数のコア部分(410)のそれぞれに結合され、かつ前記サブグループの多数のコア部分(410)に関連するデータを処理するように配列されたプロセッサ(222)を含む少なくとも1つの共通部分(420)をさらに備え、
各共通部分(420)内の前記プロセッサ(222)は、前記センス増幅器(212)から感知された伝導電流レベルを受け取るように結合され、かつ前記感知された伝導電流レベルからデータビットのセットを計算するように配列され、
各スタック(400)の個々のコンポーネント間に結合する各スタック(400)のためのシリアルスタックバス(431)と、
前記個々のコンポーネントに結合されて前記個々のコンポーネントの動作を前記シリアルスタックバスと共に制御するスタックバスコントローラ(430)と、をさらに備える不揮発性メモリデバイス。 - 請求項1記載の不揮発性メモリデバイスにおいて、
データは、前記個々のコンポーネント間で交換され、
前記シリアルスタックバスは、データをシリアルに転送する不揮発性メモリデバイス。 - 請求項1記載の不揮発性メモリデバイスにおいて、
前記スタックバスコントローラをバンク内の前記スタックの中の対応するコンポーネントに同時に接続する1つ以上の制御ラインをさらに備える不揮発性メモリデバイス。 - 請求項1記載の不揮発性メモリデバイスにおいて、
前記シリアルスタックバスは、各スタック中の個々のコンポーネントの第1および第2のグループに結合され、
前記個々のコンポーネントのうちの少なくとも1つは、前記第1および第2のグループに共通である不揮発性メモリデバイス。 - 不揮発性メモリデバイスであって、
複数のワードラインおよびビットラインによりアドレス指定可能な多状態メモリセルアレイ(300)と、
ビットラインの関連するグループを介して並列にメモリセルのセットを操作するための読み書き回路(370)のセットであって、各読み書き回路がコア部分(410)と共通部分(420)とに区分されている、読み書き回路(370)のセットと、を備え、
前記読み書き回路(370)のセットを多数のサブグループに組織し、各サブグループがサブグループの個々の読み書き回路から多数のコア部分(410)を含む読み書き回路のスタック(400)を形成し、それぞれがビットラインに結合可能であり、
各コア部分(410)は、アドレス指定されたメモリセルの伝導電流レベルを感知するように配列されたセンス増幅器(212)を備え、
各サブグループは、前記サブグループの多数のコア部分(410)のそれぞれに結合され、かつ前記サブグループの多数のコア部分(410)に関連するデータを処理するように配列されたプロセッサ(222)を含む少なくとも1つの共通部分(420)をさらに備え、
各共通部分(420)内の前記プロセッサ(222)は、前記センス増幅器(212)から感知された伝導電流レベルを受け取るように結合され、かつ前記感知された伝導電流レベルからデータビットのセットを計算するように配列され、
各スタック(400)の個々のコンポーネント間に結合する各スタック(400)のためのシリアルスタックバス(431)と、
前記個々のコンポーネントの動作を前記シリアルスタックバスと共に制御するための手段と、をさらに備える不揮発性メモリデバイス。 - 請求項5記載の不揮発性メモリデバイスにおいて、
データは、前記個々のコンポーネント間で交換され、
前記シリアルスタックバスは、データをシリアルに転送する不揮発性メモリデバイス。 - 請求項5記載の不揮発性メモリデバイスにおいて、
バンク内の前記スタック中の個々の対応するコンポーネントに同時に接続してこれに制御信号を送る1つ以上の制御ラインをさらに備える不揮発性メモリデバイス。 - 請求項5記載の不揮発性メモリデバイスにおいて、
前記シリアルスタックバスは、各スタック中の個々のコンポーネントの第1および第2のグループに結合され、
前記個々のコンポーネントのうちの少なくとも1つは、前記第1および第2のグループに共通である不揮発性メモリデバイス。 - 請求項1〜8のいずれか記載の不揮発性メモリデバイスにおいて、
前記メモリセルアレイは、フラッシュEEPROMセルから構成される不揮発性メモリデバイス。 - 請求項1〜8のいずれか記載の不揮発性メモリデバイスにおいて、
前記メモリセルアレイは、NROMセルから構成される不揮発性メモリデバイス。 - 請求項1〜8のいずれか記載の不揮発性メモリデバイスにおいて、
各メモリセルは、2ビット以上のデータを記憶する不揮発性メモリデバイス。 - 不揮発性メモリデバイスにおける読み書き回路のあるセット間の接続の数を減少させる方法であって、
複数のワードラインおよびビットラインにより多状態メモリセルアレイ(300)をアドレス指定するステップと、
ビットラインの関連するグループを介して並列にメモリセルのセットを操作するための読み書き回路(370)のセットを設けるステップであって、各読み書き回路がコア部分(410)と共通部分(420)とに区分されている、読み書き回路(370)のセットを設けるステップと、を含み、
前記読み書き回路(370)のセットを多数のサブグループに組織し、各サブグループがサブグループの個々の読み書き回路から多数のコア部分(410)を含む読み書き回路のスタック(400)を形成し、それぞれがビットラインに結合可能であり、
各コア部分(410)は、アドレス指定されたメモリセルの伝導電流レベルを感知するように配列されたセンス増幅器(212)を備え、
各サブグループは、前記サブグループの多数のコア部分(410)のそれぞれに結合され、かつ前記サブグループの多数のコア部分(410)に関連するデータを処理するように配列されたプロセッサ(222)を含む少なくとも1つの共通部分(420)をさらに備え、
各共通部分(420)内の前記プロセッサ(222)は、前記センス増幅器(212)から感知された伝導電流レベルを受け取るように結合され、かつ前記感知された伝導電流レベルからデータビットのセットを計算するように配列され、
各スタック(400)は、バンク内の他のスタック(400)に類似する個々のコンポーネントを含み、
各スタックの個々のコンポーネントをシリアルスタックバスにより結合するステップと、
各スタックの個々のコンポーネントに制御信号を送ることによって各スタックの個々のコンポーネントおよびそのシリアルスタックバスの動作を制御するステップと、をさらに含む方法。 - 請求項12記載の方法において、
前記個々のコンポーネント間でデータを交換するステップと、
前記シリアルスタックバスによって前記個々のコンポーネント間でデータをシリアルに転送するステップと、
をさらに含む方法。 - 請求項12記載の方法において、
前記バンク内の全てのスタックの類似する個々のコンポーネントに前記制御信号を同時に送るステップをさらに含む方法。 - 請求項12記載の方法において、
前記シリアルスタックバスを各スタック中の個々のコンポーネントの第1および第2のグループに結合させるステップをさらに含み、
前記個々のコンポーネントのうちの少なくとも1つは、前記第1および第2のグループに共通である方法。 - 請求項12〜15のいずれか記載の方法において、
前記メモリセルアレイは、フラッシュEEPROMセルから構成される方法。 - 請求項12〜15のいずれか記載の方法において、
前記メモリセルアレイは、NROMセルから構成される方法。 - 請求項12〜15のいずれか記載の方法において、
各メモリセルは、2ビット以上のデータを記憶する方法。
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