WO2006038250A1 - 半導体装置およびデータ書き込み方法 - Google Patents

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WO2006038250A1
WO2006038250A1 PCT/JP2004/014327 JP2004014327W WO2006038250A1 WO 2006038250 A1 WO2006038250 A1 WO 2006038250A1 JP 2004014327 W JP2004014327 W JP 2004014327W WO 2006038250 A1 WO2006038250 A1 WO 2006038250A1
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write
memory cell
semiconductor device
writing
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Kazuhide Kurosaki
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Spansion Llc
Spansion Japan Limited
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    • G11C2216/22—Nonvolatile memory in which reading can be carried out from one memory bank or array whilst a word or sector in another bank or array is being erased or programmed simultaneously

Definitions

  • the present invention relates to a semiconductor device and a data writing method.
  • Flash memory is widely used as a nonvolatile semiconductor device that can electrically rewrite data Flash memory data rewrite time is extremely long compared to other semiconductor memory devices such as DRAM and SRAM The controller that controls the flash memory cannot access the flash memory while data is being rewritten.
  • a bank is a group power composed of one block or two or more block powers arbitrarily combined, and refers to a memory bank that can work simultaneously on data processing.
  • FIG. 1 is a block diagram of a conventional dual operation type flash memory.
  • the flash memory 1 includes a cell array 2, a read sense amplifier 3, a write sense amplifier 4, and a write amplifier 5.
  • Cell array 2 includes a plurality of banks BANKO to BANKn. The memory cells in each bank ⁇ to ⁇ are managed on a sector basis.
  • ⁇ Gate 21 is connected to read data buses RDBO to RDBm and write data buses WDBO to WDBm via bit lines BL.
  • the read sense amplifier 3 reads data from the memory cells using the read data buses RDBO to RDBm.
  • the write sense amplifier 4 reads the memory cell power verify data from the write data bus WDBO using WDBm.
  • the write amplifier 5 writes data to the memory cell using WDBm from the write data bus WDBO. In such a dual operation type flash memory, even while data in a certain bank is being rewritten. The data of other banks can be read out.
  • Patent Document 1 US Patent No. 6240040
  • an object of the present invention is to provide a semiconductor device and a semiconductor writing method capable of realizing multi-bit simultaneous writing without increasing the chip size.
  • the present invention provides a write data bus for writing data to a memory cell, a read data bus for reading the memory cell force data, and the read data at a predetermined write time. Write data to the memory cell using a bus.
  • 1 is a semiconductor device including one write amplifier.
  • these read data buses are used as write data buses at the time of high-speed writing, for example. Can be written simultaneously and can be written at high speed.
  • data since data is written using the data bus during high-speed writing, there is no need to provide a separate data bus for writing, which increases the chip size.
  • the semiconductor device further uses the write data bus at the time of predetermined writing. Includes a second write amplifier that writes data to the Moricell. According to the present invention, by using the write data bus and the read data node for writing data, more bits can be simultaneously written into the memory cell, and writing can be performed at high speed.
  • the semiconductor device further includes a shield wiring for shielding the read data bus, and a third write amplifier for writing data into the memory cell using the shield wiring at a predetermined write time.
  • a shield wiring for shielding the read data bus and a third write amplifier for writing data into the memory cell using the shield wiring at a predetermined write time.
  • the present invention provides a shield wiring for shielding a read data bus for reading memory cell force data, and a third write amplifier for writing data into the memory cell using the shield wiring at a predetermined write time.
  • a semiconductor device including: According to the present invention, when the shield wiring of the read data bus is used as a write data bus at the time of high-speed writing, multiple bits can be simultaneously written in the memory cell, and data can be written at high speed.
  • the semiconductor device of the present invention further includes a write data bus for writing data into the memory cell.
  • the semiconductor device further includes a first sense amplifier that reads the memory cell power verification data using the read data bus.
  • the memory cell force data can be read at high speed by using the read data bus for reading the verify data.
  • the semiconductor device further includes a second sense amplifier that reads the memory cell power verification data using the write data bus.
  • memory cell force data can be read at high speed by using a write data node and a read data bus for reading verify data.
  • the semiconductor device further includes a third sense amplifier that reads the memory cell power verify data using the shield wiring.
  • a third sense amplifier that reads the memory cell power verify data using the shield wiring.
  • the semiconductor device further includes the memory cell force data using the read data bus.
  • a sense amplifier for reading out is included.
  • memory cell data can be read using the read data bus.
  • the semiconductor device further includes a cell array including a plurality of banks capable of reading the memory cell force data of the second bank while writing data to the memory cells of the first bank. According to the present invention, it is possible to read data suitable for dual operation operation at high speed.
  • the semiconductor device is further provided for each bank, including a cell array including a plurality of banks capable of reading the memory cell force data of the second bank while writing data to the memory cells of the first bank. And a sense amplifier for reading out the memory cell force data using the read data bus. According to the present invention, even when a read sense amplifier is provided for each bank, data can be written to the memory cell at high speed using the shield wiring.
  • the semiconductor device further includes a cell array including a plurality of banks capable of reading the memory cell force data of the second bank while data is being written to the memory cells of the first bank, and the read data bus includes , Provided for each bank. According to the present invention, even when a read data bus is provided for each bank, data can be written to memory cells at high speed by using the shield wiring of the read data bus.
  • the semiconductor device further includes a cell array including a plurality of banks capable of reading the memory cell force data of the second bank while writing data to the memory cells of the first bank, and a selection for selecting the bank And a selection circuit for generating a signal. According to the present invention, it is possible to select a bank into which data is written at high speed.
  • the semiconductor device further includes switch means for connecting the first write amplifier to the read data bus at the time of predetermined writing.
  • the first write lamp can be connected to the read data bus to write data to the memory cell at high speed.
  • the semiconductor device further includes switch means for connecting the third write amplifier to the shield wiring at the time of predetermined writing.
  • the third write amplifier can be connected to the shield wiring to write data to the memory cell at high speed.
  • the semiconductor device further includes the second device during writing of data to the memory cell of the first bank.
  • the memory cell power of the bank includes a cell array including a plurality of banks from which data can be read, and switch means for selecting a bank connected to the read data bus among the plurality of banks. According to the present invention, the memory cells in each bank can be connected to the read data bus.
  • the semiconductor device further includes a cell array including a plurality of banks capable of reading the memory cell force data of the second bank while data is being written to the memory cells of the first bank; Switch means for selecting a bank to be connected to the shield wiring among the plurality of banks is included.
  • the memory cells in each bank can be connected to the shield wiring.
  • the read data bus is configured with more data bus power than the write data bus. According to the present invention, in the case of a burst product or a page product, data can be written to a memory cell at high speed by using more read data nodes than a write data bus.
  • the semiconductor device is a semiconductor memory device.
  • the present invention includes a step of writing data into a memory cell using a write data bus, a step of reading out the memory cell force data using a read data bus, and the read data bus during predetermined writing. And a method of writing data to the memory cell.
  • a read data bus such as burst products and page products
  • these read data buses are used as write data nodes when writing at high speed, so that multiple bits can be written simultaneously. It is possible to provide a data writing method for a semiconductor device which can be written at high speed.
  • by writing data using a data bus that is not used during high-speed writing it is not necessary to provide a separate data node for writing, so that the chip size does not increase.
  • the data writing method of the present invention further includes a step of writing data to the memory cell using the write data bus at the time of predetermined writing. According to the present invention, by using the write data bus and the read data bus for writing data, more bits can be written simultaneously and writing can be performed at high speed.
  • the data writing method of the present invention further includes the read data bus for predetermined writing.
  • the method includes a step of writing data into the memory cell using a shield wiring for shielding.
  • the shield wiring of each read data bus is used as a write data bus at the time of high-speed writing, more bits can be simultaneously written and writing can be performed at high speed.
  • the present invention includes a step of reading data of a memory cell using a read data bus, and a step of writing data to the memory cell using a shield wiring for shielding the read data bus at a predetermined write time.
  • a data writing method including according to the present invention since the shield wiring of each read data node is used as a write data bus at the time of high-speed writing, multiple bits can be written simultaneously and data can be written at high speed.
  • the data write method further includes a step of reading verify data from the memory cell using the read data bus.
  • the memory cell force data can be read at high speed by using the read data bus for reading the verify data.
  • the data writing method further includes a step of reading verify data from the memory cell using the write data bus.
  • memory cell force data can be read at high speed by using a write data node and a read data bus for reading verify data.
  • the data writing method further includes a step of reading verify data from the memory cell using the shield wiring.
  • the shield wiring for reading the verify data
  • the memory cell power can also read the data at high speed.
  • the data writing method further includes a step of generating a selection signal for selecting a plurality of banks each including the memory cell. According to the present invention, it is possible to select a bank into which data is written at high speed.
  • the data writing method further includes a step of reading the memory cell force data of the second bank while writing data to the memory cell of the first bank among the plurality of banks. According to the present invention, it is possible to provide a dual operation type semiconductor device. it can.
  • FIG. 1 is a block diagram of a conventional dual operation type flash memory.
  • FIG. 2 is a configuration diagram of a semiconductor device according to Example 1.
  • FIG. 3 is a diagram showing a configuration for generating a bank selection signal of the semiconductor device 10 according to the first embodiment.
  • FIG. 4 is a diagram showing a bank selection circuit according to the first embodiment.
  • FIG. 5 is a timing chart at the time of high-speed writing of the semiconductor device according to Example 1.
  • FIG. 6 is a configuration diagram of a semiconductor device according to Example 2.
  • FIG. 7 is a timing chart at the time of high-speed writing of the semiconductor device according to Example 2.
  • FIG. 8 is a configuration diagram of a semiconductor device according to Example 3.
  • FIG. 9 is a timing chart at the time of high-speed writing of the semiconductor device according to Example 3.
  • FIG. 2 is a configuration diagram of the semiconductor device according to the first embodiment.
  • the semiconductor device 10 includes a core cell array 2, a read sense amplifier 3, a write sense amplifier 4, a write amplifier 5, a write sense amplifier 11 and a write amplifier 12.
  • the semiconductor device 10 also includes write data buses WDBO to WDBm, read data buses RDBO to RDBm, and shield wiring VSD. The same parts as those in FIG.
  • the semiconductor device 10 may be a semiconductor memory device such as a flash memory packaged alone, or may be incorporated as a part of a semiconductor device such as a system LSI.
  • This semiconductor device 10 is of a dual operation type capable of erasing and writing data and reading out other portions of data during the process.
  • the semiconductor device 10 can write data to the memory cell at a normal speed during the dual operation operation, and can prohibit the dual operation operation and write the data to the memory cell at a high speed during the high speed writing.
  • the core cell array 2 includes a plurality of banks BANKO to BANKn that can read data from the memory cells in the second bank while data is being written to the memory cells in the first bank.
  • the memory cells in each bank ⁇ to ⁇ are composed of a plurality of sectors.
  • ⁇ Gate 21 is connected to read data buses RDBO to RDBm and write data buses WDBO to WDBm via bit line BL!
  • Write data buses WDBO to WD Bm are used to write data to memory cells.
  • Read data buses RDBO to RDBm are used to read data from memory cells.
  • the shield wiring VSD is used to shield the lead data buses RDBO to RDBm.
  • the read sense amplifier 3 is a current comparison circuit, reads memory cell force data using read data buses RDBO to RDB m, compares the read current of the memory cell with a reference current, and calculates the current difference. Amplify and output.
  • the write sense amplifier 4 uses the write data buses WDBO to WDBm to read verify data from the memory cell power during normal writing and high-speed writing.
  • the write amplifier 5 writes data into the memory cell using the write data buses WDBO to WDBm during normal writing and high-speed writing.
  • the write sense amplifier 11 is a sense amplifier for a first program.
  • the write sense amplifier 11 reads the verify data from the memory cell using the read data buses RDBO to RDBm at the time of high-speed writing.
  • This write sense amplifier 11 can perform program verification for two words simultaneously. Since the read data bus R DBm is connected to the read sense amplifier 3, the verify data may be read using the read sense amplifier 3 instead of adding the write sense amplifier 11.
  • the write amplifier 12 writes data to the memory cell using the read data buses RDBO to RDBm during high-speed writing.
  • NMOS transistors 80 and 81 are switch means for connecting the write sense amplifier 11 and the write amplifier 12 to the read data buses RDBO to RDBm at the time of high-speed writing.
  • bit lines BL of the banks BANKO to BANKn are connected to the read data buses RDBO to RDBm via NMOS transistors 600 to 6n3 to which the bank selection signals RSELOO to RSELln are gate inputs.
  • the bit lines BL of the banks BANKO to BANKn are connected to the write data buses WDBO to WDBm via NMOS transistors 700 to 7n3 to which the bank selection signals WSELOO to WSELln are gate inputs.
  • m is an IZO number, for example, an integer from 0 to 15.
  • the bank selection signal RSELOn or RSELln becomes high level, and the read sense amplifier 3 reads data through the read data buses RDBO to RDBm. At this time, 16 bits (1 word) can be read simultaneously.
  • the bank selection signal WSEL On or WSELln goes high, and the write sense amplifier 4 and the write amplifier 5 perform program or verify through the write data buses WDBO to WDBm. As a result, 16 bits (one word) are written simultaneously.
  • the bank selection signals RSELOn, RSELln, WSELOn, and WSELln are controlled for each of the banks B ANK1 to BANKn, so that reading and writing can be executed simultaneously. Thereby, a dual operation function is realized.
  • the signal FPGM becomes high level and is connected to the write data buses RDBO to RDBm for high-speed writing.
  • the bank BANKn is selected when the bank selection signals RSELOn and WSEL In are HIGH, the bank selection signals RSELln and WSE LOn are LOW, the transistors surrounded by dotted lines are turned on, and the signal PGM is HIGH. Double the number of bits can be written at the same time, and program verification can be performed when the signal PGMV is HIGH. This enables simultaneous writing of 2 words (32 bits).
  • FIG. 3 is a diagram illustrating a configuration for generating a bank selection signal of the semiconductor device 10 according to the first embodiment.
  • the semiconductor device 10 includes a control logic 13, an address buffer 14, and a bank selection circuit 15.
  • Control logic 13 receives external commands Signal Read, Signal Write, and Signal FPGM are generated and sent to the address buffer 14.
  • External commands include commands such as a write command and a high-speed write command.
  • the address buffer 14 receives the external address A (i) and the signal Read from the control logic 13, the signal Write signal FPGM, and reads the read internal addresses RA (i) and RAB (i), the read bank Select signal signal RBSELn, write internal address WA (i) and WAB (i), write bank select signal WBSELn are generated.
  • the read internal address RAB (i) is an inverted signal of the read internal address RA (i).
  • the write internal address WAB (i) is an inverted signal of the write internal address WA (i).
  • the bank selection circuit 15 generates selection signals RSELOn, RESELln, WSELOn, and WSEL In that select the banks BANKO to BANKn.
  • FIG. 4 is a diagram showing a configuration of the bank selection circuit 15 that generates a bank selection signal.
  • the bank selection circuit 15 includes circuits 151 to 157, and generates bank selection signals RSELOn, RSELln, WSELOn, and WSELln.
  • the circuit 151 includes a NAND circuit 511 and an inverter 512, and generates a signal FWBSELn from the signal W BSELn and the signal FPGM.
  • the circuit 152 and the circuit 153 are circuits for forcibly setting the bank selection signals RSELOn and W SEL In to HIGH during the fast program of the bank BANKn.
  • Circuit 152 includes NOR circuit 521 and inverter 522, and generates signal FWA (j) from signal WA (j) and signal FPGM.
  • Circuit 153 includes NAND circuit 531 and inverters 532 and 533, and signal WAB (j) and signal FPGM force also generate signal FWAB (j).
  • the inverter circuits 154a to 157a are circuits that shift the level of the VCC level input signal to the VPP level output signal.
  • Circuit 154 includes NAND circuit 541, NMOS transistors 542 and 543, PMOS transistors 544 and 54 5, and signal RBSELn and signal RA (j) forces also generate bank select signal RSEL In.
  • Circuit 155 includes NAND circuits 551 and 552, NOR circuit 553, NMOS transistors 554 and 555, PMOS transistors 556 and 557, and includes signal RBSELn, signal RAB (j), signal FWBSELn, signal FWA (j) Generate bank selection signal RSELOn.
  • Times Path 156 includes NAND circuit 561, NMOS transistors 562 and 563, PMOS transistors 564 and 565, and generates bank select signal WS EL In from signal WBSELn and signal FWA (j).
  • the circuit 157 includes a NAND circuit 571, NMOS transistors 572 and 573, and PMOS transistors 574 and 575, and generates a bank selection signal WSELOn from the signal WBSELn and the signal FWAB (j).
  • the signal RBSELn from the address buffer 14 is HIGH when the bank BANKn is in the read state
  • the signal WBSELn is HIGH when in the write state
  • the bank selection signals RSELOn and RSEL are read at the read addresses RAB (j) and RA (j).
  • the signal FPGM goes HIGH during high-speed writing.
  • the bank selection signals RSELOn and WSELln are selected when the internal signal FWA (j) goes high and FWAB (j) goes low regardless of the signals WA (j) and WAB (j).
  • FIG. 5 is a timing chart at the time of high-speed writing of the semiconductor device according to the first embodiment.
  • the user continuously inputs two addresses and two data (16 bits, 32 bits in total) along with the high-speed write command FPGM.
  • address input is performed by switching the highest address A (j) for column selection (selection transistors 6n0 to 6n3 and 7n0 to 7n3) between HIGH and LOW, and other addresses are A (i) Are the same.
  • the two data are latched into the respective write amplifiers 5 and 12.
  • the program verification is started when the signal PGMV is HIGH.
  • FWA (j) 3 ⁇ 4tJ ⁇ FWAB (j) is forcibly set to HIGH and LOW, respectively, and the selected bank BANKn is supplied with bank selection signals RS ELOn and WSELln. Is always HIGH, and bank selection signals RSELln and WSELOn are always LOW.
  • the program verify period when the signal PGMV is HIGH the verify data is supplied to the read data buses RDBO to RDBm and the write data buses WDBO to WDBm, and the program verify is performed simultaneously for 32 bits (2 words).
  • the flash memory capable of reading and writing at the same time normally has a read data bus and a write data no. Therefore, at the time of high-speed writing, simultaneous execution of read and write is prohibited and the read data bus and write By using both data buses as write data buses, multiple bits can be written simultaneously and written at high speed. Since there is no need to provide a separate data bus for writing, the chip size does not increase.
  • FIG. 6 is a configuration diagram of a semiconductor device according to the second embodiment.
  • the semiconductor device 110 includes a core cell array 2, a read sense amplifier 3, a write sense amplifier 4, a write amplifier 5, a write sense amplifier 11, and a write amplifier 12.
  • the semiconductor device no further includes a control logic 13, an address buffer 14, and a bank selection circuit 15 as in the first embodiment.
  • the semiconductor device 110 is of a dual operation type that can read out data of other parts while data is being erased or written, and has a burst mode or a page mode.
  • the write data buses WDB0 to WDBm are used for writing data to memory cells.
  • Read data buses RDBOm to RDBlm are used to read data from memory cells.
  • the read data buses RDBOm to RDBlm include more data buses than the write data buses WDBO to WDBm.
  • burst or page mode products multiple words (2 words in this example) are accessed at the same time for reading, so the read / output bus RDBOm and read data bus RDB1m are simultaneously accessed for the input / output terminal iZOm. Two words of data are read.
  • Shield wiring VSD is used to shield the read data buses RDBOO to RDBlm.
  • the core cell array 2 has the second bank while data is being written to the memory cell of the first bank.
  • Memory cells in banks ⁇ to ⁇ are composed of multiple sectors!
  • the read sense amplifier 3 is a current comparison circuit that reads memory cell force data using the read data buses RDBOm to RDBlm, compares the read current of the memory cell with a reference current, and amplifies the current difference. Output.
  • the write sense amplifier 4 reads the memory cell power verify data using the write data buses WDBO to WDBm during normal writing.
  • the write sense amplifier 4 reads the verify data from the memory cell using the read data buses RDBOO to RDBOm during high-speed writing.
  • the write amplifier 5 writes data using the write data buses W DBO to WDBm during normal writing.
  • the write amplifier 5 reads the verify data from the memory cell using the read data buses RDBOO to RDBOm during high-speed writing.
  • the write sense amplifier 11 is a first program sense amplifier.
  • the write sense amplifier 11 reads the memory cell verify data by using the read data buses RDB10 to RDBlm at the time of high-speed writing. This write sense amplifier 11 can perform program verification for two words simultaneously.
  • the write amplifier 12 writes data to the memory cells using the read data buses RDB10 to RDBlm at the time of high-speed writing.
  • the NMOS transistors 80 to 83 are switch means for connecting the write sense amplifier 4, the sense amplifier 5, the write sense amplifier 11 and the write amplifier 12 to the read data buses RD BOO to RDBlm during high-speed writing.
  • bit lines BL of the banks BANKO to BANKn are connected to the read data buses RDBOO to RDBlm via NMOS transistors 600 to 6 ⁇ 3 to which the bank selection signals RSELO to RS ELn are gate inputs.
  • the bit lines BL of the banks BANKO to BANKn are connected to the write data buses WDBO to WDBm via NMOS transistors 700 to 7n3 to which the bank selection signals WSELOO to WSELln are gate inputs.
  • m is an IZO number, for example, an integer from 0 to 15.
  • the bank selection signal RSELn goes high, and the read sense amplifier 3 passes through the read data buses RDBOO to RDBlm. Then read 2 words of data.
  • the bank selection signal WSELOn or WSELln goes high, and the write sense amplifier 4 and write amplifier 5 are connected to the write data buses WDBO to WDBm for 1-bit program or verify. I do.
  • the bank selection signals RSELn, WSELOn, and WSELln are controlled for each of the banks BANKO to BAN Kn, so that reading and writing can be executed simultaneously. As a result, a dual operation function is realized.
  • the signal FPGM becomes high level, and the write sense amplifier 4, sense amplifier 5, write sense amplifier 11 and write amplifier 12 are connected to the read data buses RDBOO to RD Blm via NMOS transistors 80 to 83. Two words can be programmed or verified at the same time.
  • FIG. 7 is a timing chart at the time of high-speed writing of the semiconductor device according to the second embodiment.
  • signal FPGM and bank select signal RSELn are HIGH.
  • program verify period when signal PGMV is HIGH verify data flows to read data buses RDBOm and RDBlm, and program verify is performed.
  • the program voltage is supplied to the read data buses RDBOm and RDBlm, and 32-bit simultaneous writing is performed.
  • FIG. 8 is a configuration diagram of a semiconductor device according to the third embodiment.
  • the third embodiment is an example where there are a plurality of read data nodes for each bank.
  • the semiconductor device 210 includes a core cell array 2, a plurality of read sense amplifiers 3a to 3n, a write sense amplifier 4, a write amplifier 5, a write sense amplifier 11, and a write amplifier 120.
  • the semiconductor device 210 further includes a control logic 13, an address buffer 14, and a bank selection circuit 15 as in the first embodiment.
  • the semiconductor device 210 is a dual operation type capable of reading data of other portions while data is being erased or written, and has a page mode and a burst mode.
  • the write data buses WDBO to WDBm are used to write data to memory cells.
  • Read data buses RDBOOO to RDBnlm are for reading data from memory cells.
  • the read data buses RDBOOO to RDBnlm are provided for the banks BANKO to BANKn.
  • Shield wiring VSD is used to shield read data buses RDBOOO to RDBnlm.
  • the core cell array 2 includes a plurality of banks BANKO to BANKn that can read data from the memory cells in the second bank while data is being written to the memory cells in the first bank.
  • the memory cells in banks BANKO through BANKn are composed of multiple sectors!
  • Each of the read sense amplifiers 3a to 3n reads data from the memory cell using the read data buses RDBOOO to RDBnlm.
  • the read sense amplifiers 3a to 3n are provided for each of the nodes.
  • the write sense amplifier 4 reads the memory cell power verify data using the write data buses WDBO to WDBm during normal writing.
  • the write amplifier 5 writes data to the memory cells using the write data buses WDBO to WDBm during normal writing.
  • the write sense amplifier 11 is a sense amplifier for a fast program.
  • the write sense amplifiers 4 and 11 are verified from the memory cell using the shield wiring VSD during high-speed writing. Read the fire data. This write sense amplifier 11 can perform program verification for two words simultaneously.
  • Write amplifiers 5 and 120 write data to memory cells using shield wiring VSD during high-speed writing.
  • NMOS transistors 80 to 83 are switch means for connecting the write sense amplifier 4, the write amplifier 5, the write sense amplifier 11 and the write amplifier 12 to the shield wiring VSD during high-speed writing.
  • the NMOS transistors 800 to 8n4 are switch means for connecting the bit line BL to the shield wiring VSD via the read data buses RDB000 to RDBnlm during high-speed writing.
  • the bit line BL of the bank BANKn is connected to the read data buses RDBnOn to RDBnlm via the S transistors 6n0 to 6n3 to which the bank selection signal RSELn is a gate input, and two words are read. Also, the bit line BL of the bank BANKn is connected to the write data buses WDBO to WDBm via NMOS transistors 7n 0 and 7n2 or 7nl and 7n3 to which the bank selection signals WSELOn to WSELln are gate inputs. Is done.
  • m is an IZO number, for example, an integer from 0 to 15.
  • Each read data bus RDB000 to RDBnlm is shielded by the shield wiring VSD in order to reduce the influence of the adjacent read data bus! Since this shield wiring VSD is common to the banks, it is used as a data bus for high-speed writing.
  • the signal FPGMB is at a high level, and the shield wiring VSD is connected to the ground VSS via the NMOS transistors 90 to 95. During high-speed writing, the signal FPGMB goes low and is disconnected from the ground VSS.
  • FIG. 9 is a timing chart at the time of high-speed writing of the semiconductor device according to the third embodiment.
  • signal FPGM and bank select signal RSELn are HIGH.
  • the program verification period when the signal PGMV is HIGH the verification data Line VSD flows and program verification is performed.
  • the program voltage is supplied to the shield wiring VSD, and 32-bit simultaneous writing is performed.
  • the shield wiring of each read data bus is used as a write data bus at the time of high-speed writing. Can write.
  • Example 1 high-speed writing can be realized using shield wiring VSD.
  • the write amplifier 12, the write amplifier 5, the write amplifier 5, and the write amplifier 120, the write sense amplifier 11, the write sense amplifier 4, the write sense amplifier 4, the write sense amplifier 11, and the bank selection circuit 15 are provided. This corresponds to the first write amplifier, the second write amplifier, the third write amplifier, the first sense amplifier, the second sense amplifier, the third sense amplifier, and the selection circuit in the claims.
  • the NMOS transistor 600 to 6n3 is a switching means for selecting a bank connected to the read data bus among a plurality of banks.

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Abstract

　チップサイズを増大させることなく、多ビットの同時書き込みを実現できる半導体装置を提供する。半導体装置は、メモリセルにデータを書き込むためのライトデータバスと、前記メモリセルからデータを読み出すためのリードデータバスと、高速書き込み時、前記リードデータバスを用いて前記メモリセルにデータを書き込む第１のライトアンプと、高速書き込み時、前記ライトデータバスを用いて前記メモリセルにデータを書き込む第２のライトアンプと、前記リードデータバスを用いて前記メモリセルからベリファイデータを読み出す第１のセンスアンプと、ライトデータバスを用いて前記メモリセルからベリファイデータを読み出す第２のセンスアンプとを含む。

Description

明 細 書
半導体装置およびデータ書き込み方法
技術分野
[0001] 本発明は、半導体装置およびデータ書き込み方法に関する。
背景技術
[0002] 電気的にデータの書き換えが可能な不揮発性半導体装置としてフラッシュメモリが 広く用いられている力 フラッシュメモリのデータ書き換え時間は DRAMや SRAMの ような他の半導体記憶装置と比べると極めて長ぐフラッシュメモリを制御しているコン トローラは、データの書き換え実行中はフラッシュメモリにアクセスできない。
[0003] 最近このような欠点を解消するために、フラッシュメモリの内部を複数のバンクに分 割し、あるバンクのデータを書き換えている間でも、他のバンクのデータを読み出すこ とが可能なデュアルオペレーションタイプのフラッシュメモリが開発されて 、る。ここで バンクとは一つのブロック又は任意に組み合わされた二以上のブロック力 構成され るグループ力 なり、データ処理に関して同時に働くことが可能なメモリバンクを指称 する。
[0004] 次に、従来のデュアルオペレーションタイプのフラッシュメモリについて説明する。
図 1は従来のデュアルオペレーションタイプのフラッシュメモリのブロック図である。図 1に示すように、フラッシュメモリ 1は、セルアレイ 2と、リード用センスアンプ 3と、ライト 用センスアンプ 4と、ライトアンプ 5とを含む。セルアレイ 2は複数のバンク BANKOか ら BANKnを含む。各バンク ΒΑΝΚΟ乃至 ΒΑΝΚηのメモリセルは、セクタ単位に管 理されている。 Υゲート 21はビット線 BLを介してリードデータバス RDBO乃至 RDBm およびライトデータバス WDBO乃至 WDBmに接続されている。
[0005] リード用センスアンプ 3はリードデータバス RDBO乃至 RDBmを用いてメモリセルか らデータを読み出す。ライト用センスアンプ 4はライトデータバス WDBOから WDBmを 用いてメモリセル力 ベリファイデータを読み出す。ライトアンプ 5はライトデータバス WDBOから WDBmを用いてメモリセルにデータを書き込む。このようなデュアルオペ レーシヨンタイプのフラッシュメモリでは、あるバンクのデータを書き換えている間でも 、他のバンクのデータを読み出すことができる。
[0006] また、このようなデュアルオペレーションタイプのフラッシュメモリについて特許文献
1で提案されている。
[0007] 特許文献 1：米国特許第 6240040号明細書
発明の開示
発明が解決しょうとする課題
[0008] しかしながら、このようなデュアルオペレーションタイプのフラッシュメモリ 1において 、メモリセルへの書き込み時、内部電源を用いた場合、チップに搭載された高電圧発 生回路の電流能力の制約から一度に書き込むビット数が制限されるため、高速に書 き込みを行うことができない。一方、外部電源を用いて高速書き込みを行うとした場合 、一度に書き込むビット数に制限がないため、多くのビットを同時に書き込むことで高 速書き込みが達成できるが、外部電源を用いて多ビットを同時に書き込むには、その ビット数分のライトデータノ スが必要となり、ライトデータバスを増やすと、チップサイズ が増大するという問題がある。
[0009] そこで、本発明は上記問題点に鑑みてなされたもので、チップサイズを増大させる ことなぐ多ビットの同時書き込みを実現できる半導体装置および半導体書き込み方 法を提供することを目的とする。
課題を解決するための手段
[0010] 上記課題を解決するために、本発明は、メモリセルにデータを書き込むためのライト データバスと、前記メモリセル力 データを読み出すためのリードデータバスと、所定 の書き込み時、前記リードデータバスを用いて前記メモリセルにデータを書き込む第
1のライトアンプとを含む半導体装置である。本発明によれば、例えばバースト品ゃぺ ージ品のように多くのリードデータバスを持つ場合、例えば高速書き込み時にはこれ らのリードデータバスをライトデータバスとして使用するので、メモリセルに多ビットを 同時に書き込むことができ、高速に書き込みを行うことができる。また高速書き込み中 に使って!/ヽな 、データバスを用いてデータの書き込みを行うので、書き込み用のデ ータバスを別途設ける必要がな 、ため、チップサイズが増大することもな 、。
[0011] 前記半導体装置は更に、所定の書き込み時、前記ライトデータバスを用いて前記メ モリセルにデータを書き込む第 2のライトアンプを含む。本発明によれば、データの書 き込みにライトデータバスとリードデータノ スを用いることで、メモリセルに更に多くの ビットを同時に書き込むことができ、高速に書き込むことができる。
[0012] 前記半導体装置は更に、前記リードデータバスをシールドするためのシールド配線 と、所定の書き込み時、前記シールド配線を用いて前記メモリセルにデータを書き込 む第 3のライトアンプとを含む。本発明によれば、各リードデータバスのシールド配線 を高速書き込み時にはライトデータノ スとして使用するので、メモリセルに更に多くの ビットを同時に書き込むことができ、高速に書き込みを行うことができる。
[0013] 本発明は、メモリセル力 データを読み出すリードデータバスをシールドするための シールド配線と、所定の書き込み時、前記シールド配線を用いて前記メモリセルにデ ータを書き込む第 3のライトアンプとを含む半導体装置である。本発明によれば、リー ドデータバスのシールド配線を高速書き込み時にはライトデータバスとして使用する ことで、メモリセルに多ビットを同時に書き込むことができ、データを高速に書き込むこ とができる。本発明の半導体装置は更に、前記メモリセルにデータを書き込むための ライトデータバスを含む。
[0014] 前記半導体装置は更に、前記リードデータバスを用いて前記メモリセル力 ベリファ ィデータを読み出す第 1のセンスアンプを含む。本発明によれば、ベリファイデータの 読み出しにリードデータバスを用いることで、メモリセル力 データを高速に読み出す ことができる。
[0015] 前記半導体装置は更に、前記ライトデータバスを用いて前記メモリセル力 ベリファ ィデータを読み出す第 2のセンスアンプを含む。本発明によれば、ベリファイデータの 読み出しにライトデータノ スとリードデータバスを用いることで、メモリセル力 データ を高速に読み出すことができる。
[0016] 前記半導体装置は更に、前記シールド配線を用いて前記メモリセル力 ベリファイ データを読み出す第 3のセンスアンプを含む。本発明によれば、ベリファイデータの 読み出しにシールド配線を用いることで、メモリセル力もデータを高速に読み出すこと ができる。
[0017] 前記半導体装置は更に、前記リードデータバスを用いて前記メモリセル力 データ を読み出すセンスアンプを含む。本発明によれば、リードデータバスを用いてメモリセ ルカ データを読み出すことができる。
[0018] 前記半導体装置は更に、第 1のバンクのメモリセルにデータを書き込み中に第 2の バンクのメモリセル力 データを読み出すことができる複数のバンクを含むセルアレイ を含む。本発明によれば、デュアルオペレーション動作に適したデータの高速読み 出しが可能となる。
[0019] 前記半導体装置は更に、第 1のバンクのメモリセルにデータを書き込み中に第 2の バンクのメモリセル力 データを読み出すことができる複数のバンクを含むセルアレイ と、前記バンク毎に設けられ、前記リードデータバスを用いて前記メモリセル力 デー タを読み出すセンスアンプとを含む。本発明によれば、リード用のセンスアンプがバン ク毎に設けられている場合でも、シールド配線を用いてメモリセルにデータを高速に 書き込むことができる。
[0020] 前記半導体装置は更に、第 1のバンクのメモリセルにデータを書き込み中に第 2の バンクのメモリセル力 データを読み出すことができる複数のバンクを含むセルアレイ を含み、前記リードデータバスは、前記バンク毎に設けられている。本発明によれば、 リードデータバスがバンク毎に設けられている場合でも、リードデータバスのシールド 配線を用いることで、メモリセルにデータを高速に書き込むことができる。
[0021] 前記半導体装置は更に、第 1のバンクのメモリセルにデータを書き込み中に第 2の バンクのメモリセル力 データを読み出すことができる複数のバンクを含むセルアレイ と、前記バンクを選択する選択信号を生成する選択回路とを含む。本発明によれば、 データを高速に書き込むバンクを選択することができる。
[0022] 前記半導体装置は更に、所定の書き込み時、前記第 1のライトアンプを前記リード データバスに接続するスィッチ手段を含む。本発明によれば、第 1のライトランプをリ ードデータバスに接続してメモリセルにデータを高速に書き込むことができる。
[0023] 前記半導体装置は更に、所定の書き込み時、前記第 3のライトアンプを前記シール ド配線に接続するスィッチ手段を含む。本発明によれば、第 3のライトアンプをシール ド配線に接続してメモリセルにデータを高速に書き込むことができる。
[0024] 前記半導体装置は更に、第 1のバンクのメモリセルにデータを書き込み中に第 2の バンクのメモリセル力 データを読み出すことができる複数のバンクを含むセルアレイ と、前記複数のバンクのうち前記リードデータバスに接続するバンクを選択するスイツ チ手段を含む。本発明によれば、各バンク内のメモリセルをリードデータバスに接続 することができる。
[0025] 前記半導体装置は更に、第 1のバンクのメモリセルにデータを書き込み中に第 2の バンクのメモリセル力 データを読み出すことができる複数のバンクを含むセルアレイ と、所定の書き込み時、前記複数のバンクのうち前記シールド配線に接続するバンク を選択するスィッチ手段を含む。本発明によれば、各バンク内のメモリセルをシールド 配線に接続することができる。
[0026] 前記リードデータバスは、前記ライトデータバスよりも多くのデータバス力 構成され る。本発明によれば、バースト品やページ品の場合には、ライトデータバスよりも多い リードデータノ スを用いることで、メモリセルにデータを高速に書き込むことができる。 前記半導体装置は半導体記憶装置である。
[0027] 本発明は、ライトデータバスを用いてメモリセルにデータを書き込むステップと、リー ドデータバスを用いて前記メモリセル力 データを読み出すステップと、所定の書き 込み時、前記リードデータバスを用いて前記メモリセルにデータを書き込むステップと を含むデータ書き込み方法である。本発明によれば、例えばバースト品やページ品 のように多くのリードデータバスを持つ場合、例えば高速書き込み時にはこれらのリ ードデータバスをライトデータノ スとして使用するので、多ビットを同時に書き込むこと ができ、高速に書き込みが可能な半導体装置のデータ書き込み方法を提供すること ができる。また、高速書き込み中に使っていないデータバスを用いてデータの書き込 みを行うことで、書き込み用のデータノ スを別途設ける必要がないため、チップサイ ズが増大することもない。
[0028] 本発明のデータ書き込み方法は更に、所定の書き込み時、前記ライトデータバスを 用いて前記メモリセルにデータを書き込むステップを含む。本発明によれば、データ の書き込みにライトデータバスとリードデータバスを用いることで、更に多くのビットを 同時に書き込むことができ、高速に書き込むことができる。
[0029] 本発明のデータ書き込み方法は更に、所定の書き込み時、前記リードデータバスを シールドするためのシールド配線を用いて前記メモリセルにデータを書き込むステツ プを含む。本発明によれば、各リードデータバスのシールド配線を高速書き込み時に はライトデータバスとして使用するので、更に多くのビットを同時に書き込むことができ 、高速に書き込みを行うことができる。
[0030] 本発明は、リードデータバスを用いてメモリセル力もデータを読み出すステップと、 所定の書き込み時、前記リードデータバスをシールドするためのシールド配線を用い て前記メモリセルにデータを書き込むステップとを含むデータ書き込み方法である。 本発明によれば、各リードデータノ スのシールド配線を高速書き込み時にはライトデ ータバスとして使用するので、多ビットを同時に書き込むことができ、データを高速に 書き込むことができる。
[0031] 前記データ書き込み方法は更に、前記リードデータバスを用いて前記メモリセルか らベリファイデータを読み出すステップを含む。本発明によれば、ベリファイデータの 読み出しにリードデータバスを用いることで、メモリセル力 データを高速に読み出す ことができる。
[0032] 前記データ書き込み方法は更に、前記ライトデータバスを用いて前記メモリセルか らベリファイデータを読み出すステップを含む。本発明によれば、ベリファイデータの 読み出しにライトデータノ スとリードデータバスを用いることで、メモリセル力 データ を高速に読み出すことができる。
[0033] 前記データ書き込み方法は更に、前記シールド配線を用いて前記メモリセルから ベリファイデータを読み出すステップを含む。本発明によれば、ベリファイデータの読 み出しにシールド配線を用いることで、メモリセル力もデータを高速に読み出すことが できる。
[0034] 前記データ書き込み方法は更に、前記メモリセルをそれぞれ含む複数のバンクを 選択する選択信号を生成するステップを含む。本発明によれば、データを高速に書 き込むバンクを選択することができる。
[0035] 前記データ書き込み方法は更に、複数のバンクのうち第 1のバンクのメモリセルに データを書き込み中に第 2のバンクのメモリセル力 データを読み出すステップを含 む。本発明によれば、デュアルオペレーションタイプの半導体装置を提供することが できる。
発明の効果
[0036] 本発明によれば、チップサイズを増大させることなぐ多ビットの同時書き込みを実 現できる半導体装置および半導体書き込み方法を提供できる。
図面の簡単な説明
[0037] [図 1]従来のデュアルオペレーションタイプのフラッシュメモリのブロック図である。
[図 2]実施例 1による半導体装置の構成図である。
[図 3]実施例 1による半導体装置 10のバンク選択信号を生成する構成を示す図であ る。
[図 4]実施例 1によるバンク選択回路を示す図である。
[図 5]実施例 1による半導体装置の高速書き込み時のタイミング図である。
[図 6]実施例 2による半導体装置の構成図である。
[図 7]実施例 2による半導体装置の高速書き込み時のタイミング図である。
[図 8]実施例 3による半導体装置の構成図である。
[図 9]実施例 3による半導体装置の高速書き込み時のタイミング図である。
発明を実施するための最良の形態
[0038] 以下、添付の図面を参照して本発明の実施例を説明する。
実施例 1
[0039] 図 2は実施例 1による半導体装置の構成図である。図 2に示すように、半導体装置 1 0は、コアセルアレイ 2、リード用センスアンプ 3、ライト用センスアンプ 4、ライトアンプ 5 、ライト用センスアンプ 11ライトアンプ 12を含む。また、半導体装置 10はライトデータ バス WDBO乃至 WDBm、リードデータバス RDBO乃至 RDBmおよびシールド配線 VSDを含む。図 1と同一箇所については同一符号を付して説明する。
[0040] 半導体装置 10は単独でパッケージされたフラッシュメモリ等の半導体記憶装置で あってもよいし、システム LSIのように半導体装置の一部として組み込まれたものであ つてもょ 、。この半導体装置 10はデータの消去や書き込みを行って 、る最中に他の 部分のデータを読み出すことが可能なデュアルオペレーションタイプのものである。 半導体装置 10はデュアルオペレーション動作中は通常の速度でメモリセルにデータ を書き込むことができ、高速書き込み時はデュアルオペレーション動作を禁止して、 高速にメモリセルにデータを書き込むことができる。
[0041] コアセルアレイ 2は第 1のバンクのメモリセルにデータを書き込み中に第 2のバンク のメモリセルからデータを読み出すことができる複数のバンク BANKO乃至 BANKn を含む。各バンク ΒΑΝΚΟ乃至 ΒΑΝΚηのメモリセルは複数のセクタで構成されて!ヽ る。 Υゲート 21はビット線 BLを介してリードデータバス RDBO乃至 RDBmおよびライト データバス WDBO乃至 WDBmに接続されて!、る。ライトデータバス WDBO乃至 WD Bmはメモリセルにデータを書き込むためのものである。リードデータバス RDBO乃至 RDBmはメモリセルからデータを読み出すためのものである。シールド配線 VSDはリ ードデータバス RDBO乃至 RDBmをシールドするためのものである。
[0042] リード用センスアンプ 3は、電流比較回路であり、リードデータバス RDBO乃至 RDB mを用いてメモリセル力 データを読み出し、メモリセルの読み出し電流と基準電流と を比較し、その電流差を増幅して出力する。ライト用センスアンプ 4は通常書き込み 時および高速書き込み時、ライトデータバス WDBO乃至 WDBmを用いてメモリセル 力もべリファイデータを読み出すものである。ライトアンプ 5は通常書き込み時および 高速書き込み時、ライトデータバス WDBO乃至 WDBmを用いてメモリセルにデータ を書き込むものである。
[0043] ライト用センスアンプ 11はファーストプログラム用のセンスアンプである。このライト用 センスアンプ 11は、高速書き込み時、リードデータバス RDBO乃至 RDBmを用いてメ モリセルからベリファイデータを読み出すものである。このライト用センスアンプ 11によ り、プログラムべリファイも 2ワード分同時に行うことができる。なお、リードデータバス R DBmはリード用センスアンプ 3に接続されているため、ライト用センスアンプ 11を追 加する代わりに、リード用センスアンプ 3を用いてベリファイデータを読み出してもよ ヽ 。ライトアンプ 12は高速書き込み時、リードデータバス RDBO乃至 RDBmを用いてメ モリセルにデータを書き込むものである。
[0044] NMOSトランジスタ 80および 81は、高速書き込み時、ライト用センスアンプ 11およ びライトアンプ 12をリードデータバス RDBO乃至 RDBmに接続するスィッチ手段であ る。
[0045] 各バンク BANKO乃至 BANKnのビット線 BLは、バンク選択信号 RSELOO乃至 R SELlnがゲート入力となる NMOSトランジスタ 600乃至 6n3を介してリードデータバ ス RDBO乃至 RDBmに接続されている。また、各バンク BANKO乃至 BANKnのビッ ト線 BLは、バンク選択信号 WSELOO乃至 WSELlnがゲート入力となる NMOSトラ ンジスタ 700乃至 7n3を介してライトデータバス WDBO乃至 WDBmに接続されてい る。ここで mは IZO番号で例えば 0乃至 15の整数である。
[0046] バンク BANKnがリード状態の場合、バンク選択信号 RSELOnまたは RSELlnが ハイレベルになり、リード用センスアンプ 3はリードデータバス RDBO乃至 RDBmを通 してデータの読み取りを行う。このとき 16ビット（1ワード）を同時に読み出すことができ る。バンク BANKnがプログラムまたはべリファイ状態の場合、バンク選択信号 WSEL Onまたは WSELlnがハイレベルになり、ライト用センスアンプ 4およびライトアンプ 5 は、ライトデータバス WDBO乃至 WDBmを通してプログラムまたはべリファイを行う。 これにより 16ビット（1ワード）同時書き込みが行われる。
[0047] 通常、バンク選択信号 RSELOn、 RSELln, WSELOnおよび WSELlnはバンク B ANK1乃至 BANKn毎に制御されリード、ライトが同時に実行することが可能となる。 これにより、デュアルオペレーション機能が実現される。
[0048] 高速書き込み時には、信号 FPGMがハイレベルとなり、高速書き込み用のライト用 ド用データバス RDBO乃至 RDBmに接続される。バンク BANKnの選択は、バンク選 択信号 RSELOnおよび WSEL Inが HIGH、バンク選択信号 RSELlnおよび WSE LOnが LOWで行い、点線で囲んだトランジスタがオンとなり、信号 PGMが HIGHの とき、通常書き込み時の 2倍のビット数を同時に書き込み、信号 PGMVが HIGHでプ ログラムべリファイを行うことができる。これにより 2ワード分（32ビット）の同時書き込み が実現される。
[0049] 図 3は実施例 1による半導体装置 10のバンク選択信号を生成する構成を示す図で ある。図 3に示すように、半導体装置 10は、コントロールロジック 13、アドレスバッファ 14およびバンク選択回路 15を含む。コントロールロジック 13は外部コマンドを受け取 り、信号 Read、信号 Write、信号 FPGMを生成し、これらをアドレスバッファ 14に送 る。外部コマンドはライトコマンド、高速書き込みコマンド等のコマンドを含む。
[0050] アドレスバッファ 14は外部アドレス A (i)およびコントロールロジック 13からの信号 Re ad、信号 Write信号 FPGMを受けて、リード用内部アドレス RA(i)および RAB (i)、リ ード用バンク選択信号信号 RBSELn、ライト用内部アドレス WA(i)および WAB (i)、 ライト用バンク選択信号 WBSELnを生成する。ここでリード用内部アドレス RAB (i)は 、リード用内部アドレス RA (i)の反転信号である。ライト用内部アドレス WAB (i)は、ラ イト用内部アドレス WA(i)の反転信号である。バンク選択回路 15はバンク BANKO 乃至 BANKnを選択する選択信号 RSELOn、 RESELln、 WSELOnおよび WSEL Inを生成する。
[0051] 次に、バンク選択回路 15について説明する。図 4はバンク選択信号を生成するバ ンク選択回路 15の構成を示す図である。バンク選択回路 15は回路 151乃至回路 15 7を含み、バンク選択信号 RSELOn、 RSELln、 WSELOnおよび WSELlnを生成 する回路である。回路 151は NAND回路 511およびインバータ 512を含み、信号 W BSELnおよび信号 FPGMから信号 FWBSELnを生成する。回路 152および回路 1 53は、バンク BANKnのファーストプログラム時、バンク選択信号 RSELOnおよび W SEL Inを強制的に HIGHにする回路である。
[0052] 回路 152は、 NOR回路 521およびインバータ 522を含み、信号 WA(j)および信号 FPGMから信号 FWA(j)を生成する。回路 153は NAND回路 531、インバータ 532 および 533を含み、信号 WAB (j)および信号 FPGM力も信号 FWAB (j)を生成する 。回路 154乃至 157において、インバータ回路 154a乃至 157aは、 VCCレベルの入 力信号を VPPレベルの出力信号にレベルシフトする回路である。回路 154は NAN D回路 541、 NMOSトランジスタ 542および 543、 PMOSトランジスタ 544および 54 5を含み、信号 RBSELnおよび信号 RA(j)力もバンク選択信号 RSEL Inを生成する
[0053] 回路 155は、 NAND回路 551および 552、 NOR回路 553、 NMOSトランジスタ 55 4および 555、 PMOSトランジスタ 556および 557を含み、信号 RBSELn、信号 RAB (j)、信号 FWBSELn、信号 FWA (j)力 バンク選択信号 RSELOnを生成する。回 路 156は NAND回路 561、 NMOSトランジスタ 562および 563、 PMOSトランジスタ 564および 565を含み、信号 WBSELnおよび信号 FWA(j)力らバンク選択信号 WS EL Inを生成する。
[0054] 回路 157は、 NAND回路 571、 NMOSトランジスタ 572および 573、 PMOSトラン ジスタ 574および 575を含み、信号 WBSELnおよび信号 FWAB (j)力らバンク選択 信号 WSELOnを生成する。通常、バンク BANKnがリード状態の時、アドレスバッフ ァ 14からの信号 RBSELnが HIGHとなり、ライト状態の時に信号 WBSELnが HIGH となり、リードアドレス RAB (j)および RA (j)でバンク選択信号 RSELOnおよび RSEL Inを選択し、ライトアドレス WAB (j)および WA(j)で信号 WSELOn、信号 WSELln の選択を行う。高速書き込み時には信号 FPGMが HIGHとなる。また、信号 WA(j) 、信号 WAB (j)にかかわりなく内部信号 FWA (j)が HIGH、 FWAB (j)が LOWとな ることで、バンク選択信号 RSELOnおよび WSELlnの選択を行う。
[0055] 次に、実施例 1に係る半導体装置の高速書き込み時の動作について説明する。図 5は実施例 1に係る半導体装置の高速書き込み時のタイミング図である。高速書き込 み時、ユーザは高速書き込みコマンド FPGMとともに、 2つのアドレスと 2つのデータ（ 16ビットづつの計 32ビット）を連続的に入力する。このとき、アドレス入力は、コラム選 択用（選択トランジスタ 6n0乃至 6n3および 7n0乃至 7n3)の最上位アドレス A (j)を H IGH、 LOWと切り替えて入力し、その他のアドレスは A (i)は同一である。 2つのデー タは、各々のライトアンプ 5および 12にラッチされる。その後、信号 PGMVが HIGH でプログラムべリファイに入る。
[0056] プログラムべリファイでは、図 4に示したように、 FWA(j) ¾tJ^FWAB (j)が強制的に それぞれ HIGH及び LOWとなり、選択されたバンク BANKnは、バンク選択信号 RS ELOn及び WSELlnが常に HIGH、バンク選択信号 RSELln及び WSELOnが常 に LOWとなる。信号 PGMVが HIGHのプログラムべリファイ期間で、ベリファイデー タがリードデータバス RDBO乃至 RDBmおよびライトデータバス WDBO乃至 WDBm に供給され、 32ビット（2ワード分）同時にプログラムべリファイが行われる。
[0057] 次に、信号 PGMが HIGHのプログラム期間に、プログラム電圧がリードデータバス RDBO乃至 RDBmおよびライトデータバス WDBO乃至 WDBmに供給され、 32ビット の同時書き込みが行われる。次に、信号 PGMVが HIGHのプログラムべリファイ期間 で、ベリファイデータがリードデータバス RDBO乃至 RDBmおよびライトデータバス W DBO乃至 WDBmに流れ、 32ビット（2ワード分）同時にプログラムべリファイが行われ 、プログラムべリファイをパスすると、高速書き込みは終了し、信号 FPGM力LOWと なる。続けて別のデータの高速書き込みを行うときは、再度 FPGMコマンドを入力し て同様に行う。
[0058] 実施例 1によれば、リードとライトを同時に行えるフラッシュメモリでは通常リードデー タバス、ライトデータノ スを持つので、高速書き込み時にはリードとライトとの同時実行 を禁止してリードデータバスとライトデータバスの両方をライトデータバスとして使用し 多ビットを同時に書き込み、高速に書き込むことができる。書き込み用のデータバスを 別途設ける必要がないため、チップサイズが増大することもない。
実施例 2
[0059] 次に、実施例 2について説明する。図 6は実施例 2に係る半導体装置の構成図であ る。図 6に示すように、半導体装置 110は、コアセルアレイ 2、リード用センスアンプ 3、 ライト用センスアンプ 4、ライトアンプ 5、ライト用センスアンプ 11、ライトアンプ 12を含 む。半導体装置 noは更に、実施例 1と同様に、コントロールロジック 13、アドレスバ ッファ 14およびバンク選択回路 15を含む。この半導体装置 110はデータの消去や 書き込みを行っている最中に他の部分のデータを読み出すことが可能なデュアルォ ペレーシヨンタイプのものであり、バーストモードまたはページモードを備えている。
[0060] ライトデータバス WDB0乃至 WDBmは、メモリセルにデータを書き込むためのもの である。リードデータバス RDBOm乃至 RDBlmは、メモリセルからデータを読み出す ためのものである。このリードデータバス RDBOm乃至 RDBlmは、ライトデータバス WDBO乃至 WDBmよりも多くのデータバスを含む。バーストやページモード品では 読み出し時は同時に複数ワード (ここでの例では 2ワード)をアクセスするため、入出 力端子 iZOmに対しては同時にリードデータバス RDBOmとリードデータバス RDB1 mの 2つのバスに 2ワード分のデータが読み出される。シールド配線 VSDはリードデ ータバス RDBOO乃至 RDBlmをシールドするためのものである。
[0061] コアセルアレイ 2は、第 1のバンクのメモリセルにデータを書き込み中に第 2のバンク のメモリセルからデータを読み出すことができる複数のバンク BANKO乃至 BANKn を含む。バンク ΒΑΝΚΟから ΒΑΝΚηのメモリセルは複数のセクタで構成されて!、る。 リード用センスアンプ 3は、電流比較回路であり、リードデータバス RDBOm乃至 RDB lmを用いてメモリセル力 データを読み出し、メモリセルの読み出し電流と基準電流 とを比較し、その電流差を増幅して出力する。
[0062] ライト用センスアンプ 4は、通常書き込み時、ライトデータバス WDBO乃至 WDBmを 用いてメモリセル力 ベリファイデータを読み出す。このライト用センスアンプ 4は、高 速書き込み時、リードデータバス RDBOO乃至 RDBOmを用いてメモリセルからベリフ アイデータの読み出しを行う。ライトアンプ 5は、通常書き込み時、ライトデータバス W DBO乃至 WDBmを用いてデータの書き込みを行う。ライトアンプ 5は、高速書き込み 時、リードデータバス RDBOO乃至 RDBOmを用いてメモリセルからベリファイデータ の読み出しを行う。
[0063] ライト用センスアンプ 11は、ファーストプログラム用のセンスアンプである。このライト 用センスアンプ 11は、高速書き込み時、リードデータバス RDB10乃至 RDBlmを用 V、てメモリセル力 ベリファイデータを読み出す。このライト用センスアンプ 11により、 プログラムべリファイも 2ワード分同時に行うことができる。ライトアンプ 12は、高速書き 込み時、リードデータバス RDB10乃至 RDBlmを用いてメモリセルにデータを書き 込む。 NMOSトランジスタ 80乃至 83は、高速書き込み時、ライト用センスアンプ 4、 センスアンプ 5、ライト用センスアンプ 11およびライトアンプ 12をリードデータバス RD BOO乃至 RDBlmに接続するスィッチ手段である。
[0064] 各バンク BANKO乃至 BANKnのビット線 BLは、バンク選択信号 RSELO乃至 RS ELnがゲート入力となる NMOSトランジスタ 600乃至 6η3を介してリードデータバス R DBOO乃至 RDBlmに接続されている。また、各バンク BANKO乃至 BANKnのビッ ト線 BLは、バンク選択信号 WSELOO乃至 WSELlnがゲート入力となる NMOSトラ ンジスタ 700乃至 7n3を介してライトデータバス WDBO乃至 WDBmに接続されてい る。ここで mは IZO番号で例えば 0乃至 15の整数となる。
[0065] バンク BANKO乃至 BANKnがリード状態の場合、バンク選択信号 RSELnがハイ レベルになり、リード用センスアンプ 3は、リードデータバス RDBOO乃至 RDBlmを通 して 2ワードのデータの読み取りを行う。バンク BANKnがプログラムまたはべリファイ 状態の場合、バンク選択信号 WSELOnまたは WSELlnがハイレベルになり、ライト 用センスアンプ 4、ライトアンプ 5は、ライトデータバス WDBO乃至 WDBmを通して 1ヮ ードのプログラムまたはべリファイを行う。
[0066] 通常、バンク選択信号 RSELn、 WSELOn, WSELlnはバンク BANKO乃至 BAN Kn毎に制御されリード、ライトを同時に実行することが可能となる。これにより、デュア ルオペレーション機能が実現される。高速書き込み時には、信号 FPGMがハイレべ ノレとなり、ライト用センスアンプ 4、センスアンプ 5、ライト用センスアンプ 11およびライト アンプ 12が NMOSトランジスタ 80乃至 83を介してリードデータバス RDBOO乃至 RD Blmに接続されて、 2ワード分を同時にプログラムまたはプログラムべリファイすること ができる。
[0067] このように、実施例 2では、ライトデータバス WDBO乃至 WDBmより多くのリードデ ータバス RDBOO乃至 RDBlmを持つので、高速書き込み時にリードデータバス RD BOO乃至 RDBlmだけを使用して複数のビットに同時書き込みを行う。この場合、ノ ンク選択信号 RSELn、 WSELOn, WSELlnの制御が簡単になる。
[0068] 図 7は実施例 2に係る半導体装置の高速書き込み時のタイミング図である。バンク B ANKnの高速書き込み時、信号 FPGM、バンク選択信号 RSELnが HIGHとなる。 信号 PGMVが HIGHのプログラムべリファイ期間で、ベリファイデータがリードデータ バス RDBOmおよび RDBlmに流れ、プログラムべリファイが行われる。次に、信号 P GMが HIGHのプログラム期間に、プログラム電圧がリードデータバス RDBOmおよ び RDBlmに供給され、 32ビットの同時書き込みが行われる。
[0069] 次に、信号 PGMVが HIGHのプログラムべリファイ期間で、ベリファイデータがリー ドデータバス RDBOmおよび RDBlmに流れ、プログラムべリファイが行われ、プログ ラムべリファイをパスすれば、高速書き込みは終了し、信号 FPGM力LOWとなる。続 けて別のデータの高速書き込みを行うときは、再度 FPGMコマンドを入力して同様に 行う。
[0070] 実施例 2によれば、バースト品やページ品のように複数ワード分のリードデータバス を持つメモリで、高速書き込み時にはこれらのリードデータバスをライトデータバスとし て使用するので、多ビットを同時に書き込むことができ、高速に書き込みを行うことが できる。
実施例 3
[0071] 次に、実施例 3について説明する。図 8は実施例 3に係る半導体装置の構成図であ る。実施例 3では、複数のリードデータノ スが各バンク毎にある場合の例である。図 8 に示すように、半導体装置 210は、コアセルアレイ 2、複数のリード用センスアンプ 3a 乃至 3n、ライト用センスアンプ 4、ライトアンプ 5、ライト用センスアンプ 11、ライトアンプ 120を含む。半導体装置 210は更に、実施例 1と同様に、コントロールロジック 13、ァ ドレスバッファ 14およびバンク選択回路 15を含む。
[0072] 半導体装置 210は、データの消去や書き込みを行っている最中に他の部分のデー タを読み出すことが可能なデュアルオペレーションタイプのものであり、ページモード やバーストモードを備えている。ライトデータバス WDBO乃至 WDBmは、メモリセル にデータを書き込むためのものである。リードデータバス RDBOOO乃至 RDBnlmは 、メモリセルからデータを読み出すためのものである。このリードデータバス RDBOOO 乃至 RDBnlmは、バンク BANKO乃至 BANKn毎に設けられている。シールド配線 VSDは、リードデータバス RDBOOO乃至 RDBnlmをシールドするためのものである
[0073] コアセルアレイ 2は、第 1のバンクのメモリセルにデータを書き込み中に第 2のバンク のメモリセルからデータを読み出すことができる複数のバンク BANKO乃至 BANKn を含む。バンク BANKO乃至 BANKnのメモリセルは複数のセクタで構成されて!、る 。各リード用センスアンプ 3a乃至 3nは、リードデータバス RDBOOO乃至 RDBnlmを 用いてメモリセルからデータを読み出す。このリード用センスアンプ 3a乃至 3nは、ノ ンク毎に設けられている。
[0074] ライト用センスアンプ 4は、通常書き込み時、ライトデータバス WDBO乃至 WDBmを 用いてメモリセル力 ベリファイデータを読み出す。ライトアンプ 5は、通常書き込み時 、ライトデータバス WDBO乃至 WDBmを用いてメモリセルにデータを書き込む。ライト 用センスアンプ 11は、ファーストプログラム用のセンスアンプである。ライト用センスァ ンプ 4および 11は、高速書き込み時、シールド配線 VSDを用いてメモリセルからベリ フアイデータを読み出す。このライト用センスアンプ 11により、プログラムべリファイも 2 ワード分同時に行うことができる。ライトアンプ 5および 120は、高速書き込み時、シー ルド配線 VSDを用いてメモリセルにデータを書き込む。
[0075] NMOSトランジスタ 80乃至 83は、高速書き込み時、ライト用センスアンプ 4、ライト アンプ 5、ライト用センスアンプ 11およびライトアンプ 12をシールド配線 VSDに接続 するスィッチ手段である。 NMOSトランジスタ 800乃至 8n4は、高速書き込み時、ビッ ト線 BLをリードデータバス RDB000乃至 RDBnlmを介してシールド配線 VSDに接 続するスィッチ手段である。
[0076] バンク BANKnのビット線 BLは、バンク選択信号 RSELnがゲート入力となる ΝΜΟ Sトランジスタ 6n0乃至 6n3を介してリードデータバス RDBnOn乃至 RDBnlmに接 続されて、 2ワード分の読み出しが行われる。また、バンク BANKnのビット線 BLは、 バンク選択信号 WSELOn乃至 WSELlnがゲート入力となる NMOSトランジスタ 7n 0と 7n2、または 7nlと 7n3を介してライトデータバス WDBO乃至 WDBmに接続され て、 1ワードのプログラムが行われる。ここで mは IZO番号で例えば 0乃至 15の整数 となる。
[0077] 各リードデータバス RDB000乃至 RDBnlmは、隣のリードデータバスの影響を緩 和するためにシールド配線 VSDでシールドされて!/、る。このシールド配線 VSDは、 バンク共通であるのでこれを高速書き込み時のデータバスとして使用する。通常時、 信号 FPGMBはハイレベルとなり、シールド配線 VSDは NMOSトランジスタ 90乃至 95を介してグランド VSSに接続される。高速書き込み時、信号 FPGMBはローレべ ルとなり、グランド VSSとは切り離される。信号 FPGMがハイレベルとなり、ライト用セ ンスアンプ 4、ライトアンプ 5にはバンク BANKnのリードデータバス RDBnOO乃至 RD BnOmが、ライト用センスアンプ 11およびライトアンプ 120にはバンク BANKnのリー ドデータバス RDBnlO乃至 RDBnlmが接続されて 2ワード同時の高速書き込みお よびべリファイが行われる。
[0078] 図 9は実施例 3に係る半導体装置の高速書き込み時のタイミング図である。バンク B ANKnの高速書き込み時、信号 FPGM、バンク選択信号 RSELnが HIGHとなる。 信号 PGMVが HIGHのプログラムべリファイ期間で、ベリファイデータがシールド配 線 VSDに流れ、プログラムべリファイが行われる。次に、信号 PGMが HIGHのプログ ラム期間に、プログラム電圧がシールド配線 VSDに供給され、 32ビットの同時書き込 みが行われる。
[0079] 次に、信号 PGMVが HIGHのプログラムべリファイ期間で、ベリファイデータがシー ルド配線 VSDに流れ、プログラムべリファイが行われ、プログラムべリファイをパスす れば、高速書き込みは終了し、信号 FPGMが LOWとなる。続けて別のデータの高 速書き込みを行うときは、再度 FPGMコマンドを入力して同様に行う。
[0080] 実施例 3によれば、リードデータバスがバンク毎にある場合、各リードデータバスの シールド配線を高速書き込み時にはライトデータバスとして使用するので、多ビットを 同時に書き込むことができ、高速に書き込みを行うことができる。
[0081] なお、実施例 1および実施例 2でも、シールド配線 VSDを用いて高速書き込みを実 現してちょい。
[0082] また、ライトアンプ 12、ライトアンプ 5、ライトアンプ 5およびライトアンプ 120、ライト用 センスアンプ 11、ライト用センスアンプ 4、ライト用センスアンプ 4およびライト用センス アンプ 11、バンク選択回路 15が請求の範囲における第 1のライトアンプ、第 2のライト アンプ、第 3のライトアンプ、第 1のセンスアンプ、第 2のセンスアンプ、第 3のセンスァ ンプ、選択回路にそれぞれ対応する。また、なお、 NMOSトランジスタ 600乃至 6n3 力、複数のバンクのうちリードデータバスに接続するバンクを選択するスィッチ手段で ある。
[0083] 以上本発明の好ましい実施例について詳述した力 本発明は係る特定の実施例に 限定されるものではなぐ請求の範囲に記載された本発明の要旨の範囲内において 、種々の変形、変更が可能である。

Claims

請求の範囲
[1] メモリセルにデータを書き込むためのライトデータバスと、
前記メモリセル力もデータを読み出すためのリードデータノ スと、
所定の書き込み時、前記リードデータバスを用いて前記メモリセルにデータを書き 込む第 1のライトアンプと
を含む半導体装置。
[2] 前記半導体装置は更に、所定の書き込み時、前記ライトデータバスを用いて前記メ モリセルにデータを書き込む第 2のライトアンプを含む請求項 1記載の半導体装置。
[3] 前記半導体装置は更に、前記リードデータノ スをシールドするためのシールド配線と 所定の書き込み時、前記シールド配線を用いて前記メモリセルにデータを書き込む 第 3のライトアンプとを含む請求項 1または請求項 2記載の半導体装置。
[4] メモリセルからデータを読み出すリードデータバスをシールドするためのシールド配 線と、
所定の書き込み時、前記シールド配線を用いて前記メモリセルにデータを書き込む 第 3のライトアンプと
を含む半導体装置。
[5] 前記半導体装置は更に、前記メモリセルにデータを書き込むためのライトデータバス を含む請求項 4記載の半導体装置。
[6] 前記半導体装置は更に、前記リードデータバスを用いて前記メモリセル力 ベリファ ィデータを読み出す第 1のセンスアンプを含む請求項 1から請求項 3のいずれか一項 に記載の半導体装置。
[7] 前記半導体装置は更に、前記ライトデータバスを用いて前記メモリセル力 ベリファイ データを読み出す第 2のセンスアンプを含む請求項 1から請求項 3のいずれか一項 に記載の半導体装置。
[8] 前記半導体装置は更に、前記シールド配線を用いて前記メモリセル力 ベリファイデ ータを読み出す第 3のセンスアンプを含む請求項 3から請求項 5のいずれか一項に 記載の記載の半導体装置。
[9] 前記半導体装置は更に、前記リードデータバスを用いて前記メモリセル力 データを 読み出すセンスアンプを含む請求項 1から請求項 4のいずれか一項に記載の半導体 装置。
[10] 前記半導体装置は更に、第 1のバンクのメモリセルにデータを書き込み中に第 2のバ ンクのメモリセル力 データを読み出すことができる複数のバンクを含むセルアレイを 含む請求項 1から請求項 9のいずれか一項に記載の半導体装置。
[11] 前記半導体装置は更に、第 1のバンクのメモリセルにデータを書き込み中に第 2のバ ンクのメモリセル力 データを読み出すことができる複数のバンクを含むセルアレイと 前記バンク毎に設けられ、前記リードデータバスを用いて前記メモリセル力 データ を読み出すセンスアンプとを含む請求項 3から請求項 5のいずれか一項に記載の半 導体装置。
[12] 前記半導体装置は更に、第 1のバンクのメモリセルにデータを書き込み中に第 2のバ ンクのメモリセル力 データを読み出すことができる複数のバンクを含むセルアレイを 含み、
前記リードデータバスは、前記バンク毎に設けられている請求項 3から請求項 5のい ずれか一項に記載の半導体装置。
[13] 前記半導体装置は更に、第 1のバンクのメモリセルにデータを書き込み中に第 2のバ ンクのメモリセル力 データを読み出すことができる複数のバンクを含むセルアレイと 前記バンクを選択する選択信号を生成する選択回路とを含む請求項 1から請求項 9の 、ずれか一項に記載の半導体装置。
[14] 前記半導体装置は更に、所定の書き込み時、前記第 1のライトアンプを前記リードデ ータバスに接続するスィッチ手段を含む請求項 1から請求項 3のいずれか一項に記 載の半導体装置。
[15] 前記半導体装置は更に、所定の書き込み時、前記第 3のライトアンプを前記シールド 配線に接続するスィッチ手段を含む請求項 3から請求項 5のいずれか一項に記載の 半導体装置。
[16] 前記半導体装置は更に、第 1のバンクのメモリセルにデータを書き込み中に第 2のバ ンクのメモリセル力 データを読み出すことができる複数のバンクを含むセルアレイと 前記複数のバンクのうち前記リードデータバスに接続するバンクを選択するスィッチ 手段を含む請求項 1から請求項 3のいずれか一項に記載の半導体装置。
[17] 前記半導体装置は更に、第 1のバンクのメモリセルにデータを書き込み中に第 2のバ ンクのメモリセル力 データを読み出すことができる複数のバンクを含むセルアレイと 所定の書き込み時、前記複数のバンクのうち前記シールド配線に接続するバンクを 選択するスィッチ手段を含む請求項 3から請求項 5のいずれか一項に記載の半導体 装置。
[18] 前記リードデータノ スは、前記ライトデータバスよりも多くのデータバス力 構成される 請求項 1から請求項 3および請求項 5から請求項 17のいずれか一項に記載の半導 体装置。
[19] 前記半導体装置は、半導体記憶装置である請求項 1から請求項 18のいずれか一項 に記載の半導体装置。
[20] ライトデータバスを用いてメモリセルにデータを書き込むステップと、
リードデータバスを用いて前記メモリセル力 データを読み出すステップと、 所定の書き込み時、前記リードデータバスを用いて前記メモリセルにデータを書き 込むステップと
を含むデータ書き込み方法。
[21] 前記データ書き込み方法は更に、所定の書き込み時、前記ライトデータバスを用い て前記メモリセルにデータを書き込むステップを含む請求項 20記載のデータ書き込 み方法。
[22] 前記データ書き込み方法は更に、所定の書き込み時、前記リードデータバスをシー ルドするためのシールド配線を用いて前記メモリセルにデータを書き込むステップを 含む請求項 20または請求項 21記載のデータ書き込み方法。
[23] リードデータノ スを用いてメモリセル力 データを読み出すステップと、 所定の書き込み時、前記リードデータバスをシールドするためのシールド配線を用 V、て前記メモリセルにデータを書き込むステップと
を含むデータ書き込み方法。
[24] 前記データ書き込み方法は更に、前記リードデータバスを用いて前記メモリセルから ベリファイデータを読み出すステップを含む請求項 20から請求項 23のいずれか一項 に記載のデータ書き込み方法。
[25] 前記データ書き込み方法は更に、前記ライトデータバスを用いて前記メモリセルから ベリファイデータを読み出すステップを含む請求項 20から請求項 22のいずれか一項 に記載のデータ書き込み方法。
[26] 前記データ書き込み方法は更に、前記シールド配線を用いて前記メモリセル力 ベリ フアイデータを読み出すステップを含む請求項 22または請求項 23記載のデータ書 き込み方法。
[27] 前記データ書き込み方法は更に、前記メモリセルをそれぞれ含む複数のバンクを選 択する選択信号を生成するステップを含む請求項 20から請求項 26のいずれか一項 に記載のデータ書き込み方法。
[28] 前記データ書き込み方法は更に、複数のバンクのうち第 1のバンクのメモリセルにデ ータを書き込み中に第 2のバンクのメモリセル力 データを読み出すステップを含む 請求項 20から請求項 27のいずれか一項に記載のデータ書き込み方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008140220A (ja) * 2006-12-04 2008-06-19 Nec Corp 半導体装置

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8130528B2 (en) 2008-08-25 2012-03-06 Sandisk 3D Llc Memory system with sectional data lines
US8027209B2 (en) 2008-10-06 2011-09-27 Sandisk 3D, Llc Continuous programming of non-volatile memory
US7944729B2 (en) * 2009-01-28 2011-05-17 Seagate Technology Llc Simultaneously writing multiple addressable blocks of user data to a resistive sense memory cell array
US8279650B2 (en) 2009-04-20 2012-10-02 Sandisk 3D Llc Memory system with data line switching scheme
US9496018B2 (en) * 2015-04-01 2016-11-15 International Business Machines Corporation Nonvolatile memory interface for metadata shadowing
CN108074617A (zh) * 2016-11-18 2018-05-25 中芯国际集成电路制造(上海)有限公司 一种非易失性存储器
JP6370444B1 (ja) * 2017-06-20 2018-08-08 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
CN110415748A (zh) * 2018-04-27 2019-11-05 华为技术有限公司 存储器及信号处理方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002133899A (ja) * 2000-10-19 2002-05-10 Nec Microsystems Ltd 不揮発性半導体記憶装置及びそのオートプログラムの実行方法
JP2002216483A (ja) * 2001-01-18 2002-08-02 Toshiba Corp 半導体記憶装置
JP2003085989A (ja) * 2001-09-07 2003-03-20 Toshiba Corp 半導体記憶装置
JP2003527724A (ja) * 2000-03-15 2003-09-16 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド フラッシュ・メモリの複数バンク同時操作

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11261017A (ja) * 1998-03-16 1999-09-24 Fujitsu Ltd 半導体記憶装置
US5978307A (en) * 1998-05-21 1999-11-02 Integrated Device Technology, Inc. Integrated circuit memory devices having partitioned multi-port memory arrays therein for increasing data bandwidth and methods of operating same
US6377502B1 (en) * 1999-05-10 2002-04-23 Kabushiki Kaisha Toshiba Semiconductor device that enables simultaneous read and write/erase operation
US6587905B1 (en) * 2000-06-29 2003-07-01 International Business Machines Corporation Dynamic data bus allocation
US6333868B1 (en) * 2000-10-19 2001-12-25 Oki Electric Industry Co., Ltd. Semiconductor memory device having selectively shielded data lines
JP2003257724A (ja) * 2002-03-04 2003-09-12 Hitachi Metals Ltd Ｍｎ−Ｚｎ系フェライト
JP4439838B2 (ja) * 2003-05-26 2010-03-24 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置及びその制御方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003527724A (ja) * 2000-03-15 2003-09-16 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド フラッシュ・メモリの複数バンク同時操作
JP2002133899A (ja) * 2000-10-19 2002-05-10 Nec Microsystems Ltd 不揮発性半導体記憶装置及びそのオートプログラムの実行方法
JP2002216483A (ja) * 2001-01-18 2002-08-02 Toshiba Corp 半導体記憶装置
JP2003085989A (ja) * 2001-09-07 2003-03-20 Toshiba Corp 半導体記憶装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008140220A (ja) * 2006-12-04 2008-06-19 Nec Corp 半導体装置

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