KR100645573B1 - 동시 동작 플래시 메모리 디바이스를 위한 2ｖ/3ｖ용 저전압 판독 캐스코드 및 금속 옵션들이 없는 상이한 뱅크 조합들 - Google Patents

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Abstract

듀얼 뱅크(194,196) 구조의 동시 동작 플래시 메모리 디바이스(100)를 위한 센스 증폭기(174)의 전치-증폭기 일부(274U)가 개시되어 있다. 상기 센스 전치-증폭기 회로는 두개의 반전 증폭기들을 포함하며, 제 2반전 증폭기(313,316)는 제 1반전 증폭기(311,314)에 대한 궤환 루프를 제공한다. 또한, 특수 "키커(kicker)" 회로(313,315)가 상기 센스 전치-증폭기의 입력 신호 라인(275U)을 그의 동작 레벨까지 끌어올린다. 반전 증폭기들, 궤환 루프 그리고 레벨 상승(raising) 회로의 조합에 의해, 상기 센스 증폭기는 작은 메모리 뱅크(194)로부터 기인하는 낮은 용량성 부하를 수용할 수 있는 높은 대역폭을 제공하게 된다. 또한, 상기 조합에 의해, 큰 메모리 뱅크(196)로부터 기인하는 고용량 부하를 수용할 수 있도록 입력 신호 라인의 동작 레벨로의 빠른 상승을 제공하게 된다. 또한, 상기 조합은 상기 센스 전치-증폭기의 출력(USAin)에서 증가된 신호 여유도들을 제공하게 된다.

Description

동시 동작 플래시 메모리 디바이스를 위한 2Ｖ/3Ｖ용 저전압 판독 캐스코드 및 금속 옵션들이 없는 상이한 뱅크 조합들{LOW VOLTAGE READ CASCODE FOR 2V/3V AND DIFFERENT BANK COMBINATIONS WITHOUT METAL OPTIONS FOR A SIMULTANEOUS OPERATION FLASH MEMORY DEVICE}
컴퓨터, 개인 휴대 정보 단말기(PDA), 셀룰러 전화들 그리고 다른 전자 시스템들 및 디바이스들은 전형적으로 프로세서들과 메모리를 포함한다. 상기 메모리는 상기 디바이스의 기능을 달성하기 위해 프로세서에 의해 실행되는 명령들(전형적으로 컴퓨터 프로그램 형태) 그리고/또는 상기 프로세서에 의해 처리되는 데이터를 저장하는데 사용된다. 일부 어플리케이션에서, 상기 시스템들과 디바이스들은 상기 디바이스가 턴 오프되거나 전원이 제거되는 경우에도 상기 정보가 소실되지 않도록 상기 명령들 그리고/또는 데이터를 소정 형태의 영구적/비-휘발성 저장 매체에 유지시킬 필요가 있다. 예시적인 어플리케이션들로서는 컴퓨터 BIOS 저장부와 개인 휴대 정보 단말기와 같은 디스크가 없는(diskless) 휴대용 컴퓨팅 디바이스들이 있다.
이러한 비-휘발성 저장부를 제공하는 한가지 방법은 하드디스크 드라이브와 같은 대용량-저장 디바이스를 포함하는 것이다. 하드 디스크 드라이브들은 회전하는 자기 플래터들(platter) 상에 데이터를 저장하는 기계적 디바이스들이다. 그러나, 이러한 디바이스들은 소형 시스템에는 적합하지 않으며, 상당한 신뢰성, 비용 그리고 생산에 대한 제약을 가질 수 있다. 이러한 디바이스들에 대한 대안으로서 집적 회로 기반의 비-휘발성 메모리들이 있다. 사용할 수 있는 일 타입의 비-휘발성 메모리는 소거가능하고 프로그램가능한 판독 전용 메모리("EPROM")이다. 종래의 EPROM들은 신뢰성 있는 비-휘발성 저장부를 제공하지만, 이들은 실용적인 방식으로 현장(field)에서 재프로그램되지 않을 수 있다. 예를 들어서, EPROM들은 전형적으로 소거를 위해 자외선에 노출되어야 하고, 이를 위해 상기 EPROM 메모리 칩을 디바이스로부터 제거할 필요가 있다. 일단 소거되고 재프로그램되면, 상기 EPROM 메모리 칩은 다시 상기 디바이스로 되돌아간다. 많은 어플리케이션들에서, 디바이스를 재프로그램하기 위해 메모리를 제거하는 것은 실용적이지 않다. 또한, 재프로그래밍은 용이하지 않을 뿐 아니라, EPROM들은 만족할만한 데이터 저장 밀도를 갖지 않을 수 있다.
EPROM들의 복잡성을 피하고 현장에서 재프로그램될 수 있는 디바이스를 제공하기 위해서, 많은 전자적 설계에서는 특별한 하드웨어를 사용하지 않고 전기적으로 재프로그램될 수 있는, 전기적으로 소거가능하며 프로그램가능한 판독 전용 메모리("EEPROM"), 정적 랜덤 액세스 메모리("SRAM") 또는 플래시 메모리를 이용한다. SRAM은 기술적으로 비-휘발성 메모리의 형태는 아니지만, 비-휘발성 용량을 필요로 하는 어떠한 어플리케이션들에 사용될 수 있다.
EEPROM은 고가이며 대단히 제한적인 수명을 갖는다는 단점, 즉 EEPROM은 디바이스가 고장나기 전에 제한적인 횟수까지만 소거 및 재기록을 할 수 있다는 단점을 가진다. SRAM은 동작 속도가 고속이지만, 전원이 공급되는 동안만 그 내용들을 유지하기 때문에 배터리나 다른 전원을 필요로 한다. 이 때문에, 상기 SRAM에의 전원을 유지하여 저장된 내용들을 유지하기 위해, 추가의 하드웨어를 필요로 하며, 이는 생산비용과 복잡성을 증가시킨다. 또한, 상기 추가의 하드웨어는 설계상 물리적 크기에 있어 원하지 않는 제약을 가져온다. 게다가, EEPROM들과 SRAM들은 다른 형태의 저장부와 비교하여 높은 데이터 저장 밀도를 갖지 못할 수 있다. 따라서, 플래시 메모리는 EPROM에 비해 현장에서의 재프로그램이 간단하고, EEPROM보다 가격이 저렴하고, 배터리-지원된(battery-backed) SRAM들보다 적용이 쉽고 그리고 보다 높은 데이터 저장 밀도로 이용 가능하기 때문에, 비용, 크기 및 밀도가 중요한 경우에는 플래시 메모리가 바람직하다.
플래시 메모리(또는 플래시 RAM)는 플로팅 게이트(floating gate)를 가진 메모리 셀 설계를 이용하는 비-휘발성 저장부의 형태를 갖는다. 고전압을 메모리 셀 입력에 인가하여, 상기 플로팅 게이트 상에 전하를 프로그램/저장하거나 상기 플로팅 게이트로부터 전하를 소거/제거한다. 프로그래밍은 핫(hot) 전자들의 이동에 의해 플로팅 게이트 상에 전하를 놓는데 반하여, 소거는 전자들이 박막 유전 재료를 관통하는 파울러-놀드하임 터널링(Fowler-Nordheim tunneling)을 이용함으로써, 플로팅 게이트 상의 전하량이 감소된다. 셀의 소거는 상기 셀의 논리 값을 "1"로 설정하는 반면, 셀의 프로그래밍은 상기 논리 값을 "0"으로 설정한다. 프로그래밍 또는 소거 동작들을 제외하고는, 플래시 메모리는 랜덤으로 액세스할 수 있는 판독 전용 메모리(ROM)와 유사하게 동작한다. 종래에, 플래시 메모리 저장 셀들과 지원 논리부/회로를 포함하는 플래시 메모리 칩은 반도체 재료층들과 폴리실리콘의 상호접속층 및 제 1 및 제 2금속층을 기판 상에 형성함으로써 제조된다. 이해되는 바와 같이, 여기에 적용가능한, 더 많거나 적은 층들을 포함하는 다수의 집적 회로 제조 기술들이 있다.
종래 플래시 메모리들은 벌크(bulk) 소거로 알려진 메모리 칩 전체를 소거하는 것으로만 소거될 수 있었다. 바이트 단위로 소거하는 것은 불가능하다. 이러한 문제를 다소간 완화하기 위해서, 최근의 플래시 메모리는 전형적으로 "섹터(sector)"라 불리는 블록들로 논리적으로 분할되며, 각 섹터는 이용가능한 데이터 저장부의 전체 바이트들 중 일부를 포함한다. 예를 들어서, 전형적인 플래시 메모리는 32메가비트의 총 저장량을 가지며, 논리적으로 64개 섹터들로 분리될 수 있으며, 각 섹터는 64킬로바이트의 데이터(한 바이트는 8비트와 같음)를 포함한다. 상기 구성은 메모리 전체에 대한 벌크 소거에 더하여, 한번에 하나의 섹터를 소거하는 선택을 허용한다. 전형적인 플래시 메모리들에서는 여전히 바이트 단위의 소거가 불가능하지만, 실시 형태에 따라서는 상기 플래시 메모리의 데이터는 바이트 단위로 프로그램될 수 있다(혹은, 때로는 워드 단위로 가능하며, 여기서 워드는 4개 바이트와 같음). 플래시 메모리 디바이스가 프로그램되거나 소거될 수 있는 입상(granularity)은 가변적일 수 있으며, 비트 수준의 프로그래밍/소거입상들이 고려될 수 있다.
플래시 메모리를 프로그램 그리고/또는 소거하기 위해서, 전형적으로 복잡한 프로세스(process)가 후속되어야만 한다. 예를 들어, 특정 섹터를 소거하기 전에, 상기 섹터는 프로그램되어야만 한다("사전-프로그래밍"으로 공지됨). 소거 및 프로그래밍의 이러한 단계들은 소정의 시간 주기 동안 특정의 순서로 상기 메모리 셀들에 고전압을 인가하는 복잡한 어플리케이션과 관련된다. 많은 플래시 메모리들은 상기 복잡한 프로그래밍 및 소거 동작들을 자동으로 수행하는 내장 상태 머신들(embedded state machines)을 제공한다. 플래시 메모리를 프로그래밍 및 소거하는 이러한 프로세스들은 완료되기까지 긴 시간이 필요하다. 전형적인 소거 시퀀스는 섹터 당 0.7초에서 최대 15초 사이의 시간을 소모한다. 칩 전체를 소거하기 위해서는 섹터들의 수에 따라 최대 49초까지의 시간이 걸릴 수 있다. 반면에 프로그래밍은 바이트 당 7에서 300 마이크로초로 훨씬 빠르지만, 다른 메모리 디바이스들과 비교하면 여전히 느리다. 칩 전체의 프로그래밍은, 칩의 용량에 따라 다르지만, 여전히 최고 120초(데이터 검증(verify) 시간 포함)의 시간이 걸릴 수 있다. 전형적으로, 표준 다이나믹 랜덤 액세스 메모리("DRAM")는 나노초 정도의 기록 액세스 시간을 제공하는데, 플래시 메모리와 비교할때 규모 면에서 크게 다르다.
플래시 메모리 디바이스들을 프로그래밍 및 소거하는 이러한 복잡한 성질은 충분히 빠른 기록 액세스를 제공할 수 없고, 이는 이후 판독 액세스들에 영향을 미친다는 큰 문제를 야기한다. 예를 들어, 종래의 플래시 메모리 디바이스들은 전형적으로, 상기 플래시 메모리 디바이스에서의 프로그램 또는 소거동작이 실행중에 프로세서가 판독 동작을 수행할 수 없게 한다. 대부분의 실시에서, 상기 프로세서는 상기 플래시 메모리 디바이스의 판독 동작을 개시하기 전에, 플래시 메모리 디바이스의 상태 레지스터를 주기적으로 폴링(polling)하여, 프로그램 또는 소거 동작의 종료를 검출할 필요가 있다.
불행하게도, 상술한 바와 같이, 전형적인 플래시 메모리 디바이스들에 대한 상기 프로그래밍 및 소거 주기(cycle) 시간은, 예를 들어 다이나믹 랜덤 액세스 메모리("DRAM")를 이용하는 종래의 랜덤 액세스 메인 메모리의 허용가능한 기록 액세스 시간보다 더 큰 크기를 가진다. 프로그래밍 또는 소거 동작들과 관련되는 이러한 긴 대기시간(latency)때문에, 만일 플래시 메모리가 전자 시스템의 유일한 메모리인 경우 운영 시스템을 로크(lock)시켜, 허용할 수 없는 긴 시간 간격 동안 시스템이 기능하지 못하도록 방해할 수 있다. 일부의 종래 플래시 메모리들은 상기 문제를 해결하기 위해 소거 중단(suspend) 동작을 허용한다. 소거 중단은 상기 프로세서가 소거 동작을 일시 정지하고 다른 섹터를 판독할 수 있도록 한다. 그러나, 이러한 방법들은 전형적으로 여전히 판독 동작을 개시하기 전 수 마이크로초의 중단 대기시간 간격을 요구한다. 전형적인 중단 대기시간 간격은 0.1에서 20마이크로초이다.
종래 시스템들은 이러한 운영 시스템의 로크를 방지할 목적으로, 다수의 플래시 메모리 디바이스들을 사용할 수 있다. 이러한 시스템들에서, 상기 프로세서가 일반적으로 플래시 메모리 디바이스들 중 하나에 판독 액세스를 행하는 동안, 다른 플래시 메모리 디바이스들은 프로그램 또는 소거 동작을 행할 수 있다. 그러나, 이러한 시스템들은 전형적으로 비용이 높은데, 이는 단일 플래시 메모리 디바이스가 특정 전자 디바이스의 필요성을 충족할 수 있음에도 다수의 플래시 메모리 디바이스들을 사용하기 때문이다.
다른 종래 시스템은 플래시 메모리를 EEPROM 메모리와 조합하여 사용한다. 상기 시스템은 메모리들 중 하나에 판독 동작을 행하면서, 다른 메모리에 기록을 행할 수 있다. 그러나, EEPROM 메모리 셀은 크기가 플래시 메모리 셀보다 월등히 크기 때문에, 메모리 칩에 배치할 수 있는 저장용량을 감소시킨다. 또한, 동일 칩 상에 두개의 상이한 메모리 기술들을 집적하는 것에 관한, 상당한 설계 및 생산 복잡성이 존재한다. 따라서, EEPROM을 플래시 메모리와 조합하여 사용하는 디바이스는 전형적으로 설계 및 생산 모두에서 더욱 고가이다.
또한, 플래시 메모리의 프로그래밍 및 소거는 판독 동작들의 수행과 비교하여 통상의 전압보다 높은 전압을 필요로 한다. 이와 같이 통상의 전압보다 높은 전압들의 사용에 의해, 프로그래밍/소거 중 판독을 동시에 실시할 수 있게 하는 경우 문제들을 야기시킬 수 있다. 그와 같은 문제는 판독 동작들을 위한 통상 전압과 함께 프로그램 및 소거 동작에 필요한 고전압을 분배하는 어려움과, 상기 디바이스 내의 다른 장소에서 고전압을 이용하는 것에 의해 판독 감지 출력들 상에 유발되어 증가하는 잡음을 처리하는 어려움을 포함한다. 또한, 실시에 따라서, 잉여 논리부가 사용되어, 그로부터 복잡성이 유발될 수 있다.
따라서, 동시의 판독 및 기록 동작들을 허용할 수 있는, 효율적으로 설계 및 제조가능한 플래시 메모리 디바이스가 필요하다.
본 발명은 이하에 첨부한 청구항들로 정의되며, 본 문단의 내용은 이러한 청구항들을 제한하는 것이 아니다. 개론으로써, 이하 설명되는 바람직한 실시예들은 가변 크기의 메모리 뱅크를 판독하기 위한 센스 전치-증폭기(sense pre-amplifier) 회로에 관한 것이다. 상기 센스 전치-증폭기 회로는 두개의 반전 증폭기들을 포함하며, 제 2 반전 증폭기는 제 1 반전 증폭기에 대한 궤환 루프(feedback loop)를 제공한다. 또한, 특수 "키커(kicker)" 회로가 상기 센스 전치-증폭기의 입력 신호 라인을 그의 동작 레벨로 끌어올린다. 반전 증폭기, 궤환 루프 그리고 레벨 상승(raising) 회로의 조합은 상기 센스 전치-증폭기의 대역폭을 높여, 작은 쪽의 메모리 뱅크로부터 발생하는 저용량성 부하에 적합하도록 구성된다. 또한, 상기 조합은 입력 신호 라인을 더 빨리 동작 레벨로 상승시켜, 큰 쪽의 메모리 뱅크로부터 발생하는 고용량성 부하에 적합하도록 구성된다. 이와 같은 조합은 또한, 센스 전치-증폭기의 출력에서의 신호 여유도를 증대하도록 구성된다.
도 1은 동시의 판독 및 기록을 행할 수 있는, 본 발명에 따른 플래시 메모리 칩의 블록도를 도시한다.
도 2는 상위의 판독 센스 증폭기들 중 하나를 도시한다.
도 3은 하위 판독 센스 증폭기들 중 하나를 도시한다.
도 4는 상위 센스 전치-증폭기의 회로를 도시한다.
도 5는 하위 센스 전치-증폭기의 회로를 도시한다.
여기서, 어구 "연결(coupled with)"은 하나 이상의 중간 구성요소들을 통해 직접 또는 간접적으로 연결된다는 의미로 정의된다. 이제, 도면들 그리고 특히 도 1에, 프로그램 또는 소거 동작이 진행되는 동시에 판독 동작을 제공하는, 본 발명에 따른 플래시 메모리 디바이스(100)가 개략적으로 도시되어 있다. 본 발명에 따른 상기 메모리 디바이스(100)는 첸(Chen) 등에 의한 미국 특허 제 5,867,430호의 "동시 판독 및 기록이 가능한 비-휘발성 메모리를 위한 뱅크 구조"와 반 버스키르크(Van Buskirk)에 의한 미국 특허 제 5,847,998호의 "동시 판독 및 기록 동작들을 가능하게 하는 비-휘발성 메모리 어레이"에 설명된 메모리 디바이스들의 하나 이상의 구성요소들을 포함할 수 있는데, 이들 특허는 모두 여기서 참조로서 인용된 것으로, 이와 같은 종류의 디바이스의 적용 및 동작을 설명한다. 또한, 상기 메모리 디바이스(100)는 캘리포니아, 서니베일에 위치한 어드밴스트 마이크로 디바이시스, 인코포레이티드에의해 생산되는 Am29DL162C와 Am29DL163C 16메가비트("Mb") 플래시 메모리 칩들과 Am29DL322C와 Am29DL323C 32Mb 플래시 메모리 칩들과 같이 동시에 판독 및 기록 동작이 가능한 이러한 예시적 플래시 메모리 디바이스들의 하나 이상의 구성요소들을 포함할 수 있다. 이러한 예시적 플래시 메모리 칩들에 대한 더 구체적인 내용들은, "Am29DL322C/Am29L323C 32메가비트(4M x 8-비트/2M x 16-비트) CMOS 3.0볼트-전용, 동시 동작 플래시 메모리" 데이터시트와 "Am29DL162C/Am29L163C 16메가비트(2M x 8-비트/1M x 16-비트) CMOS 3.0볼트-전용, 동시 동작 플래시 메모리" 데이터시트를 참조하기 바란다. 상술된 예시적 디바이스들은 16 또는 32Mb의 용량을 가지고 있지만, 여기 설명되는 실시예들은 64 또는 128Mb 디바이스들과 같은 더 높은 비트 밀도들을 가지는 디바이스들에도 동일하게 적용할 수 있다.
상기 예시적인 동시 동작 가능 플래시 메모리의 전형적인 내장된 어플리케이션에 있어서, 가용 데이터 저장공간은 하나의 뱅크에 데이터 및 부트 코드(boot code)를 저장하고, 다른 뱅크에 제어 코드를 저장하도록 구성될 수 있다. 하나의 뱅크, 예를 들어 뱅크(196)에 데이터 섹터를 프로그램/소거하도록 지시하는 명령 시퀀스를 포함할 수 있는 제어코드는, 대체성 뱅크, 예를 들어 뱅크(194)에 실행가능 코드로서 상주할 수 있다. 제 1뱅크가 프로그램/소거되는 동안, 시스템은 상기 대체성 뱅크로부터의 코드를 계속 실행하여 다른 시스템 동작을 관리할 수 있다. 유사하게, 시스템에 따라, CPU 역시 상기 대체성 뱅크가 프로그램/소거 중인 동안 제 1뱅크로부터의 코드를 실행할 수 있다. 판독을 수행하기 위해서 프로그램/소거 동작을 중단할 필요가 없으며 뱅크 스위칭 대기시간이 필요 없다. 이는 CPU의 판독/기록 사이클 시간을 최소화하고, 데이터 처리량을 최대로 하며, 추가의 하드웨어의 필요성을 제거함으로써 전체 시스템 비용을 절감한다. 비록 상기 예시적인 디바이스들이 메모리 셀들의 두개의 뱅크들을 가지고 있지만, 두개 이상의 뱅크들을 가지는 디바이스들도 고려될 수 있다.
다시 도 1을 참조하면, 32Mb의 용량을 가지고 워드 주소지정가능(addressable) 모드로 동작하는 본 발명의 일 실시예에 관한 메모리 디바이스(100)는 21비트 주소 입력(102), 16비트 데이터 입/출력("데이터")(192), 전원 입력들(도 1에 미도시) 그리고 제어 입력들(도 1에 미도시)을 포함한다. 16Mb 용량을 가진 메모리 디바이스(100)는 20개 주소 비트들만을 필요로 하며, 바이트 모드로 동작하는 경우, 상기 32Mb 디바이스(100)는 22개 주소 비트들을 필요로 하고 16Mb의 디바이스는 21개 주소 비트들을 필요로 한다. 상기 제어 입력들은 칩 인에이블(enable), 출력 인에이블, 그리고 기록 인에이블을 포함한다. 상기 칩 인에이블 신호는 상기 칩의 제어 논리부와 입/출력 버퍼들을 구동시킨다. 칩 인에이블이 어써트(assert)되지 않은 경우, 상기 메모리 디바이스는 대기 모드로 동작한다. 출력 인에이블은 판독 사이클 동안 I/O 버퍼들을 통해 상기 디바이스의 출력을 게이트(gate)시키는데 사용된다. 기록 인에이블은 상기 메모리 디바이스의 기록 기능을 가능하게 하도록 사용된다. 일 실시예에서, 도 1의 모든 구성요소들은 단일 집적 회로 칩에 포함된다. 주목할 사항으로서, 예시적인 플래시 메모리 칩들에 대한 주소 및 제어 입력들은 메모리 밀도와 인터페이스 실시에 따라 다르다. 상기 설명되는 실시예들은 메모리 밀도들이 더 높아도, 또한 수반하는 대체 주소들 및 제어 입력 구성들에 의해 대체 인터페이스를 도입해도, 잘 동작할 수 있다.
메모리 디바이스(100)는 주소 버퍼(104), 주소 멀티플렉서들(106과 108), 주소 시퀀서(110), X 논리 주소 디코더들(112와 118), Y 논리 주소 디코더들(114와 120), 각각 194와 196으로 표시되는 메모리 어레이의 상위 뱅크 0 및 하위 뱅크 1, D펌프(160), 데이터 멀티플렉서들(170과 172), 판독 센스 증폭기들(174), 검증 센스 증폭기들(176), 음전압(negative) 펌프(190), 출력 멀티플렉서(180), 상태 머신 및 제어 논리부(122), 입/출력 버퍼들(182), VPPIG 펌프(142), 132로 표시되는 부스터(booster)0, VPXGG 펌프(134), 136으로 표시되는 부스터 1 그리고 전원 멀티플렉서들(130, 138, 140 그리고 144)을 포함한다. 상기 주소 입력(102)은 상기 주소 버퍼(104)에 의해 수신되고, 상기 주소 버퍼(104)는 뱅크(194)의 주소 멀티플렉서(106) 및 뱅크(196)의 주소 멀티플렉서(108)에 상기 주소를 전송한다. 상기 주소 시퀀서(110)는 상기 상태 머신 및 제어 논리부(122)에 의해 제어된다. 일 실시예에서, 상기 주소 시퀀서(110)는 상기 상태 머신 및 제어 논리부(122)의 일부이다. 상기 주소 시퀀서(110)의 출력은 멀티플렉서(106) 및 멀티플렉서(108) 양방에 전송되는 주소이다. 상기 출력 시퀀서(110)는 소거 동작 중 순차적 주소를 생성하는데 사용된다. 상기 멀티플렉서(106)의 출력인 상위 주소(UA)는 상기 X 주소 디코더(112) 및 상기 Y 주소 디코더(114)에 전달된다. 상기 멀티플렉서(108)의 출력인 하위 주소(LA)는 상기 X 주소 디코더(118) 및 상기 Y 주소 디코더(120)에 전달된다. 상기 멀티플렉서(106)는 제어 신호(B0_SEL)에 응답하여, 상기 버퍼(104)로부터의 주소와 주소 시퀀서(110)로부터의 주소 사이에서 선택한다. 상기 멀티플렉서(108)는 제어 신호(B1_SEL)에 기초하여 상기 주소 버퍼(104)로부터의 주소와 주소 시퀀서(110)로부터의 주소 사이에서 선택한다. 상기 선택 신호들(B0_SEL과 B1_SEL)은 상기 상태 머신 및 제어 논리부(122)에 의해 생성된다.
뱅크(194)와 뱅크(196)는 플래시 메모리 셀들의 어레이들(또는 세트들)이다(이들 개개의 메모리 셀들의 동작에 대해서는, 이하 더욱 자세히 논의됨). 상기 뱅크들(194, 196)은 워드들에 의해, 그 후 섹터들에 의해 편성되고, 바이트 또는 워드 중 어느쪽으로도 주소지정이 가능하다. 다른 종류의 비-휘발성 메모리들 역시 본 발명의 범위에 속한다는 것은 당업자들에게 명백하다. 뱅크(194)의 주소 디코드 논리부는 X 주소 디코더(112)와 Y 주소 디코더(114)를 포함한다. 상기 X 주소 디코더(112)는 워드라인 디코더와 섹터 디코더를 포함한다. 상기 워드라인 디코더는 주소 비트들(UA[6:14])을 수신하고 상기 섹터 디코더는 주소 비트들(UA[15:20])을 수신한다. 상기 Y 주소 디코더(114)는 비트라인 디코더와 Y 비트라인 게이팅을 포함한다. 상기 비트라인 디코더는 주소 비트들(UA[0:5])을 수신한다.
뱅크(196)의 주소 디코드 논리부는 X 주소 디코더(118)와 Y 주소 디코더(120)를 포함한다. 상기 X 주소 디코더(118)는 워드라인 디코더와 섹터 디코더를 포함한다. 상기 워드 디코더는 주소 비트들(LA[6:14])을 수신하고 상기 섹터 디코더는 주소 비트들(LA[15:20])을 수신한다. 상기 Y 주소 디코더(120)는 비트라인 디코더와 Y 비트 라인 게이팅을 포함한다. 상기 비트라인 디코더는 주소 비트들(LA[0:5])을 수신한다. 일 실시예에서, 상기 주소 버퍼(104)는 디코드되는 주소를 저장하기 위한 래치를 포함한다. 또 다른 실시예에서, 상기 래치는 상기 디코더들(112, 114, 118, 120)의 일부일 수 있다.
도 1은 3개의 입력들:부스터 0(132), VPXGG 펌프(134) 그리고 Vcc를 갖는 멀티플렉서(130)를 더 도시한다. 상기 VPXGG 펌프(134)는 워드라인들을 통해 선택된 플래시 메모리 셀들의 제어 게이트에 조절된 양전위를 발생시키고 공급하기 위한 양의 전원이다. 당업계에 알려진 많은 상이한 전압 펌프들은 본 발명에 사용하기에 적합하다. VPXGG 펌프(134)에 포함될 수 있는 일 기술의 더 상세한 설명은 반 버스키르크 등에 의한 미국 특허 제 5,291,446호의 "조절된 양전위를 제어하기 위한 조정기 회로를 갖는 VPP 전원"에서 찾을 수 있으며, 이의 전체 내용들은 여기에 참조로서 통합된다. 부스터(132)는 판독 동안 상기 워드라인을 부스트하기 위해 사용된다. 상기 멀티플렉서(130)는 상태 머신 및 제어 논리부(122)로부터 선택 신호(197)를 수신하고, 그의 3개 입력들 중 하나를 선택하여 상기 X 주소 디코더(112)를 통해 뱅크(194)의 워드라인들로 전송한다. 상기 멀티플렉서(130)의 출력은 VPXG0로 표기된다. 도 1은 설명을 간단히 하기 위해 멀티플렉서에 연결되는 3개의 입력들(132, 134 그리고 Vcc)을 도시한다. 예시적인 일 실시의 더 상세한 설명은 클리블렌드(Cleveland) 등에 의한 미국 특허 제 5,708, 387호의 "고속 3-상태 부스터 회로"에서 찾을 수 있으며, 이의 전체 내용들은 여기에 참조로서 통합된다. 당업계에 알려진 많은 부스터 회로들과 선택 회로들은 본 발명에 사용하기에 적합하다.
도 1은 또한, 3개의 입력들:부스터 1(136), VPXGG 펌프(134) 그리고 Vcc를 갖는 또 다른 멀티플렉서(138)를 포함한다. 부스터(136)는 부스터(132)와 유사하다. 멀티플렉서(138)는 멀티플렉서(130)와 유사한 방식으로 동작하며, 그의 선택 신호(198)를 상태 머신 및 제어 논리부(122)로부터 수신한다. 상기 멀티플렉서(138)의 출력은 VPXG1이며, 이는 X 주소 디코더(118)을 통해 뱅크(196)의 워드라인들로 전송된다. 상기 멀티플렉서들(130과 138)의 목적은 메모리 셀들의 특정 뱅크 상에 수행되는 동작에 따라 상기 3개의 전원 라인들 사이를 스위칭하는 것이다.
상기 VPPIG 펌프(142)는 고전압을 상기 메모리 셀들의 드레인에 전달하기 위해 사용되는 고전압 펌프이다. 상기 VPPIG 펌프(142)의 출력은 멀티플렉서(140)와 멀티플렉서(144)에 전달된다. 양 멀티플렉서들은 입력으로서 Vcc를 갖는다. 멀티플렉서들(140과 144)은 상기 상태 머신 및 제어 논리부(122)로부터의 신호들(195와 199)에 기초하여 입력들 사이를 스위칭한다. 멀티플렉서(140)의 출력은 VPPI0이고, 멀티플렉서(144)의 출력은 VPPI1이다. 통상적인 판독 동작 중에, VPPI1과 VPPI0은 Vcc와 연결된다. VPPI0은 N-채널 트랜지스터(152)의 게이트와 연결된다. VPPI1은 N-채널 트랜지스터(154)의 게이트와 연결된다. 트랜지스터(152)의 소스는 Y 주소 디코더(114), 멀티플렉서(170) 및 멀티플렉서(172)와 연결된다. 트랜지스터(152)의 드레인은 D펌프(160) 및 트랜지스터(154)의 드레인과 연결된다. 상기 D펌프(160)는 드레인 전원이다. 당업계에 알려진, 다양한 드레인 전원들이 본 발명에 사용될 수 있다. 예시적인 드레인 펌프 중 하나는 반 버스키르크 등에 의한 미국 특허 제 5,263,000호의 "드레인 전원"에 설명되며, 이의 전체 내용들은 여기에 참조로서 통합된다. 트랜지스터(154)의 소스는 멀티플렉서(170) 및 멀티플렉서(172)와 연결된다. 트랜지스터(154)의 소스 역시 뱅크(196)의 비트라인에 액세스하기 위해 Y 주소 디코더(120)와 연결된다. 멀티플렉서들(170과 172)에 대한 연결들은 뱅크(194)와 뱅크(196)로부터 데이터를 판독하기 위한 경로를 제공한다. 멀티플렉서(170)는 상기 상태 머신 및 제어 논리부(122)로부터의 선택 신호(RSA_SEL)를 이용하여 2개의 입력 신호들 중 하나를 선택적으로 정하여 상기 판독 센스 증폭기들(174)에 전달한다. 멀티플렉서(172)는 2개의 입력 신호들 중 하나를 검증 센스 증폭기들(176)에 선택적으로 전달하기 위해 상기 상태 머신 및 제어 논리부(122)로부터의 선택 신호(VSA_SEL)를 이용한다. 따라서, 상기 두개의 트랜지스터들(152와 154) 및 두개의 멀티플렉서들(170과 172)은 뱅크(194) 또는 뱅크(196)의 선택된 셀들의 드레인에 전압들을 선택적으로 전달하고, 뱅크(194) 또는 뱅크(196) 중 하나로부터 데이터를 선택적으로 판독하는데 사용된다. 명료성을 위해서, 단지 멀티플렉서들(170과 172)의 실시만을 예시한다. 실시의 구체 사항들 중 일부는 도 1에 도시되지 않는다. 상기 메모리 디바이스(100)에는, 실질적으로 각 뱅크(194, 196) 당 한 세트씩 센스 증폭기들의 2개의 세트들이 존재한다. 또한, 2개 세트의 검증 센스 증폭기가 존재한다. 뱅크들로부터의 데이터는 각 뱅크(194 또는 196)에서 그의 판독 센스 증폭기 또는 그의 검증 센스 증폭기 중 하나로 멀티플렉스된다. 뱅크(194 또는 196)가 그의 판독 센스 증폭기를 이용하는 경우, 그의 검증 센스 증폭기는 턴 오프되며, 반대로 상기 검증 센스 증폭기를 이용하는 경우에는 상기 판독 센스 증폭기가 턴 오프된다. 이해되는 바와 같이, 다수 목적지들 중 다수의 데이터 소스들을 멀티플렉스하는 많은 방법들이 존재한다.
뱅크(194) 또는 뱅크(196) 중 하나로부터의 데이터는 상기 판독 센스 증폭기(174) 또는 상기 검증 센스 증폭기(176) 중 하나와 통신할 수 있다. 양 센스 증폭기들은 상기 상태 머신 및 제어 논리부(122)와 통신한다. 뱅크(194)로부터의 데이터가 상기 판독 센스 증폭기들(174)에 전달되는 동안, 뱅크(196)로부터의 데이터는 상기 검증 센스 증폭기들(176)에 전달될 수 있다. 뱅크(194)로부터의 데이터가 상기 검증 센스 증폭기들(176)에 전달되는 동안, 뱅크(196)로부터의 데이터는 상기 판독 센스 증폭기들(174)에 전달될 수 있다. 상기 검증 센스 증폭기들(176)의 출력은 상기 상태 머신 및 제어 논리부(122)로 전달되며, 이는 특정 바이트가 프로그램 또는 소거되었는지를 검증하기 위해 사용된다. 상기 메모리 디바이스(100)에서, 상기 판독 센스 증폭기들(174)의 바람직한 실시는 각 뱅크(194, 196) 당 하나씩, 2개 세트의 센스 증폭기들을 제공한다. 판독 동작을 수행하는 상기 뱅크(194 또는 196)에 대한 센스 증폭기들만이 판독 동작 동안 활성화된다. 상기 메모리 디바이스(100)의 검증 센스 증폭기들(176) 역시 각 뱅크 당 하나씩, 2개 세트의 검증 증폭기들을 가진다.
상기 판독 센스 증폭기들(174)로부터의 데이터는 멀티플렉서(180)로 전송된다. 상기 멀티플렉서(180)의 제 2입력은 프로그램 또는 소거가 진행되는지 여부와 같이, 상기 상태 머신 및 제어 논리부(122)로부터의 디바이스(100) 상태 정보를 포함한다. 멀티플렉서(180)에 대한 선택 신호는 상기 상태 머신 및 제어 논리부(122)에 의해 제공된다.
I/O 버퍼들(182)은 데이터를 전달하고 메모리 디바이스(100)에서 데이터를 수신하도록 하기 위해 사용된다. 상기 뱅크들 중 하나에서 판독이 수행되는 동안, 멀티플렉서(180)는 판독 센스 증폭기들(174)로부터 I/O 버퍼들(182)에 출력 데이터를 전달한다. 소거 또는 프로그램 시퀀스 동안, 멀티플렉서(180)는 상태 정보를 I/O 버퍼들(182)에 전달함으로써, 외부 프로세서는 소거 또는 프로그램에 관한 상태에 대해 상기 메모리 디바이스(100)를 폴링할 수 있다.
또한, 상기 메모리 디바이스(100)는 음전압 펌프(190)를 포함하며, 이는 상기 상태 머신 및 제어 논리부(122)에 의해 선택되는 바와 같이, 뱅크(194) 또는 뱅크(196) 중 어느 하나의 워드라인들을 통해 선택된 메모리 셀들의 제어 게이트들에 비교적 높은 음전압을 생성하는데 사용된다. 상기 음전압 펌프(190)는 X 주소 디코더들(112와 118)과 통신한다. 음전압 펌프의 일례는 창(Chang) 등에 의한 미국 특허 제 5,612,921호의 "낮은 공급 전압 음전압 전하 펌프"에서 찾을 수 있으며, 이의 전체 내용들은 여기에 참조로서 통합된다.
상기 상태 머신 및 제어 논리부(122)는 판독, 프로그램 그리고 소거 동작들에 대한 제어를 제공한다. 뱅크(194)와 뱅크(196) 사이의 선택에 사용되는 많은 선택 라인들은 상기 상태 머신 및 제어 논리부(122)에 의해 제어된다. 대안적으로, 상기 X와 Y 주소 디코더들(112, 114, 118, 120)로부터의 출력은 메모리 셀들의 뱅크들 사이를 선택하는데 사용될 수 있다.
상기 메모리 디바이스(100)는 내장 프로그래밍 시퀀스를 이용하여 프로그램되고, 내장 소거 시퀀스를 이용하여 소거된다. 상기 내장 시퀀스들은 프로세서가 프로그램 및 소거 시퀀스들이 실행되는 동안 프로그램 또는 소거 시퀀스를 초기화하고 다른 태스크들을 수행할 수 있게 한다. 상기 내장 프로그램 및 소거 시퀀스들은 상태 머신 및 제어 논리부(122)에 의해 제어되며, 이는 어느 하나의 시퀀스의 개시를 관리하기 위해 명령 레지스터를 이용한다. 소거 및 프로그래밍 동작들은 디바이스 동작들을 관리하는 내부 상태 머신을 제어하는 상기 명령 레지스터를 통해서만 액세스될 수 있다. 명령들은 상기 메모리 디바이스(100)에 데이터 입력들(192)을 통해 상기 명령 레지스터에 기록된다.
하나의 뱅크가 프로그램되는 동안, 다른 뱅크는 판독 동작을 위해 액세스될 수 있다. 예를 들어, 뱅크(196)에 일 바이트를 프로그램하는 동안, 상기 상태 머신 및 제어 논리부(122)는 멀티플렉서(108)가 디코더들(118과 120)로의 전달을 위해 버퍼(104)로부터 주소를 선택하게 한다. 또한, 상기 상태 머신 및 제어 논리부(122)는 상기 프로그래밍이 완료되는 경우, 검증을 위해 상기 I/O 버퍼들(182)로부터 프로그램되는 데이터 바이트를 저장한다. 뱅크(196)의 출력은 저장된 입력 데이터와 비교하기 위해서 멀티플렉서(172)를 통해 상기 검증 센스 증폭기들(176)로 전달된다. 뱅크(194)에 대한 판독 동작이 동시에 개시되는 동안, 상기 상태 머신 및 제어 논리부(122)는 프로그램될 데이터를 저장한 후, 상기 X 및 Y 주소 디코더들(112와 114)로의 전달을 위해 버퍼(10)로부터 주소를 선택할 것을 멀티플렉서(106)에 명령한다. 뱅크(194)의 출력은 멀티플렉서(170)를 통해 상기 판독 센스 증폭기들(174)로 전달된다. 상기 판독 센스 증폭기들(174)의 출력은 멀티플렉서(180)를 통해 상기 I/O 버퍼들(182)에 전달된 후 데이터 버스(192)에 전달된다.
유사하게, 뱅크(194)의 섹터를 소거하는 동안, 상기 상태 머신 및 제어 논리부(122)는 멀티플렉서(106)가 상기 주소 시퀀서(110)로부터 주소들을 선택하게 한다. 상기 주소 시퀀서(110)는 각 바이트가 사전 프로그램되는 것을 검증하기 위해 특정 섹터의 모든 바이트들을 순환(cycle through)시키는데 사용된다. 상기 섹터는 순차적으로 벌크 소거된다. 소거 후, 상기 주소 시퀀서(110)는 상기 소거된 섹터의 각 바이트를 검증하기 위해 주소들을 생성하는데 사용된다. 뱅크(194)가 소거되고 그리고 멀티플렉서(106)가 상기 주소 시퀀서(110)로부터 주소를 선택하는 동안, 주소 시퀀서(110)으로부터의 주소 대신 상기 버퍼(104)로부터 주소를 선택하기 위해 멀티플렉서(108)를 이용함으로써 판독 동작이 뱅크(196)에서 실행될 수 있다. 뱅크(194)에 대한 소거 방법의 검증 동작 중, 뱅크(196)로부터의 판독 데이터가 상기 판독 센스 증폭기들(174)에 전달되는 동안 상기 상태 머신 및 제어 논리부(122)는 상기 검증 센스 증폭기들(176)을 이용하여 상기 데이터를 검증한다. 그래서, 각 뱅크는 멀티플렉스될 수 있는 두개의 입력 주소 경로들과 두개의 출력 데이터 경로들을 갖기 때문에, 뱅크 중 하나는 판독될 수 있으면서 동시에 다른 하나의 뱅크는 기록될 수 있다.
메모리 디바이스(100)에서, 뱅크들(194 또는 196) 내의 각 메모리 셀은 nor-형 플로팅 게이트 트랜지스터를 포함한다. 그러나, 당업자에 의해 이해되는 바와 같이, 플래시 메모리 셀을 실시하는 많은 방법들이 존재하며, 상기 구성들 및 동작 특성들은 변경될 수 있다. 여기에 설명되는 실시예들은 일반적으로 응용 가능하며 플래시 메모리 셀의 한 특정 실시로만 제한되지 않는다는 것 역시 명백하다. 예시적인 트랜지스터들은 소스, 드레인 그리고 제어 게이트로 불리는 3개의 연결들을 가진다. 전형적인 플래시 메모리 어레이에 있어서, 상기 메모리 셀들의 제어 게이트들은 상기 어레이에 저장된 데이터를 주소 지정하는데 사용되는 상기 어레이의 워드라인들과 연결된다. 상기 소스들은 어느 비트들이 판독되는지에 따라 (판독 동작을 위해) 접지에 선택적으로 연결된다. 상기 드레인들은 상기 어레이로부터 저장된 데이터를 감지/판독하는데 사용되는 비트 라인들과 연결된다.
소거 동작 중에, 상기 메모리 셀 트랜지스터의 소스 입력은 높은 양전압과 연결되고, 상기 드레인/비트 라인은 플로팅 상태이며, 상기 제어 게이트/워드 라인은 상기 음전압 펌프(190)에 의해 제공되는 비교적 높은 전압과 연결된다. 소거 중 상기 소스에 인가되는 예시적인 높은 양전압은 약 5볼트이고, 상기 음전압 펌프(190)에 의해 상기 제어 게이트/워드 라인에 공급되는 예시적인 높은 음전압은 약 -9볼트이며, 다른 전압들과 입력 구성들이 사용될 수 있다. 상기 입력 구성을 기반으로, 상기 메모리 셀 트랜지스터의 플로팅 게이트 상의 저장되는 임의의 전하는 파울러-놀드하임 터널링 때문에 상기 소스로 흘러감으로써 방전된다.
프로그램 동작 중에, 상기 메모리 셀 트랜지스터의 소스 입력은 접지와 연결되고, 상기 드레인/비트 라인은 VPPIG D펌프 드레인 전원(142)에 의해 제공되는 높은 양전압과 연결되며, 그리고 상기 제어 게이트/워드 라인은 VPXGG 펌프 양전압 공급기(134)에 의해 제공되는 높은 전압과 연결된다. 상기 VPPIG(142)에 의해 상기 드레인에 공급되는 예시적인 높은 전압은 약 5볼트이고, VPXGG(134) 펌프에 의해 상기 제어 게이트에 공급되는 예시적인 높은 전압은 약 9볼트이다. 다른 전압들과 입력 구성들이 사용될 수 있다는 것은 당업자들에게 명백하다. 상기 입력 구성에 기초하여, 전하는 핫 전자 전송에 의해 상기 메모리 셀 트랜지스터의 플로팅 게이트로 흘러 그곳에 축적된다.
상기 메모리 셀을 프로그래밍 및 소거하기 위해 일반 전압들보다 더 높은 전압이 필요하지만, 상기 셀로부터의 판독에는 일반 공급 전압만 사용할 필요가 있다. 상기 메모리 셀로부터의 판독을 위해서, 상기 소스는 접지(Vss로 간주됨)와 연결되고 상기 제어 게이트/워드라인은 부스터 전원들(132, 136)과 연결된다. 판독을 위해 트랜지스터들을 선택하기 전에, 상기 비트 라인들은 D펌프(160)를 통해 전하축적된다. 상기 셀들이 턴 온되면(소거되면), 이들은 개별 비트 라인을 접지와 연결하여, 상기 비트 라인을 접지시킨다. 그 다음에, 상기 메모리 셀의 현재 값은 상기 드레인/비트라인 연결부에서 감지된다. 뱅크(194)를 위한 부스터 전원(132)과 뱅크(196)를 위한 부스터 전원(136)이 존재한다. 상기 부스터 전원들(132, 136)은 판독 동작 중에 뱅크(194)또는 뱅크(196)를 부스트하기 위해 사용된다. 예시적 Vcc 공급 전압은 3.0V이지만, 다른 공급 전원들 역시 당업계에 공지되어 있다. 예시적 부스터 전압은 5.0V이지만, 판독 동작을 위해 상기 제어 게이트 상에 다른 전압들을 사용하는 것도 가능하다. 만일 상기 플로팅 게이트 상에 저장된 전하가 있으면, 즉 상기 메모리 셀이 프로그램되었으면, 드레인에서 소스(접지)로의 전류 흐름은 금지되고, 상기 메모리 셀은 논리 "0"으로 판독될 것이다. 만일 상기 메모리 셀이 소거되면, 상기 플로팅 게이트 상에 저장되는 전하가 없으며, 상기 제어 게이트에 상기 트랜지스터의 임계 전압 이상의 전압을 인가하면, 전류는 상기 드레인에서 소스로 흐르고, 상기 메모리 셀은 논리 "1"로 판독될 것이다. 주목할 사항으로서, 온 되는 트랜지스터는 자신의 개별적 비트라인을 접지한다. 상기 어레이의 데이터 판독은 그의 보수 형태로 간주되므로 상기 접지된 비트라인들은 논리 1들로 해석되고, 접지되지 않은 비트라인들은 논리 0들로 간주된다.
각 동작에 필요한 특정 전압들의 어플리케이션은 상기 상태 머신 및 제어 논리부(122)에 의해 처리된다. 상기 논리부(122)는 원하는 기능에 따라 상시 메모리 셀 입력들에 다양한 전원들(132, 134, 136, 142 그리고 Vcc)에서 적절한 것을 제공하기 위해 상기 멀티플렉서들(130, 138, 140, 144)을 제어한다.
동시 판독 및 기록 가능한 플래시 메모리 디바이스(100)의 전체 용량이 16 또는 32 Mb 혹은 그 이상이지만, 가용 뱅크들 중에 분배되는 용량은 가변적이다. 동시 판독 및 기록 가능한 플래시 메모리 디바이스의 사용자는 자신의 어플리케이션에 따라 상이한 뱅크 분할 크기들을 필요로 할 수 있다. 사용자들의 가변적 요구를 충족시키기 위해서, 상기 플래시 메모리 디바이스(100)는 바람직하게는 슬라이딩(sliding) 뱅크 구조를 구현한다. 이러한 구조는 가변되는 뱅크 분할 크기들을 갖는 동시적 플래시 메모리 디바이스들을 간단히 설계 및 생산하도록 허용한다. 뱅크 크기를 변경하기 위해서, 상기 칩의 단일 금속층만이 변경되면 된다. 상기 슬라이딩 뱅크 구조의 더욱 자세한 논의는 동시-계류중이고 함께 양도된 1998년 9월 23일 제출된 미국 특허 출원 제 09/159,142호의 "플렉시블 뱅크 분할 구조를 갖는 동시 동작 플래시 메모리 디바이스", 1998년 9월 23일 제출된 미국 특허 제 09/159,029호의 "플렉시블 뱅크 분할 구조를 갖는 동시 동작 플래시 메모리 디바이스를 위한 유연성있게 분할되는 금속 라인 형성 방법", 그리고 1998년 9월 23일 제출된 미국 특허 출원 제 09/159,489호의 "플렉시블 뱅크 분할 구조를 갖는 동시 동작 플래시 메모리 디바이스를 위한 뱅크 선택기 회로"를 참조하길 바라며, 이들 각각의 전체 내용들은 여기에 참조로서 통합된다. 상기 슬라이딩 뱅크 구조는 상기 메모리 디바이스(100)가 생산의 최종 공정들 중 하나에서 단일 마스크만이 변경된 많은 상이한 구성들로 생산될 수 있도록 한다. 상기 플래시 메모리 디바이스(100)가 32메가비트(Mb)의 용량을 갖는 경우, 각각 뱅크(194)가 4 또는 8Mb를 가지고, 뱅크(196)가 28 또는 24Mb를 갖는 분할이 사용될 수 있다. 상기 플래시 메모리 디바이스(100)가 16메가비트(Mb)의 용량을 가지는 경우, 각각 뱅크(194)가 2 또는 4Mb를 가지고, 뱅크(196)가 14 또는 12Mb를 가지는 분할이 사용될 수 있다. 이는 플래시 메모리 디바이스(100)의 많은 상이한 구조들이 대부분 동일한 기본 설계를 공유할 수 있기 때문에, 공정 및 생산비용에 있어 이점이 있다.
본 발명과 도 1에 있어서, 상기 플래시 메모리 디바이스(100)는 데이터의 비트들을 저장하기 위해 메모리 셀들의 어레이 또는 뱅크들(194, 196)을 포함한다. 하나는 상위 증폭기(174U)이고 하나는 하위 증폭기(174L)인 두 세트의 판독 센스 증폭기들(174)은 이러한 상위 메모리 셀들(194)과 하위 메모리 셀들(196)의 내용들을 판독한다. 상기 메모리 디바이스(100)는 센스 증폭기들(174)을 활용하므로 하나의 판독 센스 증폭기(174)는 상기 메모리 디바이스들 각각의 데이터 입/출력 핀들(192)에 대해 제공된다. 상기 플래시 메모리 디바이스(100)는 바이트(8비트) 및 워드(16비트) 버전들을 이용할 수 있으며, 이 경우 16개 판독 센스 증폭기들(174)(8개는 상위, 8개는 하위) 및 32개 판독 센스 증폭기들(174)(16개는 상위, 16개는 하위)이 각각 필요하다.
도 2 및 3은 각각 판독 센스 증폭기들의 상위 세트(174U) 중 일 멤버(member)와 판독 센스 증폭기들의 하위 세트(174L)의 일 멤버의 블록도들을 도시한다. 상위 판독 센스 증폭기들 중 하나(174U)는 USA_UNIT으로 표기되고, 하위 판독 센스 증폭기들 중 하나(174L)는 LSA_UNIT으로 표기된다. 도 2에 도시되는 상기 상위 및 하위 판독 센스 증폭기들 각각은 2개의 증폭 스테이지들을 갖는데, 이는 센스 전치-증폭기와 센스 출력 증폭기이다. 따라서, USA_UNIT은 Ucascodr로 표기된 상위 센스 전치-증폭기(274U)와 Usamp로 표기되는 상위 센스 출력 증폭기(295U)를 포함한다. 유사하게, LSA_UNIT은 Lcascodr로 표기된 상위 센스 전치-증폭기(274L)와 Lsamp로 표기되는 상위 센스 출력 증폭기(295L)를 포함한다. UDSIBn으로 표기된 상기 상위 센스 출력 증폭기(295U)로부터의 데이터 출력(296U)과 상기 하위 센스 출력 증폭기(295L)로부터의 데이터 출력(296L)은 멀티플렉서(180)에 전달된다. 상기 상위 및 하위 센스 출력 증폭기들 각각은 적어도 부분적으로 상기 상위 및 하위 센스 전치-증폭기들(274U와 274L)로부터 도출되며, 각각 USAin과 LSAin으로 표기된다. 이해되는 바와 같이, 상기 센스 출력 증폭기들은 상기 상위 또는 하위 센스 전치-증폭기들로부터 도출되지 않는 부가적인 입력들을 가질 수 있다.
도 2와 3은 또한 상위 및 하위 센스 전치-증폭기들에 대한 여러 입력 신호들을 도시한다. UDATABn과 LDATABn으로 표기되는 데이터 비트 라인 신호들(275U와 275L) 각각은 상기 멀티플렉서들(174)을 통해 각각 상기 상위 및 하위 뱅크들(194, 196)로부터 각각 상기 상위 및 하위 센스 전치-증폭기들에 비트라인 정보를 전달한다.
도 2와 3은 상기 전치-증폭기들의 증폭 기능을 개시(onset)하기 전에 상기 상위 및 하위 데이터 비트라인들을 접지시켜 리셋(reset)하며, 미도시된 회로의 일부들로부터 파생되는, URSTR(276U)와 LRSTR(276L)로 표기되는 입력 신호들을 도시한다. UqBPDSA(277U)와 LqBPDSA(277L)로 표기되는 입력 신호들은 사용되지 않는 상기 상위 센스 전치-증폭기와 하위 센스-전치 증폭기 각각을 턴 오프한다.
Ucascodr로 표기되는 상위 센스 전치-증폭기의 내부 회로 구조가 도 4에 도시되고, Lcascodr로 표기되는 하위 센스 전치-증폭기의 내부 회로 구조가 도 5에 도시된다. 각 회로의 내부 회로 구조 및 동작은 동일한바, 상위 센스 전치-증폭기에 대해서만 자세히 설명될 것이다. 모든 n-mos 트랜지스터들은 손상이나 심각한 누설 없이 게이트와 소스간에 최대 약 12볼트가 인가될 수 있는 게이트 옥사이드 두께를 갖는 중간-전압 트랜지스터들이며, 상기 n-mos 트랜지스터들은 그 특성을 설명하기 위해 "mv"로 표시된다. 두개의 p-mos 트랜지스터들(318과 319)은 그와 같이 표시되지 않는데, 이는 이들의 게이트 옥사이드 두께가 최대 약 3.5볼트의 낮은 전압만을 지원할 수 있기 때문이다. 트랜지스터들(311, 314 그리고 316)은 이들이 거의 0인 게이트 임계 전압(Vt)를 가진다는 것을 나타내기 위해 "Z"로 표시된다. 옥사이드에 "Z"표시 없이 "o"로 표기되는 트랜지스터들(313과 315)은 진성(intrsinsic) 트랜지스터들이며 약 .4볼트 게이트 임계 전압(Vt)을 갖는다. 트랜지스터(310)는 약 .7~.8볼트의 임계 전압을 갖는다.
몇몇 실시예들에서, 전압(Vcc)은 상당한 범위인 약 2볼트("저 전압")에서 약 3볼트("고전압") 사이의 범위에 있다.
이와 같은 상이한 전압의 각 실시예에서, 상기 뱅크(194)와 뱅크(196)의 크기는 (상기 언급한 바와 같이) 가변될 수 있다. 바람직하게, 이러한 각 실시예들에서, 상기 두개 뱅크들 중 작은 것은 0.5Mb 이하일 수 없고, 큰 것은 32Mb 이상일 수 없다. 좀더 구체적으로, 상기 두개 뱅크들 중 작은 것은 Mb 이하일 수 없으며, 큰 것은 28Mb 이상일 수 없다. 그래서, 고려되는 실시예들에서, 상기 뱅크들의 크기는 0.5Mb에서 32Mb의 넓은 범위로 변동된다. 뱅크 크기의 이러한 넓은 변동은, 상기 뱅크로부터 상기 멀티플렉서들(174)에 정보를 전달하는 비트 라인들 상의 용량성 부하가 넓게 변동하는 것을 의미하며, 그로 인해 데이터 비트라인 신호들(275U와 276L)을 상기 멀티플렉서들에서 상위 및 하위 센스 전치-증폭기들로 전달하는 상기 데이터 비트라인들은 낮은 용량에서 높은 용량으로 넓게 변동된다는 것을 의미한다.
로딩과 전압들에 있어서의 넓은 변동은 금속 마스크들을 변경함으로써 상기 칩의 금속화를 조절하여 사전에 처리되었다. 상기 금속 마스크들의 변경들은 그 자체가 불편하다. 또한, 상이한 금속 마스크들의 선택의 허용에서 발생하는 칩 제조요건들은 부가적인 칩 공간의 사용을 생성하며, 이는 중요한 칩 기능들에 이용될 수 있는 칩 공간을 감소시킨다.
트랜지스터들(311과 314)은 제 1반전 증폭기를 형성하고, 트랜지스터(311)는 풀-업(pull-up) 트랜지스터이며, 트랜지스터(314)는 풀-다운(pull-down) 트랜지스터이다. 트랜지스터들(313과 316)은 제 2반전 증폭기를 형성하고, 트랜지스터(313)는 풀-업 트랜지스터이며, 트랜지스터(316)는 풀-다운 트랜지스터이다. 판독 동작 중, 상기 반전 증폭기들은 상기 반전 증폭기들과 이들의 전원(Vcc)을 연결하는 트랜지스터들(318과 319)을 턴 온시키는 음전압 신호(LqBPDSA)에 의해 구동 상태로 유지된다.
상기 센스 전치-증폭기(274U)는 이전에 언급한 바와 같이, 출력(USAin)을 상위 판독 센스 증폭기(174U)에 제공한다. 그러나, 상기 센스 전치-증폭기는 상기 센스 전치-증폭기의 구동 전에 신호(URSTR)에 의해 형성되는 접지 전압으로부터 그의 동작 영역으로 라인(UDATABn)을 끌어올린다. 상기 레벨 상승은 높은 W/L 트랜지스터(313)와 비교적 높은 W/L 레지스터(315)에 의해 형성되는 "키커" 회로에 의해 거의 판독 사이클의 시작시에 빠르게 달성된다. 노드(a)가 트랜지스터들(313과 315)을 턴 온하기에 충분할 정도로 상승되자마자, 전류는 트랜지스터들(313과 315)에 의해 형성되는 낮은 저항 경로들을 통해 전원(Vcc)으로부터 전달되어 상위 데이터 비트라인(UDATABn)을 그의 동작 레벨로 빠르게 충전한다. 상기 "키커" 기능은 상기 비트라인(UDATABn) 상의 용량성 부하가 큰 경우 특히 유용한데, 이는 판독되는 뱅크(194)의 크기가 크기 때문이다. 상기 기능은 Vcc가 약 2V로 낮은 경우 더욱 유용한데, 왜냐하면, 상기 회로의 다른 부분들이 낮은 Vcc에서 빠르게 동작하지 않고, 상기 회로의 노드들은 상기 상위 데이터 비트라인을 그의 동작 레벨로 느리게 상승시킬 수밖에 없기 때문이다.
센스 전치-증폭기를 구성하는 두개의 반전 증폭기들은 궤환 센스 전치-증폭기를 형성하도록 된다. 트랜지스터들(311과 314)로 이루어지는 제 1반전 증폭기는 노드(C)에서 트랜지스터(313)를 통해 출력(USAin)을 상기 i/p UDATABn으로 연결하는 궤환 네트워크를 형성한다. 상기 센스 전치-증폭기의 궤환 분석은 상기 센스 전치-증폭기의 폐루프 소신호 이득이 Ac(1+Ai)인 결과를 산출하며, 상기 궤환 루프 이득은 AcAI이다. 상기 표현에 있어서, Ai는 gm311/gm314로 주어지는 상기 제 1반전 증폭기의 이득인 한편, Ac는 gm313/gm316에 의해 주어지는 상기 제 2반전 증폭기의 이득이다. 따라서, 상기 센스 전치-증폭기의 소신호 이득은 (gm313/gm316)[1+(gm311/gm314)]이다. 유사하게, 상기 궤환 루프 이득은 (gm313/gm316)(gm311/gm314)이다. 트랜지스터(314)는 그의 대략 0인 Vt에 의해 증진되는 목적치인 높은 gm314를 제공하도록 그의 W/L 비율이 크기 조절된다. 트랜지스터(316)는 상대적으로 더 작은 gm316을 제공하도록 상대적으로 낮은 W/L 비율로 크기 조절된다. 트랜지스터(311)는 대략 0인 Vt에 의해 증진되는 목적치인 낮은 비교적 낮은 gm311을 제공하도록 비교적 낮은 W/L 비율로 크기 조절된다. 따라서, Ai는 비교적 낮고 Ac는 비교적 높아서 비교적 낮은 궤환 루프 이득(AcAI)과 역시 비교적 낮은 폐루프 소신호 이득(Ac(1+Aj))으로 균형을 유지한다. 이득 대역폭 적(product) 일정의 법칙의 결과에 의해, 상기 궤환 루프 및 전체 센스 전치-증폭기 회로의 대역폭이 증가되어, 그 결과로서, 판독되는 뱅크(194)의 크기가 작아서 상기 데이터 비트라인(UDATABn) 상의 용량성 부하가 낮은 경우를 처리하기 위해 더 빠른 회로 응답이 얻어진다. 그와 같은 더 빠른 회로 응답이 없으면, 상기 센스 전치-증폭기 회로의 모든 다른 노드들이 그들의 동작 레벨들에 도달되기 전에 상기 데이터 비트라인 동작 레벨에 도달하게 된다. 그와 같은 회로 지연이 발생하면, 노드들 혹은 LSAin 출력 증폭기에서 글리치(glitch)들이 발생할 가능성이 높아진다. 반면에, 상기 이득(Ac)이 더 높기 때문에, 더 좋은 LSAin 잡음 여유도가 얻어진다.
비교적 낮은 궤환 루프 이득은 노드(a)에서의 전압이 더 낮다는 것을 의미한다. 거의 0인 Vt와 함께 취해지는 상기 노드(a)의 저전압은, 비록 트랜지스터(311)에 대한 Vgs가 비교적 작아도, 특히 Vc가 약 2V 인 경우, 풀-업 트랜지스터(311)를 바이어스(bias)하기에 충분하다.
상기 도시된 회로들을 형성하는 상기 트랜지스터들에 대한 채널 폭 대 길이비(마이크로미터 또는 미크론으로 측정됨)를 지정하는 적절한 트랜지스터 크기들은 상기 도면들에서 생략되었다. 적절한 비율들은 설계 요구들 및 가능 출력들 그리고 상기 회로의 적용을 위해 사용되는 특정 집적 회로 형성 공정의 제한들 및 특정 실시예의 성능 요구들에 따라 선택될 수 있다.
따라서, 상기 상세한 설명은 제한이 아닌 예시목적으로 기술하고자 한 것이며, 모든 균등 내용들을 포괄하는 다음의 청구항들이 본 발명의 사상과 범위를 정의하는 것으로 이해되어야 한다.

Claims (13)

  1. 플래시 메모리 셀들의 제 1메모리 뱅크(194)와 상기 플래시 메모리 셀들의 제 2메모리 뱅크(196)를 갖는, 동시 동작이 가능한 플래시 메모리 디바이스(100)를 위한 센스 전치-증폭기 회로(274U)에 있어서,
    상기 제 1메모리 뱅크(194)에 연결되는 제 1반전 증폭기(311, 314)와; 그리고
    상기 센스 전치-증폭기 회로의 출력(USAin)에 연결되는 제 2반전 증폭기(313, 316)를 포함하며,
    상기 제 1반전 증폭기(311, 314)는 상기 제 2반전 증폭기(313, 316)에 대한 궤환 네트워크를 형성하는 것을 특징으로 하는 센스 전치-증폭기 회로.
  2. 제 1항에 있어서, 상기 궤환 네트워크는 낮은 궤환 루프 이득을 갖고, 상기 센스 전치-증폭기 회로는 낮은 폐루프 회로 이득을 가지며, 상기 낮은 궤환 루프 이득과 낮은 폐루프 회로 이득은 상기 센스 전치-증폭기 회로의 대역폭을 증가시키도록 충분히 낮은 것을 특징으로 하는 센스 전치-증폭기 회로.
  3. 제 2항에 있어서, 상기 제 2반전 증폭기(313, 316)는 상기 제 2반전 증폭기와 상기 센스 전치-증폭기 회로의 잡음 여유도를 증가시키도록 충분히 높은 이득을 갖는 것을 특징으로 하는 센스 전치-증폭기 회로.
  4. 제 3항에 있어서,
    상기 제 1메모리 뱅크(194)에 상기 제 1반전 증폭기(311, 314)를 연결하는 신호 라인(275U)과; 그리고
    상기 신호 라인(275U)을 상기 신호 라인의 동작 레벨까지 급속하게 상승시키도록 된 회로를 더 포함하는 것을 특징으로 하는 센스 전치-증폭기 회로.
  5. 플래시 메모리 셀들의 제 1메모리 뱅크(194)와 상기 플래시 메모리 셀들의 제 2메모리 뱅크(196)를 갖는, 동시 동작이 가능한 플래시 메모리 디바이스(100)를 위한 센스 전치-증폭기 회로(274U)에 있어서,
    게이트, 접지 및 상기 제 1메모리 뱅크(194)에 선택적으로 연결되는 소스 및 드레인을 구비하며 상기 센스 전치-증폭기(274U)의 입력을 포함하는 제 1트랜지스터(311)와;
    게이트, 소스 그리고 드레인을 갖는 제 2트랜지스터(314)를 포함하고, 상기 소스는 상기 제 1트랜지스터(311)의 드레인 및 상기 센스 전치-증폭기(274U)의 출력에 연결되고 상기 제 2트랜지스터의 드레인은 전압 레벨(Vcc)을 갖는 전원에 선택적으로 연결되며, 상기 제 1 및 제 2트랜지스터들은 제 1반전 증폭기(311, 314)를 구성하고;
    접지에 연결되는 소스, 상기 센스 전치-증폭기의 입력(275U)에 연결되는 게이트, 그리고 드레인을 갖는 제 3트랜지스터(313)와;
    상기 제 3트랜지스터(313)의 드레인에 연결되는 소스와 상기 전원(Vcc)에 선택적으로 연결되는 게이트 및 드레인을 갖는 제 4 트랜지스터(316)를 포함하고, 상기 제 3 및 제 4트랜지스터들은 상기 제 1트랜지스터(311) 게이트 및 상기 제 1트랜지스터 소스에 연결되는 궤환 네트워크를 제공하는 제 2반전 증폭기(313, 316)를 함께 형성하고, 상기 궤환 네트워크는 상기 센스 전치-증폭기 회로의 대역폭을 증가시키도록 되며; 그리고
    상기 제 3트랜지스터 드레인과 연결되는 소스, 상기 제 1트랜지스터 드레인에 연결되는 게이트, 및 상기 전원에 선택적으로 연결되는 드레인을 갖는 제 5트랜지스터(315)를 포함하며, 상기 제 5 및 제 3 트랜지스터들은 상기 입력(275U)을 상기 입력의 동작 레벨로 급속하게 상승시키도록 된 것을 특징으로 하는 센스 전치-증폭기 회로.
  6. 제 5항에 있어서, 모든 트랜지스터들은 진성(intrinsic) 트랜지스터들인 것을 특징으로 하는 센스 전치-증폭기 회로.
  7. 제 6항에 있어서, 상기 제 2트랜지스터(314), 제 3트랜지스터(313) 그리고 제 4트랜지스터(316)는 Z-형 트랜지스터들인 것을 특징으로 하는 센스 전치-증폭기 회로.
  8. 제 7항에 있어서, 상기 모든 트랜지스터들은 중간 전압 트랜지스터들인 것을 특징으로 하는 센스 전치-증폭기 회로.
  9. 제 8항에 있어서, 상기 전원(Vcc)은 약 2볼트에서 약 3볼트의 범위 내에 있는 것을 특징으로 하는 센스 전치-증폭기 회로.
  10. 제 8항에 있어서, 상기 전원(Vcc)은 약 3볼트인 것을 특징으로 하는 센스 전치-증폭기 회로.
  11. 제 8항에 있어서, 상기 전원(Vcc)은 약 2볼트인 것을 특징으로 하는 센스 전치-증폭기 회로.
  12. 제 9항에 있어서, 상기 제 3트랜지스터(313) 및 제 4트랜지스터(316)는 각각 충분히 높은 트랜지스터 이득 및 충분히 낮은 트랜지스터 이득을 구비하여, 상기 궤환 네트워크에 낮은 궤환 루프 이득을 제공하고 상기 폐루프 전치-증폭기 회로에 낮은 회로 이득을 제공하며, 상기 낮은 궤환 루프 이득과 상기 낮은 폐루프 전치-센스 증폭기 회로 이득은 상기 센스 전치-증폭기 회로의 대역폭을 증가시키도록 충분히 낮은 것을 특징으로 하는 센스 전치-증폭기 회로.
  13. 제 8항에 있어서, 상기 제 2트랜지스터(314)는 상기 제 2반전 증폭기(313, 316)와 상기 센스 전치-증폭기 회로의 잡음 여유도를 증가시키도록 충분히 낮은 이득을 갖는 것을 특징으로 하는 센스 전치-증폭기 회로.
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