JP2005504403A - メモリセルのためのバックグラウンド処理 - Google Patents

Abstract

メモリセル（１０５）で処理（消去、プログラミングまたは読み出しなど）を実行する技術として、連続する動作電圧の代わりに、メモリセルのゲート（１１１，１１３）に対して動的に動作電圧を印加する技術がある。これによって、処理中の消費電力が減少する。バックグラウンド消去のような動的処理やバックグラウンド処理によって、選択したメモリセルが処理されている間、読み出し、プログラミング、消去のような別の処理の実行が可能となる。これによって、連続的処理と比較して、動的処理を用いる集積回路の処理速度の向上が図られる。バックグラウンド消去を行うための一実施形態では、電荷ポンプ（２０４、２０８）を用いて消去電圧まで消去ゲートが荷電される。次いで、ポンプのスイッチがオフにされ（２１２）、消去ゲートは動的に消去電圧（２１６）の状態のままとなる。消去ゲートにおける消去電圧は、メモリセルが完全に消去されるまで必要に応じて周期的にチェックされ、リフレッシュされる（２２４）。電荷ポンプがオフで、消去電圧が消去ゲートで動的に保持されている間、おそらく別のメモリセルでの別の処理の実行も可能となる（２２０）。

Description

【技術分野】
【０００１】
本発明は、不揮発性の消去可能でプログラム可能なメモリに関し、より詳細には、これらのタイプのメモリの消去、プログラミングまたは読み出しを行う技術に関する。
【背景技術】
【０００２】
メモリおよび記憶装置は、情報化時代において成長可能である重要な技術分野の１つである。インターネット、ワールドワイドウェブ（ＷＷＷ）、無線電話、個人用情報機器、デジタルカメラ、デジタルカムコーダ、デジタルミュージックプレイヤ、コンピュータ、ネットワークなどでの急激な成長に伴って、さらに優れたメモリおよび記憶装置技術に対する要望が継続的に存在する。特別なタイプのメモリとして不揮発性メモリがある。不揮発性メモリでは、パワーが切れたときでもそのメモリ状態すなわち記憶状態が保持される。いくつかのタイプの不揮発性の消去可能でプログラム可能なメモリには、フラッシュ、ＥＥＰＲＯＭ、ＥＰＲＯＭ、ＭＲＡＭ、ＦＲＡＭ、強誘電体メモリおよび磁気メモリが含まれる。いくつかの不揮発性記憶装置の製品には、コンパクトフラッシュ（ＣＦ）カード、マルチメディアカード（ＭＭＣ）、フラッシュＰＣカード（ＡＴＡフラッシュカードなど）、スマートメディアカードおよびメモリスティックが含まれる。
【０００３】
広く利用されているメモリ記憶セルとして、フローティングゲートメモリセルがある。いくつかのタイプのフローティングゲートメモリセルには、フラッシュ、ＥＥＰＲＯＭおよびＥＰＲＯＭが含まれる。これらのメモリセルは所望の構成状態になるように構成やプログラミングが行われる。特に、フラッシュメモリセルのフローティングゲートに電荷をかけたり、このゲートから電荷を除去したりして、メモリは２以上の記憶状態に変えられる。１つの状態として消去状態があり、１以上のプログラム状態を生むことができる。或いは、技術と専門用語に依るが、１つのプログラム状態と１以上の消去状態を生むことができる。フラッシュメモリセルを用いて、少なくとも２つの２進状態（０または１）を表すことが可能である。フラッシュメモリセルは、００，０１，１０，１１のような３以上の２進状態の記憶を行うことが可能である。このセルは多状態の記憶を行うことが可能であり、多状態メモリセルと呼ばれることもある。上記セルは２以上のプログラム状態を持つこともできる。１つの状態が消去状態（００）であれば、プログラム状態は０１，１０，１１となる。但し、これらの状態の実際の符号化は変動することができる。
【０００４】
不揮発性メモリの成功にもかかわらず、技術の向上の必要性は存在し続けている。これらのメモリの記録密度、速度、耐久性および信頼性の向上を図ることが望まれている。消費電力の減少も望まれている。
【０００５】
上記から理解できるように、不揮発性メモリの処理の向上を求める要望がある。詳細には、不揮発性メモリセルのバックグラウンド処理を可能にすることにより、処理のスピードアップが図られ、消費電力が減少する。
【特許文献１】
米国特許第５，６０２，９８７号
【特許文献２】
米国特許第５，０９５，３４４号
【特許文献３】
米国特許第５，２７０，９７９号
【特許文献４】
米国特許第５，３８０，６７２号
【特許文献５】
米国特許第６，２２２，７６２号
【特許文献６】
米国特許第６，２３０，２３３号
【特許文献７】
米国特許第５，７１２，１８０号
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、連続する電圧の代わりに、メモリセルのゲートに動作電圧を動的に印加することにより、不揮発性メモリセルの消去、プログラミングまたは読み出しを行う技術を提供するものである。これによって処理中の消費電力が減少する。選択したメモリセルが起動している間、動的消去、動的プログラミング、動的読み出しのような動的処理を行うことにより、読み出しや、プログラミングや、消去のようないずれの処理も可能となる。連続的処理と比較して、動的処理による集積回路の処理速度の向上が図られる。この技術をバックグラウンド処理と呼ぶこともあるが、このバックグラウンド処理には、バックグラウンド消去、バックグラウンドプログラミング、バックグラウンド読み出しなどがある。ある実施形態では、ゲートは電荷ポンプを用いて動作電圧レベルに荷電される。この動作電圧は、消去電圧、プログラム電圧もしくは読み出し電圧であってもよい。次いで、ポンプが切断され、ゲートは動的にその電圧状態のままとなる。ゲートにおける動作電圧が、必要に応じて周期的にチェックされ、リフレッシュされる。電荷ポンプが切断され、動作電圧がゲートで動的に保持されている間、おそらく別のメモリセルに対する別の処理の実行も可能となる。
【課題を解決するための手段】
【０００７】
一実施形態では、本発明は、不揮発性メモリセルを備えた集積回路の作動方法であり、消去電圧を発生する電荷ポンプのスイッチをオンにするステップが含まれる。消去用として選択した不揮発性メモリセルからなる１以上の消去ゲートが消去電圧を用いて荷電される。電荷ポンプが切断される。電荷ポンプは、切断後スイッチをオフにすることができる。電荷ポンプの切断中、消去ゲートは消去電圧を動的に保持することが可能である。この動的消去電圧を用いて、選択した不揮発性メモリセルの消去が行われる。
【０００８】
電荷ポンプを周期的に接続して、消去ゲートの消去電圧をリフレッシュし、消去ゲートで消去電圧のリフレッシュを行うことができる。電荷ポンプの切断中、消去用として選択した不揮発性メモリセル以外の不揮発性メモリセルのプログラミングを行うことが可能である。電荷ポンプの切断中、消去用として選択した不揮発性メモリセル以外の不揮発性メモリセルの読み出しを行うことが可能である。
【０００９】
選択した不揮発性メモリセルが消去されているかどうかを調べるために、これら選択した不揮発性メモリセルのチェックを行うことができる。選択した不揮発性メモリセルが消去されていなければ、電荷ポンプが接続されて、消去ゲートで消去電圧がリフレッシュされる。この処理を反復することができる。
【００１０】
別の実施形態では、本発明は、集積回路の作動方法であり、ゲートに対して周期的に動作電圧を直接印加することにより、選択したメモリセルのゲートを動的に荷電して、選択したメモリセルの消去や、プログラミングや、読み出しを行う処理が含まれる。動作電圧がゲートに直接印加されていない場合、選択したメモリセル以外のメモリセルに対する処理が可能である。選択したメモリセルが、消去され、プログラムされ、読み出されたと考えられる場合、選択したメモリセルのゲートは接地へ放電される。選択したメモリセルが消去された場合、フローティングゲートトランジスタのＶＴは一律に正または負となる。
【００１１】
別の実施形態では、本発明は、行と列とで構成されるメモリセルアレイを含む集積回路である。複数の転送トランジスタが設けられ、個々の転送トランジスタはメモリセルアレイの行と接続される。複数のポンプが設けられ、個々の複数のポンプは転送トランジスタのうちの１つと接続される。ポンプは、それぞれの転送トランジスタを介してメモリセル行のゲートを動作電圧まで動的に荷電し、この動作電圧は、それぞれの転送トランジスタのスイッチをオフにすることによりゲートで動的に保持される。
【００１２】
以下の詳細な説明と添付図面について考察するとき、本発明のその他の目的、特徴および利点は明らかとなる。添付図面において、同じ参照符号は図を通じてずっと同じ特徴を表すものとする。
【発明を実施するための最良の形態】
【００１３】
不揮発性記憶を設けた集積回路には、消去可能でプログラム可能な不揮発性メモリセルが含まれる。不揮発性メモリセルを備えた多くのタイプの集積回路には、メモリ、マイクロコントローラ、マイクロプロセッサおよびプログラム可能な論理素子が含まれる。不揮発性メモリ集積回路は、別の不揮発性メモリ集積回路と組み合わされ、さらに大きなメモリを形成することができる。また、不揮発性メモリ集積回路は、コントローラ、マイクロプロセッサ、ランダムアクセスメモリ（ＲＡＭ）あるいはＩ／Ｏ装置のような別の集積回路や構成要素と組み合わされ、不揮発性メモリシステムを形成することもできる。フラッシュＥＥＰＲＯＭシステムの一例については、米国特許第５，６０２，９８７号（特許文献１）に解説がある。この特許はその全体が本願において参照により援用されている。不揮発性セルと記憶装置についてのさらなる解説は、参照により援用されている米国特許第５，０９５，３４４号（特許文献２）、第５，２７０，９７９号（特許文献３）、第５，３８０，６７２号（特許文献４）、第６，２２２，７６２号（特許文献５）、および、第６，２３０，２３３号（特許文献６）に記載がある。
【００１４】
いくつかのタイプの不揮発性記憶セルすなわちメモリセルとしてフラッシュ、ＥＥＰＲＯＭおよびＥＰＲＯＭがある。本発明は、相変化型メモリ、ＮＲＡＭ、ＦＲＡＭ、磁性強誘電体メモリおよびその他の多くのメモリなどの別のタイプのメモリにも適用される。これらのメモリセルは一般に行と列とからなるアレイの形で集積回路内に設けられる。図１は、フラッシュメモリセルアレイ１０５を示す。図を簡略化するためにメモリセルの相互接続の詳細は示されていない。多くの異なるタイプのメモリセルと構成とが存在する。メモリセル１０５は、米国特許第５，７１２，１８０号（特許文献７）にさらに詳細に記載されているマルチビットセルである。この特許は、その全体が参照により援用されている。このメモリセルは、選択ラインすなわち選択ゲートライン１６０と、右側の制御ゲートすなわち消去ゲート１１１と、左側の制御ゲートすなわち消去ゲート１１３とを備えている。右側の制御ゲートは右側のフローティングゲートトランジスタ（ＴＦＧＲ）１１５の制御電極であり、左側の制御ゲートラインは左側のフローティングゲートトランジスタ（ＴＦＧＬ）１１７の制御電極である。右側および左側の制御ゲートは消去ゲートライン１５９と接続される。選択ゲートラインは選択トランジスタ（ＴＳＥＬ）１１９のゲートと接続される。デコーダ１６６は選択ゲートラインと接続される。行の選択ゲートラインおよび対応する選択ゲートは、デコーダを用いて行毎に作動可能にしたり、使用禁止にしたりすることができる。
【００１５】
個々のメモリセル１０５に対して、２進データを記憶するための２つのフローティングゲートトランジスタすなわちセル１１５と１１７とがある。これらのフローティングゲートトランジスタの各々は、単一ビットデータやマルチビットデータを記憶することができる。マルチビットデータを記憶するとき、個々のフローティングゲートセルはマルチレベルセルまたはマルチビットセルと呼ぶこともできる。というのは、このセルは３以上のＶＴ（しきい値電圧）レベルを持つようにプログラムすることもできるからである。例えば、個々のフローティングゲートトランジスタは、セル当たり２ビット、セル当たり４ビットあるいはセル当たりさらに多くのビット数を記憶することができる。
【００１６】
ドレインラインまたはソースライン１２３と１２５と、制御ゲートライン１１３と１１１と、選択ライン１６０とに対して適切な電圧をかけることにより、フローティングゲートトランジスタは選択的に構成される。例えば、ドレインラインまたはソースライン１２３はトランジスタ１２８を用いて選択的に接地することもできる。
【００１７】
セル当たり２つのフローティングゲートトランジスタが設けられた図１に示す特定のメモリセル構造を参照しながら本発明について説明する。しかし、本発明は別のメモリセル構造に対しても適用可能である。例えば、本発明は、セル当たり単一のフローティングゲートトランジスタが設けられているメモリセルに対しても適用可能である。別の実施形態では、個々のセルに単一のフローティングゲートトランジスタと単一の選択トランジスタとを設けることもできる。本発明は、ＮＯＲ構成またはＮＡＮＤ構成で編成されたメモリセルに対して適用可能である。図４はＮＯＲセルの一例を示し、一方、図５はＮＡＮＤセルの一例を示す。
【００１８】
ある実施形態では、本発明は、メモリセルの一部に動的に電圧を印加し、別のメモリセルに対して別の処理の実行が可能な技術を提供するものである。いくつかのメモリセルに対して動的に電圧を印加することにより、選択したメモリセルで動的処理を行うことが可能となる。この動的処理は、例えば、動的消去、動的プログラミングまたは動的読み出しであってもよい。
【００１９】
特に、メモリセルに対する１つの処理として、選択したフローティングゲートトランジスタを消去状態にする処理がある。本解説は動的消去に焦点を合わせるものではあるが、動的プログラミングと動的読み出しを含む他の任意の動的処理にも本発明が類推的に適用されることは理解できよう。消去とは、選択したフローティングゲート素子の各々を例えば０ボルト未満のＶＴ（しきい値電圧）を持つように構成するステップを意味するものである。消去が行われると、そのゲートに１ボルトがかけられたときでさえ、フローティングゲートトランジスタは電流を導通する。
【００２０】
選択したメモリセルを消去する１つの技術には、メモリセルの消去ゲートと接続された消去ゲートライン１５９を消去電圧と接続する技術が含まれる。消去電圧は一般に高電圧であり、数ボルト以上となることもある。消去電圧は約１５ボルト〜約２２ボルトになる場合もある。電荷ポンプとして知られているオンチップの高電圧ポンプを用いて消去電圧を発生させることができる。別の実施形態では、オフチップソースから集積回路のピンへ消去電圧を供給することができる。
【００２１】
消去の対象となるメモリセルからなる消去ゲートは、メモリセルが消去されるまで消去電圧を用いて連続駆動される。フローティングゲート素子のＶＴが約０ボルト以下にセットされると、メモリセルは消去される。一般に、比較的多数のメモリセルが一度に消去される。例えば、フラッシュカードのような固体ディスクでは、セクタと呼ばれる１グループのセルに対して消去を行うことができる。メモリアレイやメモリセルは一度に１行または１列の消去を行うことができる。あるいは、集積回路のすべてのメモリセルを同時にバルク消去することも可能である。
【００２２】
一実施形態では、メモリセルをプログラム状態にすることが可能となる前に、メモリセルは消去状態へ初期化される。選択ゲートの連続駆動によるメモリセルの消去技術にはいくつかの欠点がある。数百マイクロセカンドまたはミリセカンドでも一般に上記消去処理は行われる。メモリセル状態の読み出し（または感知）には一般にマイクロセカンドの時間がかかる。メモリセルのプログラミングには一般に数十マイクロセカンドの時間がかかる。さらに、消去ポンプや電荷ポンプのスイッチをオンにするには、１マイクロセカンド〜５マイクロセカンドの範囲の若干の時間がかかる。
【００２３】
消去ゲートの連続駆動により消去を行うとき、消去ポンプのスイッチがオンにされ、一般に電力が消費される。電力を消費する高電圧クロック発振器を用いて消去ポンプのキヤパシタが駆動される。消去モード中の集積回路の消費電力は一般に数十ミリアンペアである。消去サイクルは、消去ゲートに対する消去電圧の印加開始から、フローティングゲート素子が消去されるまでの時間全体（１００マイクロセカンドなど）である。消去処理中、消去サイクル時間全体の間他の処理は行われない。消去モード中に別の処理が行われない理由の１つとして、消去モード中消費電力をそれ以上に上げない方が望ましいということが挙げられる。別の理由として、プログラミング回路構成などのような或る種の回路はデュアルタスクの実行や達成が不可能であることが挙げられる。
【００２４】
さらに、消去電圧の連続駆動により消去を行う際、信頼性に問題が生じる可能性がある。マルチセクタ消去モードの場合、すべてのセクタは、セクタの消去に最も難しいセクタによって要求されるかもしれない同じ（すなわち最大）電圧で消去が行われるため、より高速なセクタに対して不必要なストレスがかかることになる。このため、いくつかのメモリセルが過剰消去される（すなわち、必要なＶＴレベルよりも低いＶＴレベルで消去される）状況へ導かれることが考えられ、このためこれらのフローティングゲートに対して余分のストレスがかかることになる。これに起因して、過剰ストレスを受けたフローティングゲート素子の耐用期間の短縮が生じる可能性が考えられる。したがって、過剰消去を防止するために、或る種のパターンのマルチセクタ消去のみを利用できるようにしてもよい。消去処理全体が行われている間、消去クロックと消去ポンプとがオンになり、それによって電流が消費されることになる。電力不足の場合、クラッシュの発生時に対応して、セクタ状態（セクタが完全に消去されているかどうかなど）は不確定なままとなる。一般に、メモリチップが消去モードにある場合、他のタイプの処理は不可能となる。
【００２５】
メモリセルを消去する提案された技術として、選択したメモリセルの制御ゲート（消去ゲートと呼ぶこともある）に対して消去電圧の動的印加が行われる。この技術は動的消去、ラッチ消去あるいはバックグラウンド消去と呼ばれることもある。図２は、動的消去技術のフローチャートを示す。別の動的処理を行うためのフローチャート（動的プログラミング、動的読み出しなど）も同様のフローチャートとなる。特に、動的消去には電荷ポンプのスイッチをオンにすることによるメモリセルの消去が含まれる（ボックス２０４）。例えば、図１で、選択した消去ポンプ１５１（消去／復号化回路構成と呼ぶこともある）のスイッチをオンにしたり、接続を行って、選択したメモリセルへの印加を行うことができる。復号化回路構成を用いて、選択した消去ラインに対して消去電圧の選択的印加を行ってもよい。デコーダ回路構成の詳細は図示されていないが、どの代表的なデコーダ回路構成でも利用可能である。デコーダ回路構成にパストランジスタと論理ゲートとを設けることもできる。
【００２６】
消去ポンプとメモリセル間の転送トランジスタ１５７は、復号化回路構成または予備復号化（predecode)回路構成の一部であってもよい。また、転送トランジスタ１５７自体を消去ポンプと接続してもよい。消去ポンプの消去電圧を消去ゲートと接続するためにトランジスタ１５７のスイッチがオンにされる。消去ポンプから転送トランジスタを介して消去ゲートを備えた消去ラインへ高電圧を通すために、トランジスタのゲートは、高電圧レベル（すなわち消去）電圧と転送トランジスタのＶＴにある必要がある。
【００２７】
上記消去ゲートは消去電圧まで荷電される（ボックス２０８）。消去ポンプはゲートの荷電後スイッチがオフにされ（ボックス２１２）、トランジスタ１５７のスイッチがオフにされる。消去（選択）トランジスタを接続する消去ライン１５９（ワードラインと呼ぶこともある）に寄生容量が存在するため、消去電圧は消去ゲートに保持される（ボックス２１６）。一般に、（ピコファラドの範囲の）かなり大きな静電容量の量に応じて、主としてフローティングゲートへの電荷移動に起因して、ライン１５９に対する電荷は非常に徐々に減衰する。ライン１５９が荷電されている時間中、メモリセルは動的消去電圧により動的に消去が行われる。消去ポンプが切断すなわちオフにされている間、別の処理を行うことができる（ボックス２２０）。例えば、別のメモリセルをプログラムしたり、感知したり、読み出したりすることも可能である。
【００２８】
メモリセルの動的処理は、オンチップ論理回路構成、オフチップ論理回路構成、オンチップタイマ、オフチップタイマあるいはその他の回路構成に相応する継続時間を設けることも可能である。例えば、若干の時間後、メモリセルが消去されたかどうかのチェックが行われる（ボックス２２４）。このチェックは、センスアンプ回路構成やその他のオンチップ知能回路（intelligence）を用いて行ってもよい。これとは別に、コントローラ集積回路のような外部回路によりメモリセルのチェックを行ってもよい。消去が行われなかった場合、動的消去処理が再び行われる（ボックス２０４，２０８，２１２，２１６，２２０，２２４）。最大消去電圧レベルまで消去電圧をリフレッシュしてもよい（ボックス２１６）。この消去電圧は、フローティングゲートから電子を除去する消去処理によって消費される消去ゲート当たりの少量の電流に等しい分だけ徐々に放電される。この動的消去処理は、選択したメモリセルが消去されるまで続く（ボックス２２８）。消去されたメモリセルに対して書き込み（すなわち、プログラム）を行うことができる。
【００２９】
動的処理モードを用いることにより、連続する消去電圧駆動に関して説明した上記問題は解決される。消去ラインが、固有のものして静電容量（この静電容量の少なくとも一部は寄生容量である）を持っているため、最初アクティブに消去ゲートを所望の電圧にすることができる。この電圧はデジタルアナログ・コンバータ（ＤＡＣ）により制御することができる。次いで、上記消去ラインを駆動する転送ゲート（トランジスタ１５７）のスイッチがオフにされる。その後、荷電は、転送ゲートのスイッチが再びオンにされるときまで、消去ラインでトラップされた状態のままとなり、この時点で、消去ゲートをリフレッシュするか、アクティブに接地へ放電するかのいずれかの処理が行われる。
【００３０】
消去ラインをアクティブに接地へ放電する多くの方法がある。回路構成はポンプと復号化回路構成１５１の一部であってもよい。図１は、１つの実施形態例を示す。消去ラインと接地との間で放電トランジスタ１６３が接続される。放電トランジスタは、トランジスタ１５７の側部、ポンプの側部、または、消去ゲートの側部のいずれかの側部に接続してもよい。図１では、トランジスタ１６３はトランジスタ１５７のポンプの側部と接続されている。この放電トランジスタのスイッチはオンにされ、メモリセルが消去された後、消去ラインの放電が行われる。
【００３１】
動的消去を用いることにより、消去ゲートのいずれの組み合わせやパターンもラッチされて、ほとんど同時に消去を行うことが可能となる。消去ゲートは、その特別の必要に応じて異なる消去電圧レベルまで荷電することができ、これによって過大な応力負荷が防止される。１以上の消去ゲートを消去処理の中へラッチした後、チップ自身は他の任意の処理（読み出し、書き込み、消去など）を実行することが可能となる。例えば、２以上の消去ラインから同時に動的消去を行うことができる。しかし、消去が動的に行われる特別のセグメントは絶縁状態のままにしておいたほうがよい。さらに、任意の所望のパターンで消去ラインに対する動的消去を行うことができる。例えば、１つおきのメモリセル行を消去することが可能である。消去クロックと消去ポンプは、消去処理時間のほとんどの間非アクティブとすることが可能であり、電流が節減される。電力不足が生じた場合、トラップされた荷電が影響を受けることはなく、消去に比較的長い時間がかかるにすぎない。
【００３２】
さらに、上述したように、上記消去処理には、読み出し処理や書き込み処理などの別の処理と比べて比較的長い時間がかかる。バックグラウンド機能を利用する集積回路の方が高速に作動する。言い換えれば、連続する消去機能を備えた集積回路と比べると、バックグラウンド消去機能を備えた集積回路の方が同量の時間でより多くの処理が可能となる。一例として、読み出し処理には約２マイクロセカンドかかることがあり、消去処理は約１００マイクロセカンド以上かかることがあり、プログラミング処理には約１０マイクロセカンドかかることがある。読み出し処理は消去処理よりも約５０倍以上高速である。したがって、動的消去処理と同じ時間で５０倍以上の読み出し処理を行うことが可能となる。プログラミング処理は消去処理よりも約１０倍以上高速である。したがって、動的消去処理と同じ時間で１０倍以上のプログラミング処理を行うことが可能となる。
【００３３】
消去ゲートにかかる実際の電圧は、フローティングゲートへのファウラー・ノルドハイム (Fowler-Nordheim)トンネルや接合部での漏洩に起因して時間と共に減衰するため、リフレッシュ処理により実際の電圧を所望のレベルへ戻すことができる。あるいはオーバードライブ値を代わりに用いることができる。オーバードライブ値は正常値よりも約０．５ボルト高くすることができる。
【００３４】
動的消去処理を実行する回路構成は、連続消去処理すなわち静的消去処理に使用する回路構成と全く同じ回路構成である。したがって、ダイサイズペナルティは存在しない。さらに、何らかの理由のために、おそらく処理上の変更に起因して、この処理モードが満足のゆくものではないことが判明した場合でも、連続消去電圧すなわち静的消去電圧を用いる通常の消去処理をそのまま当該集積回路に対して用いることも可能である。処理や別の変更例に起因して動的処理が機能的に行われない集積回路をパッケージ化し、販売することも可能である。
【００３５】
図３は、動的処理やバックグラウンド処理が消去処理専用のものではない本発明の別の実施形態を示す。まず、所要の動作電圧を発生する回路構成のスイッチがオンにされる（ボックス３０３）。この回路構成はオンチップまたはオフチップのいずれであってもよい。この回路は、例えば、電荷ポンプ、高電圧スイッチ、論理ハイや論理ローを出力する基本論理ゲートであってもよい。
【００３６】
次に、動作電圧は１以上の不揮発性メモリセルの１以上のノードと接続される（ボックス３０７）。この接続は、例えば、転送トランジスタやパストランジスタまたは論理ゲートによる接続であってもよい。上記メモリセルのノードは、ドレイン、ソース、ゲート、消去ゲート、トンネルノードまたは他の任意の単複のノードであってもよい。ノードは動作電圧まで荷電され、この電圧は、寄生容量を含む静電容量によって動的に保持される。動作電圧は上記メモリセルから切断される（ボックス３１１）。
【００３７】
上記メモリセルに対して動的処理が行われる（ボックス３１４）。この動的処理は消去、プログラミングまたは読み出し処理であってもよい。動的処理が行われている間、（動的に処理されていない）別のメモリセルの処理を行うことも可能である（ボックス３１８）。例えば、いくつかのメモリセルが動的にプログラムされている間、別のメモリセルの読み出しを行うことも可能である。あるいは、メモリセルの２つの部分で動的処理が行われている場合、わずかに異なる開始時刻に、インタリーブされたプログラミングや、消去や、読み出し処理を行うことも可能である。組み合わせが動的処理を妨害したり干渉したりすることがない限り、異なる処理の任意の組み合わせを行うことができる。
【００３８】
処理が完了したかどうかのチェックが動的処理に対して行われる（ボックス３２１）。完了した場合には、処理は終了し（ボックス３２５）、動的に処理したばかりのメモリセルで別の処理を行うことができる。完了していない場合には、完了するまで動的処理が再び実行される（ボックス３０７，３１１，３１４，３１８，３２１）。動的処理の完了を検出するのに用いられる回路構成はオンチップ、オフチップであってもよく、またセンスアンプやタイマ回路を使用してもよい。
【００３９】
図４は、ＮＯＲ構成用の不揮発性メモリセルを示す。
【００４０】
図５は、ＮＡＮＤ構成での不揮発性メモリセルを示す。
【００４１】
図４と図５では、不揮発性メモリセルは、フラッシュ、ＥＥＰＲＯＭ、ＥＰＲＯＭなどのフローティングゲート素子である。
【００４２】
以上、例示と説明を目的として本発明について説明した。上記記載は、本発明が網羅的なものであることや、記載した正確な形態に対して本発明を限定することを意図するものではなく、上記の教示に照らして多くの改変と変形を行うことが可能である。上記実施形態は、本発明の原理とその実際的適用を最もよく説明するために選択し、記載したものである。上記説明によって、他の当業者が、種々の実施形態で、また、特定の用途に適するような様々な改変例を用いて本発明を最もよく利用し、実施することが可能となる。本発明の範囲は上記請求の範囲により定義される。
【図面の簡単な説明】
【００４３】
【図１】メモリセルアレイとメモリセルを作動させる回路構成とを示す。
【図２】メモリセルを動的に消去するためのフローチャートを示す。
【図３】メモリセルでの動的処理を行うためのフローチャートを示す。
【図４】ＮＯＲフラッシュセルの結線図を示す。
【図５】いくつかのＮＡＮＤフラッシュセルの結線図を示す。

Claims (23)

1. 不揮発性メモリセルを備えた集積回路を作動する方法において、
   電荷ポンプのスイッチをオンにして消去電圧を発生させるようにするステップと、
   消去用として選択した不揮発性メモリセルからなる１以上の消去ゲートを前記消去電圧まで荷電するステップと、
   前記電荷ポンプのスイッチをオフにするステップと、
   前記電荷ポンプがオフになっている間、前記消去ゲートが前記消去電圧を動的に保持することを可能にするステップと、
   前記動的消去電圧を用いて、前記選択した不揮発性メモリセルを消去するステップと、
   を有することを特徴とする方法。
2. 周期的に前記電荷ポンプのスイッチをオンにして、前記消去ゲートで前記消去電圧をリフレッシュするようにするステップをさらに有することを特徴とする請求項１記載の方法。
3. 前記電荷ポンプがオフになっている間、消去用として選択した前記不揮発性メモリセル以外の不揮発性メモリセルのプログラミングを可能にするステップをさらに有することを特徴とする請求項１記載の方法。
4. 前記電荷ポンプがオフになっている間、消去用として選択した前記不揮発性メモリセル以外の不揮発性メモリセルの読み出しを可能にするステップをさらに有することを特徴とする請求項２記載の方法。
5. 個々の不揮発性メモリセルが、２つのフローティングゲートトランジスタと、消去ゲートを備えた１つの選択トランジスタとを有することを特徴とする請求項１記載の方法。
6. 前記消去電圧が、約１５ボルト〜約２２ボルトの範囲の電圧であることを特徴とする請求項１記載の方法。
7. 前記選択した不揮発性メモリセルが消去されたかどうかをチェックするステップと、
   前記選択した不揮発性メモリセルが消去されていなければ、前記電荷ポンプのスイッチをオンにして、前記消去ゲートで前記消去電圧をリフレッシュするようにするステップと、
   をさらに有することを特徴とする請求項１記載の方法。
8. 前記電荷ポンプがオフになっている間、消去用として選択した前記不揮発性メモリセルで処理する以外の前記集積回路内での別の処理を可能にするステップをさらに有することを特徴とする請求項１記載の方法。
9. 前記選択した不揮発性メモリセルが消去された後、前記消去ゲートから前記消去電圧を放電するステップをさらに有することを特徴とする請求項７記載の方法。
10. 集積回路を作動する方法において、
    選択したメモリセルからなる消去ゲートに対して消去電圧を周期的に直接印加することにより前記消去ゲートに対して動的荷電を行うことによって、前記選択したメモリセルの消去を行うステップと、
    前記消去ゲートに対して前記消去電圧を直接印加しなかったとき、前記選択したメモリセル以外のメモリセルに対する処理を可能にするステップと、
    前記選択したメモリセルが消去されたとき、前記消去電圧未満の電圧レベルまで前記選択したメモリセルの消去ゲートを放電するステップと、
    を有することを特徴とする方法。
11. フローティングゲートトランジスタのしきい値電圧（ＶＴ）が約６ボルト以上になったとき、前記選択したメモリセルを消去することを特徴とする請求項１０記載の方法。
12. 前記メモリセルのすべての消去ゲートを動的に荷電することにより、前記集積回路のすべてのメモリセルを消去用として選択できることを特徴とする請求項１０記載の方法。
13. 個々のメモリセルが、フローティングゲートトランジスタを有することを特徴とする請求項１１記載の方法。
14. 個々のメモリセルが、マルチビットフローティングゲートトランジスタを有することを特徴とする請求項１１記載の方法。
15. 集積回路において、
    行と列とで構成されるメモリセルアレイと、
    前記メモリセルアレイの行と個々に結合された複数の転送トランジスタと、
    前記転送トランジスタのうちの１つと個々に結合された複数の消去ポンプとを有し、消去ポンプがそれぞれの転送トランジスタを介してメモリセル行の消去ゲートを消去電圧まで動的に荷電し、前記それぞれの転送トランジスタのスイッチをオフにすることにより前記消去電圧が前記消去ゲートで動的に保持されることを特徴とする集積回路。
16. 個々のメモリセルが、
    第１の制御ゲートを備えた第１のフローティングゲートトランジスタと、
    第２の制御ゲートを備えた第２のフローティングゲートトランジスタと、
    前記第１と第２のフローティングゲートトランジスタとの間で結合された選択トランジスタとを有し、前記選択トランジスタが消去ゲートを備えることを特徴とする請求項１５記載の集積回路。
17. メモリセルで機能する制御ゲートを持つ不揮発性メモリを備えた集積回路を作動する方法において、
    動作電圧を発生させるために回路のスイッチをオンにするステップと、
    処理用として選択した不揮発性メモリセルからなる１以上のゲートを前記動作電圧まで荷電するステップと、
    前記回路が不要の場合、これを切断するステップと、
    前記回路がオフになっている間、前記切断したゲートが動的に前記電圧を保持することを可能にするステップと、
    前記動的電圧を用いて、前記選択した不揮発性メモリセルを作動するステップと、
    を有することを特徴とする方法。
18. 前記回路のスイッチがオフにされた場合、周期的に前記回路のスイッチをオンにし、アクティブに放電されていない前回選択したゲートと再接続するステップをさらに有することを特徴とする請求項１７記載の方法。
19. 電荷ポンプが前回選択した消去ゲートと接続されていない間、消去用として選択した不揮発性メモリセル以外の不揮発性メモリセルのプログラミングを可能にするステップをさらに有することを特徴とする請求項１７記載の方法。
20. 電荷ポンプが前回選択した消去ゲートと接続されていない間、消去用として選択した不揮発性メモリセル以外の不揮発性メモリセルの読み出しを可能にするステップをさらに有することを特徴とする請求項１７記載の方法。
21. 指定した処理が達成されたかどうかを査定するステップと、
    指定した処理が選択した不揮発性メモリセルで達成されていなかった場合、電荷ポンプを接続して、ゲート上で動作電圧をリフレッシュするようにするステップと、
    をさらに有することを特徴とする請求項１７記載の方法。
22. 集積回路を作動する方法において、
    動作電圧を第１の不揮発性メモリセル部と接続するステップと、
    前記第１の不揮発性メモリセル部のノードを前記動作電圧まで荷電するステップと、
    前記第１のメモリセル部の前記ノードから前記動作電圧を切断するステップと、
    前記第１の不揮発性メモリセル部の前記ノードが前記動作電圧を動的に保持することを可能にするステップと、
    前記第１の不揮発性メモリセル部で動的に作動を行うステップと、
    を有することを特徴とする方法。
23. 前記第１の不揮発性メモリセル部が動的に作動している間、第２の不揮発性メモリセル部で処理を可能にするステップをさらに有することを特徴とする請求項２２記載の方法。

Images