WO2001054282A1 - Frequenzteiler - Google Patents

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WO2001054282A1
WO2001054282A1 PCT/DE2001/000191 DE0100191W WO0154282A1 WO 2001054282 A1 WO2001054282 A1 WO 2001054282A1 DE 0100191 W DE0100191 W DE 0100191W WO 0154282 A1 WO0154282 A1 WO 0154282A1
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WO
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frequency divider
register
frequency
bit
modn
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PCT/DE2001/000191
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English (en)
French (fr)
Inventor
Josef Hölzle
Original Assignee
Infineon Technologies Ag
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Publication date
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Priority to EP01911361A priority patent/EP1249072A1/de
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Priority to US10/200,635 priority patent/US6639435B2/en

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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
    • H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K21/00—Details of pulse counters or frequency dividers

Definitions

  • the present invention relates to a digital frequency divider circuit.
  • Frequency divider circuits belong to the basic circuits of digital technology. Frequency dividers are digital circuits in which the input frequencies are integral multiples of the output frequencies. Such circuits are used for example in high frequency technology. There is a constant demand for the development of circuits with ever higher clock rates or frequencies. To implement frequency divider circuits, a number of gates are usually connected in series in a combinatorial part of the circuit, so that many gates are switched within one clock cycle each time the input signal changes state.
  • Such a frequency divider is described for example in DE 40 08 385 C2.
  • each prescaler can be switched between the operating modes in “divide by 2” and “divide by 3”.
  • Each prescaler is connected to a device by means of which the state of the respective prescaler can be set such that within a division cycle of the frequency divider the individual prescaler divide by 2 or 3 in a first period within the division cycle and in the subsequent period within this division cycle 2 parts.
  • the invention is based on the principle of not generating and outputting the output signal of a frequency divider bit-wise, but of breaking down the output signal into blocks of m bits each. A time which is m times the cycle time of the input signal is consequently available for forming each such m-bit word. As a result, higher clock rates can be processed.
  • the m-bit words are put together at an output of the circuit and output serially.
  • the frequency divider according to the invention has a state register which has a large number of counter states.
  • An m-bit word is linked to the states of the status register, which is read into a parallel-serial converter and output serially.
  • the status register is consequently operated with a clock which is m times as slow as the input clock.
  • m times the time is available, based on a conventional frequency divider circuit, with each emgan clock period in the combinatorial part of the circuit a large number of gates must be run through.
  • the assignment of the state-dependent variables and other n-bit words is done in a decoder.
  • the n-bit status register is reloaded with a subsequent status by the charging device each time a slow clock period has elapsed.
  • the loading device needs the n-bit words generated in the decoder, the loading of the status register of course depending on the set plate ratio. Because loading the status register with a new n-bit word is equivalent to jumping into a new state, after which new, dependent one and more bit variables are generated again.
  • the counter states of the n-bit status register can be encoded using a selectable code.
  • the state-dependent, further n-bit words, which define the respective following state must also be defined in accordance with the code used in the status register.
  • the present circuit advantageously has an adjustable duty cycle.
  • the present frequency divider circuit manages with a limited number of register states, since the sequence of the register states loaded one after the other depends on the set divider ratio, but the divider uses the same amount of register states in principle, regardless of the set duty cycle, only in different order.
  • the circuit design is considerably simplified with regard to drivers and line lengths.
  • the present frequency divider continues to operate correctly even if the divider ratio is switched to another value at any time while the frequency divider is working.
  • the parallel-to-serial converter is implemented as a multiplexer.
  • Multiplexer circuits are known to be extremely reliable.
  • the use of 4-bit blocks, for example, is advantageous for achieving significantly higher clock frequencies that the decoder circuit is at a quarter of the input clock frequency can be driven. Four times the time is therefore available for the formation of the 4-bit blocks.
  • the duty cycle of the output signal of the frequency divider can be set in a simple manner in that the coding of the m-bit words of the register is determined in accordance with the desired duty cycle.
  • FIG. 1 shows a block diagram of a frequency divider according to the invention
  • FIG. 2 shows an exemplary embodiment of the block charging device from FIG. 1 in a schematic illustration
  • FIG. 3 shows an exemplary embodiment of the block multiplexer from FIG. 1,
  • FIG. 4 shows an exemplary embodiment of the block register from FIG. 1,
  • FIG. 5 shows an exemplary embodiment of the block NREG from FIG. 1,
  • FIG. 6 shows an exemplary embodiment of the block DIV from FIG. 1.
  • FIG. 1 shows an embodiment of the present invention based on a block diagram which is shown in FIG a plurality of blocks which are connected to one another can be divided, a status register REG which has a multiplicity of register states D, C, B, A, a decoder DEC, a multiplexer MUX, a charging device LU and also an auxiliary divider DIV.
  • the circuit arrangement of a frequency divider according to the invention according to FIG. 1 has a signal input C and a signal output OUT.
  • a bus input for setting a division ratio TV, and a clock signal LC, with which a new division ratio TV can be written into the loading unit LU, can be fed to the loading unit LU.
  • Both the status register REG and the blocks RO that can be fed to the multiplexer MUX are each 4 bits wide in the exemplary embodiment.
  • the auxiliary divider DIV provides a clock signal C4 which has a frequency 4 times lower than the input clock signal C. With this slow frequency C4, both the register REG and, depending on it, the
  • Decoder DEC and the loading unit LU operated. Apart from the part of the multiplexer MUX on the output side and the input of the auxiliary divider DIV, the entire circuit arrangement according to the invention is clocked with the slower clock signal C4.
  • the decoder DEC depending on the register status bits A, B, C, D, through logical combinations of the same, on the one hand 4-bit blocks RO and on the other several, state-dependent variables LOAD, MODN, MODNMl, M0DNM2 and MODNM3 are formed.
  • the 4-bit words RO are put one after the other in the MUX multiplexer and output bit by bit at the output OUT.
  • the charging device LU supplies the status register REG with a subsequent status via the bus TOREG.
  • This subsequent state depends on the set division ratio TV, but also on the state-dependent variables LOAD, MODN, MODNMl, MODNM2 and M0DNM3 provided in the decoder.
  • the register REG Via the bus NM4, the register REG has the option of giving its subsequent state itself to the charging device LU, which sen can in turn write to the status register REG via the TOREG bus under certain conditions.
  • the multiplexer MUX from FIG. 1 is explained using a schematic example in FIG. 3.
  • the main input of the multiplexer is the bus RO, which is 4 bits wide.
  • the multiplexer MUX has the task of sequentially and bit by bit outputting these 4 bits of the bus output RO at the output OUT.
  • the input clock signal C of the frequency divider according to the invention is applied to the output module of the multiplexer.
  • the circuit of the multiplexer still requires the slow clock C4 and the intermediate clock C2.
  • C2 has half the frequency of C and C4 has half the frequency of C2.
  • the present 4-bit frequency divider is intended to enable any plate ratios from two to sixteen, but the blocks at the output of the decoder Dec are 4 bits wide, an auxiliary circuit is provided for the special cases “through two” and “through three”, and an additional circuit internal bus INT in the multiplexer.
  • the division ratio TV is 2
  • the riable DIVBY2 in the event that the division ratio TV is 3, the variable DIVBY3 is set to the value 1.
  • the output signal OUT must continuously output the bit sequence 010101 ... at the multiplexer.
  • INT (l) and INT (3) are set to the value 1 via OR blocks.
  • an additional circuit is provided to generate this bit sequence, which is also connected to the internal bus INT of the multiplexer MUX is connected.
  • these additional circuits and the internal bus of the multiplexer can be omitted.
  • FIG. 4 describes the register REG, with the bit input bus TOREG and the output bus A, B, C, D. It can easily be seen that the status register REG is clocked with the clock signal C4, that is to say the slow clock.
  • Divider ratio TV which is 4 bits wide, is forwarded to an output of the register NREG.
  • the circuit is clocked with the charge clock signal LC.
  • Figure 6 finally shows a simple by 2- and by 4-frequency divider circuit, at the input of the input clock signal C, and at the outputs of the clock signal C2, which the has half frequency of C, and the clock signal C4, which has half the clock frequency of C2, are present.
  • This realization of the block DIV from FIG. 1 provides the slower clock signals necessary for the further switching.
  • the output RO 0100 - ben.
  • the subsequent state is 1100.
  • the register states can also be coded in any other code.
  • the words NM1, NM2, NM3 and NM4 also form according to this other code.
  • NM1, NM2 and NM3 depend on the 4 register status bits according to the following logic rules.
  • the time point " • " stands for logical And, the plus “+” for logical Or, the "x” for the exclusive-or combination Xor and "/" for inversion; (3) denotes the left bit, (0) the right one: NM1 (3) ABC x D
  • NM1 (1) A x B
  • NM3 (3) (A + B) -C x D
  • NM3 (1) A x B

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

Die vorliegende Erfindung betrifft einen Frequenzteiler mit einstellbarem Teilerverhältnis (TV). Solche Schaltungen unterliegen Forderungen nach immer höheren Taktfrequenzen. Die vorliegende Erfindung löst diese Aufgabe dadurch, dass die Schaltung das Ausgangssignal (OUT) blockweise generiert und in einem ausgangsseitigen Parallel-Seriell-Wandler (MUX) in ein sequentielles Signal umwandelt und bitweise ausgibt. Hierdurch kann der wesentliche Teil der Frequenzteiler-Schaltung mit einer langsameren Frequenz (C4) als die Eingangsfrequenz (C) betrieben werden, was wiederum höhere Eingangsfrequenzen (C) ermöglicht.

Description

Beschreibung
Frequenzteiler
Die vorliegende Erfindung bezieht sich auf eine digitale Frequenzteiler-Schaltung.
Frequenzteilerschaltungen gehören zu den Grundschaltungen der Digitaltechnik.. Frequenzteiler sind digitale Schaltungen, bei denen die Eingangsfrequenzen ganzzahlige Vielfache der Ausgangsfrequenzen sind. Solche Schaltungen werden beispielsweise in der Hochfrequenztechnik eingesetzt. Dort besteht die ständige Forderung nach der Entwicklung von Schaltungen mit immer höheren Taktraten beziehungsweise Frequenzen. Zur Rea- lisierung von Frequenzteilerschaltungen werden in einem kombinatorischen Teil der Schaltung üblicherweise mehrere Gatter hintereinandergeschaltet , so daß bei jedem Zustandswechsel des Eingangssignales viele Gatter innerhalb einer Taktperiode geschaltet werden.
Ein solcher Frequenzteiler wird beispielsweise in DE 40 08 385 C2 beschrieben. Zur Erzeugung eines Ausgangssignals sind mehrere Vorteiler in Kaskade geschaltet, von denen jeder Vorteiler zwischen den Betriebsarten in „Teilen durch 2" und „Teilen durch 3" umschaltbar ist. Jeder Vorteiler ist mit einer Einrichtung verbunden, durch die der Zustand des jeweiligen Vorteilers derart einstellbar ist, dass innerhalb eines Teilungszyklus des Frequenzteilers die einzelnen Vorteiler in einer ersten Zeitspanne innerhalb des Teilungszyklus durch 2 oder durch 3 teilen und in der anschließenden Zeitspanne innerhalb dieses Teilungszyklus durch 2 teilen.
Die maximal mögliche Eingangs requenz eines Frequenzteilers wird also begrenzt durch die Summe der Signallaufzeiten der hintereinandergeschalteten Gatter.
Figure imgf000003_0001
LΠ o LΠ o LD o
H H CN CN cn n
frequenz parallel einliest und seriell als Ausgangssignal ausgibt .
Der Erfindung liegt das Prinzip zugrunde, das Ausgangssignal eines Frequenzteilers nicht bitweise zu generieren und auszugeben, sondern das Ausgangssignal in Blöcke zu je m Bit zu zerlegen. Zur Bildung eines jeden solchen m-Bit-Wortes steht folglich eine Zeit zur Verfügung, die m mal so groß ist wie die Taktzeit des Eingangssignals. Folglich lassen sich höhere Taktraten verarbeiten. Die m-Bit-Worte werden an einem Ausgang der Schaltung aneinandergefügt und seriell ausgegeben.
Der erfindungsgemäße Frequenzteiler weist ein Zustandsregi- ster auf, welches eine Vielzahl von Zählerzuständen hat. Mit den Zuständen des Zustandsregisters ist jeweils ein m-Bit- Wort verknüpft, welches in einem Parallel-Seriell-Wandler eingelesen und seriell ausgegeben wird. Das Zustandsregister wird folglich mit einem Takt betrieben, welcher m mal so langsam wie der Eingangstakt ist. Zur Bildung der m-Bit- Worte, sowie zur Bildung weiterer, jeweils vom Zählerzustand abhängiger Variablen, steht folglich die m-fache Zeit zur Verfügung, bezogen auf eine herkömmliche Frequenzteilerschal- tung, bei der pro Emganstakt-Periode im kombinatorischen Teil der Schaltung jeweils eine Vielzahl von Gattern durch- laufen werden muß. Die Zuordnung der zustandsabhangigen Variablen, sowie weiterer n-Bit-Worte, erfolgt m einem Decoder. Das n-Bit-Zustandsregister wird jeweils nach Ablauf einer langsamen Taktperiode von der Ladeeinrichtung neu mit einem Folgezustand beladen. Hierfür benötigt die Ladeemnch- tung die im Decoder generierten n-Bit-Worte, wobei die Beladung des Zustandsregisters selbstverständlich vom eingestellten Tellerverhältnis abhängig ist. Denn das Beladen des Zustandsregisters mit einem neuen n-Bit-Wort ist gleichzusetzen mit einem Springen m einen neuen Zustand, wonach jeweils wieder neue, abhängige ein- und mehr-Bit-Variablen generiert werden. Die Codierung der Zählerzustände des n-Bit-Zustandsregisters kann mit einem wählbaren Code erfolgen. Selbstverständlich sind dann die zustandsabhängigen, den jeweils folgenden Zustand festlegenden, weiteren n-Bit-Worte ebenfalls entspre- chend des im Zustandsregister verwendeten Codes festzulegen.
Die vorliegende Schaltung weist vorteilhafterweise ein einstellbares Tastverhältnis auf. Gleichzeitig kommt die vorliegende Frequenzteilerschaltung aber mit einer begrenzten An- zahl von Registerzuständen aus, da zwar die Reihenfolge der jeweils hintereinander geladenen Registerzustände vom eingestellten Teilerverhältnis abhängt, der Teiler aber prinzipiell, unabhängig vom eingestellten Tastverhältnis, auf dieselbe Menge von Registerzuständen zurückgreift, nur eben in ver- schiedener Reihenfolge.
Da der größte Teil der erfindungsgemäßen Schaltung mit einem verhältnismäßig langsamen Takt, das heißt einem Takt mit einer m mal langsameren Frequenz als die Eingangsfrequenz , be- trieben wird, wird das Schaltungsdesign hinsichtlich Treibern und Leitungslängen wesentlich vereinfacht. Der vorliegende Frequenzteiler arbeitet selbst dann korrekt weiter, wenn das Teilerverhältnis zu einem beliebigen Zeitpunkt auf einen anderen Wert umgeschaltet wird, während der Frequenzteiler ar- beitet.
In einer vorteilhaften Ausführungsform der Erfindung ist der Parallel-Seriell-Wandler als Multiplexer realisiert. Multi- plexer-Schaltungen sind als äußerst zuverlässig bekannt.
In einer weiteren vorteilhaften Ausführungsform der Erfindung ist die Bitbreite der Zählerzustande gleich der Bitbreite der m-Bit-Worte, folglich gilt die Beziehung m = n. Vorteilhaft zum Erreichen signifikant höherer Taktfrequenzen ist bei- spielsweise die Verwendung von 4 -Bit-Blöcken, so daß die Decoderschaltung mit einem Viertel der Eingangstaktfrequenz be- trieben werden kann. Für die Bildung der 4 -Bit-Blöcke steht folglich die vierfache Zeit zur Verfügung. Bei gleicher Bitbreite des Zustandsregisters folgt für die Anzahl der Registerzustände des Zustandsregisters 2n = 24 = 16.
In einer weiteren, vorteilhaften Ausführungsform der vorliegenden Erfindung ist das Tastverhältnis (Duty-Cycle) des Ausgangssignales des Frequenzteilers in einfacher Weise dadurch einstellbar, daß die Codierung der m-Bit-Worte des Registers entsprechend des gewünschten Tastverhältnisses festgelegt wird.
Weitere Einzelheiten und Ausgestaltungen der Erfindung sind in den Unteransprüchen angegeben.
Die Erfindung wird nachfolgend an einem Ausführungsbeispiel anhand der Zeichnungen näher erläutert. Es zeigt:
Figur 1 ein Blockschaltbild eines erfindungsgemäßen Fre- quenzteilers,
Figur 2 ein Ausführungsbeispiel des Blocks Ladeeinrichtung von Figur 1 in schematischer Darstellung,
Figur 3 ein Ausführungsbeispiel des Blocks Multiplexer von Figur 1,
Figur 4 ein Ausführungsbeispiel des Blocks Register von Figur 1 ,
Figur 5 ein Ausführungsbeispiel des Blocks NREG von Figur 1 ,
Figur 6 ein Ausführungsbeispiel des Blocks DIV von Figur 1.
Figur 1 zeigt eine erfindungsgemäße Ausführungsform der vorliegenden Erfindung anhand eines Blockschaltbilds, welches in mehrere, untereinander verbundene Blöcke aufteilbar ist, ein Zustandsregister REG, welches eine Vielzahl von Registerzuständen D,C,B,A aufweist, einen Decoder DEC, einen Multiple- xer MUX, eine Ladeeinrichtung LU sowie zusätzlich einen Hilfsteiler DIV. Die Schaltungsanordnung eines erfindungsge- mäßen Frequenzteilers gemäß Figur 1 weist einen Signaleingang C sowie einen Signalausgang OUT auf. An der Ladeeinheit LU ist ein Buseingang zum Einstellen eines Teilerverhältnisses TV, sowie ein Clock-Signal LC, mit dem ein neues Teilerver- hältnis TV in die Ladeeinheit LU geschrieben werden kann, zuführbar .
Sowohl das Zustandsregister REG, als auch die dem Multiplexer MUX zuführbaren Blöcke RO sind im Ausführungsbeispiel jeweils 4 Bit breit.
Der Hilfsteiler DIV stellt ein Taktsignal C4 zur Verfügung, welches eine 4 mal kleinere Frequenz aufweist als das Eingangstaktsignal C. Mit dieser langsamen Frequenz C4 werden sowohl das Register REG, als auch in Abhängigkeit davon der
Decoder DEC sowie die Ladeeinheit LU betrieben. Abgesehen vom ausgangsseitigen Teil des Multiplexers MUX, sowie dem Eingang des Hilfsteilers DIV wird die gesamte erfindungsgemäße Schaltungsanordnung mit dem langsameren Taktsignal C4 getaktet. Im Decoder DEC werden, in Abhängigkeit der Register-Zustands- Bits A, B, C, D durch logische Verknüpfungen derselben zum einen 4 -Bit-Blöcke RO, zum anderen mehrere, zustandsabhängige Variablen LOAD, MODN, MODNMl, M0DNM2 und MODNM3 gebildet. Die 4 -Bit-Worte RO werden im Multiplexer MUX hintereinanderge- setzt und am Ausgang OUT bitweise ausgegeben. Die Ladeeinrichtung LU versorgt das Zustandsregister REG über den Bus TOREG mit einem Folgezustand. Dieser Folgezustand hängt selbstverständlich ab vom eingestellten Teilerverhältnis TV, aber auch von den im Decoder bereitgestellten, zustandsabhän- gigen Variablen LOAD, MODN, MODNMl, MODNM2 und M0DNM3. Über den Bus NM4 hat das Register REG die Möglichkeit, seinen Folgezustand selbst an die Ladeeinrichtung LU zu geben, die die- sen wiederum unter bestimmten Voraussetzungen über den Bus TOREG in das Zustandsregister REG schreiben kann.
Figur 2 zeigt eine schematische Ausführungsmöglichkeit des Blocks Ladeeinheit LU von Figur 1. Man erkennt, daß der Bus NM4 nur dann an den Bus TOREG weiter gegeben wird, wenn die Ladevariable LOAD den Eingang Dl des 2 : 1-Multiplexers ADRMUX auf den Ausgang durchschaltet. In allen anderen Fällen, das heißt, wenn gilt LOAD = 0, wird als Folgezustand für das Re- gister REG ein vom Teilerverhältnis TV, sowie von den 4-Bιt- Worten N 3 , NM2 oder NM1 abhängiges 4 -Bit -Wort, oder das Teilerverhältnis TV selbst an das Register REG gegeben. Das Teilerverhältnis TV ist dabei im Register NREG gespeichert. Jedes dieser letztgenannten vier 4-Bit-Worte ist jeweils über ein Und-Gatter mit einer ihm zugeordneten Variablen MODN,
MODNMl, MODNM2 oder MODNM3 verknüpft. Die Ausgänge der Und- Gatter wiederum sind über einen Oder-Baustein mit vier Eingängen an den Eingang DO des Multiplexers ADRMUX angeschlossen.
Der Multiplexer MUX aus Figur 1 wird anhand eines schematischen Beispiels in Figur 3 erläutert. Der Multiplexer besitzt als Haupt-Eingang den Bus RO, welcher 4 Bit breit ist. Dem Multiplexer MUX kommt die Aufgabe zu, diese 4 Bit des Busem- gangs RO nacheinander am Ausgang OUT seriell und bitweise auszugeben. Hierfür ist am Ausgangs-Baustein des Multiplexers selbstverständlich das Eingangstaktsignal C des erfindungsgemäßen Frequenzteilers angelegt. Zusätzlich benötigt die Schaltung des Multiplexers noch den langsamen Takt C4 , sowie den Zwischentakt C2. C2 weist die halbe Frequenz von C, und C4 die halbe Frequenz von C2 auf. Da der vorliegende 4-Bιt- Frequenzteiler beliebige Tellerverhältnisse von zwei bis sechzehn ermöglichen soll, die Blocks am Ausgang des Decoders Dec jedoch 4 Bit breit sind, ist für die Spezialfälle „durch zwei" und „durch drei" eine Hilfsschaltung vorgesehen, sowie ein zusätzlicher interner Bus INT im Multiplexer. F r den Fall, daß das Teilerverhältnis TV gleich 2 ist, wird die va- riable DIVBY2 , für den Fall, daß das Teilerverhältnis TV gleich 3 ist, entsprechend die Variable DIVBY3 auf den Wert 1 gesetzt. Im Sonderfall Teilerverhältnis TV gleich 2 muß das Ausgangssignal OUT am Multiplexer ständig die Bit-Sequenz 010101... ausgeben. Hierzu werden über Oder-Bausteine INT(l) und INT (3) auf den Wert 1 gesetzt. Im Falle, daß das Teilerverhältnis TV gleich 3 ist, das heißt, daß am Ausgang OUT eine Bit-Sequenz 001001... auszugeben ist, ist zur Generierung dieser Bit-Sequenz eine zusätzliche Beschaltung vorgesehen, welche ebenfalls an den internen Bus INT des Multiplexers MUX angeschlossen ist.
Derartige Schaltungen für Frequenzteiler mit Teilerverhältnissen TV = 2 oder TV = 3 sind kein direkter Bestandteil der vorliegenden Erfindung, sondern ergänzen diese lediglich vorteilhaft um diejenigen Teilerverhältnisse TV, die kleiner sind als die Bit-Breite m des Ausgangs-Blocks RO, für die also gilt TV < m. Bei Anwendungen eines Frequenzteilers, bei denen das Auftreten von Teilerverhältnissen TV < m ausge- schlössen ist, können diese zusätzlichen Schaltungen sowie der interne Bus des Multiplexers weggelassen werden.
Figur 4 beschreibt das Register REG, mit dem -Bit-Eingagsbus TOREG und dem Ausgangsbus A, B, C, D. Man erkennt leicht, daß das Zustandsregister REG mit dem Taktsignal C4 , also dem langsamen Takt, getaktet wird.
Ähnlich verhält es sich mit der in Figur 5 dargestellten Schaltungsanordnung, welche den Block NREG von Figur 2 an ei- nem Ausführungsbeispiel näher beschreibt. Der Eingangsbus
Teilerverhältnis TV, welcher 4 Bit breit ist, wird an einen Ausgang des Register NREG weitergeleitet. Getaktet wird die Schaltung mit dem Lade-Taktsignal LC .
Figur 6 schließlich zeigt eine einfache durch 2- und durch 4- Frequenzteilerschaltung, an deren Eingang das Eingangstaktsignal C, und an deren Ausgängen das Taktsignal C2 , welches die halbe Frequenz von C aufweist, sowie das Taktsignal C4 , welches die halbe Taktfrequenz von C2 aufweist, anliegen. Diese Realisierung des Blocks DIV aus Figur 1 stellt die für die weitere Schaltung notwendigen langsameren Taktsignale zur Verfügung .
Zur Erläuterung der in den Figuren 1 bis 6 dargestellten Zeichnung wird nun beispielhaft der Teilungsvorgang „durch zehn" näher erläutert. Hierzu ist eine Tabelle angegeben, welche alle 24 = 16 Registerzustände des Zustandsregister REG beschreibt, sowie die den Register-Bits, D, C, B, A durch die beschriebenen, logischen Verknüpfungen zugeordneten, zu- standsabhängigen Variablen LOAD, MODN, MODNMl, MODNM2 , MODNM3 sowie das 4 -Bit -Wort RO und die Folgezustände NM1, NM2 , NM3 und NM4 enthält .
In der folgenden Zustandstabelle gelten folgende Abkürzungen:
(1) : LOAD
(2) : MODN
(3) : MODNMl
(4) : MODNM2
(5) : MODNM3
D C B A (1) (2) (3) (4) (5) RO NM1 NM2 NM3 NM4
16 0 0 0 0 1 0 0 0 0 0000 0001 0010 0011 0100
15 0 0 0 1 1 0 0 0 0 0000 0010 0011 0100 0101
14 0 0 1 0 1 0 0 0 0 0000 0011 0100 0101 0110
13 0 0 1 1 1 0 0 0 0 0000 0100 0101 0110 Olli
12 0 1 0 0 1 0 0 0 0 0000 0101 0110 Olli 1000
11 0 1 0 1 1 0 0 0 0 0000 0110 Olli 1000 1001
10 0 1 1 0 1 0 0 0 0 0000 Olli 1000 1001 1010
9 0 1 1 1 1 0 0 0 0 0000 1000 1001 1010 1011
8 1 0 0 0 1 0 0 0 0 0000 1001 1010 1011 1100
7 1 0 0 1 1 0 0 0 0 0000 1010 1011 1100 1101
6 1 0 1 0 1 0 0 0 0 0000 1011 1100 1101 1110
5 1 0 1 1 1 0 0 0 0 0000 1100 1101 1110 1111
4 1 1 0 0 0 1 0 0 0 0001 1101 1110 1111 0000 3 1 1 0 1 0 0 1 0 0 0010 1110 1111 0000 0001
2 1 1 1 0 0 0 0 1 0 0100 1111 0000 0001 0010
1 1 1 1 0 0 0 0 1 1000 0000 0001 0010 0011
Die oben dargestellte Tabelle wird nun beispielhaft anhand des Teilungsvorgangs „durch zehn" erläutert. Da TV = 10 gilt, wird zunächst der Zustand D,C,B,A = 0110 ins Register REG geladen, was in der Tabelle der Zeile TV : 10 entspricht. Da die Variable LOAD = 1 ist, wird als Folgezustand NM4 = 1010 in das Register REG geschrieben. Gleichzeitig wird am Ausgang dem Multiplexer RO = 0000 zugeführt. Der Folgezustand 1010 entspricht der Zeile :6 der Tabelle, wobei gilt DCBA = 1010. Da auch hier LOAD = 1 ist, wird er Folgezustand 1110 weitergegeben. Zugleich wird an den Ausgang RO = 0000 geschrieben. Neuer Zustand ist nun DCBA = 1110, was in der Tabelle der
Zeile :2 entspricht. Hier gilt nun MODNM2 = 1 daraus folgt, daß der Folgezustand gebildet wird aus Teilerverhältnis minus zwei: TV - 2 = 10 - 2 = 8. Folgezustand ist also die Zeile :8 mit DCBA = 1000. Zugleich wird an den Ausgang RO = 0100 gege- ben. In der Zeile :8 gilt LOAD = 1 und RO = 0000. Folgezustand ist 1100. Dieser Folgezustand entspricht der Zeile :4 der Tabelle mit DCBA = 1100 und RO=0001. In dieser Zeile gilt weiterhin MODN = 1. Zusammen mit der Berücksichtigung des eingestellten Teilerverhältnisses TV = 10 wird eben dieses Teilerverhältnis als neuer Zustand übernommen. Das heißt, daß nun in der Tabelle wieder in die Zeile :10 gesprungen wird, mit der die beschriebene Sequenz begonnen hat. Bei einem Teilerverhältnis :10 sind also bei einer Ausgangswortbreite von 4 Bit nach dem durchlaufen von 5 langsamen Taktzyklen wieder die Ursprungsbedingungen hergestellt. Die Ausgangssequenz, gebildec durch hintereinanderreihen der fünf Ausgangsworte RO, die jeweils 4 Bit breit sind, lautet folglich 0000 0000 0100 0000 0001, was einem korrekten Signal mit Teilerverhältnis TV = 10 entspricht.
Analog zu der beispielhaft beschriebenen Sequenz für das Teilerverhältnis TV = 10 funktioniert die beschriebene Schal- tungsanordnung eines Frequenzteilers auch für andere Teilerverhältnisse zwischen einschließlich 2 und 16.
Für noch höhere Frequenzen ist es auch denkbar, die Paralle- lisierung des Ausgangssignales noch weiter zu führen, in dem beispielsweise die Bit-Breite des Ausgangswortes RO erhöht wird, beispielsweise von 4 auf 8 Bit. Auch die Anzahl der Registerzustände von 16 bei 4 Bit Breite ist nicht auf diese 4 Bit beschränkt sondern veränderbar.
Die Registerzustände können, abweichend von den im Ausfüh- rungsbeispiel gezeigten Dualcode, auch in einem beliebigen anderen Code codiert sein. In diesem Fall ist allerdings zu beachten, die Worte NM1 , NM2 , NM3 und NM4 ebenfalls entspre- chend diesem anderen Code zu bilden.
Der Duty-Cycle (Tastverhältnis) der Ausgangssequenz kann mit der beschriebenen Erfindung leicht verändert werden. Ersetzen der letzten fünf Zeilen der Spalte RO der obigen Tabelle durch
RO
0001 0011 0110 1100 1000
ermöglicht beispielsweise eine Modifikation des Duty-Cycle von 4 : 5 auf 3:5.
Die 4 -bit -Worte NM1 , NM2 und NM3 hängen gemäß der folgenden Logik-Vorschriften von den 4 Registerzustands-Bits ab. Dabei steht der Mal-Punkt „•" für logisch Und, das Plus „+" für lo- gisch Oder, das „x" für die exklusiv-oder-Verknüpfung Xor und „/" für Invertierung; (3) bezeichnet das linke Bit, (0) das rechte : NM1 (3) = A-B-C x D
NM1 (2) = A-B x C
NM1 (1) = A x B
NM1(0) = /A
NM2 (3) = B-C x D
NM2 (2) = B x C
NM2 (1) = /B
NM2 ( 0 ) = A
NM3 (3) = (A+B) -C x D
NM3 (2) = (A+B) x C
NM3 (1) = A x B
NM3 ( 0 ) = /A
NM4 (3) = C x D
NM4(2) = /C
NM4 ( 1 ) = B
NM4 ( 0 ) = A
Mit dem im Ausführungsbeispiel beschriebenen Frequenzteiler lassen sich Eingangsfrequenzen von 4GHz realisieren gegenüber bisher möglichen 2 , 7GHz .

Claims

Patentansprüche
1. Frequenzteiler, der umfaßt:
- einen Anschluß für ein Eingangssignal (C) mit einer ersten Taktfrequenz und einen Anschluß für ein Ausgangssignal
(OUT) ,
- ein Zustandsregister (REG), welches n bit umfaßt, zur Speicherung eines Registerzustands aus einer Vielzahl von Registerzuständen (D, C, B, A) , - einen Decoder (DEC) , der an das Zustandsregister (REG) angeschlossen ist und der den Registerzuständen (D, C, B, A) jeweils ein m-Bit-Wort (RO) , mehrere, zweite n-Bit-Worte (NM1, NM2, NM3, NM4 ) und zustandsabhängige Variablen (LOAD, MODN, MODNMl, MODNM2 , MODN 3 ) zuordnet, - eine Ladeeinrichtung, die abhängig von einem einstellbaren Teilerverhältnis (TV) sowie den zustandsabhängigen Variablen (LOAD, MODN, MOD NM1, MODN 2 , MODN 3 ) eines der n-Bit- Worte (NM1, NM2, NM3, NM4 , TV) in das Zustandsregister (REG) schreibt, mit einer zweiten Taktfrequenz, die der des Eingangssignales dividiert durch m entspricht, und
- einen Parallel-Seriell-Wandler (MUX) , der die m-Bit-Worte in der zweiten Taktfrequenz parallel einliest und seriell als Ausgangssignal (OUT) ausgibt.
2. Frequenzteiler nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t, daß der Parallel-Seriell-Wandler ein Multiplexer (MUX) ist.
3. Frequenzteiler nach Anspruch 1 oder 2, d a d u r c h g e k e n n z e i c h n e t, daß für die Variablen m, n gilt: m = n = 4.
4. Frequenzteiler nach Anspruch 3, d a d u r c h g e k e n n z e i c h n e t, daß zur Erzeugung der zweiten Taktfrequenz zwei kaskadierte
Frequenzteiler vorgesehen sind.
5. Frequenzteiler nach Anspruch 3, d a d u r c h g e k e n n z e i c h n e t, daß für die Teilerverhältnis-Spezialfalle TV = 2 und TV = 3 jeweils eine zusätzliche Beschaltung zur Umgehung des Regi- sters (REG) und des Decoders (DEC) vorgesehen ist, welche an einen internen Bus (INT) angeschlossen ist, welcher sich zwischen Eingang RO und Ausgang OUT des Multiplexers (MUX) befindet .
6. Frequenzteiler nach einem der Ansprüche 1 bis 5, d a d u r c h g e k e n n z e i c h n e t, daß das Tastverhaltnis des Ausgangssignals (OUT) durch geeignete Codierung der m-Bit-Worte (RO) einstellbar ist.
7. Frequenzteiler nach einem der Ansprüche 1 bis 6, d a d u r c h g e k e n n z e i c h n e t, daß die zustandsabhängigen Variablen (LOAD, MODN, MODNMl, MODNM2, MODNM3) sowie die weiteren n-Bit-Worte (NM1, NM2 , NM3 , NM4) durch logische Verknüpfungen der n-Bit- Zustandsregister (D, C, B, A) bildbar sind.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10041331B4 (de) * 2000-08-23 2004-10-28 Siemens Ag Erzeugungsverfahren für einen Ausgabetakt und hiermit korrespondierende Takterzeugungsschaltung
US7124154B2 (en) * 2002-11-18 2006-10-17 Intel Corporation Clock divider
KR20060131743A (ko) * 2003-10-13 2006-12-20 코닌클리즈케 필립스 일렉트로닉스 엔.브이. 주파수 분할기 및 전자 장치
US7982639B1 (en) * 2009-09-01 2011-07-19 Altera Corporation Deserializer circuitry including circuitry for translating data signals between different formats or protocols

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4415861A (en) * 1981-06-08 1983-11-15 Tektronix, Inc. Programmable pulse generator
US5404564A (en) * 1989-10-31 1995-04-04 Hewlett-Packard Company High speed data train generating system with no restriction on length of generated data train

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3824378A (en) * 1972-09-13 1974-07-16 Presin Co Inc Electronic counter
DE3836822A1 (de) * 1988-10-28 1990-05-03 Olympia Aeg Frequenzmodulator mit pll zur uebertragung von wahlweise nrz-datensignalen oder sprachsignalen
US4975931A (en) 1988-12-19 1990-12-04 Hughes Aircraft Company High speed programmable divider
JP2572283B2 (ja) 1989-10-23 1997-01-16 日本無線株式会社 可変分周回路
US6114915A (en) * 1998-11-05 2000-09-05 Altera Corporation Programmable wide-range frequency synthesizer
US6329850B1 (en) * 1999-12-27 2001-12-11 Texas Instruments Incorporated Precision frequency and phase synthesis

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4415861A (en) * 1981-06-08 1983-11-15 Tektronix, Inc. Programmable pulse generator
US5404564A (en) * 1989-10-31 1995-04-04 Hewlett-Packard Company High speed data train generating system with no restriction on length of generated data train

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