DE2660844C2 - Als Vorwärts-Synchron-Zähldekade ausgebildete logische Schaltungsanordnung - Google Patents

Description

Die vorliegende Erfindung betrifft eine mehrstufige logische Schaltungsanordnung In integrierter SchaJ»- krelstechnlk mit Gattern zur Erzeugung und zur Übertragung von Übertragssignalen zwischen den Stufen.

Eine bekannte Möglichkeit der Ausbildung von logischen Verknüpfungsschaltungen in integrierter MOS-Technik zur binären Signalübertragung stellen statische Gatter dar, In denen ein als Lastwiderstand geschalteter MOS-Transistor UDd wenigstens ein Schalt-MOS-TransI-stor In Reihe geschaltet sind. Der Verbindungspunkt von Lasttransistor und S.halttranslstoren steiit den Ausgang der Stufe dar. Die Steuerelektrode der Schalttransistoren stellen die Eingänge der Stufe dar. Immer dann, wenn der aus Schalttransistoren bestehende Strompfad durchgeschaltet Ist, so fließt ein Gleichstrom Ober die gesamte Stufe, d. h., eine solche Stufe verbraucht Ruhe-Verlustleistung. Bei vielstufigen logischen Schaltungsanordnungen, welche logische oder arithmetische Operationen mit dabei entstehenden Übertragssignalen ausführen (beispielsweise Addition von Mehrblt-Wörtern), wird die Verlustleistung bei Verwendung solcher Gatterstufen für die Übertragssignale beträchtlich.

Weiterhin muß am Ausgang solcher Gatterstufen aus Gründen der Störsicherheit ein bestimmter minimaler Signalhub gewährleistet sein. Dieser Signalhub ist durch das Leitfähigkeitsverhältnis von Schalttransistoren zu Lasttransistor festgelegt, wobei dieses Leitfähigkeitsverhältnis seinerseits durch die charakteristischen Transistorgrößen Kanallänge und Kanalbreite gegeben Ist. Derartige Gatter werden daher auch als Verhältnisgatter bezeichnet. Damit der Signalhub groß Ist, muß dieses Verhältnis von Kanalbreite zu Kanallänge für den als Lastwiderstand geschalteten MOS-Transistor groß gewählt werden. Daraus folgt, daß die Freiheit bei der Dimensionierung von statischen Verhältnisgattern beschränkt Ist. Dies Ist Insbesondere für die Schaltzeiten solcher Gatter nachteilig. Ist der Ausgangswiderstand aufgrund der vorgenannten Dlmenslonlerungsvorschrlft hinsichtlich des Signalhubs groß, so werden auch die aus Ausgangswiderstand einer vorangehenden Stufe und kapazitivem Eingangswiderstand der nachfolgenden Stufe gebildeten Zeltkonstanten groß, wodurch die Schaltzelten entsprechend groß werden.

Um den vorgenannten Nachteil bei Verhältnisgattern zu vermelden, sind verhältnislose dynamische Gatter bekanntgeworden. Bei derartigen verhältnislosen dynamischen Gattern wird aber der Vorteil einer geringen Gleichstrom-Verlustleistung wegen der hler erforderlichen Steuertakte durch größere Schaltungskomplexität erkauft.

Es Ist weiterhin bekannt, daß MOS-Transistoren symmetrisches Schaltverhalten besitzen, d. h., sie können mit Ihrer gesteuerten Strecke zwischen Source und Drain direkt In einen signalführenden Zweig einge-

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schallet werden, wobei eine Signalübertragung (Trans- dieser Ausgang mit S_n bezeichnet. In besonderer Ausgcfer) als Funktion von an der Steuerelektrode (Gate) staitung der Erfindung 1st pro Addltonsstufe des Vollstehenden Steuersignalen In beiden Richtungen möglich addierers ein Übertragssignal-Transfer-Gatter vorgeseist. hen, das

Aus der US-PS 39 43 378 Ist ein synchroner Binarzäh- s einen ersten, einen Transfer-Transistor Γ, enthaltenden ler bekannt, der aus mehreren Kippstufen aufgebaut Ist. Zweig, der ein bei der Addition In derselben Stufe Dabei Ist für jede Kippstufe ein Transfergatier mit zwei entstehendes Übcrtragsslgnal auf den Übertragssignal-Zweigen vorgesehen. ausgang übertragt.

Der vorliegenden Erfindung liegt die Aufgabe einen zweiten, 'einen Transfer-Transistor T₂ entzugrunde, eine gleichstromfreie Übertragung von Über- io haltenden Zweig, der ein bei der Addition In der voraniragsslgnalen In logischen Schaltungsanordnungen zu gehenden Additionsstufe für die nlederwertlgere Stelle schaffen, wobei durch Vermeidung dynamischer entstehendes Übertragssignal, das bei der Addition in verhältnisloser Gatter statisches Schaltverhalten gc- der selben Stufe ebenfalls ein Übertragssignal bedingt, wahrlelstet sein soll. auf den Übertragssignalausgang C_n übertragt.

Diese Aufgabe wird bei einer logischen Schaltungs- 15 und einen gemeinsamen Steuereingang, der über einen

anordnung der eingangs genannten Art erflndungsge- Inverter 4 auf die Steuerelektrode des Transfertran-

mäß dadurch gelöst, daß die die Übertragungssignale slstors T₁ und direkt auf den Transfertransistor Ti

übertragenden Gatter als Transfer-Gatter ausgebildet geführt Ist,

sind. umfaßt. Der Transfertransistor T₁ Hegt dabei mit seiner

Daraus ergibt sich der Vorteil'einer praktisch gleich- 20 gesteuerten Strecke zwischen dem Ausgang des Nor-

stromverlustlelstungsfreien Übertragung von Übertrag*- Gatters 2 und dem Übertragssignalausgang C_n. während

Signalen, wobei auch die DimenslonlerungsfnOhelt nicht der Transfer-Transistor Ti mit seiner gesteuerten Strecke

begrenzt Ist, well aufgrund der statischen Verlustlei- zwischen dem Übertragssignaleingang C„_, und dem

stungsfrelhelt die charakteristische Translslorgröße Übertragssignalausgang C_n Hegt. Der Ausgang des NOR-

Kanallange zu Kanalbreite nur In Abhängigkeit von 25 Gatters 3 bildet den Steuere!ngang für die beiden Trans- Lastkapazllät und Schaltzelt zu wählen ist. fer-Translsioren T₁ und Ti, wobei das Steuersignal für Ausgestaltungen des Erfindungsgedankens sind In den Transfer-Transistor 7Ί durch den Inverter 4 erzeugt Unteransprüchen gekennzeichnet. wird. Die Erfindung wird Im Folgenden anhand von In Zur Erläuterung der Wirkungsweise des erflndungs- Figuren der Zeichnung dargestellten Ausführungsbel- J» gemäßen Volladdlerers seien zwei charakteristische

spielen naher erläutert. Es zeigt Falle betrachtet.

Flg. I eine Stufe einer als Volladdlerer ausgebildeten Zunächst sei angenommen, daß In der dargestellten

logischen Schaltungsanordnung gemäß der Erfindung; n-len Slufc die dualen Ziffern a„=l und b„=\ zu addie-

Fig. 2 eine als Verglelcher ausgebildete logische ren sind, wobei die Addition In der vorangehenden Schaltungsanordnung gemäß der Erfindung; .15 Addltionsstufc für die nlederwertlgere Stelle keinen Flg. 3 eine als Synchron-Blnarzahlcr ausgebildete Übertrag erzeugt hat, d. h., am Übertragssignaleingang

logische Schaltungsanordnung gemäß der Erfindung; C,., steht eine logische »0«. Du die zu addierenden

Flg. 4 eine als Vorwärts-Rückwarts-Synchron-Blnar- Ziffern In Invertierter Form In die Addlllor.sstufe elnge-

/ähler ausgebildete logische Schaltungsunordnung gc- speist werden, steht am Ausgang des UND-Gatters 1

maß der Erf.ndung; und 40 eine logische »0«. wahrend am Ausgang des NOR-

FIg. 5 eine als dekadischer Zahler ausgebildete logl- Gu :crs 2 eine logische »1« steht. Am Ausgang des

sehe Schaltungsanordnung gemäß der Erfindung. NOR-Gaiters 3 steht dann eine logische »0«, welche

Das In Flg. 1 dargestellte Scnaltblld stellt eine Stufe durch den Inverter 4 In eine logische »Ix überführt

eines Volladdlerers für mehrstellige Dualzahlen dar. Die wird, so daß der Transfer-Transistor 7Ί durchgesteuert

einzelnen Stellen der zu addierenden Dualzahlen seien 45 und die am Ausgang des NOR-Gaiters 1 stehende logl-

It <;, bis ο, bzw. 6, bis 6, bezeichne;:. Die durch die In sehe »1« auf den Übertragssignalausgang C_n übertragen F'lg. 1 dargestellte Stufe zu addierenden Stellen der wird.

beiden Dualzahlen selen die Stellen n. Du die beiden zu Wie weiterhin ohne weiteres zu ersehen Ist, ergibt

addierenden Stellen Im AusfUhrungsbclsplc! In Invcr- sich aufgrund der logischen »0« am Ausgang des NOR-

tlerier Form In die AuOltlonssiul'e einzuspeisen sind, 50 Gatters 3 und der logischen »0« am Übcrtragsslgnalcln-

slnd dcien Eingänge mit n„ bzw. i„ bezeichnet. Diese gang C_n 1 um Ausgang S_n eine logische »1«, welche das

beiden Eingänge Hegen parallel an den Eingängen eines Invertierte Ergebnis für das Summcnslgnal Ir. dieser

UND-Gatters J und eines NOR-Gatters 2. Der Ausgang Stufe '!arstelli.

des UND-Gatters I sowie der Ausgang des NOR- Als weiterer charakteristischer Fall sei angenommen.

Gutters 2 sind an jeweils einen Eingang eines weiteren 55 daß In der In Fi^. I dargestellten Addlticrsstufe die NOR-Gaiters 3 angekoppelt. dualen Ziffern <;„=! und />_n=0 zu addieren sind und dali Ein Eingang C_n , nlmmi ein Ühertragsslgna! von der die Addition In der vorangehenden Slufe für die nleder- Addlilonsstul'e für die vorangehende nlederwcrllge wertigere Stelle ein Übcrtragsslgnal ergeben hat, so daß Stelle auf. Dieser Übcrtragsslgnulclngang C_n , lsi an am Übcrlragsslgnaicingang C_n, eine logische »1« steht,

jeweils einen Eingang eines NAND-Gattcrs 5 bzw. eines M) Die Invertierten logischen Eingangssignale a„ und b„

ODER-Galters 6 angekoppelt. Der jeweils andere Ein- sind dann 0 bzw. 1. Dabei ergibt sich dann sovohl am

gang des NAND-'vjatters 5 und des ODER-Galters 6 Ist Ausgang des UND-Gatters I als auch am Ausgang des

an den Ausgang des NOR-Gaiters 3 angekoppelt. Die NOR-Gatlcrs 2 eine logische »0«, was am Ausgang des

Ausginge des NAND-Galiers 5 und lies ODER-Gatters NOR-Gatlcrs 3 eine logische »l-< bewirkt. Damit steht

6 sind jeweils an «iipcn Eingang eines NANÜ-Gaiters 7 6S dann am Transler-Translslor 7", eine logische »0« und

angekoppelt, an dessen Ausgang das Summcnslgnal am Eingang des Transfer-Transistors 7"; eine logische

abnehmbar Ist. Pa dieses Summensignal am Ausgang »1«. Das bedeutet, daß die am Übertragssignaleingang

des NAND-Ciait^rs 7 In Invertierter Form vorliegt. Ist C_n , stehende logische »1« auf den ÜbertraRunessIgnal-

ausgang C_n übertragen wird

Da weiterhin alle Eingangssignale des NAND-Gaticrs 5 und des ODER-Gattcrs 6 gleich einer logischen »I« sind, ergibt sich am Ausgang $„ als Invertiertes Summensignal eine logische »I».

Wie die beiden vorstehend erläuterten Beispiele zeigen, übertrügt der Transfer-Transistor T₁ Übertragssignale, welche bei der Addition In diese Stufe entstehen, wahrend der Transfer-Transistor T, Übertrngsslgnale übertragt, wenn In der vorhergehenden Stufe für die niederwenigere Stelle ein Ubcrtragsslgnal entstanden Ist und wenn gleichzeitig aufgrund dieses Übertragssignals aus der nlederwertlgcren Stufe bei der nachfolgenden Addition ebenfalls ein Übertragssignal entsteht.

Flg. 2 zeigt eine Ausfuhrungsform einer Stufe einer als Verglelcher ausgebildeten logischen Schaltungsanordnung zum Vergleich von mehrstelligen Dualzahlen. Die in dieser Stufe zu vergleichenden Stellen zweier Dualzahlen selen die Stellen n. An mit «„ bzw. b_n bezeichneten Eingangen werden die miteinander zu vergleichenden Stellen der Dualzahlen In die Stufe eingespeist. Je nachdem, ob a„ kleiner oder größer als b„ Ist, liefert die Stufe an einem Ausgang C„ bzw. (''„ ein Ausgangssignal, welches das Übertragssignal für die nächstfolgende Stufe darstellt. Entsprechend besitzt die In Flg. 2 dargestellte Stufe Eingänge C_n , bzw. C, ,. an denen die Übertragungssignale von der vorangehenden Stufe zum Vergleich der nlederwertlgcren Stellen der zu vergleichenden Dualzahlen eingespeist werden. Die zu vergleichenden Zlflern a„ bzw. b„ werden In Je einen Eingang zweier NOR-Gatter 17 und 18 eingespeist. Die beiden verbleibenden Eingänge dieser NOR-Gatter 17 und 18 erhalten In der dargestellten Welse über einen Inverter 19 bzw. 20 das Invertierte Eingangssignal. Die Ausgange der NOR-Gatter 17 und 18 liegen an Jeweils einem Eingang eines weiteren NOR-Galters 21.

Im Signalzweig zwischen den ÜbcrtragsslgnalelngBngen CVi und CVi und den ÜbertragsslgnalausgBngen C_n und C_n liegt Jeweils ein Transfer-Transistor 7",j bzw. Γι». Diese beiden Transfer-Transistoren werden gemeinsam vom Ausgang des NOR-Gatters 21 angesteuert und bilden einen Teil eines Transfer-Galters für die Übertragssignale.

Weiterhin enthält dieses Transfergattcr einen Kreis mit zwei Zweigen, In denen jeweils zwei Transfer-Transistoren Γιο bzw. Tu sowie Tu und 7",, In Reihe an einer vorgegebenen Spannung U_L Hegen, wobei die Stcuerelektroden dieser Transfer-Transistoren wechselweise kreuzgekoppelt sind und die Verbindungspunkte der gesteuerten Strecken dieser Transfer-Transistoren zwischen Source und Drain an den Übertragsslgnalausgängen C_n und C_n liegen.

Zur Erläuterung der Wirkungswelse eines derartigen Vergleichers selen zwei charakteristische Falle für die In Flg. 2 dargestellte Stufe betrachtet.

Es sei zunächst angenommen, daß der Vergleich In einer nicht dargestellten vorangehenden Stufe für die niederwertlgere Stelle der zu vergleichenden Dualzahlen Gleichheit ergeben hat, d. h., an den Übertragssignaleingängen C_n., und CVi steht jeweils eine logische »0«. Weiterhin sei angenommen, daß in den zu vergleichenden Dualzahlen a_n größer als b„ sei. Dabei steht dann am Eingang a„ eine logische »1« und am Eingang b„ eine logische >Λ·. Wie ohne weiteres einzusehen !st, ergibt sich dann am Ausgang des NOR-Gatters 21 eine logische »0«, so daß die Transfer-Transistoren Tu und Tu gesperrt sind. Da weiterhin bei den gewählten Zustünden der Eingangssignal am Ausgang des NOR-Gatters 17 eine logische »0« und am Ausgang des NOR-Gaticrs 18 eine logische »I« stehl, sind die Transfer-Transistoren T_n und T,_t durchgesteuert, während die Transfer-Transistoren Λ,,, und 7"·; gesperrt sind Über den durchgestcuerten Transfer-Transistor T_n wird die Spannung U₁ auf den Übcrtragsslgnalausgang C'„ übertragen, wodurch ungczclgi wird, daß u„ größer als b„ Ist, was der oben gemachten Voraussetzung entspricht.

Gleichzeitig wird der Übcrtragsslgnalau.sgang C_n über

den durchgestcuerten Transfer-Transistor 7Ί* auf Masse gelegt, wodurch In jedem Falle sichergestellt wird, daß am Übertragssignalausgang C„ eine logische »0« steht.

Unabhängig vom Vergleich In der vorangehenden

Stufe für die niederwertlgere Stelle der zu vergleichenden Dualzahlen wird also nur das Ergebnis des Vergleichs In der dargestellten Stufe auf die nächstfolgende Stufe für eine höherwertigere Stelle übertragen. Ergibt sich nBmllch au fur und des Vergleiches, daß die

2(i Dual/uhl α In der //-ten Stelle großer Ist, so Ist es gleichgültig, welches Ergebnis der Vergleich In der vorangehenden Stufe für die niederwertlgere Stelle ergeben hat, da dann die Dualzahl ο uuf Jeden Fall größer als die Dualzahl b Ist.

H Für einen weiteren charakteristischen Fall sei nun angenommen, daß die Stellen a„ und b„ gleich selen und daß dei Vergleich In der vorangehenden Stufe für die nlcdcrwOlgerc Stelle ergeben hat, daß a_n] größer als Λ, ι Ist, so daß am Übcrtragsslgnalelngang C_n , eine logische »I« steht. Sind beispielsweise die Eingangsgrößen a„ und b„ Jewalls gleich logisch »0«, so Ist ohne weiteres zu ersehen, daß an den Ausgängen der NOR-Gatter 17 und 18 eine logische »0« und am Ausgang des NOR-Gatters 21 eine logische »I« steht. Dabei sind dann die Transfer-Transistoren Γιο bis Tu gesperrt, während die Transfer-Transistoren T₁, und 7Ί» durchjtestcuert sind. Aufgrund dessen kann nur die am Übertragssignaleingang CVi stehende logische »1« aui den Übertragssignalausgang C. übertragen werden, so daß der nachfolgenden Stufe für die höherwertlge Stelle angezeigt wird, daß ein Vergleich In den vorangehenden Stufen für die nlcderwertlgeren Stellen eine Ungleichheit ergeben hat. Im gewählten Beispiel Ist damit gezeigt, daß eine der Stellen a, bis ο, ι größer als eine der Stellen b, bis b_n , Ist.

Flg. 3.zeigt eine Ausführungsform einer Stufe einer als Synchron-BlnBrzBhlcr ausgebildeten mehrstufigen logischen -Schaltungsanordnung gemäß der Erfindung. Ein derartiger Synchron-BlnärzBhler enthalt zunächst In

so an sich bekannter Welse pro Zilhlstufc je eine bistabile Kippstufe 22, 23, ... Pro Kippstufe sind dabei zwei kreuzijekoppelle Gatter 30 und 31 vorgesehen, welche eine UND- und eine NOR-Funktlon In sich vereinigen. Diese Gatter werden an einem Eingang 32 mit zu zählenden Impulsen gespeist, so daß alle Kippstufen des ZBhieirs sowohl direkt als auch Ober einen Inverter 33 mit den zu zählenden Impulsen beaufschlagt werden. Die Ausgange der Gatter 30 und 31_slnd gleichzeitig die jeweiligen Ausgängen Q_n und Q_n. Q_n,. und Q_ntl,... der Zählstufen. An Eingängen Γ..,, T_n. T_ntl, ... wird ein Übertragssignal von der jeweils vorangehenden Stufe eingespeist. Zur Übertragung dieser Übertragssignale Ist jeweils ein Transfer-Gatter vorgesehen, das zwei Zweige aufweist. In denen Jeweils zwei Transfer-Transistoren T_n, Tr. bzw. T₂₅, Tr, in Reihe am Übertragssigp.alelngang (beispielsweise T_n^) liegen. Die Steuerelektroden dieser Transfer-Transistoren sind wechselseitig kreuzgekoppelt, wobei die Steucrelektroden der direkt am Über-

lragsMgnalclngang liegenden I r.msla · 1 ranslstnren /„, und /ji an jeweils einem Ausgang der bistabilen Kippstufe (beispielsweise ()„ und Q„ der Kippstufe 22) liegen Die Verb'ndungspunkic der jewcll.i In Reihe liegenden Transfer-Translsiorcn Ι)-.-,, 7,ι b/w. /.-,. I₁-Hegen über jeweils einen weiteren Transler-l ranslstor Tu bzw. /,, an dem Hingang der UND-I'unkllon der (iatle^r "M) und 31, wobei die Ciate-Anschlüsse der Transler-1 ranjlsloren T₁, bzw /j, mil den Invertierten zu zahlenden Impulsen vom Hingang 32 beaufschlagt werden. Kapazllälen (Ί und C₁, welche von diesen Eingängen nach Masse geschulte! sind, dienen In bekannter Welse als Vorspclcherkapazliaien für die von den bistabilen Klppstulen 22, 23, . . . einzunehmenden A usgangsschal tzustBndc.

Zur Erläuterung der Wirkungsweise eines derartigen Synchron-Blnarzählerns sei von einem Ausgangszahlzusland ausgegangen, bei dem an allen Ausgängen Q₁₁.

dor I iansfer-I ranslstoren !,„ und l_tl gebildet, welche ehenso wie hei der AusfUhrungsform nach Flg. 3 an die oberen TransferTranslsioren /_Jo und T₁₁ angekoppeli sind An einem Hingang 40 wird ein Steuersignal elnges speNi. das einmal direkt und einmal über einen Inverter 41 Invertiert In den Zähler UIuIl, so daß eine Vorwärlsb/w. Rückwilrts/Ithlung möglich wird.

HcI der ROckwarls-Zilhlwclsc soll Im Gegensatz zur Vorwäris-Zählwelse die ZiIhIsUiIc mil dem Ausgang Q_n

in diinn umsehalten, wenn «lic nlederwertlgercn Zählstufen mit Ihren Ausgängen (V Q₁, ... Q_n , zuvor den Zustund logisch »0« annehmen. In diesem Fall sind alle Transistoren IH, der nlcdcrwerilgeren Stufen mit den Ausgangen Q₁. ... Q. , sowie über den Invertierten

is Steuerclngang 40 alle Transistoren 7'_4U der gesamten Zählkette durchgeschaltet. Für den Überirags-Elngang /'„ ι der Stufen mil Ausgang Q_n ergibt sich dann eine logische »I«, die gemäß Aufgabenstellung ein Umschal- U'V* Ολ*γ K'p^S'u'c ml! dorn AüSKUP." O bc! Zuführun^o

()„,,, . eine logische »1« steht. Jede Kippstufe In der Kelle soll entsprechend der Aufgabenstellung nur dann umschalten, wenn zuvor alle Ihr vorangehenden nlederwerllgercn Klppstulen umgeschaltet haben In diesem Fall sieht an dem entsprechenden Übertragssignaleingang T_n , eine logische >.U

Hs sei angenommen, ilaü die Kippstufe 22 In einem Schaltzustand steht. In dem an Ihrem Ausgang Q„ eine logische >.<)« und an Ihrem Ausgang Q_n eine logische »I« steht, d. h., diese Siule hat noch nlchi umgeschaltet. Ferner soll angenommen werden, daß alle Ihr vorbuchenden Stufen für die nlederwerilgercn Zählstellen bereits umgeschaltet haben. Daher siehi am Überiragsslgnalelngang /'„ , eine logische »I«. Da der Transfer-Transistor Tu aulgrund einer logischen »0« an seinem Steuereingang noch gesperrt Ist, kann das Übertragssignal am Hingang /„ , noch nicht auf die nächsl-Inluiinile Stufe für die hoherwerlljiere Zählstelle übertragen werden.

Hrsi wenn die Kippstufe 22 beim nächstfolgenden zu zahlenden Hlngangslmpuls am Hingang 24 umschaltet, so dall an Ihrem Ausgang Q„ eine logische »I« und an Ihrem Ausgang Q„ eine logische »0« steht, wenn wiederum alle nlederwerilgercn Klppstufen-Ausgangc Q₁, Qi. ■■■ Q_n ι den Schaltzustand logisch »I« angenommen haben, wird durch den Transistor T_lt ein Übcrtragsslgnal auf die nächstfolgende Stufe mil den Ausgängen C^,,, Q_n , übertragen.

Weiterhin Ist aus der dargestellten Schaltung nach FIg. 3 zu ersehen, dall die Transfer-Transistoren 7_!u bis Tu «n den lilngängen der (iatler 30 und 31 über die 1 ransler-'l ranslstoren I₁, und If₁ jeweils die logischen Signale erzeugen, die für die Umschalifunkilun der diese ansteuernden Kippstufen erforderlich sind.

FI g. 4, In der gleiche Teile wie In FI g. 3 ml! gleichen Bezugszelchen versehen sind, zelgi eine Ausführungsform einer als Vorwärls-RUckwans-Synchron-Blnürzühler ausgebildeten mehrstufigen logischen Schaltungsanordnung gemäß der Erfindung.

In F.rgänzung des Synchron-Blnarzählers nach Flg. 3 Ist dabei ein weiterer Zweig aus zwei In Reihe geschalteten Transfer-Transistoren 7« und T₄, vorgesehen, die mit Ihren in Reihe geschalteten gesteuerten Strecken zwischen Source und Drain an die Verblndungspunkte der jeweils In Reihe geschalteten gesieuencn Sirccken zwischen Source und Drain der Transfer-Transistoren '/jo. Ai bzw. 7'j2, 7ji angekoppeli sind. Die Übertragssignalausgänge der Zählstufen werden dabei jeweils durch die Verbindungspunkte der gesteuerten Strecken 2i) eines weiteren Zähllmpulses am F.lngang 32 bewirkt. In gleicher Welse wird über den Transistor 7'., der Zählstule mit dem Ausgang Q„ eine logische »0« an den Übertragseingang T_n der Stufe mit dem Ausgang Q_n._t gelegt, die gegen ein Umschalten so lange gesperrt

l<, bleibt, bis alle Klppstulen mit den Ausgängen Q_t. Q_:. . . .Q_n im diesen Ausgangen den Zustand logisch »0« angenommen haben.

Zur Erzielung der Vorwan.s-Zählwclse werden über den Hingang 40 und den Inverter 41 die Transistoren Λ,

.in eingeschaltet hei gleichzeitiger Abschaltung der Transistoren 7'jo. Wie ohne weiteres einzusehen Ist, verläuft der Zählvorgüiig bei der In Flg. 4 dargestellten Schallung In der gleichen Welse wie er schon für die In Flg. 3 dargestellte Schallung erläutert wurde.

.15 FIg 5, In der wiederum gleiche Teile wie In Flg. 3 und 4 mit gleichen Bezugszelchcn versehen sind, zeigt eine Ausführungsform einer als Vorwärts-Synchron-Zilhldckade ausgebildeten mehrstufigen logischen Schaltungsanordnung gemäß der Erfindung. Eine derartlgc /ähldekudc enthalt zunächst In an sich bekannter Welse 4 Klppsiufcn 22. 23. 24. 25 die gemäß zugrunde liegender Aufgabenstellung die am Eingang 32 eingespeisten Zähllmpulsc Im 1, 2. 4. 8-BCD-Code aufwärts zahlen sollen. Die binäre Gewlchtung der Ausgänge (Ai ·· C' iler Kippstufe 22, ... 25 entspricht dübel den für die Ausgänge gewählten Indizes d. h. die Zahlzustände werden entsprechend folgender Code-Tabelle durchlaufen:

22	23	24	25	Zahl-iland
y..	υ.	(Α	Ο-	Ü
0	I)	Ι)	. .. ..... 0	I
I	0	0	I)	2
0	!	I)	0	3
1	I	(I	0	4
0	0	I	0	.5
I	0	I	0	6
0	I	!	η	7
1	I	1	η
0	0	ί)	1

v/vy Kj~r~r

IO

Fortsetzung

22 2.1

24

(I
0

/iihlstatiil

Zur Durchführung der notwendigen logischen Opcrntlonen Ist In Erweiterung des Synchron-Blnarz.ahlcrs nach Flg. 3 bei der Vorwilrts-Synchron-Znhldekadc nach Flg. 5 folgende Sehaltungserganzung vorgesehen:

Öle Reihenschaltung der gesteuerten Strecken der Transfer-Transistoren Tu und T₁₁ auf der AusgangssiMle des Transfer-Gatters 7'₁₀ bis T₂\ der letzten Kippstufe 25 der M-ten Dekade Ist über eine Signalverblndung T3b an den Vcrblndungspunkt der gesteuerten Strecken der Transfer-Transistoren 7'j, und Tu auf der Ausgangsscllc des Transfer-Gatters der ersten Kippstufe 22 und an die Reihenschaltung der gesteuerten Strecken der Transfer-Transistoren Tj, und 7')) auf der Ausgangsscltc des Transfer-Gatters der zweiten Kippstufe 23 dor Dekade angekoppelt.

Weiterhin Hegt die Signalverblndung 73/> über die Reihenschaltung der gesteuerten Strecken zweier Transfer-Transistoren T(O und 7"«i an Bczugspoicntlal.

Der Steucrclngang des mit seiner gesteuerten Strecke direkt an der Signalverblndung 73b Hegenden Transfer-Transistors T_1n Ist an den einen Ausgang Qx und der Steuereingang des Transfer-Transistors l\,. der mit seiner gesteuerten Strecke In Reihe zur gesteuerten Strecke des direkt an der Signalverblndung T3b Hegenden Transfer-Transistors Ti₀ Hegt, an den anderen Ausgang Qi der let/ten Klpps'iüfe 25 der Dekade angekoppelt.

Der Verblndunt^punkt der gesteuerten Strecken der an der Signalverblndung 73Λ liegenden Transfer-Transistoren T₅O und Tm lsi an die Reihenschaltung det gesteuerten Strecken der Transfer-Transistoren Tj₀ und Tu auf der Hingangsseite des Transfer-Gatters der zweiten Kippstufe 23 der Dekade angekoppelt.

Die Reihenschaltung der gesteuerten Strecken der Transfer-Transistoren 7"₁₀ und 7'ji auf der Elngangsscllc des Transfer-Gatters der letzten Kippstufe 25 der Dekade Ist an den Verblndungspunkl der gesteuerten Strecken der Transfer-Transistoren 7"j, und T₁₁ auf der Ausgangsseite des Transfer-Gatters der vorletzten Kippstufe 24 der Dekade angekoppelt.

Schließlich bildet der Verbindungspunkt der gesteuerten Strecken der Transfer-Transistoren T₁₁ und T₂₁ auf der Ausgangsselie des Transfer-Gatters der letzten Stufe 25 den Obcrtragsslgnal-Ausgang C'.., der Dekade.

Um die Hintereinanderschaltung beliebig vieler an sich Identisch aufgebauter Zahldekaden /u ermöglichen, deren Kippstufen voraussetzungsgcmflß alle vom gleichen Zahlsignal am Eingang 32 angesteuert werden, muß am Übertrags-Ausgang C",., der In Fig-5 dargestellten allgemeinen Zahldekade π wahrend des Zählstandes »9« ein Signal abgegeben werden, das beim Welterschallcn der Zahldekade η In den Zahlstand »0« ein WeUerschalten der allgemeinen Zahldekade n+1 bewirkt.

Wie uus Ocr f\)dc- Tulielle ersichtlich lsi. entsprechen die Schullz.ustandc der Ausgange (Jn und (J, der Klppsiufen 22 und 24 den Schalt/ustilndcn bei einem

<. vierstufigen Blnllr/ilhler. I)Ic Transistoren T₁ IH

der Kippstufen 22 und 24 In Flg. 5 sind daher In gleicher Welse In den Slgnalfluli geschaltet, wie dies bei den Transistoren T₁₀. . . . T₁I des Ausl'Uhrungsbul.splels für einen synchronen BlnHr/ahler nach Flg. 3 clurge-K) stellt Ist. Im Gegensatz /um Blnar/ilhlcr ist beim dekadischen Zähler /u verhindern, dal3 Im Zühl/usiand 0 der Ausgang Pi der Kippstufe 23 nach logisch »I» umschaltet und es Ist ferner zu bewirken, daß Im ZiIhI-stand 0 der Ausgang (λ der Kippstufe 25 nach logisch is »0« umschultet.

F.rflndungsgcmaB wird dies In der Schaltung nach Flg. 5 dadurch bewirkt, daß die oberen Anschlüsse der Transistoren 7'₁₀ und T₁₁ der den Kippstufen 23 und 25 zugeordneten Transfer-Gatter mit für das Setzen und 2i> Rücksetzen dieser Klppsiufen jeweils unterschiedlichen Signalen angesteuert werden.

Im AusfUhrungsbclsplcl nach Flg. 5 sind diese Signale für das Setzer« und Rücksetzen der Kippstufe 23 mit 7'Io und TSh bezeichnet, die Signale für das Setzen und Rücksetzen der Kippstufe 25 werden mit /3« und /3Λ bezeichnet. Die Signale /3<; bzw. Ub stellen die ilbcrtragsnusgangc der entsprechend Hg. 3 den Kippstufen 24 und 22 zugeordneten Iransfcr-Galtcr bestehend aus den Transistoren T₁I und T₁₁ dar. Im .in Ausführungsbclsplel nach Flg. 5 wird ein weiteres Transfcr-Galler bestehend aus den Transistoren Tm und Τ», eingeführt, die mit Ihren gesteuerten Strecken In Serie zwischen dem Signal 73/> und dem Masseanschluß geschähet sind und deren Ciatcanschlus.se von den Ausgangen Q_t. Q< der Kippstufe 25 angesteuert werden. Am Vcrblndungspunkt zwischen den gesteuerten Strekkcn von 7\₀ und 7"<i wird das Setzsignal 71 zum Setzen der Kippstufe 23 abgenommen. Hinsichtlich der Wirkungsweise des Ausführungsbelsplels nach Flg. 5 Ist ohne weiteres einzusehen, daß ausgehend vom ZiIhI-stand 0 bis Erreichen des Zahlstandes 7 die Schall folge der Klppstulcn 22 bis 24 dem Binärcode entsprechend vorangehender Code-Tabelle entspricht. Da Im Zähisland 7 das Sctzslgnal 73« logisch »1« wird, erfolgt ein <λ Umschauen der Kippstufe 25 beim nächsten i'.ahürnpuls, so dali sich der gewünschte Zahlstand 8 einstellt. Damit erfolgt eine Abschaltung des Transistors T„> und eine Einschaltung des Transistors Tm, so daß das .Sctzslgnal 71 den Pegel logisch »0« annimmt und die so Kippstufe 23 zunächst gegen ein weiteres Umschalten gesperrt wird.

Ein weiterer ZBhllmpuls bewirkt das Umschalten der Kippstufe 22 und damit den Obergang In den Zahlstand 9. Dabei Ist ohne weiteres einzusehen, daß eine Umschaltung der Kippstufen 22 bis 25 mit am Eingang 32 einlaufenden Zahllmpulsen nur dann erfolgt, wenn am Eingang C„ eine logische »1« anliegt, die einen Übertrag aus der vorangehenden Zahldekade signalisiert. Ein Übertrag zur nächsten Zähldckade über den Ausgang C„, entsteht daher nur, wenn der Übergang C_n aus der vorangehenden Zahldekadc und wenn die Klppstufcnuusgänge (λ. und (λ der jeweils betrachteten Dekade den Zustand logisch »1« angenommen haben. Ein Im Zahlstand 9 am Eingang 32 einlaufender 6" Zahlimpuls bewirkt dadurch, daß das Signa! 736 den Zustand logisch »I« angenommen hat und gleichzeitig am Ausgang Qx der Kippstufe 25 eine logische »1« anliegt, eine Umschaltung der Kippstufe 25 der betrach-

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icn Z:;hldekude und eine Umschaltung der Kippstufe 1 der nächstfolgenden Zähldekadc, wodurch sich In der :irachicien ZBhldekude der Zahlstund 0 und In der Schstfolgenden Zahldekudc ein um 1 erhöhter Zähl- und ergibt.

Hierzu 3 Blnti Zeichnungen

Claims (1)

1. Patentanspruch:

   Als Vorwärts-Synchron-Zähldekade ausgebildete logische Schaltungsanordnung In integrierter MOS- S Schaltkreistechnik mit Gattern In Form von Transfer-Gattern zur Erzeugung und zur Übertragung von Übertragssignalen zwischen Stufen, mit jeweils vier bistabilen Kippstufen pro Dekade, mit einem Übertragssignalelngang für ein Übertragssignal von der Dekade für die jeweils nlederwertlgere Zahlstelle und mit einem Übertragssignalausgang, der an den Übertragsslgnalelngang der Dekade für die jeweils höherwertlge Zahlstelle angekoppelt ist, wobei pro Kippstufe ein Transfer-Gatter vorgesehen ist, das zwei Zweige aufweist,

   dadurch gekennzeichnet,

   daß In jedem Zweig jeweils zwei Transfer-Transistoren (T_M, T»; 7"₂₂, T₂₁) In Reihe liegen, deren Steuerelektroden wechselweise kreuzgekoppelt sind, wobei die Steuerelektroden jeweils eines Transfer-Transistors (T₂O, Tu) der beiden Zweige an komplementäre Ausgänge (Q,, Q„) der jeweiligen bistabilen Kippstufe (beispielsweise 22) angekoppelt sind, wobei die mit ihren Steuerelektroden an den komplementären Ausgängen ¹O₁₁, Q„) der ersten bistabilen Kippstufe (22) angekoppelten Transfer-Transistoren mit ihren gesteuerten Strecken am Gbertragsslgnaleingang (C„) liegen, wobei die. Verbindungspunkte der gesteuerten Strecken der Transfc. -Transistoren an Taktsignaleingängen der jeweiligen bistabilen Kippstufe (beispielsweise 22) angekoppelt sind und wobei der Verbindungspunkt der gesteuerten Strekken der Transfer-Transistoren (T₁₂, Tu) des einen Zweiges In der letzten Kippstufe einer Dekade den Übertragssignalausgang (C_n+-,) bildet,
   daß die Reihenschaltung der gesteuerten Strecken der Transfer-Transistoren (T₂₂, Tu) des einen Zweiges des Transfer-Gatters der letzten Kippstufe (25) der /i-ten Dekade (22, 23, 24, 25) über eine Signalverbindung (T3b) an den Verbindungspunkt der gesteuerten Strecken der Transfer-Transistoren (7"₂|, 7"₂₂) des einen Zweiges des Transfer-Gatters der ersten Kippstufe (22) und an die Reihenschaltung der gesteuerten Strecken der Transfer-Transistoren (Tu, T_n) auf der Ausgangsseite des Transfer-Gatters der zweiten Kippstufe (23) der Dekade angekoppelt Ist,
   daß die Signalverbindung (736) über die Reihenschaltung der gesteuerten Strecken zweier Transfer-Transistoren (Γ50, Γ51) an Bezugspotential liegt,
   daß der Steuereingang des mit seiner gesteuerten Strecke direkt an der Signalverbindung (736) Hegenden Transfer-Transistors (T_so) an den einen Ausgang (Q,) und der Steuereingang der Transfer-Transistors (Tn), der mit seiner gesteuerten Strecke In Reihe zur gesteuerten Strecke des direkt an der Slgnalverblndung (Tib) liegenden Transfer-Transistors (T_Sq) liegt, an dem anderen Ausgang (Qi) der letzten Kippstufe (Z'i) der Dekade (22, 23, 24, 25) angekoppelt Ist,
   daß der Verbindungspunkt der gesteuerten Strecken der an der Signalverbindung (736) liegenden Transfer-Transistoren (T₅₀, Tu) an die Reihenschaltung der gesteuerten Strecken der Transfer-Transistoren (T20, 7~jj) des anderen Zweiges des Transfer-Gatters der zweiten Kippstufe (23) der Dekade angekoppelt Ist,

   daß die Reihenschaltung der gesteuerten Strecken der Transfer-Transistoren (T_x,, Tu) des anderen Zweiges des Transfer-Gatters der letzten Kippstufe (25) der Dekade an den Verbindungspunkt der gesteuerten Strecken der Transfer-Transistoren (Tu. T₁₂) des einen Zweiges des Transfer-Gatters dt* vorletzten Kippstufe (24) der Dekade angekoppelt ist.