DE10147643A1

DE10147643A1 - Multiplexerzelle und Multiplexer-Schaltungsanordnung

Info

Publication number: DE10147643A1
Application number: DE10147643A
Authority: DE
Inventors: Philipp Boerker
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2001-09-27
Filing date: 2001-09-27
Publication date: 2003-04-24
Anticipated expiration: 2021-09-28
Also published as: DE10147643C2; AU2002317882A1; WO2003030362A3; US20030058896A1; WO2003030362A2; US7349449B2

Abstract

Es wird eine Multiplexerzelle (1) zum Umwandeln eines Eingangssignals (D¶0¶, D¶1¶) mit einer Dateneingangsrate (f¶D¶) in ein Ausgangssignal (E) mit einer Datenausgangsrate (f¶E¶), die insbesondere doppelt so groß wie die Dateneingangsrate ist, vorgeschlagen. Hierzu weist die erfindungsgemäße Multiplexerzelle (1) einen Takteingangsanschluss (6) zum Zuführen eines Taktsignals (C¶0¶), dessen Frequenz gleich der Dateneingangsrate (f¶D¶) ist; einen ersten und einen zweiten Dateneingangsanschluss (2, 4) zum Zuführen eines ersten bzw. zweiten Eingangssignals (D¶0¶, D¶1¶) mit der Dateneingangsrate (f¶D¶); einen Datenausgangsanschluss (8) zum Ausgeben des Ausgangssignals (E) mit der Datenausgangsrate (f¶E¶); eine erste und eine zweite Master-Slave-Registerschaltung (22, 24), deren Eingänge mit dem ersten bzw. zweiten Dateneingangsanschluss (2, 4) und deren Takteingänge mit dem Takteingangsanschluss (6) verbunden sind, zum flankengesteuerten Ausgeben des ersten bzw. zweiten Eingangssignals (D¶0¶, D¶1¶); einer Verzögerungsschaltung (18), deren Eingang mit dem Ausgang der zweiten Master-Slave-Registerschaltung (24) und deren Takteingang mit dem Takteingangsanschluss (6) verbunden ist, zum verzögerten Ausgeben des zweiten Eingangssignals (D¶1¶), wobei die Verzögerung eine halbe Taktperiode des Taktsignals (C¶0¶) beträgt; und eine XOR-Gatterschaltung (20), deren erster Eingang mit dem Ausgang der ersten Master-Slave-Registerschaltung (22), deren zweiter Eingang mit dem Ausgang der ...

Description

Die vorliegende Erfindung betrifft eine Multiplexerzelle, die mehrere Eingangssignale mit einer bestimmten Dateneingangsrate in ein Ausgangssignal mit einer Datenausgangsrate, die entsprechend der Anzahl der Eingangssignale höher als die Dateneingangsrate ist, umsetzt. Die vorliegende Erfindung betrifft weiter eine Multiplexer-Schaltungsanordnung mit einer oder mehreren derartigen Multiplexerzellen.

Zur schnelleren Übertragung von Daten werden in der Halbleitertechnik häufig solche Multiplexer-Schaltungsanordnungen eingesetzt, um vergleichsweise langsame Datenströme zu weniger, schnelleren Datenströmen zusammenzufassen.

Eine Aufgabe der vorliegenden Erfindung ist es, eine Multiplexerzelle bereitzustellen, die die Erzeugung von hohen Datenausgangsraten ermöglicht sowie eine geringere Leistungsaufnahme erfordert und einfach zu implementieren ist.

Diese Aufgabe wird durch eine Multiplexerzelle mit den Merkmalen von Patentanspruch 1 gelöst. Vorteilhafte Ausgestaltungen und Weiterbildungen der Multiplexerzelle sind in den abhängigen Ansprüchen 2 bis 7 definiert.

Des weiteren wird die obige Aufgabe durch eine Multiplexer- Schaltungsanordnung mit den Merkmalen des Patentanspruchs 8 gelöst. Vorteilhafte Ausgestaltungen und Weiterbildungen dieser Multiplexer-Schaltungsanordnung sind in den Unteransprüchen 9 bis 16 angegeben.

Die Multiplexerzelle gemäß der vorliegenden Erfindung weist einen Takteingangsanschluss zum Zuführen eines Taktsignals und mindestens einen ersten Dateneingangsanschluss zum Zuführen eines ersten Eingangssignals mit einer bestimmten Dateneingangsrate sowie einen zweiten Dateneingangsanschluss zum Zuführen eines zweiten Eingangssignals mit der gleichen Dateneingangsrate auf, wobei die Dateneingangsrate gleich der Frequenz des Taktsignals ist. An einem Datenausgangsanschluss der Multiplexerzelle wird ein Ausgangssignals mit einer Datenausgangsrate ausgegeben, die höher als, insbesondere doppelt so groß wie die Dateneingangsrate bzw. das Taktsignal ist. Weiter weist die Multiplexerzelle eine erste und eine zweite Registerschaltung, deren Eingänge mit dem ersten bzw. dem zweiten Dateneingangsanschluss und deren Takteingänge mit dem Takteingangsanschluss verbunden sind, zum flankengesteuerten Ausgeben des ersten bzw. zweiten Eingangssignals auf. Schließlich sind auch eine Verzögerungsschaltung, deren Eingang mit dem Ausgang der zweiten Registerschaltung und deren Takteingang mit dem Takteingangsanschluss verbunden ist, zum verzögerten Ausgeben des zweiten Eingangssignals, und eine Logikschaltung, deren erster Eingang mit dem Ausgang der ersten Registerschaltung, deren zweiter Eingang mit dem Ausgang der Verzögerungsschaltung und deren Ausgang mit dem Datenausgangsanschluss verbunden ist, vorgesehen. Die Verzögerung der Verzögerungsschaltung beträgt insbesondere eine halbe Taktperiode des Taktsignals, und die Logikschaltung ist derart ausgestaltet, dass jede Zustandsänderung an einem ihrer Eingänge eine Zustandsänderung an ihrem Ausgang bewirkt, was z. B. durch Ausgestaltung der Logikschaltung in Form einer XOR- Gatterschaltung erzielt werden kann.

Während herkömmliche Multiplexerzellen zwei Taktsignale benötigen, nämlich einerseits ein Taktsignal des schnelleren Ausgangssignals und andererseits ein Taktsignal der halben Frequenz, um abwechselnd jeweils einen der beiden Eingänge durchzuschalten, benötigt die Multiplexerzelle gemäß der vorliegenden Erfindung nur das Taktsignal der niedrigeren Frequenz für die Eingangssignale und die Anforderung der Synchronität von zwei Taktsignalen entfällt. Dies ermöglicht den Einsatz eines Taktgenerators mit geringerer Leistungsaufnahme, wie beispielsweise eines asynchronen Zählers.

Die Verzögerungsschaltung und die beiden Registerschaltungen sind vorzugsweise durch Latch-Schaltungen realisiert, deren Takteingänge mit dem Takteingangsanschluss verbunden sind.

Aufgrund der flankengesteuerten Durchschaltung der beiden Eingangssignale durch die beiden (Master-Slave-)Registerschaltungen werden in der bevorzugten Ausführungsform der Erfindung die Dateneingangsanschlüsse der Multiplexerzelle mit einer Codiervorrichtung verbunden, welche Eingangsdaten mit einer Pegelcodierung in codierte Ausgangsdaten mit einer Flankencodierung umwandelt, die dann den Dateneingangsanschlüssen der Multiplexerzelle als Eingangssignale zugeführt werden. Die Codiervorrichtung ist dabei derart ausgestaltet, dass die von der Logikschaltung bewirkte logische Veränderung insgesamt aufgehoben wird.

Mit Hilfe der oben beschriebenen Multiplexerzelle lassen sich in einfacher Weise Multiplexer-Schaltungsanordnungen aufbauen. Erfindungsgemäß weisen derartige Multiplexer- Schaltungsanordnungen einen Dateneingang zum Zuführen von Eingangsdaten mit einer Dateneingangsrate und einem Datenausgang zum Ausgeben von gemultiplexten Ausgangsdaten mit einer Datenausgangsrate; einen Taktgenerator zum Erzeugen eines Taktsignals; mindestens eine der oben beschriebenen Multiplexerzellen, deren Datenausgangsanschluss mit dem Datenausgang und deren Takteingangsanschluss mit dem Taktgenerator verbunden ist; eine Codiervorrichtung, deren Eingang mit dem Dateneingang und deren Ausgang mit den Dateneingangsanschlüssen der Multiplexerzelle verbunden ist, wobei die Codiervorrichtung Eingangsdaten mit einer Pegelcodierung in codierte Ausgangsdaten mit einer Flankencodierung umwandelt, auf.

Zum Aufbau von 4 : 1-, 8 : 1-, 16 : 1- oder höheren Multiplexern können in an sich bekannter Weise mehrere Multiplexerzellen zu einer Multiplexereinheit in Form einer mehrstufigen Baumstruktur kombiniert werden, wobei die Eingangsanschlüsse der Multiplexerzellen der ersten Stufe mit dem Ausgang der Codiervorrichtung und der Ausgangsanschluss der Multiplexerzelle der letzten Stufe mit dem Datenausgang der Multiplexer- Schaltungsanordnung verbunden ist.

Wie bereits erwähnt, kann durch den Einsatz der erfindungsgemäßen Multiplexerzellen vorteilhafterweise als Taktgenerator ein asynchroner Zähler verwendet werden, dessen Leistungsaufnahme geringer als die eines synchronen Zählers ist. Der asynchrone Zähler weist einen Eingangsanschluss zum Zuführen eines Taktsteuersignals und mehrere Ausgangsanschlüsse zum Ausgeben der Taktsignale für die Multiplexerzellen der einzelnen Stufen der Multiplexereinheit auf, wobei sich die Frequenz der Taktsignale von einer Stufe der Multiplexereinheit zur nächsten Stufe verdoppelt.

Die Frequenz des Taktsteuersignals kann der Datenausgangsrate der gemultiplexten Ausgangsdaten entsprechen, wobei in diesem Fall die Frequenz des Taktsignals der letzten Stufe der Multiplexereinheit gleich der halben Frequenz des Taktsteuersignals ist. Alternativ kann die Frequenz des Taktsteuersignals auch der halben Datenausgangsrate der gemultiplexten Ausgangsdaten entsprechen, wobei in diesem Fall die Frequenz des Taktsignals der letzten Stufe der Multiplexereinheit gleich der Frequenz des Taktsteuersignals ist.

Um eine höhere Taktgenauigkeit der Ausgangsdaten der Multiplexer-Schaltungsanordnung zu gewährleisten, ist es vorteilhaft, den Ausgang der Multiplexereinheit mit einem weiteren Taktsteuersignal zu takten, dessen Frequenz gleich der Datenausgangsrate der Ausgangsdaten ist.

In einer weiteren, bevorzugten Ausführungsform der Multiplexer-Schaltungsanordnung sind zwei Multiplexereinheiten vorgesehen sind, die parallel geschaltet und über den gemeinsamen Taktgenerator gesteuert werden. Der Ausgang der zweiten Multiplexereinheit ist dabei mit einer Verzögerungsschaltung verbunden ist, um die Ausgangsdaten der zweiten Multiplexereinheit um eine halbe Taktperiode der Ausgangsdatenrate gegenüber den Ausgangsdaten der ersten Multiplexereinheit zu verzögern. Durch diese Maßnahme kann auf einfache Weise zum Beispiel ein 8 : 1-Multiplexer auf einen 16 : 1- oder einen 16 : 2- Multiplexer "vergrößert" werden.

Obwohl die vorliegende Erfindung anhand des bevorzugten Ausführungsbeispiels einer 2 : 1-Multiplexerzelle mit zwei Dateneingangsanschlüssen und einem Datenausgangsanschluss, über den das Ausgangssignal mit einer gegenüber der Dateneingangsrate doppelt so hohen Datenausgangsrate ausgegeben wird, beschrieben wird, ist die vorliegende Erfindung nicht auf dieses Ausführungsbeispiel beschränkt. Insbesondere kann die Erfindung auch auf eine größere Anzahl N an Dateneingangsanschlüssen bzw. Eingangssignalen angewendet werden, wenn die Verzögerung der Verzögerungsschaltungen des zweiten bis n-ten Dateneingangsanschlusses jeweils auf einen entsprechenden Bruchteil der Taktperiode des Taktsignals eingestellt wird. Die Datenausgangsrate entspricht dann dem N-fachen der Dateneingangsrate.

Die Erfindung wird nachfolgend anhand eines bevorzugten Ausführungsbeispiels unter Bezugnahme auf die beiliegenden Zeichnungen näher beschrieben. Darin zeigen:
Fig. 1 ein Blockschaltbild einer 16 : 2-Multiplexer- Schaltungsanordnung, in der mehrere Multiplexerzellen gemäß der vorliegenden Erfindung implementiert sind;
Fig. 2 ein Blockschaltbild eines bevorzugten Ausführungsbeispiels einer Multiplexerzelle gemäß der vorliegenden Erfindung;
Fig. 3 ein Signaldiagramm zur Erläuterung der Funktionsweise der Multiplexerzelle von Fig. 2;
Fig. 4 ein Blockschaltbild einer Multiplexereinheit, die aus mehreren der in Fig. 2 dargestellten Multiplexerzellen aufgebaut und Bestandteil der Multiplexer-Schaltungsanordnung von Fig. 1 ist;
Fig. 5 ein Diagramm zur Erläuterung der Funktionsweise der Codiervorrichtungen der Multiplexer-Schaltungsanordnung von Fig. 1; und
Fig. 6 ein Blockschaltbild einer Codiervorrichtung der Multiplexer-Schaltungsanordnung von Fig. 1.
Fig. 1 zeigt ein Blockschaltbild einer 16 : 2-Multiplexer- Schaltungsanordnung als bevorzugte Anwendung einer Multiplexerzelle gemäß der vorliegenden Erfindung. Weitere Multiplexer-Schaltungsanordnungen, wie beispielsweise 4 : 1-, 8 : 1-, 8 : 2, 16 : 1-Multiplexer usw. können selbstverständlich analog aufgebaut werden.
Anhand von Fig. 1 wird der Aufbau dieser Multiplexer- Schaltungsanordnung 100 beschrieben; die einzelnen Bestandteile dieser Multiplexer-Schaltungsanordnung und deren Funktionsweise werden unter Bezugnahme auf die Fig. 2 bis 6 näher erläutert.
Mit Hilfe der dargestellten Schaltungsanordnung 100, die Bestandteil eines Chips sein kann, werden 16 Datenkanäle mit 622,5 MBit/s zu zwei Datenkanälen mit je 5 GBit/s zusammengefasst. Die 16 Datenkanäle liegen als Eingangsdaten X₀ und X₁ (mit jeweils 8 Datenkanälen) mit einer Dateneingangsrate f_X von 622,5 MBit/s an den beiden 8-Bit-Dateneingängen 102 und 104 der Multiplexer-Schaltungsanordnung 100 an.
Die Eingangsdaten X₀, X₁ werden jeweils einer 8-Bit- Codiervorrichtung 118, 120 eingegeben, in der die Eingangsdaten mit Pegelcodierung (d. h. logisch-0/logisch-1) in eine Flankencodierung überführt werden. In Fig. 5 ist eine derartige Codierung schematisch dargestellt. Jeder Wechsel der Eingangsdaten von logisch-0 nach logisch-1 und umgekehrt bewirkt eine Eins in den codierten Eingangsdaten; wenn dagegen der Eingangsdatenwert gleich bleibt, d. h. wenn eine 1 einer 1 folgt oder eine 0 einer 0 folgt, so ergibt sich in den codierten Eingangsdaten eine Null. Das codierte Eingangsdatenwort zeigt somit an, welche Eingänge einen Wechsel des Ausgangssignals verursachen müssen. Durch "↑" ist jeweils eine ansteigende Taktflanke und durch "↓" eine abfallende Taktflanke angedeutet.
Diese Codierung erfolgt beispielsweise durch einfache XOR- Gatterschaltungen 32, an deren Eingängen benachbarte Bits des Eingangsdatenwortes anliegen, wie dies in Fig. 6 dargestellt ist. Für das erste Bit des Ausgangsdatenworts der Codiervorrichtung muss dabei auf das erste Bit des Eingangsdatenwortes und das letzte Bit des vorhergehenden Eingangsdatenwortes zurückgegriffen werden. Hierzu wird das letzte Bit des Eingangsdatenwortes jeweils vorübergehend zwischengespeichert, was in Fig. 6 in Form einer Schleife ausgehend vom letzten Bit des Eingangsdatenworts angedeutet ist.
Bevor die codierten Eingangsdaten weiterverarbeitet werden, werden die Ausgänge der Codiervorrichtungen 118, 120 mit Toggle-Registerschaltungen 28, 30 verbunden. Abhängig von seinem Eingangswert behält die Toggle-Registerschaltung 28, 30 ihren Wert (Toggle-Enable-Eingang = 0) oder invertiert ihren Wert (Toggle-Enable-Eingang = 1). Damit ist die Codierung der Eingangsdaten X komplett und die codierten Eingangsdaten können weiterverarbeitet werden.
Da die Codierung bei der niedrigen Taktrate C₁ erfolgt, die gleich der Dateneingangsrate f_X des Multiplexers 100 ist, bedeutet die Codierung der Eingangsdaten X nur einen geringen Aufwand.
Die codierten 8-Bit-Eingangsdatenwörter werden nun den 8 : 1-Multiplexereinheiten 114, 116 zugeführt, durch welche sie in gemultiplexte 1-Bit-Ausgangsdatenwörter Y mit einer höheren Datenausgangsrate f_Y überführt werden.
Wie in Fig. 4 dargestellt, bestehen die beiden in Fig. 1 gezeigten Multiplexereinheiten 114, 116 im wesentlichen aus jeweils sieben Multiplexerzellen 1, die in an sich bekannter Weise in Form einer mehrstufigen Baumstruktur kombiniert sind. Die in Fig. 4 dargestellte 8 : 1-Multiplexereinheit 114, 116 weist insgesamt sieben Multiplexerzellen 1 in drei Stufen auf, die mit den Taktsignalen C₁, C₂ und C₃ getaktet werden. Da jede einzelne Multiplexerzelle 1 ein 2-Bit-Eingangssignal D₀, D₁ mit einer Dateneingangsrate f_D in ein 1-Bit-Ausgangssignal E mit einer Datenausgangsrate f_E, die doppelt so groß wie f_D ist, überführt, können mit Hilfe der dargestellten Multiplexereinheit 114, 116 8-Bit-Eingangssignale D₀, D₁, . . . D₇ mit einer Dateneingangsrate f_D in 1-Bit-Ausgangssignale E mit einer Datenausgangsrate f_E, die achtmal so groß wie f_D ist, überführt werden.
Die 8 : 1-Multiplexereinheit 114, 116 von Fig. 4 benötigt drei Taktsignale C₁, C₂, C₃, die ihr von den einzelnen Stufen eines Taktgenerators 112 zugeführt werden. Aufgrund des besonderen Aufbaus der erfindungsgemäßen Multiplexerzellen 1 kann als Taktgenerator 112 ein asynchroner Zähler verwendet werden, dessen Leistungsaufnahme im Vergleich zu synchronen Zählern deutlich geringer ist.
Dem Taktgenerator 112 wird über eine erste Taktsteuersignalleitung 110 ein Taktsteuersignal C mit einer Taktrate von 5 GHz zugeführt, die der Datenausgangsrate f_Y des Multiplexers 100 entspricht. Der Taktgenerator 112 wandelt das Taktsteuersignal stufenweise in die drei Taktsignale C₃, C₂, C₁ um, wobei sich die Taktrate von C zu C₃ zu C₂ zu C₁ jeweils halbiert (d. h. C₃ = 2,5 GHz, C₂ = 1,25 GHz, C₁ = 622,5 MHz).
Ein asynchroner Zähler besteht üblicherweise aus kaskadierten Elementen, die einen Takt jeweils halbieren. Wenn am Eingang eines Elements ein Taktsignal angelegt wird, wird somit am Ausgang ein genau halb so schneller Takt erzeugt. Man kann den Ausgangstakt nun wiederum teilen und auf diese Weise beliebige Taktteilerverhältnisse 2 ⁿ erhalten. In dem in Fig. 1 gezeigten Ausführungsbeispiel erfolgt eine Taktteilung durch 2³ = 8. Folglich wurden in dem asynchronen Zähler drei solcher Teiler in Serie geschaltet. Da nur das erste Element des asynchronen Zählers die hohe Taktrate von 5 GHz leisten können muss, können die nächsten Stufen mit langsameren und stromsparenderen Stufen aufgebaut werden. Dies ist beim synchronen Zähler nicht der Fall, weshalb der asynchrone Zähler eine geringere Leistungsaufnahme zeigt.
Der asynchrone Zähler hat jedoch gegenüber dem synchronen Zähler einen entscheidenden Nachteil. Die Verzögerung, die zwischen Eingang und Ausgang der einzelnen Stufen entsteht, ist naturgemäß von Prozessschwankungen, Veränderungen von Spannung, Temperatur, etc. abhängig und lässt sich nicht verhindern. Durch die Kaskadierung der Teiler summieren sich die einzelnen Verzögerungen weiter, was keinen festen Bezug zwischen den einzelnen Ausgängen des asynchronen Zählers zulässt. Bei einem synchronen Zähler hingegen erfolgen alle Änderungen an den einzelnen Ausgängen gleichzeitig, was den Aufbau des eigentlichen Multiplexers vereinfacht.
Bei herkömmlichen Multiplexer-Schaltungsanordnungen benötigten die einzelnen Multiplexerzellen jeweils zwei Taktraten, welche über den gesamten Parameterbereich ausreichend synchron zueinander sein mussten, was nur der synchrone Zähler garantieren kann. Demgegenüber benötigen die Multiplexerzellen der vorliegenden Erfindung jeweils nur die eine niedrigere Taktrate der Eingangssignale. Deshalb ist der Bezug der einzelnen Ausgänge des Zählers nicht mehr so wichtig, weshalb nun tatsächlich der asynchrone Zähler als Taktgenerator 112 eingesetzt werden kann.
Da die größte benötigte Taktrate C₃ von beispielsweise 2,5 GHz nur halb so groß wie die Taktrate des dem Taktgenerator 112 zugeführten Taktsteuersignals C ist, ist es in einer alternativen Ausführungsform der Multiplexer-Schaltungsanordnung 100 auch möglich, dem Taktgenerator 112 ein Taktsteuersignal C mit einer Taktrate von beispielsweise 2,5 GHz zuzuführen, welche halb so groß wie die Datenausgangsrate f_Y von beispielsweise 5 GHz ist, und dieses Taktsteuersignal der letzten Stufe der Multiplexereinheit 114, 116 ungeteilt zur Verfügung zu stellen. Bei dieser Ausführungsform ist die Leistungsaufnahme des Taktgenerators 112 noch geringer, da die schnellste Stufe für die Taktteilung von 5 GHz auf 2,5 GHz entfällt.
Anhand Fig. 2 und 3 wird nun der Aufbau der eigentlichen Multiplexerzelle 1 erläutert, welche die Verwendung eines asynchronen Zählers als Taktgenerator mit den oben beschriebenen ermöglicht.
Die Multiplexerzelle 1, die ein 2-Bit-Eingangssignal D₀, D₁ mit einer Dateneingangsrate f_D in ein 1-Bit-Ausgangssignal E mit einer Datenausgangsrate f_E = 2 f_D überführt, weist zwei Dateneingangsanschlüsse 2, 4 und einen Datenausgangsanschluss 8 auf. Außerdem weist die Multiplexerzelle 1 einen Takteingangsanschluss 6 auf, über den ein Taktsignal C₀ mit einer Taktrate, die gleich der Dateneingangsrate f_D ist, von dem Taktgenerator 112 zugeführt wird. Je nach Stufe in der Multiplexereinheit 114, 116 entspricht dieses Taktsignal C₀ dem Taktsignal C₁, C₂ oder C₃ von beispielsweise 622,5 MHz, 1,25 GHz bzw. 2,5 GHz.
Das über den ersten Dateneingangsanschluss 2 zugeführte Eingangssignal D₀ wird einer ersten Master-Slave-Registerschaltung 22 zugeführt. Die Master-Slave-Registerschaltung 22 ist zum Beispiel aus zwei in Serie geschalteten Latch- Schaltungen 10 und 12 aufgebaut, wobei der Takteingang der ersten Latch-Schaltung 10 invertiert ist. Die Latch- Schaltungen sind Zellen, die abhängig von ihrem Takteingang den binären Wert an ihrem Eingang auf den Ausgang durchladen (Takteingang = 1) oder aber den zuletzt am Ausgang anliegenden Wert halten (Takteingang = 0). Die durch zwei solcher Latch-Schaltungen 10, 12 in der dargestellten Weise aufgebaute Master-Slave-Registerschaltung 22 speichert den am Eingang anliegenden binären Wert flankengesteuert. Dies bedeutet, dass der binäre Wert, der im Moment einer steigenden Taktflanke am Eingang anliegt, auf den Ausgang durchgeladen wird. Dadurch wird die Zeitspanne, in der sich entscheidet, was für ein Wert auf den Ausgang durchgeladen wird, minimal.
Das zweite Eingangssignal D₁ wird ebenfalls einer Master- Slave-Registerschaltung 24 zugeführt, die wie die erste Master-Slave-Registerschaltung aus zwei in Serie geschalteten Latch-Schaltungen 14 und 16 mit unterschiedlich orientierten Takteingängen aufgebaut ist. Der zweiten Master-Slave- Registerschaltung 24 ist jedoch noch eine Verzögerungsschaltung 18 nachgeschaltet, die vorzugsweise ebenfalls aus einer Latch-Schaltung mit invertiertem Takteingang gebildet sein kann. Diese Verzögerungsschaltung 18 verzögert das Erscheinen des Ausgangswertes der zweiten Master-Slave- Registerschaltung 24 um einen halben Takt.
Als letztes Element enthält die erfindungsgemäße Multiplexerzelle 1 eine XOR-Gatterschaltung 20, deren einer Eingang mit dem Ausgang der ersten Master-Slave-Registerschaltung 22 und deren anderer Eingang mit dem Ausgang der Verzögerungsschaltung 18 verbunden ist. Der Ausgang der XOR- Gatterschaltung 20 wechselt immer dann seinen Zustand, wenn genau einer ihrer Eingänge seinen Zustand wechselt. Dieser Zusammenhang ist in dem Signalablaufdiagramm von Fig. 3 veranschaulicht.
Da sich die beiden Eingänge der XOR-Gatterschaltung 20 abwechselnd jeweils zur steigenden bzw. fallenden Flanke des Taktsignals C₀ ändern, zieht jede Änderung eines der beiden Eingänge immer auch eine Invertierung des Ausganges der XOR- Gatterschaltung 20 nach sich. Obwohl sich also beide Eingänge der Multiplexerzelle 1 nur mit der halben Datenrate der Datenausgangsrate f_E ändern, kann durch die zeitliche Verschiebung des zweiten Eingangssignals D₁ in der oben beschriebenen Weise um einen halben Takt trotzdem ein Ausgangssignal E erzeugt werden, dessen Datenausgangsrate f_E doppelt so groß wie die Dateneingangsrate f_D ist.
Da der Zustand am Datenausgangsanschluss 8 der Multiplexerzelle 1 immer von beiden Eingangssignalen D₀ und D₁ abhängt, werden die Eingangssignale zuvor in der oben beschriebenen Weise durch die Codiervorrichtungen 118, 120 flankencodiert.
Wieder Bezug nehmend auf Fig. 4 werden immer zwei Dateneingangsanschlüsse 2, 4 mittels einer Multiplexerzelle 1 zusammengefasst. Die Datenausgangsanschlüsse 8 der Multiplexerzellen 1 werden in der nächsten Stufe wiederum paarweise zusammengefasst. Da die ersten Stufen der Multiplexereinheit 114, 116 geringere Datenraten verarbeiten als die letzten Stufen, können sie in einer stromsparenderen, langsameren Technik aufgebaut werden. Dies verringert, wie bereits im Fall des asynchronen Zählers 112, die Leistungsaufnahme.
Da, wie oben anhand von Fig. 2 erläutert, immer ein Zweig in den Multiplexerzellen 1 um einen halben Takt verzögert wird, ergeben sich im Falle der in Fig. 4 dargestellten 8 : 1-Multiplexereinheiten 114, 116 für die verschiedenen Wege von den acht Dateneingangsanschlüssen zu dem einen Datenausgangsanschluss acht unterschiedliche Verzögerungen. Man beachte dabei, dass der untere Zweig der letzten Multiplexerzelle um einen halben Takt von C₃, also um eine Bitlänge verzögert wird; die verzögernden Zweige der nächsten Stufe verzögern dagegen um einen halben Takt der halbierten Taktrate C₂, also um zwei Ausgangsbitlängen; und die verzögernden Zweige der ersten Stufe verzögern um einen halben Takt der Taktrate C₁, also um insgesamt vier Ausgangsbitlängen.
Durch die oben beschriebenen Konstruktionen der Codiervorrichtungen 118, 120 und Multiplexereinheiten 114, 116 erhält man somit zwei parallel geschaltete 8 : 1-Multiplexer bzw. einen 16 : 2-Multiplexer, wie dies in Fig. 1 dargestellt ist.
Um eine hohe Synchronität der Datenraten der beiden Ausgangsdaten Y₀ und Y₁ zu gewährleisten, werden die Ausgänge der beiden Multiplexereinheiten 114, 116 zusätzlich mit einem Taktsteuersignal C' getaktet, dessen Taktrate (z. B. 5 GHz)gleich der Datenausgangsrate f_Y ist. Dieses Taktsteuersignal C' wird vorzugsweise über eine zweite Taktsteuersignalleitung 122 zugeführt, da die Last an den beiden als Treiber dienenden Latch-Schaltungen 124, 126, über welche die Ausgangsdaten derart getaktet werden, sehr hoch ist.
Außerdem werden die Ausgangsdaten Y₁ der zweiten 8 : 1- Multiplexereinheit 116 um einen halben Takt gegenüber den Ausgangsdaten Y₀ der ersten 8 : 1-Multiplexereinheit 114 verzögert. Diese Verzögerung erfolgt durch eine Verzögerungsschaltung 128, die vorzugsweise in Form einer Latch- Schaltung mit invertiertem Takteingang aufgebaut sein kann. Kombiniert man die beiden Datenausgänge 106, 108, so erhält man ein 16-Bit-Ausgangsdatenwort mit einer Datenrate 2f_Y.

Claims

1. Multiplexerzelle (1),
mit einem Takteingangsanschluss (6) zum Zuführen eines Taktsignals (C₀; C₁, C₂, C₃);
mit einem ersten Dateneingangsanschluss (2) zum Zuführen eines ersten Eingangssignals (D₀) mit einer Dateneingangsrate (f_D) und mindestens einem zweiten Dateneingangsanschluss (4) zum Zuführen eines zweiten Eingangssignals (D₁) mit der Dateneingangsrate (f_D), wobei die Dateneingangsrate gleich der Frequenz des Taktsignals (C₀; C₁, C₂, C₃) ist;
mit einem Datenausgangsanschluss (8) zum Ausgeben eines Ausgangssignals (E) mit einer Datenausgangsrate (f_E), die höher als die Dateneingangsrate (f_D) ist;
mit einer ersten Registerschaltung (22), deren Eingang mit dem ersten Dateneingangsanschluss (2) und deren Takteingang mit dem Takteingangsanschluss (6) verbunden ist, zum flankengesteuerten Ausgeben des ersten Eingangssignals (D₀)
mit einer zweiten Registerschaltung (24), deren Eingang mit dem zweiten Dateneingangsanschluss (4) und deren Takteingang mit dem Takteingangsanschluss (6) verbunden ist, zum flankengesteuerten Ausgeben des zweiten Eingangssignals (D₁);
mit einer Verzögerungsschaltung (18), deren Eingang mit dem Ausgang der zweiten Registerschaltung (24) und deren Takteingang mit dem Takteingangsanschluss (6) verbunden ist, zum verzögerten Ausgeben des zweiten Eingangssignals (D₁); und
mit einer Logikschaltung (20), welche mit einem ersten Eingang mit dem Ausgang der ersten Registerschaltung (22), mit einem zweiten Eingang mit dem Ausgang der Verzögerungsschaltung (18) und mit einem Ausgang mit dem Datenausgangsanschluss (8) verbunden ist, wobei die Logikschaltung derart ausgestaltet ist, dass jede Zustandsänderung an einem ihrer Eingänge zu einer Zustandsänderung an ihrem Ausgang führt.

2. Multiplexerzelle nach Anspruch 1, dadurch gekennzeichnet, dass die Verzögerungsschaltung (18) eine Latch-Schaltung ist, deren Takteingang invertiert mit dem Takteingangsanschluss (6) verbunden ist.

3. Multiplexerzelle nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die erste und zweite Registerschaltung (22; 24) eine Master-Slave-Registerschaltung ist, welche jeweils zwei in Serie geschaltete Latch-Schaltungen (10, 12; 14, 16) enthält, deren Takteingänge jeweils mit unterschiedlicher Orientierung mit dem Takteingangsanschluss (6) verbunden sind.

4. Multiplexerzelle nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Multiplexerzelle einen ersten Dateneingangsanschluss (2), lediglich einen zweiten Dateneingangsanschluss (4) und einen Datenausgangsanschluss (8) aufweist, wobei die Datenausgaberate (f_E) des über den Datenausgangsanschluss (8) ausgegebenen Ausgangssignals (E) doppelt so groß wie die Dateneingangsrate (f_D) des dem ersten bzw. zweiten Dateneingangsanschluss (2; 4) zugeführten ersten bzw. zweiten Eingangssignals (D₀; D₁) ist, und wobei die Verzögerung der Verzögerungsschaltung (18) der halben Taktperiode des Taktsignals entspricht.

5. Multiplexerzelle nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Logikschaltung (20) eine XOR-Funktionalität aufweist.

6. Multiplexerzelle nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Dateneingangsanschlüsse (2; 4) der Multiplexerzelle (1) mit einer Codiervorrichtung (26) verbunden sind, welche Eingangsdaten mit einer Pegelcodierung in codierte Ausgangsdaten mit einer Flankencodierung umwandelt, die den Dateneingangsanschlüssen (2; 4) als Eingangssignale (D₀; D₁) zugeführt werden.

7. Multiplexerzelle nach Anspruch 6, dadurch gekennzeichnet, dass zwischen der Codiervorrichtung (26) und den Dateneingangsanschlüssen (2; 4) eine Toggle-Registerschaltung (28; 30) vorgesehen ist.

8. Multiplexer-Schaltungsanordnung (100),
mit einem Dateneingang (102, 104) zum Eingeben von Eingangsdaten (X₀, X₁) mit einer Dateneingangsrate (f_X) und einem Datenausgang (106, 108) zum Ausgeben von gemultiplexten Ausgangsdaten (Y₀, Y₁) mit einer Datenausgangsrate (f_Y);
einem Taktgenerator (112) zum Erzeugen eines Taktsignals (C₀; C₁, C₂, C₃);
mit einer Multiplexerzelle (1) nach einem der Ansprüche 1 bis 5, deren Datenausgangsanschluss (8) mit dem Datenausgang (106, 108) und deren Takteingangsanschluss (6) mit dem Taktgenerator (112) verbunden ist; und
mit einer Codiervorrichtung (26, 118, 120), deren Eingang mit dem Dateneingang (102, 104) und deren Ausgang mit den Dateneingangsanschlüssen (2; 4) der Multiplexerzelle (1) verbunden ist, wobei die Codiervorrichtung Eingangsdaten mit einer Pegelcodierung in codierte Ausgangsdaten mit einer Flankencodierung umwandelt.

9. Multiplexer-Schaltungsanordnung nach Anspruch 8, dadurch gekennzeichnet, dass mehrere Multiplexerzellen (1) zu einer Multiplexereinheit (114, 116) in Form einer mehrstufigen Baumstruktur kombiniert sind, wobei die Eingangsanschlüsse der Multiplexerzellen (1) der ersten Stufe mit dem Ausgang der Codiervorrichtung (118, 120) und der Ausgangsanschluss der Multiplexerzelle der letzten Stufe mit dem Datenausgang (106, 108) der Multiplexer-Schaltungsanordnung (100) verbunden ist.

10. Multiplexer-Schaltungsanordnung nach Anspruch 9, dadurch gekennzeichnet, dass der Taktgenerator (112) ein asynchroner Zähler ist, der einen Eingangsanschluss zum Zuführen eines Taktsteuersignals (C) und mehrere Ausgangsanschlüsse zum Ausgeben der Taktsignale (C₁, C₂, C₃) für die Multiplexerzellen (1) der einzelnen Stufen der Multiplexereinheit (114, 116) aufweist, wobei sich die Frequenz der Taktsignale von einer Stufe der Multiplexereinheit zur nächsten Stufe verdoppelt.

11. Multiplexer-Schaltungsanordnung nach Anspruch 10, dadurch gekennzeichnet, dass die Frequenz des Taktsteuersignals (C) der Datenausgangsrate (f_Y) der gemultiplexten Ausgangsdaten (Y₀, Y₁) entspricht, und die Frequenz des Taktsignals (C₃) der letzten Stufe der Multiplexereinheit (114, 116) gleich der halben Frequenz des Taktsteuersignals (C) ist.

12. Multiplexer-Schaltungsanordnung nach Anspruch 10, dadurch gekennzeichnet, dass die Frequenz des Taktsteuersignals (C) der halben Datenausgangsrate (Sf_Y) der gemultiplexten Ausgangsdaten (Y₀, Y₁) entspricht, und die Frequenz des Taktsignals (C₃) der letzten Stufe der Multiplexereinheit (114, 116) gleich der Frequenz des Taktsteuersignals (C) ist.

13. Multiplexer-Schaltungsanordnung nach einem der Ansprüche 10 bis 12, dadurch gekennzeichnet, dass das von dem Taktgenerator (112) erzeugte Taktsignal (C₁) der ersten Stufe der Multiplexereinheit (114, 116) die gleiche Frequenz wie die Dateneingangsrate (f_X) der Eingangsdaten (X₀, X₁) besitzt und auch der Codiervorrichtung (118, 120) als Taktsignal zugeführt wird.

14. Multiplexer-Schaltungsanordnung nach einem der Ansprüche 9 bis 13, dadurch gekennzeichnet, dass der Ausgang der Multiplexereinheit (114, 116) mit einem weiteren Taktsteuersignal (C') getaktet ist, dessen Frequenz gleich der Datenausgangsrate (f_Y) der Ausgangsdaten (Y₀, Y₁) ist.

15. Multiplexer-Schaltungsanordnung nach einem der Ansprüche 9 bis 13, dadurch gekennzeichnet,
dass zwei Multiplexereinheiten (114, 116) vorgesehen sind, die parallel geschaltet und über den gemeinsamen Taktgenerator (112) gesteuert werden; und
dass der Ausgang der zweiten Multiplexereinheit (116) mit einer Verzögerungsschaltung (128) verbunden ist, um die Ausgangsdaten (Y₁) der zweiten Multiplexereinheit um eine halbe Taktperiode der Ausgangsdatenrate (f_Y) gegenüber den Ausgangsdaten (Y₀) der ersten Multiplexereinheit (114) zu verzögern.

16. Multiplexer-Schaltungsanordnung nach Anspruch 15, dadurch gekennzeichnet, dass die Verzögerungsschaltung (128) eine Latch-Schaltung ist, deren Takteingang invertiert ist, wobei dem Takteingang ein Taktsteuersignal zugeführt wird, dessen Frequenz gleich der Ausgangsdatenrate (f_Y) ist.